CN112133687A - 一种多通道dds芯片基板封装结构及方法 - Google Patents

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Abstract

本发明公开了一种多通道DDS芯片基板封装结构及方法，对多通道差分对信号的布线、电源地平面的布局、以及键合指、引出端排布进行设计，各个通道的差分对采用弧形走线且非平行走线方式，并在差分对的水平方向和下层、下两层敷设电源地平面，各个通道的电源地平面相互独立并保持一定的隔离间距，减小了各个通道电源地平面之间的串扰和耦合，显著降低了多通道DDS芯片的信号损耗以及提高了各个传输通道间的隔离度。旨在解决现有技术中存在的多通道DDS芯片信号的衰减越来越严重以及传输通道之间的隔离度越来越低的技术问题。

Description

一种多通道DDS芯片基板封装结构及方法
技术领域
本发明涉及集成电路封装技术领域，尤其涉及一种多通道DDS芯片基板封装结构及方法。
背景技术
直接数字频率合成器(Direct Digital Synthesizer，DDS)是现代雷达信号源的重要组成部分，其技术指标直接影响雷达系统的性能。与传统的频率合成方法相比较，DDS的合成技术作为一种新的频率合成技术，具有高频率分辨率、高频率稳定度和频率捷变速度快等诸多优点，广泛应用于多雷达、电子通信系统中。
直接数字频率合成技术是一种数字频率合成芯片，为提升系统集成度，往往需要在单芯片中集成多个DDS内核，形成多通道DDS。但多通道DDS的高集成度会带来其他问题，其中最严重的问题是各通道输出信号间的相互馈通，带来通道间噪声，影响输出信号质量。影响多通道DDS输出性能的影响是多方面的，包括裸芯片本身的输出性能、封装的输出性能以及PCB板的输出性能。其中封装影响最大，其输出信号的布局布线结构直接关系到输出差分对信号的阻抗匹配、信号衰减以及通道间的噪声屏蔽等。
目前国内外围绕多通道DDS输出的封装布局布线结构和方法多采用传统的QFP、CQFP、QFN和CQFN等标准封装架构，即各个管脚采用标准的引线结构，该结构难以匹配高速高频的差分对信号输出，导致信号质量下降。另外，通道间信号均为平行走线，无隔离金属包裹，通道间信号的相互馈通大，大幅降低了通道间隔离度。近年，有同行对传统封装的结构进行了改进以及采用了基板的封装结构，通过在输出信号的周围增加了隔离地层和采用“三明治”结构等，稍微改善了信号的衰减和通道间的隔离度。这些方法都只考虑了隔离地层对信号质量和通道间隔离度的影响，未对输出信号的布线、电源地平面的布局、键合指以及引出端的排布做更多的考虑。随着多通道DDS芯片的发展，其传输频率越来越高、集成内核数和通道数越来越多且通道越来越紧密，这必将导致封装上信号的衰减越来越严重以及传输通道之间的隔离度越来越低。
因此，如何降低多通道DDS芯片的信号衰减，提高传输通道之间的隔离度，是一个亟需解决的技术问题。
上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。
发明内容
本发明的主要目的在于提供一种多通道芯片基板封装结构及方法，旨在解决现有技术中存在的多通道芯片信号的衰减越来越严重以及传输通道之间的隔离度越来越低的技术问题。
为实现上述目的，本发明提出一种多通道芯片基板封装结构，其特征在于，所述多通道芯片基板封装结构包括基板（1）、裸芯片（2）以及连接基板与裸芯片的多对键合线（3），所述基板包括第一金属层（5）、第二金属层（6）、第三金属层（7）、第四金属层（8）、设置于相邻金属层间的介质层（4）以及互连孔（9）；其中：
所述第一金属层（5）包括多块通道线布局区域，每块通道线布局区域设置有第一金属层印制电源平面（15）、第一金属层印制地平面（16）和多对印制线（10），所述第二金属层（6）设置有第二金属层印制地平面（18），所述第三金属层（7）设置有第三金属层印制电源平面（19）；
每块通道线布局区域的第一金属层印制地平面（16）包裹印制线（10）设置，第二金属层印制地平面（18）包裹第一金属层的差分对印制线（10）和第一金属层印制地平面（16）设置；所述第三金属层印制电源平面（19）包裹第一金属层的差分对印制线（10）、第一金属层的印制地平面（16）和第一金属层印制电源平面（15）设置；
所述通道线布局区域的印制线（10）采用弧形走线，每块通道线布局区域印制线（10）的走线互不平行；
优选的，一种多通道芯片基板封装结构，所述每块通道线布局区域的第一金属层印制电源平面（15）包括两个分设在第一金属层印制地平面（16）两侧的第一金属印制电源平面A和第一金属印制电源平面B，第一金属层印制地平面（16）与相邻通道印制电源平面A保持间隔为100~500μm；通道线布局区域的第一金属层印制电源平面B与相邻通道线布局区域的第一金属层印制电源平面A并行设置；其中：
第一金属印制电源平面B的设置长度小于第一金属印制电源平面A的设置长度，使得：
通道线布局区域的第一金属层印制电源平面A和相邻通道线布局区域的第一金属层印制电源平面B的并行长度设置为0.5mm~5mm。
优选的，一种多通道芯片基板封装结构，所述第一金属层印制电源平面（15）设置有用于键合第一金属层印制电源平面（15）与键合线（3）的电源信号键合指（13）；所述第一金属层印制地平面（16）设置有用于键合第一金属层印制地平面（16）与键合线（3）的地信号键合指（14）；所述基板上（1）设置有用于键合印制线（10）与键合线（3）的差分对信号正端键合指（11）和差分对信号负端键合指（12）。
优选的，一种多通道芯片基板封装结构，所述第四金属层（8）设置有差分对信号正端引出端焊盘（20）、差分对信号负端引出端焊盘（21）、电源信号引出端焊盘（22）、地信号引出端焊盘（23）。
优选的，一种多通道芯片基板封装结构，每块通道线布局区域的印制线（10）走线方向与Y轴角度呈0~80°，每块通道线布局区域印制线（10）的走线线长为0.5~10mm，线宽为10~150μm，线距为10~300μm，厚度为10~25μm。
优选的，一种多通道芯片基板封装结构，所述基板（1）的第一金属层（5）、第二金属层（6）、第三金属层（7）、第四金属层（8）均设置有互连孔焊盘。
优选的，一种多通道芯片基板封装结构，所述互连孔（9）包括盲孔和/或埋孔和/或通孔，所述互连孔（9）直径为60~150μm。
优选的，一种多通道芯片基板封装结构，所述介质层（4）采用陶瓷或有机材料，所述介质层（4）厚度为30~300μm。
本发明还提出一种多通道芯片基板封装方法，所述多通道芯片基板封装方法包括如下步骤：
构建包括第一金属层、第二金属层、第三金属层、第四金属层以及设置于相邻金属层之间介质层构成的基板；
在第一金属层设置多块通道线布局区域，每块通道线布局区域设置第一金属层印制电源平面、第一金属层印制地平面和多对弧形印制线，每块通道线布局区域设置的印制线互不平行；
设置第一金属层印制地平面包裹印制线，设置第二金属层印制地平面包裹第一金属层的差分对印制线和第一金属层印制地平面，设置第三金属层印制电源平面包裹第一金属层的差分对印制线、第一金属层的印制地平面和第一金属层印制电源平面；
优选的，一种多通道芯片基板封装方法，所述每块通道线布局区域的第一金属层印制电源平面（15）包括两个分设在第一金属层印制地平面（16）两侧的第一金属印制电源平面A和第一金属印制电源平面B，第一金属层印制地平面（16）与相邻通道印制电源平面A保持间隔为100~500μm；通道线布局区域的第一金属层印制电源平面B与相邻通道线布局区域的第一金属层印制电源平面A并行设置；其中：
第一金属印制电源平面B的设置长度小于第一金属印制电源平面A的设置长度，使得：
通道线布局区域的第一金属层印制电源平面A和相邻通道线布局区域的第一金属层印制电源平面B的并行长度设置为0.5mm~5mm。
本发明中，提供了一种应用于多通道的基板封装结构及方法，对多通道差分对信号的布线、电源地平面的布局、以及键合指、引出端排布进行设计，各个通道的差分对采用弧形走线且非平行走线方式，并在差分对的水平方向和下层、下两层敷设电源地平面，各个通道的电源地平面相互独立并保持一定的隔离间距，减小了各个通道电源地平面之间的串扰和耦合，显著降低了多通道芯片的信号损耗以及提高了各个传输通道间的隔离度。旨在解决现有技术中存在的多通道芯片信号的衰减越来越严重以及传输通道之间的隔离度越来越低的技术问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本实施例中一种多通道DDS芯片基板封装结构的基板封装结构示意图（一）。
图2为本实施例中一种多通道DDS芯片基板封装结构的基板封装结构示意图（二）。
图3为本实施例中差分对印制线采用直线走线方式、第一金属层和第三金属层无敷设印制电源平面的回波损耗仿真结果图。
图4为本实施例中差分对印制线采用直线走线方式、第一金属层和第三金属层无敷设印制电源平面的通道间隔离度仿真结果图。
图5为本实施例中差分对印制线采用弧形走线方式、第一金属层和第三金属层敷设有印制电源平面的回波损耗仿真结果图。
图6为本实施例中差分对印制线采用弧形走线方式、第一金属层和第三金属层敷设有印制电源平面的通道间隔离度仿真结果图。
图7为本实施例中差分对印制线采用弧形走线方式、走线互不平行，第一金属层和第三金属层敷设有印制电源平面，并且减小了通道的印制电源平面与相邻通道的印制电源平面并行长度，增大了通道的印制地平面与相邻通道的印制电源平面间隔的回波损耗仿真结果图。
图8为本实施例中差分对印制线采用弧形走线方式、走线互不平行，第一金属层和第三金属层敷设有印制电源平面，并且减小了通道的印制电源平面与相邻通道的印制电源平面并行长度，增大了通道的印制地平面与相邻通道的印制电源平面间隔的通道间隔离度仿真结果图。
附图标号说明：
1-基板；2-裸芯片；3-键合线；4-介质层；5-第一金属层；6-第二金属层；7-第三金属层；8-第四金属层；9-互连孔；10-印制线；11-差分对信号正端键合指；12-差分对信号负端键合指；13-电源信号键合指；14-地信号键合指；15-第一金属层印制电源平面；1501-第一金属层印制电源平面A；1502-第一金属层印制电源平面B；16-第一金属层印制地平面；17-互连孔焊盘；18-第二金属层印制地平面；19-第三金属层印制电源平面；20-差分对信号正端引出端焊盘；21-差分对信号负端引出端焊盘；22-电源信号引出端焊盘；23-地信号引出端焊盘。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
在本实施例中，提供了一种应用于多通道DDS的基板封装结构，该结构对多通道差分对印制走线路径的长度、宽度、厚度、方向，印制电源地平面的布局，以及各个信号的键合指、引出端进行合理设计。差分对印制线采用弧形走线方式，且各个通道的差分对印制线的走线方向互不平行，并在差分对印制走线的水平方向敷设印制地平面，在印制地平面的水平方向敷设印制电源平面，在差分对印制走线的下一金属层敷设印制地平面，再下一金属层敷设印制电源平面。差分对的印制走线位于第一金属层，通过互连孔与第四金属层的差分对引出端焊盘连接。第一金属层、第二金属层和第四金属层均敷设有印制地平面，第一金属层、第三金属层和第四金属层均敷设有印制电源平面。第二金属层的印制地平面足够大，在竖直方向上完全包裹第一金属层的差分对印制走线和印制地平面，第三金属层的印制电源平面足够大，在竖直方向上完全包裹第一金属层的差分对印制走线、印制地平面和印制电源平面，各个通道的印制电源地平面相互独立且保持一定的隔离间距，减小了各个通道电源地平面之间的串扰和耦合。该结构显著降低了多通道DDS芯片的信号损耗以及提高了各个传输通道间的隔离度。
需要说明的是，本实施例提供的一种应用于多通道DDS的基板封装结构，包括基板、裸芯片、键合线；裸芯片安装在基板顶面，通过键合线实现与基板的电气互连；
更进一步的，所述的基板由介质层、金属层和互连孔组成；
更进一步的，所述的介质层为陶瓷层或有机材料层；
更进一步的，所述的互连孔为盲孔、或埋孔、或通孔；
更进一步的，所述的金属层由键合指、印制线、印制平面、焊盘组成；
更进一步的，所述的键合指可以实现键合线与印制线、印制平面的连接；
更进一步的，所述的印制线为差分对的传输走线，采用弧形走线且各通道差分对印制走线互不平行；
更进一步的，所述的印制平面为印制电源平面和印制地平面；
更进一步的，所述的焊盘为互连孔焊盘和引出端焊盘；
更进一步的，所述的键合线为金线或合金线，差分对信号的键合线为双线键合（doublebonding）方式；
具体的，所述的基板的金属层从上到下依次为第一金属层、第二金属层、第三金属层、第四金属层。第一金属层的印制地平面敷设在各个通道差分对印制线的左右两边，在水平方向上包裹差分对印制线。第二金属层的印制地平面足够大，在竖直方向上完全包裹第一金属层的差分对印制线和印制地平面。第三金属层的印制电源平面足够大，在竖直方向上完全包裹第一金属层的差分对印制线、印制地平面、印制电源平面。第一金属层的印制电源平面与相邻通道的印制电源平面的并行长度较短，相邻通道的印制电源平面和印制地平面保持一定的隔离间距。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1和图2所示，一种应用于多通道DDS的基板封装结构，它包括基板1、裸芯片2、键合线3；基板1由介质层4、第一金属层5、第二金属层6、第三金属层7、第四金属层8和互连孔9组成；第一金属层5由印制线10、差分对信号正端键合指11、差分对信号负端键合指12、电源信号键合指13、地信号键合指14、第一金属层印制电源平面15、第一金属层印制地平面16和互连孔焊盘17组成；第二金属层6由互连孔焊盘17和第二金属层印制地平面18组成；第三金属层7由互连孔焊盘17和第三金属层印制电源平面19组成；第四金属层8互连孔焊盘17、差分对信号正端引出端焊盘20、差分对信号负端引出端焊盘21、电源信号引出端焊盘22、地信号引出端焊盘23组成；
所述的介质层4的材质为陶瓷或有机材料，每层介质厚度为30~300μm；
所述的互连孔9为盲孔、或埋孔、或通孔，直径为60~150μm；
所述的键合指可以实现键合线3与印制线10、印制电源地平面的连接，每个通道的键合指有6对，键合指的排布从左到右依次为电源信号键合指13、地信号键合指14、差分对信号正端键合指11、差分对信号负端键合指12、地信号键合指14、电源信号键合指13。
所述的印制线10为差分对信号的传输走线，线长为0.5~10mm，线宽为10~150μm，线距为10~300μm，厚度为10~25μm，采用弧形走线方式，方向与Y轴角度呈0~80°，且各个通道的差分对走线互不平行；
所述的印制电源地平面，厚度为10~25μm，每个通道第一金属层的印制地平面的布局从左到右依次为第一金属层印制电源平面A1501、第一金属层印制地平面16、第一金属层印制电源平面B1502；
所述的焊盘为互连孔焊盘17、差分对信号正端引出端焊盘20、差分对信号负端引出端焊盘21、电源信号引出端焊盘22和地信号引出端焊盘23，厚度为10~25μm；互连孔焊盘17直径为100~250μm；引出端焊盘可以为方形和圆形，当引出端焊盘为方形时长度为200~600μm，宽度为200~400μm，当引出端焊盘21为圆形时直径为250μm~550μm，引出端焊盘的节距为0.35mm~2.54mm，引出端焊盘的排布从左到右依次为电源信号引出端焊盘22、地信号引出端焊盘23、差分对信号正端引出端焊盘20、差分对信号负端引出端焊盘21、地信号引出端焊盘23、电源信号引出端焊盘22；
所述的键合线3为金线或合金线，直径为15~50μm，差分对信号的键合线为双线键合（double bonding）方式，差分对信号和地信号的键合线弧高为50~90μm，电源信号的键合线弧高为90~180μm；
所述的基板1的金属层从上到下依次为第一金属层5、第二金属层6、第三金属层7、第四金属层8；第一金属层印制地平面16敷设在各个通道差分对印制线10的左右两边，在水平方向上包裹差分对印制线10，且与差分对印制线10的间隔保持在20~250μm，第二金属层印制地平面18足够大，在竖直方向上完全包裹第一金属层的差分对印制线10和印制地平面16；第三金属层的印制电源平面19足够大，在竖直方向上完全包裹第一金属层的差分对印制线10、印制地平面16、印制电源平面15；各个通道的第一金属层印制电源平面15相邻，间隔保持在20~60μm，且相邻通道的第一金属层印制电源平面A1501和第一金属层印制电源平面B1502的并行长度为0.5mm~5mm，相邻通道的第一金属层印制电源平面15和第一金属层印制地平面16保持一定的隔离，间隔为100~500μm。
如图3和4所示为差分对印制线10采用直线走线方式、第一金属层和第三金属层无敷设印制电源平面的仿真结果，当信号频率达到6.0GHz时，回波损耗为-9.52dB，通道间的隔离度为-49.26dB；
如图5和6所示为差分对印制线10采用弧形走线方式，走线互不平行，并且第一金属层和第三金属层敷设有印制电源平面的仿真结果，当信号频率达到6.0GHz时，回波损耗为-16.20dB，通道间的隔离度为-62.55dB。信号损耗相对减小了6.68dB，隔离度相对提高了13.29dB；
如图7和8所示为差分对印制线10采用弧形走线方式，走线互不平行，第一金属层和第三金属层敷设有印制电源平面，并且减小了通道的印制电源平面与相邻通道的印制电源平面并行长度，增大了通道的印制地平面与相邻通道的印制电源平面间隔的仿真结果，当信号频率达到6.0GHz时，回波损耗为-18.8dB，通道间的隔离度为-85.5dB。信号损耗相对减小了2.6dB，隔离度相对提高了22.78dB。
在本实施例中，提供了一种应用于多通道DDS的基板封装结构，对多通道差分对信号的布线、电源地平面的布局、以及键合指、引出端排布进行设计，各个通道的差分对采用弧形走线且非平行走线方式，并在差分对的水平方向和下层、下两层敷设电源地平面，各个通道的电源地平面相互独立并保持一定的隔离间距，减小了各个通道电源地平面之间的串扰和耦合，显著降低了多通道DDS芯片的信号损耗以及提高了各个传输通道间的隔离度。
除了DDS芯片外，该封装结构还可以适用于其他多通道射频和高速接口类芯片。
以上所述仅是本发明的优选实施方式，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.一种多通道芯片基板封装结构，其特征在于，所述多通道芯片基板封装结构包括基板（1）、裸芯片（2）以及连接基板与裸芯片的多对键合线（3），所述基板包括第一金属层（5）、第二金属层（6）、第三金属层（7）、第四金属层（8）以及设置于相邻金属层间的介质层（4）以及互连孔（9）；其中：
所述第一金属层（5）包括多块并行设置的通道线布局区域，每块通道线布局区域设置有第一金属层印制电源平面（15）、第一金属层印制地平面（16）和多对印制线（10），所述第二金属层（6）设置有第二金属层印制地平面（18），所述第三金属层（7）设置有第三金属层印制电源平面（19）；
每块通道线布局区域的第一金属层印制地平面（16）包裹印制线（10）设置，第二金属层印制地平面（18）包裹第一金属层的差分对印制线（10）和第一金属层印制地平面（16）设置；所述第三金属层印制电源平面（19）包裹第一金属层的差分对印制线（10）、第一金属层的印制地平面（16）和第一金属层印制电源平面（15）设置；
所述通道线布局区域的印制线（10）采用弧形走线，每块通道线布局区域印制线（10）的走线互不平行。
2.如权利要求1所述的一种多通道芯片基板封装结构，其特征在于，所述每块通道线布局区域的第一金属层印制电源平面（15）包括两个分设在第一金属层印制地平面（16）两侧的第一金属印制电源平面A（1501）和第一金属印制电源平面B（1502），第一金属层印制地平面（16）与相邻通道印制电源平面A保持间隔为100~500μm；
通道线布局区域的第一金属层印制电源平面B（1502）与相邻通道线布局区域的第一金属层印制电源平面A（1501）并行设置；其中：
第一金属印制电源平面B（1502）的设置长度小于第一金属印制电源平面A（1501）的设置长度，使得：
通道线布局区域的第一金属层印制电源平面A（1501）和相邻通道线布局区域的第一金属层印制电源平面B（1502）的并行长度设置为0.5mm~5mm。
3.如权利要求2所述的一种多通道芯片基板封装结构，其特征在于，所述第一金属层印制电源平面（15）设置有用于键合第一金属层印制电源平面（15）与键合线（3）的电源信号键合指（13）；所述第一金属层印制地平面（16）设置有用于键合第一金属层印制地平面（16）与键合线（3）的地信号键合指（14）；所述基板上（1）设置有用于键合印制线（10）与键合线（3）的差分对信号正端键合指（11）和差分对信号负端键合指（12）。
4.如权利要求2所述的一种多通道芯片基板封装结构，其特征在于，第四金属层（8）设置有差分对信号正端引出端焊盘（20）、差分对信号负端引出端焊盘（21）、电源信号引出端焊盘（22）、地信号引出端焊盘（23）。
5.如权利要求2所述的一种多通道芯片基板封装结构，其特征在于，每块通道线布局区域的印制线（10）走线方向与Y轴角度呈0~80°，每块通道线布局区域印制线（10）的走线线长为0.5~10mm，线宽为10~150μm，线距为10~300μm，厚度为10~25μm。
6.如权利要求2所述的一种多通道芯片基板封装结构，其特征在于，基板（1）的第一金属层（5）、第二金属层（6）、第三金属层（7）、第四金属层（8）均设置有互连孔焊盘。
7.如权利要求2所述的一种多通道芯片基板封装结构，其特征在于，互连孔（9）包括盲孔和/或埋孔和/或通孔，所述互连孔（9）直径为60~150μm。
8.如权利要求2所述的一种多通道芯片基板封装结构，其特征在于，介质层（4）采用陶瓷或有机材料，所述介质层（4）厚度为30~300μm。
9.一种多通道芯片基板封装方法，其特征在于，所述多通道芯片基板封装方法包括如下步骤：
构建包括第一金属层、第二金属层、第三金属层、第四金属层以及设置于相邻金属层之间介质层构成的基板；
在第一金属层设置多块通道线布局区域，每块通道线布局区域设置第一金属层印制电源平面、第一金属层印制地平面和多对弧形印制线，每块通道线布局区域设置的印制线互不平行；
设置第一金属层印制地平面包裹印制线，设置第二金属层印制地平面包裹第一金属层的差分对印制线和第一金属层印制地平面，设置第三金属层印制电源平面包裹第一金属层的差分对印制线、第一金属层的印制地平面和第一金属层印制电源平面。
10.如权利要求9所述的一种多通道芯片基板封装方法，其特征在于，所述每块通道线布局区域的第一金属层印制电源平面（15）包括两个分设在第一金属层印制地平面（16）两侧的第一金属印制电源平面A和第一金属印制电源平面B，第一金属层印制地平面（16）与相邻通道印制电源平面A保持间隔为100~500μm；通道线布局区域的第一金属层印制电源平面B与相邻通道线布局区域的第一金属层印制电源平面A并行设置；其中：
第一金属印制电源平面B的设置长度小于第一金属印制电源平面A的设置长度，使得：
通道线布局区域的第一金属层印制电源平面A和相邻通道线布局区域的第一金属层印制电源平面B的并行长度设置为0.5mm~5mm。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114615797A (zh) * 2022-05-11 2022-06-10 成都英思嘉半导体技术有限公司 一种多通道高速柔板
CN114784486A (zh) * 2022-06-17 2022-07-22 威海市泓淋电力技术股份有限公司 电磁屏蔽封装结构及其制造方法
TWI773281B (zh) * 2021-03-11 2022-08-01 創意電子股份有限公司 晶片之間的佈線結構及晶片之間的佈線方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150970A1 (en) * 2003-01-31 2004-08-05 Brocade Communications Systems, Inc. Impedance matching of differential pair signal traces on printed wiring boards
US6891260B1 (en) * 2002-06-06 2005-05-10 Lsi Logic Corporation Integrated circuit package substrate with high density routing mechanism
CN1838856A (zh) * 2005-03-25 2006-09-27 摩托罗拉公司 用于布线印刷电路板上差分对的方法和设备
CN101799704A (zh) * 2010-03-23 2010-08-11 电子科技大学 一种具有精密相位控制功能的多通道dds信号发生器
CN104158515A (zh) * 2014-07-29 2014-11-19 电子科技大学 一种自动同步的多通道并行存储dds信号发生器
CN105047632A (zh) * 2014-11-25 2015-11-11 成都振芯科技股份有限公司 一种小型化高隔离度陶瓷封装结构
CN105070704A (zh) * 2015-08-17 2015-11-18 成都振芯科技股份有限公司 一种提高多通道信号间隔离度的布线结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891260B1 (en) * 2002-06-06 2005-05-10 Lsi Logic Corporation Integrated circuit package substrate with high density routing mechanism
US20040150970A1 (en) * 2003-01-31 2004-08-05 Brocade Communications Systems, Inc. Impedance matching of differential pair signal traces on printed wiring boards
CN1838856A (zh) * 2005-03-25 2006-09-27 摩托罗拉公司 用于布线印刷电路板上差分对的方法和设备
CN101799704A (zh) * 2010-03-23 2010-08-11 电子科技大学 一种具有精密相位控制功能的多通道dds信号发生器
CN104158515A (zh) * 2014-07-29 2014-11-19 电子科技大学 一种自动同步的多通道并行存储dds信号发生器
CN105047632A (zh) * 2014-11-25 2015-11-11 成都振芯科技股份有限公司 一种小型化高隔离度陶瓷封装结构
CN105070704A (zh) * 2015-08-17 2015-11-18 成都振芯科技股份有限公司 一种提高多通道信号间隔离度的布线结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
刘树凯，常登辉，何善亮: ""多通道DDS基板隔离度设计与优化"", 《固体电子学研究与进展》 *
常登辉，刘树凯，田浩，何善亮: ""基于CBGA的多通道DDS封装隔离度设计"", 《电子技术应用》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI773281B (zh) * 2021-03-11 2022-08-01 創意電子股份有限公司 晶片之間的佈線結構及晶片之間的佈線方法
US11600572B2 (en) 2021-03-11 2023-03-07 Global Unichip Corporation Routing structure between dies and method for arranging routing between dies
CN114615797A (zh) * 2022-05-11 2022-06-10 成都英思嘉半导体技术有限公司 一种多通道高速柔板
CN114784486A (zh) * 2022-06-17 2022-07-22 威海市泓淋电力技术股份有限公司 电磁屏蔽封装结构及其制造方法
CN114784486B (zh) * 2022-06-17 2022-08-23 威海市泓淋电力技术股份有限公司 电磁屏蔽封装结构及其制造方法

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