CN110299911B - 一种多相时钟产生电路 - Google Patents

Abstract

本发明属于电子电路技术领域，具体涉及一种多相时钟产生电路，包括：时钟信号输出端，用于产生高频时钟信号；控制信号输出端，用于产生控制信号；时钟恢复模块，用于接收高频时钟信号的幅度，并产生恢复高频时钟信号；时钟分频模块，用于将恢复高频时钟信号转换为分频时钟信号；移相模块，根据恢复时钟信号对分频时钟信号的相位进行移相，产生时钟相位信号；相位选择内插模块，根据控制信号对时钟相位信号进行选择、内插操作得到目的时钟信号。本发明通过对外部输入时钟进行相位内插的方式产生多相时钟，其中时钟分频模块、相位选择内插模块都为数字逻辑实现，具有功耗低、空占比不变的有益效果。

Description

一种多相时钟产生电路

技术领域

本发明属于电子电路技术领域，具体涉及一种多相时钟产生电路。

背景技术

目前，在基于有载波超宽带脉冲信号实现的单芯片超宽带脉冲雷达系统中，回波脉冲的接收主要方法是等效时间采样的量化。而等效时间采样的量化方法通过利用超宽带脉冲雷达工作原理，在多个时钟周期内对回波信号进行量化，在保证采样率的同时能够降低对模数转换器的要求为实现接收端等效时间采样，需要为ADC提供多相时钟。通过在不同重频周期内选择相应采样时钟，而后对最终量化数据进行处理，能够等效出极高采样率，其中，等效采样率取决于多相时钟相邻相位时间间隔。

传统的等效时钟由基于环振实现的锁相环电路提供。但是环振的振荡频率受工艺限制，会限制其所能提供的最高等效采样率。同时，锁相环的使用也会增加电路功耗和面积。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种多相时钟产生电路。本发明要解决的技术问题通过以下技术方案实现：

一种多相时钟产生电路，包括：

时钟信号输出端，用于产生高频时钟信号CLK；

控制信号输出端，用于产生控制信号；

时钟恢复模块，所述时钟恢复模块与时钟信号输出端连接，用于接收高频时钟信号CLK，并根据高频时钟信号CLK产生恢复高频时钟信号；

时钟分频模块，所述时钟分频模块与时钟恢复模块连接，用于将恢复高频时钟信号转换为分频时钟信号；

移相模块，所述移相模块与时钟恢复模块连接，所述移相模块还与时钟分频模块连接，根据所述恢复高频时钟信号对分频时钟信号的相位进行移相，产生时钟相位信号；

相位选择内插模块，所述相位选择内插模块与移相模块连接，所述相位选择内插模块还与所述控制信号输出端连接，根据控制信号和时钟相位信号得到目的时钟信号。

在本发明的一个实施例中，所述时钟分频模块为8分频模块。

在本发明的一个实施例中，所述移相模块包括若干依次级联的D触发器，所述D触发器与时钟恢复模块连接，所述移相模块还与时钟分频模块连接。

在本发明的一个实施例中，所述相位选择内插模块包括：

起始相位选择单元，所述起始相位选择单元与移相模块连接，用于根据时钟相位信号得到起始时钟相位信号；

相位选择内插单元，所述相位选择内插单元与起始相位选择单元连接，用于根据起始时钟相位信号得到内插时钟相位信号；

最终相位选择单元，所述最终相位选择单元与相位选择内插单元连接，根据内插时钟相位信号得到目的时钟信号。

在本发明的一个实施例中，所述相位选择内插单元包括N-1个相位选择单元和N个相位内插单元；

相邻两个所述相位内插单元间设置有一个相位选择单元；所述相位选择单元还与控制信号输出端连接。

在本发明的一个实施例中，所述相位选择单元包括第十六数据选择单元、第十七数据选择单元；

所述第十六数据选择单元和所述第十七数据选择单元均与相位内插单元连接。

在本发明的一个实施例中，所述起始相位选择单元包括两个十六选一数据选择器。

在本发明的一个实施例中，所述十六选一数据选择器包括15个数据选择单元，即第一数据选择单元～第十五数据选择单元；

所述第一数据选择单元～第八数据选择单元均与移相模块连接；所述第一数据选择单元、所述第二数据选择单元均与所述第九数据选择单元连接，所述第三数据选择单元、所述第四数据选择单元均与所述第十数据选择单元连接，所述第五数据选择单元、所述第六数据选择单元均与所述第十一数据选择单元连接，所述第七数据选择单元、所述第八数据选择单元均与所述第十二数据选择单元连接；所述第九数据选择单元、所述第十数据选择单元与所述第十三数据选择单元连接，所述第十一数据选择单元、所述第十二数据选择单元与所述第十四数据选择单元连接；所述第十三数据选择单元、所述第十四数据选择单元与所述第十五数据选择单元连接。

在本发明的一个实施例中，所述最终相位选择单元包括一个数据选择单元。

在本发明的一个实施例中，所述相位内插单元包括三个相位内插电路；

所述相位内插电路包括电源、第一或非门NOR1、第二或非门NOR2、第一与非门NAND1、第二与非门NAND2、第一非门INV1～第四非门INV4、NMOS管MN5、MN6和PMOS管MP5、MP6，所述第一或非门NOR1、所述第二或非门NOR2、所述第一与非门NAND1、所述第二与非门NAND2的输出端分别与所述第一与非门INV1～第四与非门INV4的输入端连接，所述PMOS管MP5、MP6和NMOS管MN5、MN6的栅极分别与所述第一非门INV1～第四非门INV4的输出端连接；

所述NMOS管MN5、MN6和PMOS管MP5、MP6的漏极作为相位内插电路的输出端，所述NMOS管MN5、MN6和PMOS管MP5、MP6的漏极还通过输出电容接地；所述PMOS管MP5、MP6的源极与电源连接，所述NMOS管MN5、MN6的源极接地。

本发明的有益效果：

本发明通过对外部输入时钟进行相位内插的方式产生多相时钟，其中时钟分频模块、相位选择内插模块都为数字逻辑实现，具有功耗低、空占比不变的有益效果。

附图说明

图1是本发明实施例提供的一种多相时钟产生电路的结构示意图；

图2是本发明实施例提供的一种多相时钟产生电路的模块结构示意图；

图3是本发明实施例提供的一种多相时钟产生电路的另一种模块结构示意图；

图4是本发明实施例提供的一种多相时钟产生电路的移相模块结构示意图；

图5是本发明实施例提供的一种多相时钟产生电路的时序图；

图6是本发明实施例提供的一种多相时钟产生电路数据选择单元的结构示意图；

图7是本发明实施例提供的一种多相时钟产生电路起始相位选择单元的示意图；

图8是本发明实施例提供的一种多相时钟产生电路十六选一数据选择单元的电路结构示意图；

图9是本发明实施例提供的一种多相时钟产生电路相位内插单元结构示意图；

图10是本发明实施例提供的一种多相时钟产生电路相位内插电路电路图；

图11是本发明实施例提供的一种多相时钟产生电路相位内插单元的时序图；

图12是本发明实施例提供的一种多相时钟产生电路相位选择单元的结构示意图；

图13是本发明实施例提供的一种多相时钟产生电路最终相位选择单元的结构示意图；

附图标号：

10-时钟信号输出端；20-时钟恢复模块；30-时钟分频模块；40-移相模块；50-起始相位选择单元；60-相位选择内插模块；61-第一相位内插单元；62-第二相位内插单元；63-第三相位内插单元；64-第一相位选择单元；65-第二相位选择单元；70-最终相位选择单元；80-控制信号输出端。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

请参见图1，图1是本发明实施例提供的一种多相时钟产生电路的结构示意图，时钟信号输出端10将高频时钟信号CLK发送至时钟恢复模块20，经时钟恢复模块20作恢复操作后得到恢复高频时钟信号，时钟恢复模块20将得到的恢复高频时钟信号分别发送至时钟分频模块30和移相模块40；时钟分频模块30对恢复高频时钟信号进行分频得到分频时钟信号，时钟分频模块30将分频时钟信号发送至移相模块40；移相模块40根据恢复高频时钟信号对分频时钟信号进行移相得到时钟相位信号，移相模块40再将得到的时钟相位信号发送至相位选择内插模块60；相位选择内插模块60对时钟相位信号进行选择、内插操作后得到目的时钟信号。

具体的，本发明通过对外部输入时钟进行相位内插的方式产生多相时钟，其中时钟分频模块、相位选择内插模块都为数字逻辑实现，具有功耗低、空占比不变的有益效果。

在本发明的一个实施例中，时钟分频模块为8分频模块。

在本发明的一个实施例中，移相模块包括若干依次级联的D触发器，D触发器与时钟恢复模块连接，移相模块还与时钟分频模块连接。

具体的，如图4所示，移相模块40包括十个依次级联的D触发器，即第一～第十D触发器中，其中第一、三、五、七、九D触发器的第一时钟输入端CLK_1均与恢复高频时钟信号的上升沿时钟信号CLK_P连接，第二时钟输入端CLK_2均与恢复高频时钟信号的下降沿时钟信号CLK_N连接；第一D触发器的信号输入端与时钟分频模块30连接，分频时钟信号包括第一分频时钟信号CLK_DIV8__P和第二分频时钟信号CLK_DIV8_N，第一分频时钟信号CLK_DIV8__P通过第一D触发器的第一信号输入端输入移相模块40，第二分频时钟信号CLK_DIV8_N通过第一D触发器的第二信号输入端输入移相模块40。

具体的，相邻两个D触发器分别使用恢复高频时钟信号的上升沿时钟CLK_P与下降沿时钟信号CLK_N两个不同时钟沿进行触发，能够使8分频时钟信号以恢复高频时钟信号的半个周期对分频时钟信号进行移相，最终产生16相时钟相位信号。

在本发明的一个实施例中，如图2所示，相位选择内插模块包括：

起始相位选择单元，起始相位选择单元与移相模块连接，用于根据时钟相位信号得到起始时钟相位信号；

相位选择内插单元，相位选择内插单元与起始相位选择单元连接，用于根据起始时钟相位信号得到内插时钟相位信号；

最终相位选择单元，最终相位选择单元与相位选择内插单元连接，根据内插时钟相位信号得到目的时钟信号。

在本发明的一个实施例中，相位选择内插单元包括N-1个相位选择单元和N个相位内插单元；

相邻两个相位内插单元间设置有一个相位选择单元；相位选择单元还与控制信号输出端连接。

在本发明的一个实施例中，相位选择单元包括第十六数据选择单元、第十七数据选择单元；

第十六数据选择单元和第十七数据选择单元均与相位内插单元连接。

在本发明的一个实施例中，起始相位选择单元包括两个十六选一数据选择器。

在本发明的一个实施例中，如图7和图8所示，十六选一数据选择器包括15个数据选择单元，即第一数据选择单元～第十五数据选择单元；

第一数据选择单元～第八数据选择单元均与移相模块连接；第一数据选择单元、第二数据选择单元均与第九数据选择单元连接，第三数据选择单元、第四数据选择单元均与第十数据选择单元连接，第五数据选择单元、第六数据选择单元均与第十一数据选择单元连接，第七数据选择单元、第八数据选择单元均与第十二数据选择单元连接；第九数据选择单元、第十数据选择单元与第十三数据选择单元连接，第十一数据选择单元、第十二数据选择单元与第十四数据选择单元连接；第十三数据选择单元、第十四数据选择单元与第十五数据选择单元连接。

在本发明的一个实施例中，最终相位选择单元包括一个数据选择单元。

在本发明的一个实施例中，相位内插单元包括三个相位内插电路；

相位内插电路包括电源、第一或非门NOR1、第二或非门NOR2、第一与非门NAND1、第二与非门NAND2、第一非门INV1～第四非门INV4、NMOS管MN5、MN6和PMOS管MP5、MP6，第一或非门NOR1、第二或非门NOR2、第一与非门NAND1、第二与非门NAND2的输出端分别与第一与非门INV1～第四与非门INV4的输入端连接，PMOS管MP5、MP6和NMOS管MN5、MN6的栅极分别与第一非门INV1～第四非门INV4的输出端连接；

NMOS管MN5、MN6和PMOS管MP5、MP6的漏极作为相位内插电路的输出端，NMOS管MN5、MN6和PMOS管MP5、MP6的漏极还通过输出电容接地；PMOS管MP5、MP6的源极与电源连接，NMOS管MN5、MN6的源极接地。

进一步地，将移相模块40产生的16相时钟相位信号标记为Phase0～Phase15，16相时钟相位信号分别从信号输入端IN0～IN15输入十六选一数据选择器MUX16_1，将控制信号输出端80输入的控制信号标记为第三控制信号SEL3～第六控制信号SEL6，控制信号SEL3～SEL6分别通过两个MUX16_1的第一控制信号输入端～第四控制信号输入端输入MUX16_1，而后起始相位选择单元50根据第三控制信号SEL3～第六控制信号SEL6对16相时钟相位信号进行选择，选择对象为相邻的两个时钟相位信号，进而得到第一起始时钟相位选择信号Phase_SEL00、第二起始时钟相位选择信号Phase_SEL01。

具体的，当控制信号SEL[6:3]＝4’b0000时，Phase_SEL00＝Phase0，Phase_SEL01＝Phase1；当控制信号SEL[6:3]＝4’b0001时，Phase_SEL00＝Phase1，Phase_SEL01＝Phase2；当控制信号SEL[6:3]＝4’b0010时，Phase_SEL00＝Phase2，Phase_SEL01＝Phase3，以此类推，当控制信号SEL[6:3]＝4’b1110时，Phase_SEL00＝Phase14，Phase_SEL01＝Phase15；当控制信号SEL[6:3]＝4’b1111时，Phase_SEL00＝Phase15，Phase_SEL01＝Phase0；由此可以从起始相位选择单元50得到相邻的两个相位信号。

如图3所示，相位选择内插单元中包括第一相位选择单元64、第二相位选择单元65和第一相位内插单元61、第二相位内插单元62、第三相位内插单元63，第一相位选择单元64、第二相位选择单元65结构相同均包括两个数据选择单元，如图11所示，以第一相位选择单元64为例，时钟相位信号Phase0_out通过第十六数据选择单元的第一输入端IN0输入，时钟相位信号Phase1_out通过第十七数据选择单元的第二输入端IN1输入，时钟相位信号Phase,_int01通过第十六数据选择单元的第二输入端IN1、第十七数据选择单元的第一输入端IN0输入，第十六数据选择单元和第十七数据选择单元的控制信号输入端均与控制信号SEL及反相控制信号SELN连接。如图9所示，每个相位内插单元均包括第一相位内插电路、第二相位内插电路、第三相位内插电路3个相位内插电路。

具体的，如图10所示，相位内插电路包括第一或非门NOR1、第二或非门NOR2、第一与非门NAND1、第二与非门NAND2、第一非门～第四非门、NMOS管MN5、MN6和PMOS管MP5、MP6，第一或非门NOR1、第二或非门NOR2、第一与非门NAND1、第二与非门NAND2的输出端分别与第一非门～第四非门的输入端连接，NMOS管MN5、MN6和PMOS管MP5、MP6的栅极分别与第一～第四非门的输出端连接；NMOS管MN5、MN6和PMOS管MP5、MP6的漏极作为相位内插电路的输出端，NMOS管MN5、MN6和PMOS管MP5、MP6的漏极还通过输出电容接地；PMOS管MP5、MP6的源极与电流源连接，NMOS管MN5、MN6的源极接地。

进一步地，当控制信号SEL[6:3]＝4’b0000时，第一相位内插单元61中，第一相位内插电路的两个输入端均接收起始相位选择单元50发送的时钟相位信号Phase0；第二相位内插电路的两个输入端分别接收起始相位选择单元50发送的时钟相位信号Phase0和Phase1；第三相位内插电路的两个输入端均接收起始相位选择单元50发送的时钟相位信号Phase1；3个相位内插电路分别输出相位内插信号Phase0_out、相位内插信号Phase_int01、相位内插信号Phase1_out。当控制信号SEL[6:3]＝4’b0001时，第一相位内插单元61中，第一相位内插电路的两个输入端均接收起始相位选择单元50发送的时钟相位信号Phase1；第二相位内插电路的两个输入端分别接收起始相位选择单元50发送的时钟相位信号Phase1和Phase2；第三相位内插电路的两个输入端均接收起始相位选择单元50发送的时钟相位信号Phase2；三个相位内插电路分别输出相位内插信号Phase1_out、相位内插信号Phase_int12、相位内插信号Phase2_out。以此类推，第一相位选择单元64在控制信号SEL[6:3]的控制下，第一相位内插单元61对相邻的两个时钟相位信号进行内插操作，并得到相位内插信号，如图5所示为本实施例中多相时钟产生电路的时序图。

具体的，以控制信号SEL[6:3]＝4’b0000时为例，当时钟相位信号Phase0与时钟相位信号Phase1均为低电平，则PMOS管MP5、MP6导通，NMOS管MN5、MN6关断，此时的相位内插电路输出为高电平；当时钟相位信号Phase0从低电平变为高电平，此时PMOS管MP5、MP6关断，NMOS管MN5导通，NMOS管MN6关断，此时输出电容CAP1通过NMOS管MN5放电；当时钟相位信号Phase1从低电平变为高电平时，NMOS管MN6随之导通，输出电容CAP1通过NMOS管MN5、MN6两倍放电，此时的输出即为相位内插信号Phase_int01；第一相位内插电路中，当时钟相位信号Phase0从低电平变为高电平，NMOS管MN5、MN6导通，输出电容CAP1以两倍电流放电，此时输出即为相位内插信号Phase0_out；第三相位内插电路中，当时钟相位信号Phase1从低电平变为高电平时，NMOS管MN5、MN6同时导通，输出电容CAP1同样以两倍电流放电，此时输出为Phase1_out。以此类推，通过对PMOS管MP5、MP6引入相似的控制逻辑，控制输出电容CAP1在充电时的导通MOS管数量，从而控制器充电电流，能够对另一个边沿实现相位内插，能够保证内插后时钟信号占空比保持不变。由于通过相位内插单元后输出的信号为上升沿，将其输出通过反相器后得到的反相内插后时钟信号Phase0_out_inv、反相内插后时钟信号Phase1_out_inv、反相内插后时钟信号Phase_int01_inv，参见图11。

紧接着，当第一相位内插单元61完成了16相时钟相位信号的内插操作，得到相位内插信号Phase(n-1)_out、Phase_intn(n-1)、Phasen_out，n＝0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15。第一相位选择单元64根据控制信号SEL2对相位内插信号进行选择操作，进而得到第一相位选择单元64的第一时钟相位选择信号Phase_SEL10和第二时钟相位选择信号Phase_SEL11。

具体的，当控制信号SEL2＝1’b0时，Phase_SEL10＝Phase(n-1)_out，Phase_SEL11＝Phase_intn(n-1)；当SEL2＝1’b1时，Phase_SEL10＝Phase_intn(n-1)，Phase_SEL11＝Phasen_out。第一相位选择单元64选择相邻的两个相位内插信号作为第二相位内插单元62的输入信号。

同理，与第一相位内插单元61相同，第二相位内插单元62的输入端输入第一时钟相位信号Phase_SEL10和第二时钟相位选择信号Phase_SEL11。得到三个相位内插信号，第二相位选择单元65再根据控制信号SEL1对第二相位内插单元62得到的三个相位内插信号进行选择，得到第二相位选择单元65的第一时钟相位信号Phase_SEL20和第二时钟相位选择信号Phase_SEL21；第三相位内插单元63对第一时钟相位信号Phase_SEL20和第二时钟相位选择信号Phase_SEL21进行内插操作得到三个相位内插信号，并将三个相位内插信号发送至最终相位选择单元70。

更进一步地，如图13所示，最终相位选择单元70采用一个数据选择单元。对第三相位内插单元63发送来的相位内插信号进行选择，得到目的时钟信号。

进一步地，如图6所示，数据选择单元包括NMOS管MN1、MN2、MN3、MN4和PMOS管MP1、MP2、MP3、MP4，PMOS管MP1、NMOS管MN1的栅极连接，并作为数据选择单元的输入端VIN1；MP4、MN4的栅极连接，并作为输入端VIN2；MP1与MP4的源极连接，并与电源连接；MN1与MN4的源极连接并接地；MP1、MP4的漏极分别与MP2、MP3的源极连接；MN1、MN4的漏极分别与MN2、MN3的源极连接；MP2、MP3、MN2、MN3相互连接后作为数据选择单元的输出VOUT；MP2、MN3的栅极输入控制信号SEL，MP3、MN2的栅极输入反相控制信号SELN。

具体的，当控制信号SEL为低电平时，MN2和MP2导通，MN3和MP3关断，输出端VOUT输出信号为输入端VIN1输入的信号；当SEL为高电平时，MN3和MP3导通，MN2和MP2关断，输出端VOUT输出信号为输入端VIN2输入的信号。

此外，时钟信号CLK的频率为4GHz，因为时钟分频模块30采用8分频模块，因此恢复高频时钟信号经过时钟分频模块30进行分频操作后得到的分频时钟信号为500MHz；移相模块40在对分频时钟信号进行移相操作后，使得移相模块40以恢复高频时钟信号的半个周期，即125ps对分频时钟信号进行移相得到时钟相位信号，得到16相时钟相位信号。

在本发明实施例中，第一相位内插单元61对第一起始相位选择信号和第二起始相位选择信号进行内插后得到三个相位内插信号，三个相位时钟信号的时钟间隔为62.5ps，经过三个相位内插单元后，得到时钟间隔为15.625ps的128相时钟信号。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种多相时钟产生电路，其特征在于，包括：

时钟信号输出端(10)，用于产生高频时钟信号CLK；

控制信号输出端(80)，用于产生控制信号；

时钟恢复模块(20)，所述时钟恢复模块(20)与时钟信号输出端(10)连接，用于接收高频时钟信号CLK，并根据高频时钟信号CLK产生恢复高频时钟信号；

时钟分频模块(30)，所述时钟分频模块(30)与时钟恢复模块(20)连接，用于将恢复高频时钟信号转换为分频时钟信号；

移相模块(40)，所述移相模块(40)与时钟恢复模块(20)连接，所述移相模块(40)还与时钟分频模块(30)连接，根据所述恢复高频时钟信号对分频时钟信号的相位进行移相，产生时钟相位信号；

相位选择内插模块(60)，所述相位选择内插模块(60)与移相模块(40)连接，所述相位选择内插模块(60)还与所述控制信号输出端(80)连接，根据控制信号和时钟相位信号得到目的时钟信号；

所述相位选择内插模块(60)包括：

起始相位选择单元(50)，所述起始相位选择单元(50)与移相模块(40)连接，用于根据时钟相位信号得到起始时钟相位信号；

相位选择内插单元，所述相位选择内插单元与起始相位选择单元(50)连接，用于根据起始时钟相位信号得到内插时钟相位信号；

最终相位选择单元(70)，所述最终相位选择单元(70)与相位选择内插单元连接，根据内插时钟相位信号得到目的时钟信号；

所述相位选择内插单元包括N-1个相位选择单元和N个相位内插单元；

相邻两个所述相位内插单元间设置有一个相位选择单元；所述相位选择单元还与控制信号输出端(80)连接。

2.根据权利要求1所述的多相时钟产生电路，其特征在于，所述时钟分频模块(30)为8分频模块。

3.根据权利要求1所述的多相时钟产生电路，其特征在于，所述移相模块(40)包括若干依次级联的D触发器，所述D触发器与时钟恢复模块(20)连接，所述移相模块(40)还与时钟分频模块(30)连接。

4.根据权利要求1所述的多相时钟产生电路，其特征在于，所述相位选择单元包括第十六数据选择单元、第十七数据选择单元；

所述第十六数据选择单元和所述第十七数据选择单元均与相位内插单元连接。

5.根据权利要求1所述的多相时钟产生电路，其特征在于，所述起始相位选择单元(50)包括两个十六选一数据选择器。

6.根据权利要求5所述的多相时钟产生电路，其特征在于，所述十六选一数据选择器包括15个数据选择单元，即第一数据选择单元～第十五数据选择单元；

所述第一数据选择单元～第八数据选择单元均与移相模块(40)连接；所述第一数据选择单元、所述第二数据选择单元均与所述第九数据选择单元连接，所述第三数据选择单元、所述第四数据选择单元均与所述第十数据选择单元连接，所述第五数据选择单元、所述第六数据选择单元均与所述第十一数据选择单元连接，所述第七数据选择单元、所述第八数据选择单元均与所述第十二数据选择单元连接；所述第九数据选择单元、所述第十数据选择单元与所述第十三数据选择单元连接，所述第十一数据选择单元、所述第十二数据选择单元与所述第十四数据选择单元连接；所述第十三数据选择单元、所述第十四数据选择单元与所述第十五数据选择单元连接。

7.根据权利要求1所述的多相时钟产生电路，其特征在于，所述最终相位选择单元(70)包括一个数据选择单元。

8.根据权利要求1所述的多相时钟产生电路，其特征在于，所述相位内插单元包括三个相位内插电路；

所述相位内插电路包括电源、第一或非门NOR1、第二或非门NOR2、第一与非门NAND1、第二与非门NAND2、第一非门INV1～第四非门INV4、NMOS管MN5、MN6和PMOS管MP5、MP6，所述第一或非门NOR1、所述第二或非门NOR2、所述第一与非门NAND1、所述第二与非门NAND2的输出端分别与所述第一非门INV1～第四非门INV4的输入端连接，所述PMOS管MP5、MP6和NMOS管MN5、MN6的栅极分别与所述第一非门INV1～第四非门INV4的输出端连接；

所述NMOS管MN5、MN6和PMOS管MP5、MP6的漏极作为相位内插电路的输出端，所述NMOS管MN5、MN6和PMOS管MP5、MP6的漏极还通过输出电容接地；所述PMOS管MP5、MP6的源极与电源连接，所述NMOS管MN5、MN6的源极接地。

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