CN109217850A - 一种占空比稳定数字控制单级多时钟相位插值器 - Google Patents

Abstract

本发明公开了一种占空比稳定数字控制单级多时钟相位插值器，具有输入时钟信号CKI和CKQ，包括：数字控制选择单元、数字相位插值单元和数据选择器；主要是应用于各种高速时钟数据恢复采集系统中，在系统中提供精确的多相位时钟，有利系统选择最优采样时钟相位。本发明提供了一种占空比稳定数字控制单级多时钟相位插值器对输入要求简单，只需要两个相位差的数字输入高低电平信号，相位插值器内部时序控制逻辑电路简单，相位插值器可以输出占空比不变的高精度多相位的时钟。

Description

一种占空比稳定数字控制单级多时钟相位插值器

技术领域

本发明涉及相位插值技术领域，更具体的说是涉及一种占空比稳定数字控制单级多时钟相位插值器。

背景技术

时钟相位内插器能够提供精确地多相时钟相位，广泛应用于混合信号接口电路系统中，尤其是在高速时钟数据恢复系统(CDR)中。系统通过选择精确的时钟相位，恢复出合理的用于采样数据的时钟，保证准确的采样数据。

相位插值器主要实现的方式有一下几种方式：基于电流模式逻辑(CML) 单元的模拟相位插值器；基于反相器的纯数字相位插值器；基于DLL产生的数字相位插值器。

基于CML的模拟相位插值器可以提供高的带宽，很好的线性度，但是由于基于CML单元的插值器需要固定的尾电流，需要消耗大的功耗和面积，为了保持相位插值器的线性度还需要保证插值器两个输入相位不能差别太大 (通常为90度)，输入信号的幅度和斜率大小合理，这样可以保证插值单元电路内部很好的工作。这个要求提高的设计难度，缩小了插值器的应用范围，一般用于基于VCO的PLL电路中。利用VCO内部自带的多相位合适摆幅信号作为输入进行相位插值。

基于反相器的纯数字相位插值器需要输入是CMOS高低电平信号，避免了基于CML的模拟相位插值器对输入信号的幅度的要求，降低了设计难度，提升了电路的稳定性。但是，基于反相器的数字相位插值器的两个输入相位差不能相差太大，当两个相位相差远大于输入上升下降延迟时，插值功能会失效。因此，这种纯数字相位插值器只能处理相位相差很小的两个输入，应用范围受限。

最后关于CMOS电平的相位插值器，需要多个相位的输入控制时钟和复杂时序控制电路，增加了电路的复杂度，增加了对输入的要求；此外，主要对输出时钟的下降沿进行插值处理，上升沿基本上没有变化，当需要的插值的两个时钟相位相差比较大时，输出时钟的占空比发生变化，在特定的应用，比如时钟采样系统中，对时钟占空比要求很高。

因此，如何提供一种占空比稳定数字控制单级多时钟相位插值器是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提供了一种占空比稳定数字控制单级多时钟相位插值器对输入要求简单，只需要两个相位差的数字输入高低电平信号，相位插值器内部时序控制逻辑电路简单，相位插值器可以输出占空比不变的高精度多相位的时钟。

为了实现上述目的，本发明提供如下技术方案：

一种占空比稳定数字控制单级多时钟相位插值器，具有输入时钟信号CKI 和CKQ，包括：数字控制选择单元、数字相位插值单元和数据选择器；

其中，所述数字控制选择单元提供I_M_SEL、I_N_SEL以及CK_SEL的控制信号；所述输入时钟信号CKI和CKQ两两排列构成三种组合信号；所述组合信号、所述I_M_SEL、I_N_SEL做为所述数字相位插值单元的输入；所述数字相位插值单元设置有三个；所述数字相位插值单元的输出和所述做为数据选择器的输入；

所述数字相位插值单元包括：电流源单元、时序控制逻辑电路、MOS管支路；所述输入时钟信号CKI和CKQ做为所述时序控制逻辑电路的输入得到控制信号CK1_D、CKP_D、CKN_D；所述控制信号做为所述MOS管支路的输入；所述MOS管支路包括两条；所述MOS管支路包括两个NMOS管和两个PMOS管；所述NMOS管串联，所述PMOS管串联，再进行串联；两条所述MOS管支路的所述NMOS管和所述PMOS管的连接点进行连接，并与输出电路进行连接；所述电流源单元高点平开启，低电平关闭。

通过上述的技术方案，本发明的技术效果：基于电流控制型反相器单元，配合合理的负载电容以及相应的时序控制电路，该数字相位插值单元可以处理两个输入较大相位差的时钟信号，克服了只能处理很小相位差的两个信号的缺点。

优选的，在上述的一种占空比稳定数字控制单级多时钟相位插值器中，所述时序控制逻辑电路包括缓冲器、或门电路、和与门电路；所述缓冲器、所述或门电路、和所述与门电路的输出分别输出MOS管支路的控制信号。

通过上述的技术方案，本发明的技术效果：控制逻辑产生电路结构简单，避免了内部复杂的时序逻辑的产生，增强了电路实际的鲁棒性。

优选的，在上述的一种占空比稳定数字控制单级多时钟相位插值器中，所述电流源单元包括数字控制PMOS电流源单元和数字控制NMOS电流源单元；所述数字控制PMOS电流源单元和所述数字控制NMOS电流源单元均有 MOS管连接构成。

优选的，在上述的一种占空比稳定数字控制单级多时钟相位插值器中，所述输出电路包括施密特触发器和电容；所述电容一端与所述施密特触发器连接，另一端接地；所述施密特触发器的输出做为所述数据选择器的输入。

优选的，在上述的一种占空比稳定数字控制单级多时钟相位插值器中，所述数字相位插值单元的两个输入端均接同一个时钟CKI或CKQ时，数字相位内插单元提供等量的延时；所述数字相位插值单元的两个输入为CKI和 CKQ时，通过所述电流源单元的个数选择相应的输出相位。

经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种占空比稳定数字控制单级多时钟相位插值器对输入要求简单，只需要两个相位差的数字输入高低电平信号，相位插值器内部时序控制逻辑电路简单，相位插值器可以输出占空比不变的高精度多相位的时钟。通过内部合适的数字控制和时序控制，保证了实现高线性多相位插值功能，同时该数字相位插值单元仅仅需要两个输入不同相位的时钟以及相应的数字控制信号就可以实现在两个相位间实现高精度相位插值，克服了多时钟输入要求的缺点，应用范围更广，另外通过内部合理的时序控制，对输入信号的上升沿和下降沿进行相同的处理，对上升沿也同样保持相应的相位插值，可以保证时钟经过该相位插值器以后，整体占空比稳定，保证经过相位插值以后输出时钟相位保持和输入占空比一致，也避免了输出时钟占空比改变的缺点。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明的整体原理图；

图2为本发明的数字相位插值器单元原理图；

图3为本发明的数字控制PMOS电流源单元；

图4为本发明的数字控制NMOS电流源单元；

图5为本发明的时序控制逻辑电路；

图6为本发明的时序图；

图7为本发明的单级8相位插值器仿真结果图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例公开了一种占空比稳定数字控制单级多时钟相位插值器对输入要求简单，只需要两个相位差的数字输入高低电平信号，相位插值器内部时序控制逻辑电路简单，相位插值器可以输出占空比不变的高精度多相位的时钟。

如图1所示，一种占空比稳定数字控制单级多时钟相位插值器，具有输入时钟信号CKI和CKQ，包括：数字控制选择单元、数字相位插值单元和数据选择器；

其中，所述数字控制选择单元提供I_M_SEL、I_N_SEL以及CK_SEL的控制信号；所述输入时钟信号CKI和CKQ构成三种组合信号，分别是CKI 和CKQ单独做输入或者CKI和CKQ共同做为输入；所述组合信号、所述 I_M_SEL、I_N_SEL做为所述数字相位插值单元的输入；所述数字相位插值单元设置有三个；所述数字相位插值单元的输出和所述做为数据选择器的输入。

具体地，数字选择控制电源提供I_M_SEL1、I_N_SEL1、I_M_SEL2、 I_N_SEL2、I_M_SEL3、I_N_SEL3以及CK_SEL<1:0>，其中，I_M_SEL1和 I_N_SEL1、I_M_SEL2和I_N_SEL2、I_M_SEL3和I_N_SEL3分别输入一个数字相位插值单元，同时CKI和CKQ单独做输入或者CKI和CKQ共同做为输入，得到CKO1、CKO2、CKO3经由数据选择器输出。

所述数字相位插值单元包括：电流源单元、时序控制逻辑电路、MOS管支路；所述输入时钟信号CKI和CKQ做为所述时序控制逻辑电路的输入得到控制信号CK1_D、CKP_D、CKN_D；所述控制信号做为所述MOS管支路的输入；所述MOS管支路包括两条；所述MOS管支路包括两个NMOS管和两个PMOS管；所述NMOS管串联，所述PMOS管串联，再进行串联；两条所述MOS管支路的所述NMOS管和所述PMOS管的连接点进行连接，并与输出电路进行连接；所述电流源单元高点平开启，低电平关闭。

输入时钟CKI，CKQ是需要内插的两个边界相位时钟，整体相位内插电路需要三个数字相位插值单元，当数字相位插值单元的两个输入端均接同一个时钟CKI或CKQ时，数字相位内插单元提供等量的延时，保证输出相位的一致性。当数字相位插值单元的两个输入为CKI和CKQ时，通过选择数字相位插值单元左右两边电流源单元的个数选择相应的输出相位，达到在CKI和 CKQ之间进行多个相位插值的效果，由于电流源单元的开关个数可以做成温度计码控制的结构，可以保证整个相位插值的单调性。数字控制单元提供 I_M_SEL和I_N_SEL以及CK_SEL的相关控制信号，I_M_SEL控制信号控制插值器单元左边电流源单元开启的个数，I_N_SEL控制信号控制插值器单元右边电流源单元开启的个数，比如I_M_SEL＝11，I_N_SEL＝11，表示插值器单元左右两边都有11个电流源单元开启。输出时钟选择逻辑通过适当的控制信号选择最终系统需要的相位时钟输出。

具体地，如图2所示，MOS管支路包括P1、P2、P3、P4、N1、N2、N3、 N4，构成两条分支；N1，N3，P1，P3是提供电流的电流偏置管，N2，N4， P2，P4是控制电流的开关管；P1的源极连接VDD；P1的漏极连接P2的源极；P2的漏极连接N2的漏极；N2的源极连接N1的漏极，N1的源极接地；两条分支连接相同；电容CL一端接地，另一端与施密特触发器连接；施密特触发器输出对内部节点波形整形滤毛刺；两个MOS管支路的分支共漏极端相连；施密特触发器与电容CL之间的X与共漏极端为等电势点。

如图3所示，数字相位插值单元中的电流源单元包括：数字控制PMOS 电流源单元和数字控制NMOS电流源单元；其中数字控制PMOS电流源单元，包括3个PMOS管和一个NMOS管分别为P5、P6、P7、N5；P5与N5的源极与源极相连，漏极与漏极相连，N5的门极与P5的门极接相反的电平，共漏极分别与P6的漏极和P7门极相连，P6、P7的源极相连，并连接VDD；共源极端与P1、P3的门极相连；P5、P6的门极相连；

如图4所示，数字控制NMOS电流源单元包括：P8，N6、N7、N8，N6 和P8的源极与源极相连，漏极与漏极相连，N6的门极与P8的门极接相反的电平，共漏极分别与N7的漏极和N8门极相连，N7、N8的源极相连，并接地；共源极端与N1、N3的门极相连；N7、N8的门极相连；

如图5所示，当CKI与CKQ为同一个时钟时，相对相位关系如左边时序图所示，当CKI和CKQ为不同相位时钟输入时，CKI为相位提前的时钟， CKQ为相位落后的时钟，这两个是输入时钟信号，CK1_D为插值器左边单元支路P2，N2管的控制信号，CKP_D是开关管P4的控制信号，CKN_D是开关管N4的控制信号。这几个控制信号的时序如图5中右边时序图所示。

本发明的工作原理如下：假定CKI和CKQ的时钟延时相差为tov。

当数字相位内插单元的两个输入端接同一个时钟CKI时，CKI为低时，插值器单元CK1_D，CKP_D，CKN_D进过两个门级延时也变为低电平，开关管P2，P4导通，数字控制PMOS电流源单元全部开启，开关管N2，N4管关闭，数字控制NMOS电流源开关关闭，总共(M+N)*I的电流对电容CL进行充电，当节点X的电压达到施密特触发器下限翻转电压VTH时，输出时钟翻转，经历延时为t1，同理，当数字相位内插单元的两个输入端接同一个时钟 CKQ时，经过延时为t1+tov时，输出时钟翻转。

当数字相位内插单元的两个输入为CKI和CKQ，时钟延时相差tov，CKI 为提前相位时钟，CKQ为落后相位时钟，当CKI为低时，CK1_D、CKN_D 经过两个门级延时降为低电平，P2导通，N2、N4关闭，CKP_D为高点平， P4关闭，总大小为M*I的电流对节点X进行充电，控制CL的大小，保证 M*I电流对节点X充电在tov时间内不会充到施密特阈值，输出不会翻转，经过tov以后，CKQ变为低电平，P4管开启，总共有(M+N)*I大小的电流继续对节点X进行充电，等到节点X的电压升到施密特触发器VTH时，输出发生翻转。

当数字相位内插单元输入端接CKI，CKI时，经过的延时如式(1)所示；

当数字相位内插单元输入端接CKQ，CKQ时，经过的延时为：

t1+tov (2)

当插值器的输入端接CKI，CKQ时，经过的延时为；

对于本发明中，K1＝(M+N),K2＝M；通过(1)和(3)式可以得出；

(M+N)*t1＝M*tov+(M+N)*t2 (4)

为了保证均等的相位插值，这3个延时必须满足式(5)中的关系；

(5)式中B表示总共需要内插的相位个数，A表示总共需要内插的相位数的第A个相位。将(5)式化简得到:

B*t1＝(B-A)*tov+B*t2 (6)

根据(4)和(6)就可以求出一个解满足不同相位电流的值，即对应的M 和N的值，因此，可以实现任何多相位的内插。

以上分析是CKI/CKQ的下降沿，对于CK1/CKQ的上升沿到来，当输入接 CKI和CKQ时，CK1_D和CKP_D变为高电平，开关管N2打开，N4，P2， P4关闭，总大小为M*I对电容CL进行放电，经过tov时间以后，N4打开，总大小为(M+N)*I的电流对节点X进行放电，这些和下降沿有着相似的操作；当输入接相同信号为CKI或者CKQ时，输入信号上升沿到来，CK1_D， CKP_D，CKN_D均变为高电平，总大小为(M+N)*I的电流对节点X进行放电，也和下降沿有相似的操作。本发明结构对上升沿也同样保持相应的相位插值，因此，可以保证时钟经过该相位插值器以后，整体占空比保持不变，扩大了这个相位插值器的应用范围。

为了验证以上理论分析以及本专利的实用性，接下来列举出了一个8位相位插值器设计和仿真结果，根据(4)和(6)式，总共相位数为8，因此B＝8， A＝1/2/3/4/5/6/7/8；根据(4)和(6)式计算可以得出其中一组解：M+N＝24， M＝21/18/15/12/9/6/3，其中M＝21，对应延时时间为1/8*tov，M＝18，对应延时时间为2/8*tov，M＝15，对应延时时间为3/8*tov，M＝12，对应延时时间为 4/8*tov，M＝9，对应延时时间为5/8*tov，M＝6，对应延时时间为6/8*tov， M＝3，对应延时时间为7/8*tov。图6是单级8相位插值器仿真结果图，可以看出相位插值器插值均匀，可以实现高精度的应用。

以上只是举例验证了8个相位内插的功能应用，通过选择不同的M+N的值和M的值可以实现任意相位插值器，因此本发明可以轻松演进到任何相位的插值应用中。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种占空比稳定数字控制单级多时钟相位插值器，具有输入时钟信号CKI和CKQ，其特征在于，包括：数字控制选择单元、数字相位插值单元和数据选择器；

其中，所述数字控制选择单元提供I_M_SEL、I_N_SEL以及CK_SEL的控制信号；所述输入时钟信号CKI和CKQ构成三种组合信号；所述组合信号、所述I_M_SEL、I_N_SEL做为所述数字相位插值单元的输入；所述数字相位插值单元设置有三个；所述数字相位插值单元的输出和所述做为数据选择器的输入；

所述数字相位插值单元包括：电流源单元、时序控制逻辑电路、MOS管支路；所述输入时钟信号CKI和CKQ做为所述时序控制逻辑电路的输入得到控制信号CK1_D、CKP_D、CKN_D；所述控制信号做为所述MOS管支路的输入；所述MOS管支路包括两条；所述MOS管支路包括两个NMOS管和两个PMOS管；所述NMOS管串联，所述PMOS管串联，再进行串联；两条所述MOS管支路的所述NMOS管和所述PMOS管的连接点进行连接，并与输出电路进行连接；所述电流源单元高点平开启，低电平关闭。

2.根据权利要求1所述的一种占空比稳定数字控制单级多时钟相位插值器，其特征在于，所述时序控制逻辑电路包括缓冲器、或门电路、和与门电路；所述缓冲器、所述或门电路、和所述与门电路的输出分别输入MOS管支路的控制端。

3.根据权利要求1所述的一种占空比稳定数字控制单级多时钟相位插值器，其特征在于，所述电流源单元包括数字控制PMOS电流源单元和数字控制NMOS电流源单元；所述数字控制PMOS电流源单元和所述数字控制NMOS电流源单元均有MOS管连接构成。

4.根据权利要求1所述的一种占空比稳定数字控制单级多时钟相位插值器，其特征在于，所述输出电路包括施密特触发器和电容；所述电容一端与所述施密特触发器连接，另一端接地；所述施密特触发器的输出做为所述数据选择器的输入。

5.根据权利要求1所述的一种占空比稳定数字控制单级多时钟相位插值器，其特征在于，所述数字相位插值单元的两个输入端均接同一个时钟CKI或CKQ时，数字相位内插单元提供等量的延时；所述数字相位插值单元的两个输入为CKI和CKQ时，通过所述电流源单元的个数选择相应的输出相位。