CN107968644A - 差分转换输出电路及其构成的pll电路 - Google Patents

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Abstract

本发明共公开了一种差分转换输出电路包括：第一～第四MOS第一端连第一电源电压；第一MOS第二端连第五MOS第二端、第一MOS第三端和第二MOS第三端；第二MOS第二端连第六MOS第二端、第三MOS第三端和第四MOS第三端；第三MOS第二端连第七MOS第二端、第四MOS第三端和第八MOS第三端；第四MOS第二端和第八MOS第二端连在一起作为该差分转换输出电路输出端；第五MOS第一端连第六MOS第一端和第九MOS第二端；第七MOS第一端、第八MOS第一端和第九MOS第一端接地；第五MOS第三端作为第一信号输入端，第六MOS第三端作为第二信号输入端，第九MOS第三端作为第三信号输入端。本发明还公开了一种具有所述差分转换输出电路的PLL电路。本发明的差分转换输出电路能实现差分输入转单端输出和降压功能。

Description

差分转换输出电路及其构成的PLL电路
技术领域
本发明涉及集成电路领域，特别是涉及一种差分转换输出电路。本发明还涉及一种具有所述差分转换输出电路的PLL(锁相环)电路。
背景技术
差分方式广泛地使用用于时钟和信号的传输，到了接收端需要把差分信号转成单端信号，然后做电压降低，让IO电压降低到CORE电压(内核电压)，然后逻辑电路才能读取和使用。
例如在锁相环设计中，为了降低VCO(压控振荡器)的jitter(抖动，其定义延迟从来源地址将要发送到目标地址，会发生不一样的延迟，这样的延迟变动是jitter)。一般都会选择差分式的VCO，所以在VCO输出端就需要将差分的形式转换为单端形式，另外由于模拟部分往往是选择的2.5V电压(高电压)，而后端的逻辑部分(比如分频器)往往选择的是低电压(比如1.2V、1.1V、0.9V)，所以还需要进一步把VCO输出的电压进行降压，同时为了保证最后的信号的占空比，需要对串联的反相器进行设计以达到满足占空比的要求。
传统的设计方案是先将差分输入转化为单端输出，再连接一个反相器进行降压的功能，后面相应的起到调整占空比的作用。如图1所示，包括：第一～第五PMOS，第一～第六NMOS，第一PMOS和第二PMOS源极连接高电压电源(模拟部分电压)，第三～第五PMOS源极连接电源电压(逻辑部分电压)，第一POMS漏极连接第一NMOS漏极、第一PMOS栅极和第二PMOS栅极，第二PMOS漏极连接第二NMOS漏极、第三PMOS栅极和第三那NMOS栅极，第三PMOS漏极连接第三NMOS漏极、第四PMOS栅极和第四NMOS栅极，第四PMOS漏极连接第四NMOS漏极、第五PMOS栅极和第五NMOS栅极，第五POMS漏极连接第五NMOS漏极作为该电路输出端，第一NMOS栅极作为第一差分信号输入端，第二NMOS栅极作为第二差分信号输入端，第一NMOS源极连接第二NMOS源极和第六NMOS漏极，第三NMOS～第六NMOS源极接地，第六NMOS栅极接控制电压。
发明内容
本发明要解决的技术问题是提供一种具有差分输入转单端输出和降压功能的差分转换输出电路。该差分转换输出电路的转换作用即包含了差分输入转换为单端输出，又包含了工作电压的相对高压(模拟部分)转换为相对低压(逻辑部分)。
为解决上述技术问题，本发明提供的差分转换输出电路，包括：第一～第九MOS；
第一～第四MOS第一端连接第一电源电压；
第一MOS第二端连接第五MOS第二端、第一MOS第三端和第二MOS第三端；
第二MOS第二端连接第六MOS第二端、第三MOS第三端和第四MOS第三端；
第三MOS第二端连接第七MOS第二端、第四MOS第三端和第八MOS第三端；
第四MOS第二端和第八MOS第二端连接在一起作为该差分转换输出电路输出端；
第五MOS第一端连接第六MOS第一端和第九MOS第二端；
第七MOS第一端、第八MOS第一端和第九MOS第一端接地；
第五MOS第三端作为第一信号输入端，第六MOS第三端作为第二信号输入端，第九MOS第三端作为第三信号输入端。
其中，第一～第四MOS为PMOS，第五～第九MOS为NMOS。各MOS第一端为源极，第二端为漏极，第三端为栅极。
进一步改进所述的差分转换输出电路，还包括：第十MOS和第十一MOS；
第一MOS、第二MOS和第十MOS第一端连接第二电源电压，第三MOS和第四MOS第一端连接第一电源电压；
第二MOS第二端连接第六MOS第二端、第十MOS第三端和第十一MOS第三端；
第十MOS第二端连接第十一MOS第二端、第三MOS第三端和第七MOS第三端；
第十一MOS第一端接地。
其中，第一～第四MOS和第十MOS为PMOS，第五～第九和第十一MOS为NMOS。
各MOS第一端为源极，第二端为漏极，第三端为栅极。
上述任意一种差分转换输出电路，第二电源电压是高压供电端。即相对高压供电端，模拟部分供电电压。
上述任意一种差分转换输出电路，第一信号输入端和第二信号输入端是差分信号输入端，第三信号输入端是控制电压输入端。
本发明提供一种具有上述任意一种差分转换输出电路的PLL电路，包括：第一分频器、第二分频器、鉴频鉴相器、电荷泵、滤波器、压控振荡器和差分转换输出电路；
第一分频器输出端连接鉴频鉴相器第一输入端，鉴频鉴相器、电荷泵、滤波器、压控振荡器和差分转换输出电路顺序连接，第二分频器输入端连接压控振荡器输出端，第二分频器输出端连接鉴频鉴相器第二输入端；
第一分频器的输入端作为该PLL电路输入端，差分转换输出电路输出端作为该PLL电路输出端。
本发明将传统的差分输入转单端输出与降压相互独立功能的模块整合在一起，将VCO的差分输出信号进行转换成单端信号，并进行降压。本发明处理后的输出信号可以供给单端输入的I/O接口使用，并且保证输出信号的占空比在45％～55％以内，能被仪器测量和评估。本发明能获得输出信号的占空比范围在45％～55％之间，能满足集成电路设计所需的占空比要求。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是一种现有输出分频器电路结构示意图。
图2是本发明差分转换输出电路第一实施例的结构示意图。
图3是本发明差分转换输出电路第二实施例的结构示意图。
图4是本发明第一实施例输出信号与输入信号的时序示意图。
图5是本发明PPL第一实施例的结构示意图。
附图标记说明
P1～P5是第一～第五PMOS
N1～N6是第一～第六NMOS
VIP是第一差分输入端
VIN是第二差分输入端
VBIAS是控制电压输入端
VDD是第一电源电压
VDDH是第二电源电压
NDivider是第一分频器
MDivider是第二分频器
PFD是鉴频鉴相器
CP是电荷泵
LPF是滤波器
VCO是压控振荡器
CLK_REF是参考频率
PLL_OUT是PLL电路输出端
具体实施方式
如图2所示，本发明差分转换输出电路第一实施例，包括第一～第四PMOS P1～P4，第一～第四NMOS N1～N4；
第一PMOS～第四PMOS P1～P4第一端连接第一电源电压VDD；
第一PMOS P1第二端连接第一MOS N1第二端、第一PMOS P1第三端和第二PMOS P2第三端；
第二PMOS P2第二端连接第二MOS N2第二端、第三PMOS P3第三端和第四PMOS P4第三端；
第三PMOS P3第二端连接第三NMOS N3第二端、第四PMOS P4第三端和第四NMOS N4第三端；
第四PMOS P4第二端和第四NMOS N4第二端连接在一起作为该差分转换输出电路输出端OUT；
第一NMOS N1第一端连接第二NMOS N2第一端和第五NMOS N5第二端；
第三NMOS N3第一端、第四NMOS N4第一端和第五NMOS N5第一端接地；
第一NMOS N1第三端作为第一差分输入端VIP，第二NMOS N2第三端作为第一差分输入端VIN，第五NMOS N5第三端作为控制电压输入端VBIAS。
本发明工作时，结合图4所示时序，当差分输入信号VIP、VIN到来，假设VIP为高电平，VIN为低电平，VIN输入管截止，VIP管导通，而相应的VIP管的漏极被拉到地，负载镜像管导通，VOUT被拉到VDD，经过两级反相器，最终OUT是高电平；同理，当VIP为低电平，VIN为高电平时，OUT则为低电平；在这个过程中，初始的输入信号VIP、VIN一般都是高电压(如2.5伏特)，而最后的输出信号则为低电平(如1.2伏特或者1.1伏特，具体取决于VDD的电压)。而输出信号的占空比则可以通过调整负载镜像管的尺寸，最后使得OUT的信号的占空比达到相应的要求(如45％～55％)。
如图3所示，本发明差分转换输出电路第二实施例，包括第一～第五PMOS P1～P5，第一～第六NMOS N1～N6；
第一PMOS P1、第二PMOS P2和第五PMOS P2第一端连接第二电源电压VDDH(模拟部分高压供电端)，第三PMOS P3和第四PMOS P4第一端连接第一电源电压VDD(逻辑部分供电端)；
第一PMOS P1第二端连接第一MOS N1第二端、第一PMOS P1第三端和第二PMOS P2第三端；
第二PMOS P2第二端连接第第二NMOS N2第二端、第五PMOS P5第三端和第六NMOSN6第三端；
第五PMOS P5第二端连接第六NMOS N6第二端、第三PMOS P3第三端和第三NMOS N3第三端；
第三PMOS P3第二端连接第三NMOS N3第二端、第四PMOS P4第三端和第四NMOS N4第三端；
第四PMOS P4第二端和第四NMOS N4第二端连接在一起作为该差分转换输出电路输出端OUT；
第一NMOS N1第一端连接第二NMOS N2第一端和第五NMOS N5第二端；
第三NMOS N3第一端、第四NMOS N4第一端、第五NMOS N5第一端和第六NMOS N6第一端接地；
第一NMOS N1第三端作为第一差分输入端VIP，第二NMOS N2第三端作为第一差分输入端VIN，第五NMOS N5第三端作为控制电压输入端VBIAS。
如图5所示，本发明PPL电路第一实施例包括：第一分频器NDivider、第二分频器MDivider、鉴频鉴相器PFD、电荷泵CP、滤波器LPF、压控振荡器VCO和差分转换输出电路(图2或图3所示电路结构)；
第一分频器NDivider输入端输入参考频率CLK_REF，第一分频器NDivider输出端连接鉴频鉴相器PFD第一输入端，电荷泵CP、滤波器LPF、压控振荡器VCO和差分转换输出电路顺序连接，第二分频器MDivider输入端连接压控振荡器VCO输出端，第二分频器MDivider输出端连接鉴频鉴相器PFD第二输入端；
第一分频器NDivider的输入端作为该PLL电路输入端，差分转换输出电路输出端作为该PLL电路输出端PLL OUT。
本发明PPL电路输入参考频率CLK_REF，将其经过N分频，最终在鉴频鉴相器PFD输入端使压控振荡器VCO输出经过M分频后的频率相一致。即实现的频率关系为:CLK_REF/N＝Fvco/M＝PLL_OUT*O/M。而本发明差分转换输出电路直接连接在VCO输出后面，实际生产中本发明差分转换输出电路是与VCO合并在一起的。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种差分转换输出电路，其特征在于，包括：第一～第九MOS；
第一～第四MOS第一端连接第一电源电压；
第一MOS第二端连接第五MOS第二端、第一MOS第三端和第二MOS第三端；
第二MOS第二端连接第六MOS第二端、第三MOS第三端和第四MOS第三端；
第三MOS第二端连接第七MOS第二端、第四MOS第三端和第八MOS第三端；
第四MOS第二端和第八MOS第二端连接在一起作为该差分转换输出电路输出端；
第五MOS第一端连接第六MOS第一端和第九MOS第二端；
第七MOS第一端、第八MOS第一端和第九MOS第一端接地；
第五MOS第三端作为第一信号输入端，第六MOS第三端作为第二信号输入端，第九MOS第三端作为第三信号输入端。
2.如权利要求1所述的差分转换输出电路，其特征在于,还包括：第十MOS和第十一MOS；
第一MOS、第二MOS和第十MOS第一端连接第二电源电压，第三MOS和第四MOS第一端连接第一电源电压；
第二MOS第二端连接第六MOS第二端、第十MOS第三端和第十一MOS第三端；
第十MOS第二端连接第十一MOS第二端、第三MOS第三端和第七MOS第三端；
第十一MOS第一端接地。
3.如权利要求1所述的差分转换输出电路，其特征在于：第一～第四MOS为PMOS，第五～第九MOS为NMOS。
4.如权利要求2所述的差分转换输出电路，其特征在于：第一～第四MOS和第十MOS为PMOS，第五～第九和第十一MOS为NMOS。
5.如权利要求2所述的差分转换输出电路，其特征在于：第二电源电压是高压供电端。
6.如权利要求1或2所述的差分转换输出电路，其特征在于：第一信号输入端和第二信号输入端是差分信号输入端，第三信号输入端是控制电压输入端。
7.一种具有权利要求1或2所述差分转换输出电路的PLL电路，其特征在于，包括：第一分频器、第二分频器、鉴频鉴相器、电荷泵、滤波器、压控振荡器和差分转换输出电路；
第一分频器输出端连接鉴频鉴相器第一输入端，鉴频鉴相器、电荷泵、滤波器、压控振荡器和差分转换输出电路顺序连接，第二分频器输入端连接压控振荡器输出端，第二分频器输出端连接鉴频鉴相器第二输入端；
第一分频器的输入端作为该PLL电路输入端，差分转换输出电路输出端作为该PLL电路输出端。
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