CN104242927A - 一种应用于高速串行接口的环形压控振荡器 - Google Patents

Abstract

本发明涉及一种应用于高速串行接口的环形压控振荡器，包括多级延时单元，通过若干个延时单元相互连接成环路来实现起振所需的正反馈。V_C同时改变延迟单元的充电电流以及内部交叉耦合对的耦合强度来增大调谐范围。这样，一个控制电压V_C同时控制了延时单元内耦合结构的耦合强度以及延时单元的充电电流，这会大大增大压控振荡器的振荡频率范围，以达到压控振荡器高速、宽频带的目的，同时降低了功耗。

Description

一种应用于高速串行接口的环形压控振荡器

技术领域

本发明属于集成电路技术领域，具体涉及一种应用于高速串行接口的环形压控振荡器。 

背景技术

随着数据转换器的精度和转换速率的持续增高，业界对更高速、传输效率更高的数字接口电路的需求在日益增大。传统上，片内外的高速数据传输是通过并行传输来实现的，但是由于并行传输存在队列间难以同步，误码率比较高，传输线之间存在串扰，传输损耗比较大，引脚数量较高等一系列缺点，串行传输已经逐渐替代并行传输成为主流。JESD204串行接口可以提供这种高效率的传输，较之CMOS和LVDS接口产品在速度、尺寸和成本上更有优势。而数据的高速串行传输需要高速、宽频带的时钟信号，在最新版的JESD204B接口标准中，最高数据传输速率可以达到10Gbps以上，这对产生时钟信号的频率综合器电路提出了很高的要求。压控振荡器作为频率综合器的核心模块，怎样实现高频率、宽频带是最重要的挑战之一。 

常用的压控振荡器结构有两种：电感电容振荡器和环形振荡器。电感电容振荡器噪声性能较好，但是频带范围较窄，而且在片上集成的螺旋电感不仅在工艺上很难保证有很高的品质因数而且还会占用很大的芯片面积。环形振荡器的噪声性能相对较差，但是频带较宽、易于实现、占用面积小。 

由于高速串行数据的传输需要高速宽频带的时钟信号，因此环形振荡器结 构被广泛应用于高速串行接口电路中时钟信号的产生。但是已经发表的众多环形振荡器结构都很难直接满足JESD204B标准下的高频率以及宽频带范围。 

发明内容

本发明的目的在于克服上述现有技术中存在的缺点，提供一种应用于高速串行接口的环形压控振荡器，具有振荡频率高、频带范围宽、功耗低的优点。 

为实现上述目的，本发明采用以下技术方案：包括若干个串联的延时单元，其中每一级延迟单元的负输出端接下一级延迟单元的正输入端，每一级延迟单元的正输出端接下一级延迟单元的负输入端；且最后一级延迟单元的负输出端接至第一级延迟单元的正输入端，最后一级延迟单元的正输出端接至第一级延迟单元的负输入端；各级延时单元的压控端均连接压控电压源，各级延时单元的偏置端均连接偏置电压源；且各级延时单元的输出端还分别设置有振荡信号输出端。 

所述的延时单元包括第一对PMOS管，第二对PMOS管，第三对PMOS管，第一对NMOS管，第二对NMOS管和尾电流管； 

所述的第一对PMOS管的S极均连接于VDD，G极均连接压控电压源，D极分别连接第二对NMOS管的D极； 

所述的第二对PMOS管的S极均连接于VDD，G极均接地，D极分别连接第一对PMOS管的D极； 

所述的第三对PMOS管的S极均连接于VDD，G极分别连接于第一对NMOS管的D极，D极分别连接第一对PMOS管的D极； 

所述的第一对NMOS管的D极分别连接第三对PMOS管的G极，G极均连接至压控电压源，S极分别连接至第二对NMOS管的D极； 

所述的第二对NMOS管的G极分别连接正输入端和负输入端，S极均连接至尾电流管的D极，尾电流管的S极接地，G极连接偏置电压源。 

所述的各级延时单元的振荡信号输出端输出的信号两两差分，且输出信号的频率相同，相位不同。 

本发明具有以下的有益效果：相比较现有技术，本发明包括多级延时单元，通过若干个延时单元相互连接成环路来实现起振所需的正反馈。V_C同时改变延迟单元的充电电流以及内部交叉耦合对的耦合强度来增大调谐范围。V_C为高的时候延时单元的充电电流变小导致环路振荡频率降低，同时，V_C为高导致交叉耦合对的耦合强度升高使得延时单元的电压转换速度变慢，这两方面的因素导致压控振荡器的振荡频率变得更低。反之，当V_C为低的时候，延时单元的充电电流变大，而且交叉耦合对的耦合强度降低导致延时单元的电压转换速度变快，压控振荡器的振荡频率变高。这样，一个控制电压V_C同时控制了延时单元内耦合结构的耦合强度以及延时单元的充电电流，这会大大增大压控振荡器的振荡频率范围，以达到压控振荡器高速、宽频带的目的，同时降低了功耗。 

进一步的，由于延时单元中，第二对NMOS管为延时单元的差分输入管，第三NMOS管作为尾电流管在偏置电压V_B的控制下给延时单元提供尾电流。为了增大调谐范围，控制电压V_C不仅控制着第一对PMOS来改变延迟单元的充电电流，同时还通过控制第一对NMOS管的开启强度来调节由第三对PMOS管组成的交叉耦合结构的耦合强度。S端接地的PMOS管M3和M4工作在深线性区来保证延时单元在环形振荡器低频工作的情况下有足够的充电电流。 

附图说明

图1是本发明结构示意图； 

图2是本发明的延时单元内部结构示意图； 

图3(a)是压控振荡器在1.6V的控制电压下的输出振荡波形图； 

图3(b)是压控振荡器在0.2V的控制电压下的输出振荡波形图； 

图4是本发明所提出的压控振荡器的输出频率调谐图； 

图5是相位噪声仿真图。 

具体实施方式

下面结合附图，对本发明作进一步说明。 

参见图1，本发明包括三个串联的延时单元，其中每一级延迟单元的负输出端Vout-接下一级延迟单元的正输入端Vin+，每一级延迟单元的正输出端Vout+接下一级延迟单元的负输入端Vin-；且最后一级延迟单元的负输出端Vout-接至第一级延迟单元的正输入端Vin+，最后一级延迟单元的正输出端Vout+接至第一级延迟单元的负输入端Vin-；各级延时单元的压控端均连接压控电压源Vc，各级延时单元的偏置端均连接偏置电压源Vb；且各级延时单元的输出端还分别设置有振荡信号输出端。延时单元包括第一对PMOS管M1,M2，第二对PMOS管M3,M4，第三对PMOS管M5,M6，第一对NMOS管M7，M8，第二对NMOS管M9，M10和尾电流管M11；第一对PMOS管M1,M2的S极均连接于VDD，G极均连接压控电压源Vc，D极分别连接第二对NMOS管M9，M10的D极；第二对PMOS管M3,M4的S极均连接于VDD，G极均接地，D极分别连接第一对PMOS管M1，M2的D极；第三对PMOS管M5,M6的S极均连接于VDD，G极分别连接于第一对NMOS管M7，M8的D极，D极分别连接第一对PMOS管M1，M2的D极；第一对NMOS管M7，M8的D极分别连接第三对PMOS管M5,M6的G极，G极均连接至压控电压源Vc，S极分别连接至第二对NMOS管M10，M9的D极；第二对NMOS管M9，M10的G极分别连接正输入端Vin+ 和负输入端Vin-，S极均连接至尾电流管M11的D极，尾电流管M11的S极接地，G极连接偏置电压源Vb。各级延时单元的振荡信号输出端输出的信号两两差分，且输出信号的频率相同，相位不同。 

环形振荡器是通过若干个延时单元相互连接成环路来实现起振所需的正反馈。振荡频率可以表示为： 

$f=\frac{1}{{2\mathrm{NT}}_d}---\left(1\right)$

其中T_d代表每个延时单元的延迟时间，N代表延时单元的个数。由公式(1)可以看出，要想获得高频率的振荡信号，延时单元的级数越低越好，但是要让环路构成正反馈以保证能起振，则延时单元不能少于两个，而采用两级延时单元反相连接的结构对每一级延时单元的增益要求比较大，难以起振。折衷考虑之后，决定采用三级延时单元来实现环形压控振荡器，如图1所示。 

本发明所采用的延时单元结构如图2所示。第二对NMOS管M9和M10为延时单元的差分输入管，第三NMOS管M11作为尾电流管在偏置电压V_B的控制下给延时单元提供尾电流。为了增大调谐范围，控制电压V_C不仅控制着第一对PMOS负载M1和M2来改变延迟单元的充电电流，同时还通过控制第一对NMOS对M7和M8的开启强度来调节由第三对PMOS管M5和M6组成的交叉耦合结构的耦合强度。G端接地的第二对PMOS管M3和M4工作在深线性区来保证延时单元在环形振荡器低频工作的情况下有足够的充电电流。 

电路的工作原理如下：当V_C为高的时候，第一对NMOS管M7和M8的导通电阻变小，使得由第三对PMOS管M5和M6组成的交叉耦合结构的耦合强度变大，进而导致延时单元的电压转换速度变慢，压控振荡器的振荡频率变低；与此同时，V_C为高的时候第一对PMOS管M1和M2的导通电阻变大，延时单元的充电电流变小，同样使得延时单元的电压转换速度变慢，压控振荡器的振荡频率变低。相反的，当V_C为低的时候，由于第一对NMOS管M7和M8的导通电阻变大，耦合结构的耦合强度变小，同时，第一对PMOS管M1和M2的导通电阻变小，延时单 元的充电电流变大，这两方面的因素会导致延时单元的电压转换速度变快，压控振荡器的振荡频率变高。这样，一个控制电压V_C同时控制了延时单元内耦合结构的耦合强度以及延时单元的充电电流，这会大大增大压控振荡器的振荡频率范围，以达到压控振荡器高速、宽频带的目的。 

具体的定性分析如下： 

如图2所示，为了简化分析，假设第一对PMOS管M1和M2工作在深线性区，其等效电阻可以表示为一个由电压V_C控制的可变电阻： 

$R_{M1,M2}=\frac{1}{{\mathrm{\μ}}_p{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{1,2}}(V_{\mathrm{DD}}-V_c-|V_{\mathrm{YHP}}\left|\right)}---\left(2\right)$

上式中，系数μ_P为空穴迁移率， 

电容C_OX为单位面积栅氧电容， 

比例W/L为MOS管宽长比， 

电压V_DD为电源电压， 

电压V_THP为PMOS管阈值电压。 

另外，由PMOS管M5和M6组成的交叉耦合结构等效为一个负阻： 

$R_{\mathrm{latch}}=-\frac{1}{g_{m\left(\mathrm{5,6}\right)}}---\left(3\right)$

上式中，跨导g_m(5,6)是第三对PMOS管M5和M6的等效跨导，可以表示如下： 

$g_{m\left(\mathrm{5,6}\right)}=\sqrt{{2\mathrm{\μ}}_p{c}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{5,6}}{I}_{\mathrm{5,6}}}---\left(4\right)$

上式中，电流I_5,6是流过第三对PMOS管M5和M6的电流。V_C可以通过控制第一对NMOS管M7和M8的开启强度来调节I_5,6的大小，从而达到控制交叉耦合结构的等效负阻R_latch的目的。 

最后，假设其它不受控制电压V_C影响的输出节点等效电阻为R_ot，那么总的半边电路输出节点等效电阻可以表示为： 

$\begin{array}{c}{R}_{\mathrm{equ}}=R_{M1,M2}\left|\right|R_{\mathrm{latch}}\left|\right|R_{\mathrm{ot}}\\ =\frac{1}{{\mathrm{\μ}}_p{c}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{1,2}}(V_{\mathrm{DD}}-V_c-|V_{\mathrm{THP}}\left|\right)-\sqrt{2{\mathrm{\μ}}_p{c}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{\mathrm{5,6}}{I}_{\mathrm{5,6}}}+1/R_{\mathrm{ot}}}\end{array}---\left(5\right)$

输出节点的时间常数为： 

τ＝R_equC_L             (6) 

上式中，C_L表示输出节点的总电容。 

环形振荡器的振荡频率f_OSC和延时单元输出节点的时间常数成反比例关系： 

$f_{\mathrm{osc}}\∝\frac{1}{T_D}\∝\frac{1}{\mathrm{\τ}}---\left(7\right)$

通过公式(5)、(6)、(7)可以推导出如下关系：当V_C为高时，第一对PMOS管M1和M2的等效电阻变大，同时流过第三对PMOS管M5和M6的电流I_5,6变高， 

延时单元的等效输出节点电阻在以上两个因素的共同作用下变得很大，从而导致压控振荡器的振荡频率变得很低；同样的，在V_C为低时会有更小的负载电阻和更小的电流I_5,6，使得输出节点电阻变得很小，最后导致压控振荡器的振荡频率变得很高。 

通过以上分析可以知道，本发明所提出的压控振荡器的延时单元结构可以使得控制电压V_C的控制能力增强，这样可以让压控振荡器的输出频率范围得到很大的扩展。 

本发明所提出的压控振荡器结构在0.18μm的工艺下仿真，电源电压1.8V下的功耗为19.1mW。图3所示为压控振荡器分别在1.6V和0.2V的控制电压下的输出振荡波形，其中(a)图是控制电压V_C＝1.6V，压控振荡器频率为1.757GHz的输出振荡波形，(b)图是控制电压V_C＝0.2V，压控振荡器频率为9.644GHz的输出振荡波形。 

图4所示为本发明所提出的压控振荡器的输出频率调谐图，由图我们可以看出随着控制电压V_C从0V增大到1.8V，压控振荡器输出频率从10.92GHz减小到1.561GHz，最高频率超过10GHz并且有高达9GHz的频率调谐范围。 

图5所示为相位噪声仿真图。由图可知当输出振荡频率分别为1.561GHz和10.04GHz时，在偏离中心频率1MHz处的相位噪声分别为-92.25dBc/Hz和-87.46dBc/Hz。 

综上所述，本发明所设计的环形压控振荡器可以输出高频率、宽频带的时钟信号，功耗相对较低，能够应用在高速串行接口电路以及宽带射频电路中。 

Claims (4)

1.一种应用于高速串行接口的环形压控振荡器，其特征在于：包括若干个串联的延时单元，其中每一级延迟单元的负输出端(Vout-)接下一级延迟单元的正输入端(Vin+)，每一级延迟单元的正输出端(Vout+)接下一级延迟单元的负输入端(Vin-)；且最后一级延迟单元的负输出端(Vout-)接至第一级延迟单元的正输入端(Vin+)，最后一级延迟单元的正输出端(Vout+)接至第一级延迟单元的负输入端(Vin-)；各级延时单元的压控端均连接压控电压源(V_C)，各级延时单元的偏置端均连接偏置电压源(V_B)；且各级延时单元的输出端还分别设置有振荡信号输出端。

2.根据权利要求1所述的一种应用于高速串行接口的环形压控振荡器，其特征在于：所述的延时单元包括第一对PMOS管(M1,M2)，第二对PMOS管(M3,M4)，第三对PMOS管(M5,M6)，第一对NMOS管(M7，M8)，第二对NMOS管(M9，M10)和尾电流管(M11)；

所述的第一对PMOS管(M1,M2)的S极均连接于VDD，G极均连接压控电压源(Vc)，D极分别连接第二对NMOS管(M9，M10)的D极；

所述的第二对PMOS管(M3,M4)的S极均连接于VDD，G极均接地，D极分别连接第一对PMOS管(M1，M2)的D极；

所述的第三对PMOS管(M5,M6)的S极均连接于VDD，G极分别连接于第一对NMOS管(M7，M8)的D极，D极分别连接第一对PMOS管(M1，M2)的D极；

所述的第一对NMOS管(M7，M8)的D极分别连接第三对PMOS管(M5,M6)的G极，G极均连接至压控电压源(Vc)，S极分别连接至第二对NMOS管(M10，M9)的D极；

所述的第二对NMOS管(M9，M10)的G极分别连接正输入端(Vin+)和负输入端(Vin-)，S极均连接至尾电流管(M11)的D极，尾电流管(M11)的S极接地，G极连接偏置电压源(V_B)。

3.根据权利要求1所述的一种应用于高速串行接口的环形压控振荡器，其特征在于：所述的各级延时单元的振荡信号输出端输出的信号两两差分，且输出信号的频率相同，相位不同。

4.根据权利要求1所述的一种应用于高速串行接口的环形压控振荡器，其特征在于：所述的延时单元为三个。