CN105515576B - 带有粗调与细调的环形压控振荡器及锁相环 - Google Patents
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Abstract
本发明公开了一种带有粗调与细调的环形压控振荡器及锁相环，涉及锁相环的零部件技术领域。包括三级差分延迟单元，第一级差分延迟单元的反相输出端与第二级差分延迟单元的正相输入端连接，第一级差分延迟单元的正相输出端与第二级差分延迟单元的反相输入端连接，依次类推，第三级差分延迟单元的反相输出端与第一级差分延迟单元的正相输入端连接，第三级差分延迟单元的正相输出端与第一级差分延迟单元的反相输入端连接。所述振荡器具有结构简单，相位噪声好的特点。
Description
技术领域
本发明涉及锁相环的零部件技术领域，尤其涉及一种带有粗调与细调的环形压控振荡器及锁相环。
背景技术
压控振荡器(Voltage-Controlled Oscillator, VCO)是一种通过输入电压控制输出频率的振荡电路，振荡的频率或重复的比例会随着直流电压的不同而改变，它广泛应用于锁相环路，时钟恢复电路，射频载波生成电路等。在集成电路中，压控振荡器主要分为电容电感(LC)振荡器和环形(Ring Oscillator)振荡器。
环形压控振荡器主要由延迟单元构成环路，分有单端结构和差分结构。由于差分结构对共模噪声和电源噪声抑制能力强，相位噪声较好，因此在环形压控振荡器中普遍采用。随着近些年的微电子技术的进步，有着优秀相位噪声性能的LC振荡器性能正一步步被环形压控振荡器逼近。另一方面，在集成电路制造中，电感占用的面积很大，使得电路的成本居高不下。而环形压控振荡器由于兼容标准CMOS工艺，易于集成，成本低廉，功耗小，可调谐范围宽的特点，正在大范围的取代LC振荡器的位置。
而在环形压控振荡器技术发展中，主要面临着三个难题，一是时钟抖动问题，主要由于环路较小的品质因数使得环路的时钟抖动性能较差；二是电路杂散问题，由于数字分频器等的周期信号带来；三是电路功耗问题。
发明内容
本发明所要解决的技术问题是提供一种带有粗调与细调的环形压控振荡器及锁相环，所述振荡器具有结构简单，相位噪声好的特点。
为解决上述技术问题，本发明所采取的技术方案是：一种带有粗调与细调的环形压控振荡器，其特征在于：包括三级差分延迟单元，所述差分延迟单元的结构相同，第一级差分延迟单元的反相输出端与第二级差分延迟单元的正相输入端连接，第一级差分延迟单元的正相输出端与第二级差分延迟单元的反相输入端连接，第二级差分延迟单元的反相输出端与第三级差分延迟单元的正相输入端连接，第二级差分延迟单元的正相输出端与第三级差分延迟单元的反相输入端连接，第三级差分延迟单元的反相输出端与第一级差分延迟单元的正相输入端连接，第三级差分延迟单元的正相输出端与第一级差分延迟单元的反相输入端连接，三级差分延迟单元级联形成环路。
进一步的技术方案在于：所述差分延迟单元包括PMOS管PM1-PM5，所述PMOS管PM1的栅极为所述差分延迟单元的反相输入端VIN，所述PMOS管PM2的栅极为所述差分延迟单元的正相输入端VIP，所述PMOS管PM3-PM4的源极与PMOS管PM1-PM2的源极连接，PMOS管PM1和PM3的漏极与PMOS管PM4的栅极连接，PMOS管PM2和PM4的漏极与PMOS管PM3的栅极连接，PMOS管PM3-PM4构成交差耦合的负阻结构，与PMOS管PM1-PM2连接；PMOS管PM5的栅极与固定的偏置电压Pbias连接，漏极与PMOS管PM1-PM4的源极连接，源极与外部电压VDD连接；电阻R1的一端与PMOS管PM1、PM3的漏极连接，另一端与外部电压VSS连接，电阻R1与PMOS管PM1的结点为所述差分延迟单元的正相输出端OUTP；电阻R2的一端与PMOS管PM2、PM4的漏极连接，另一端与外部电压VSS连接，电阻R2与PMOS管PM2的结点为所述差分延迟单元的反相输出端OUTN；粗调电路的一个输出端与PMOS管PM1、PM3的漏极连接，另一个输出端与PMOS管PM2、PM4的漏极连接；细调电路的一个输出端与PMOS管PM1、PM3的漏极连接，另一个输出端与PMOS管PM2、PM4的漏极连接；所述压控振荡器的控制电压VCTRL与细调电路的控制输入端连接。
进一步的技术方案在于：所述粗调电路包括反相器INV1-INV3、NMOS管NM1、电阻R3-R5和电容C1-C2，所述粗调电路的控制输入端CT<X>依次经反相器INV1、INV2和INV3后分为两路，第一路经电阻R3与NMOS管NM1的漏极连接，第二路经电阻R5与NMOS管NM1的源极连接，电阻R4的一端接反相器INV2与反相器INV3的结点，另一端与NMOS管NM1的栅极连接；电容C1的一端接NMOS管NM1的漏极，另一端为所述粗调电路的一个输出端，此端与所述振荡器的正相输出端OUTP连接；电容C2的一端接NMOS管NM1的源极，另一端为所述粗调电路的另一个输出端，此端与所述振荡器的反相输出端OUTN连接，控制输入端CT<X>输入的电压控制NMOS管NM1的导通状态，从而控制连接在反相输出端OUTN与正相输出端OUTP之间的电容C1-C2的通断，改变连接在反相输出端OUTN与正相输出端OUTP之间的电容值。
进一步的技术方案在于：所述细调电路包括电容C3-C4、可变电容VC1-VC2以及电阻R6-R8，电容C3与可变电容VC1、可变电容VC2和电容C4按顺序串联连接，电容C3的剩余一端与所述振荡器的正相输出端OUTP连接，电容C4的剩余一端与所述振荡器的反相输出端OUTN连接；固定偏置电压VBIAS分别与电阻R6、电阻R8的一端连接，所述电阻R6的另一端接电容C3与可变电容VC1的结点；所述电阻R8的另一端接电容C4与可变电容VC2的结点；所述压控振荡器的控制电压VCTRL经电阻R7接可变电容VC1与可变电容VC2的结点，改变控制电压VCTRL的值即改变可变电容VC1-VC2两端的电压，从而改变可变电容值，从而改变反相输出端OUTN和正相输出端OUTP之间的电容值。
本发明还公开了一种锁相环，其特征在于：包括所述压控振荡器VCO、预分频器/M、鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF以及分频器DIV，来自外部的晶振信号Fref与所述预分频器/M的输入端连接，所述预分频器/M的一个输出端与所述压控振荡器VCO中的粗调电路中的频率比较与逻辑控制模块的一个输入端连接，所述预分频器/M的另一个输出端与所述鉴频鉴相器PFD的输入端连接，所述鉴频鉴相器PFD依次经所述电荷泵CP、低通滤波器LPF与所述压控振荡器VCO的输入端连接，所述压控振荡器VCO的输出端经分频器DIV后分为两路，第一路与所述鉴频鉴相器PFD的反馈输入端连接，第二路与频率比较与逻辑控制模块的另一个输入端连接。
进一步的技术方案在于：所述压控振荡器VCO的细调控制电压VCTRL在所述锁相环初始工作阶段设定为固定值，为电源电压的一半，直到粗调完成。
进一步的技术方案在于：所述粗调电路采用4-bit电容组，分频后的频率与经过预分频的参考频率经频率比较与逻辑控制模块比较，当大于所需频率时，增大控制输入端CT<3:0>的值，即增加接在反相输出端OUTN与正相输出端OUTP两端的电容，以此增加延迟单元的延迟时间从而减小压控振荡器VCO的输出频率，反之同理；当第一次出现由小于所需频率变为大于所需频率或第一次出现由大于所需频率变为小于所需频率时，停止粗调，输出当前的控制输入端CT<3:0>的值，并释放控制电压VCTRL由锁相环电路自动操作，进行正常的细调，锁频动作。
采用上述技术方案所产生的有益效果在于：所述压控振荡器的差分延迟单元主要采用PMOS管，具有比NMOS管更好的相位噪声，采用负阻耦合结构，减小输入管的导通时间，输出波形更对称，具有更好的相位噪声，且简单，节约芯片面积。
附图说明
图1是本发明所述振荡器的原理框图
图2是图1中差分延迟单元的原理图；
图3是图2中一种粗调电路的原理图；
图4是图2中一种细调电路的原理图；
图5是本发明所述锁相环的原理框图；
图6是本发明实施例中一种粗调电路的控制流程图；
图7是本发明实施例中所述粗调电路和细调电路的效果仿真图；
其中：1、差分延迟单元。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
实施例一
如图1所示，本发明实施例一公开了一种带有粗调与细调的环形压控振荡器，包括三级差分延迟单元1，所述差分延迟单元1的结构相同，三级差分延迟单元级联形成环路。具体的，第一级差分延迟单元的反相输出端与第二级差分延迟单元的正相输入端连接，第一级差分延迟单元的正相输出端与第二级差分延迟单元的反相输入端连接，第二级差分延迟单元的反相输出端与第三级差分延迟单元的正相输入端连接，第二级差分延迟单元的正相输出端与第三级差分延迟单元的反相输入端连接，第三级差分延迟单元的反相输出端与第一级差分延迟单元的正相输入端连接，第三级差分延迟单元的正相输出端与第一级差分延迟单元的反相输入端连接。
如图2所示，所述差分延迟单元1包括PMOS管PM1-PM5，所述PMOS管PM1的栅极为所述差分延迟单元的反相输入端VIN，所述PMOS管PM2的栅极为所述差分延迟单元的正相输入端VIP，所述PMOS管PM3-PM4的源极与PMOS管PM1-PM2的源极连接，PMOS管PM1和PM3的漏极与PMOS管PM4的栅极连接，PMOS管PM2和PM4的漏极与PMOS管PM3的栅极连接，PMOS管PM3-PM4构成交差耦合的负阻结构，与PMOS管PM1-PM2连接；PMOS管PM5的栅极与固定的偏置电压Pbias连接，漏极与PMOS管PM1-PM4的源极连接，源极与外部电压VDD连接；电阻R1的一端与PMOS管PM1、PM3的漏极连接，另一端与外部电压VSS连接，电阻R1与PMOS管PM1的结点为所述差分延迟单元的正相输出端OUTP；电阻R2的一端与PMOS管PM2、PM4的漏极连接，另一端与外部电压VSS连接，电阻R2与PMOS管PM2的结点为所述差分延迟单元的反相输出端OUTN；粗调电路的一个输出端与PMOS管PM1、PM3的漏极连接，另一个输出端与PMOS管PM2、PM4的漏极连接；细调电路的一个输出端与PMOS管PM1、PM3的漏极连接，另一个输出端与PMOS管PM2、PM4的漏极连接；所述压控振荡器的控制电压VCTRL与细调电路的控制输入端连接。
如图3所示，给出一种粗调电路示意图，这是电容组其中一个电容开关的控制电路，粗调电路由频率比较与逻辑控制电路对比压控振荡器输出频率和给定的频率，通过输出信号控制电容组两端与正相输出端和反相输出端之间的通断，以此大幅改变延迟单元的延迟时间。如图7所示在压控振荡器的f-V特性曲线上即表现为，多条f-V曲线分别对应不同的粗调控制信号。
具体的，所述粗调电路包括反相器INV1-INV3、NMOS管NM1、电阻R3-R5和电容C1-C2。所述粗调电路的控制输入端CT<X>依次经反相器INV1、INV2和INV3分为两路，第一路经电阻R3与NMOS管NM1的漏极连接，第二路经电阻R5与NMOS管NM1的源极连接，电阻R4的一端接反相器INV2与反相器INV3的结点，另一端与NMOS管NM1的栅极连接；电容C1的一端接NMOS管NM1的漏极，另一端为所述粗调电路的一个输出端，此端与所述振荡器的正相输出端OUTP连接；电容C2的一端接NMOS管NM1的源极，另一端为所述粗调电路的另一个输出端，此端与所述振荡器的反相输出端OUTN连接，控制输入端CT<X>输入的电压控制NMOS管NM1的导通状态，从而控制连接在反相输出端OUTN与正相输出端OUTP之间的电容C1-C2的通断，改变连接在反相输出端OUTN与正相输出端OUTP之间的电容值。
如图4所示，给出一种细调电路的原理图，细调电路由压控振荡器的控制电压VCTRL和一个偏置电压VBIAS接在变容二极管两端，变容二极管再通过串接电容接在正相输出端和反相输出端之间，以此连续小幅改变延迟单元的延迟时间，细调效果仿真图如图7所示，一条f-V曲线对应一种粗调情况下的细调结果。
具体的，所述细调电路包括电容C3-C4、可变电容VC1-VC2以及电阻R6-R8。电容C3与可变电容VC1、可变电容VC2和电容C4按顺序串联连接，电容C3的剩余一端与所述振荡器的正相输出端OUTP连接，电容C4的剩余一端与所述振荡器的反相输出端OUTN连接；固定偏置电压VBIAS分别与电阻R6、电阻R8的一端连接，所述电阻R6的另一端接电容C3与可变电容VC1的结点；所述电阻R8的另一端接电容C4与可变电容VC2的结点；所述压控振荡器的控制电压VCTRL经电阻R7接可变电容VC1与可变电容VC2的结点，改变控制电压VCTRL的值即改变可变电容VC1-VC2两端的电压，从而改变可变电容值，从而改变反相输出端OUTN和正相输出端OUTP之间的电容值。
所述压控振荡器的差分延迟单元主要采用PMOS管，具有比NMOS管更好的相位噪声，采用负阻耦合结构，减小输入管的导通时间，输出波形更对称，具有更好的相位噪声，且简单，节约芯片面积。
实施例二
如图5所示，本发明实施例二公开了一种锁相环，包括所述的压控振荡器VCO、预分频器/M、鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF以及分频器DIV。来自外部的晶振信号Fref与所述预分频器/M的输入端连接，所述预分频器/M的一个输出端与所述压控振荡器VCO中的粗调电路中的频率比较与逻辑控制模块的一个输入端连接，所述预分频器/M的另一个输出端与所述鉴频鉴相器PFD的输入端连接，所述鉴频鉴相器PFD依次经所述电荷泵CP、低通滤波器LPF与所述压控振荡器VCO的输入端连接，所述压控振荡器VCO的输出端经分频器DIV后的信号Fback分为两路，第一路与所述鉴频鉴相器PFD的反馈输入端连接，第二路与频率比较与逻辑控制模块的另一个输入端连接。
所述压控振荡器VCO的细调控制电压VCTRL在所述锁相环初始工作阶段设定为固定值，一般为电源电压的一半，直到粗调完成。所述粗调电路采用4-bit电容组，分频后的频率与经过预分频的参考频率经频率比较与逻辑控制模块比较，当大于所需频率时，增大控制输入端CT<3:0>的值，即增加接在反相输出端OUTN与正相输出端OUTP两端的电容，以此增加延迟单元的延迟时间从而减小压控振荡器VCO的输出频率，反之同理；当第一次出现由小于所需频率变为大于所需频率或第一次出现由大于所需频率变为小于所需频率时，停止粗调，输出当前的控制输入端CT<3:0>的值，并释放控制电压VCTRL由锁相环电路自动操作，进行正常的细调，锁频等动作，具体的控制流程如图6所示。
Claims (6)
1.一种带有粗调与细调的环形压控振荡器，其特征在于：包括三级差分延迟单元(1)，所述差分延迟单元(1)的结构相同，第一级差分延迟单元的反相输出端与第二级差分延迟单元的正相输入端连接，第一级差分延迟单元的正相输出端与第二级差分延迟单元的反相输入端连接，第二级差分延迟单元的反相输出端与第三级差分延迟单元的正相输入端连接，第二级差分延迟单元的正相输出端与第三级差分延迟单元的反相输入端连接，第三级差分延迟单元的反相输出端与第一级差分延迟单元的正相输入端连接，第三级差分延迟单元的正相输出端与第一级差分延迟单元的反相输入端连接，三级差分延迟单元级联形成环路；
其中，所述差分延迟单元(1)包括PMOS管PM1-PM5，所述PMOS管PM1的栅极为所述差分延迟单元的反相输入端VIN，所述PMOS管PM2的栅极为所述差分延迟单元的正相输入端VIP，所述PMOS管PM3-PM4的源极与PMOS管PM1-PM2的源极连接，PMOS管PM1和PM3的漏极与PMOS管PM4的栅极连接，PMOS管PM2和PM4的漏极与PMOS管PM3的栅极连接，PMOS管PM3-PM4构成交差耦合的负阻结构，与PMOS管PM1-PM2连接；PMOS管PM5的栅极与固定的偏置电压Pbias连接，漏极与PMOS管PM1-PM4的源极连接，源极与外部电压VDD连接；电阻R1的一端与PMOS管PM1、PM3的漏极连接，另一端与外部电压VSS连接，电阻R1与PMOS管PM1的结点为所述差分延迟单元的正相输出端OUTP；电阻R2的一端与PMOS管PM2、PM4的漏极连接，另一端与外部电压VSS连接，电阻R2与PMOS管PM2的结点为所述差分延迟单元的反相输出端OUTN；粗调电路的一个输出端与PMOS管PM1、PM3的漏极连接，另一个输出端与PMOS管PM2、PM4的漏极连接；细调电路的一个输出端与PMOS管PM1、PM3的漏极连接，另一个输出端与PMOS管PM2、PM4的漏极连接；所述压控振荡器的控制电压VCTRL与细调电路的控制输入端连接。
2.如权利要求1所述的带有粗调与细调的环形压控振荡器，其特征在于：所述粗调电路包括反相器INV1-INV3、NMOS管NM1、电阻R3-R5和电容C1-C2，所述粗调电路的控制输入端CT<X>依次经反相器INV1、INV2和INV3后分为两路，第一路经电阻R3与NMOS管NM1的漏极连接，第二路经电阻R5与NMOS管NM1的源极连接，电阻R4的一端接反相器INV2与反相器INV3的结点，另一端与NMOS管NM1的栅极连接；电容C1的一端接NMOS管NM1的漏极，另一端为所述粗调电路的一个输出端，此端与所述差分延迟单元(1)的正相输出端OUTP连接；电容C2的一端接NMOS管NM1的源极，另一端为所述粗调电路的另一个输出端，此端与所述差分延迟单元(1)的反相输出端OUTN连接；控制输入端CT<X>输入的电压控制NMOS管NM1的导通状态，从而控制连接在反相输出端OUTN与正相输出端OUTP之间的电容C1-C2的通断，改变连接在差分延迟单元(1)的反相输出端OUTN与正相输出端OUTP之间的电容值。
3.如权利要求1所述的带有粗调与细调的环形压控振荡器，其特征在于：所述细调电路包括电容C3-C4、可变电容VC1-VC2以及电阻R6-R8；电容C3与可变电容VC1、可变电容VC2和电容C4按顺序串联连接，电容C3的剩余一端与所述振荡器的正相输出端OUTP连接，电容C4的剩余一端与所述振荡器的反相输出端OUTN连接；固定偏置电压VBIAS分别与电阻R6、电阻R8的一端连接，所述电阻R6的另一端接电容C3与可变电容VC1的结点，所述电阻R8的另一端接电容C4与可变电容VC2的结点；所述压控振荡器的控制电压VCTRL经电阻R7接可变电容VC1与可变电容VC2的结点，改变控制电压VCTRL的值即改变可变电容VC1-VC2两端的电压，从而改变可变电容值，从而改变反相输出端OUTN和正相输出端OUTP之间的电容值。
4.一种锁相环，其特征在于：包括如权利要求1-3中任意一项所述的压控振荡器VCO、预分频器/M、鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF以及分频器DIV，来自外部的晶振信号Fref与所述预分频器/M的输入端连接，所述预分频器/M的一个输出端与所述压控振荡器VCO中的粗调电路中的频率比较与逻辑控制模块的一个输入端连接，所述预分频器/M的另一个输出端与所述鉴频鉴相器PFD的输入端连接，所述鉴频鉴相器PFD依次经所述电荷泵CP、低通滤波器LPF与所述压控振荡器VCO的输入端连接，所述压控振荡器VCO的输出端经分频器DIV后分为两路，第一路与所述鉴频鉴相器PFD的反馈输入端连接，第二路与频率比较与逻辑控制模块的另一个输入端连接。
5.如权利要求4所述的锁相环，其特征在于：所述压控振荡器VCO的细调控制电压VCTRL在所述锁相环初始工作阶段设定为固定值，为电源电压的一半，直到粗调完成。
6.如权利要求4所述的锁相环，其特征在于：所述粗调电路采用4-bit电容组，分频后的频率与经过预分频的参考频率经频率比较与逻辑控制模块比较，当大于所需频率时，增大控制输入端CT<3:0>的值，即增加接在反相输出端OUTN与正相输出端OUTP两端的电容，以此增加延迟单元的延迟时间从而减小压控振荡器VCO的输出频率，反之同理；当第一次出现由小于所需频率变为大于所需频率或第一次出现由大于所需频率变为小于所需频率时，停止粗调，输出当前的控制输入端CT<3:0>的值，并释放控制电压VCTRL由锁相环电路自动操作，进行正常的细调，锁频动作。
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