CN108494397A - 一种压控振荡器电路和锁相环 - Google Patents
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- 230000008878 coupling Effects 0.000 claims abstract description 7
- 238000010168 coupling process Methods 0.000 claims abstract description 7
- 238000005859 coupling reaction Methods 0.000 claims abstract description 7
- 230000005611 electricity Effects 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 8
- 238000006880 cross-coupling reaction Methods 0.000 claims description 6
- 230000003139 buffering effect Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 abstract description 13
- 239000003990 capacitor Substances 0.000 abstract description 10
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 13
- 230000001965 increasing effect Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- HGCFMGDVMNCLNU-UHFFFAOYSA-N 3-thiophen-2-ylsulfonylpyrazine-2-carbonitrile Chemical group N=1C=CN=C(C#N)C=1S(=O)(=O)C1=CC=CS1 HGCFMGDVMNCLNU-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Abstract
本发明涉及一种压控振荡器电路，包括谐振腔模块和供电模块，谐振腔模块通过采用三组耦合电感结构，增大了压控振荡器电路的调谐范围和压控振荡器电路增益的线性度，减小了相位噪声，不需要使用电容阵列，减小了寄生电容对振荡频率的影响；本发明还涉及一种锁相环，该锁相环包括压控振荡器电路和分频器部分，分频器部分为高速二分频电路和预分频器组合，既保证了分频比的准确，又降低了分频器部分所需的功耗，简化了电路结构。
Description
技术领域
本发明属于数模混合集成电路设计领域，具体涉及一种压控振荡器电路和锁相环。
背景技术
随着高速数据传输通信系统的发展，对带宽的要求吸引了许多研究者的关注，压控振荡器(VCO)作为现代通信系统中的一个关键部件，经常被用在锁相环中用来产生本振信号源，高性能的通信系统严格要求VCO有一个宽的调谐范围，高的调谐线性度和低相位噪声。由于其他决定环路带宽的参数被固定了，VCO增益比较大的变化将会导致PLL环路带宽的变化，恶化了相位噪声和环路稳定性，所以设计要求VCO有宽的调谐范围和高的增益线性度。
传统的压控振荡器包括一组变容管和电感，并通过电容阵列来增大振荡器的调谐频率，然而增加电容阵列会增大寄生电容，影响压控振荡器的频率精度。
发明内容
针对以上存在的问题，本发明提出了一种压控振荡器电路和锁相环，具体的实施方式如下。
本发明实施例提供一种压控振荡器电路，所述压控振荡器电路包括谐振腔模块和供电模块，其中，
所述供电模块包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第一电阻R1、第一电容C1和第一电感L1，所述第一晶体管M1的栅极和漏极分别电连接外部电流源I，且所述第一晶体管M1的栅极与所第二晶体管M2的栅极之间串接第一电阻R1，所述第三晶体管M3的栅极电连接至所述第一电阻R1与所述第二晶体管M2之间的连接节点，所述第一晶体管M1的源极、所述第二晶体管M2的源极和所述第三晶体管M3的源极和漏极均接地；所述第二晶体管M2的漏极电连接至所述第一电感L1的第一端，所述第一电容C1串接于所述第二晶体管M2的源极和漏极之间；
所述谐振腔模块包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第二电容C2和谐振部分，其中，所述第四晶体管M4与所述第五晶体管M5交叉耦合，且所述第四晶体管M4和所述第五晶体管M5电连接至第一电源；所述第二电容C2串接于所述第一电源与接地之间；所述第六晶体管M6与所述第七晶体管M7交叉耦合，且所述第六晶体管M6和所述第七晶体管M7的源极均电连接至所述第一电感L1的第二端；
所述谐振部分电连接至所述第四晶体管M4的漏极和所述第五晶体管M5的漏极之间；
所述第四晶体管M4的漏极与所述第六晶体管M6的漏极串接形成的节点构成所述压控振荡器电路的正向输出端Vout+；所述第五晶体管M5的漏极与所述第七晶体管M7的漏极串接形成的节点构成所述压控振荡器电路的负向输出端Vout-。
在本发明的一个实施例中，所述谐振部分包括第一谐振组、第二谐振组和第三谐振组，所述第一谐振组与所述第二谐振组、所述第三谐振组并联，其中，
所述第一谐振组的第一变容管Cv1和第二变容管Cv2串接后与第二电感L2并联，所述第二电感L2的中间抽头电连接至第一控制电压端V1；
所述第二谐振组的第三变容管Cv3和第四变容管Cv4串接后与第三电感L3并联，所述第三电感L3的中间抽头电连接至第二控制电压端V2；
所述第三谐振组的第五变容管Cv5和第六变容管Cv6串接后与第四电感L4并联，所述第四电感L4的中间抽头电连接至第三控制电压端V3；
所述第一变容管Cv1和第二变容管Cv2之间的连接节点、所述第三变容管Cv3和所述第四变容管Cv4之间的连接节点，所述第五变容管Cv5和所述第六变容管Cv6之间的连接节点均电连接至第四控制电压端V4。
在本发明的一个实施例中，所述第一控制电压端V1的电压、所述第二控制电压端V2的电压和所述第三控制电压端V3的电压依次增增大。
本发明的另一个实施例提供一种锁相环，包括高速二分频电路、预分频器和上述任一项所述的压控振荡器电路，所述压控振荡器电路的输出端电连接至所述高速二分频电路，所述高速二分频电路电连接至所述预分频器。
在本发明的一个实施例中，所述高速二分频电路包括第三电容C3、第四电容C4、第二电阻R2、第三电阻R3、第四电阻R4、第八晶体管M8、第九晶体管M9、第一级锁存器D1和第二级锁存器D2；其中，
所述第三电容C3的左极板电连接至所述压控振荡器电路的正向输出端Vout+，所述第三电容C3的右极板分别电连接至所述第一级锁存器D1的正向输入端和所述第二级锁存器D2的负向输入端；
所述第四电容C4的左极板电连接至所述压控振荡器电路的负向输出端Vout-，所述第四电容C4的右极板分别电连接至所述第一级锁存器D1的负向输入端和所述第二级锁存器D2的正向输入端，所述第一级锁存器D1与所述第二级锁存器D2交叉相连；
所述第二电阻R2的第一端连接电源端、所述第三电阻R3的第一端连接至所述第三电容C3的右极板，所述第四电阻R4的第一端连接至所述第四电容C4的右极板；所述第二电阻R2的第二端、所述第三电阻R3的第二端和所述第四电阻R4的第二端均连接至所述第九晶体管M9的漏极；
所述第八晶体管M8和所述第九晶体管M9的栅极相连，且所述第八晶体管M8的源极、漏极和所述第九晶体管M9的源极接地。
在本发明的一个实施例中，所述压控振荡器电路的正向输出端Vout+电连接第一缓冲电路，所述压控振荡器电路的负向输出端Vout-电连接第二缓冲电路，所述第一缓冲电路的输出端电连接至所述高速二分频电路中的所述第三电容C3的左极板，所述第二缓冲电路的输出端电连接至所述高速二分频电路中的所述第四电容C4的左极板。
在本发明的一个实施例中，所述预分频器包括第一级触发器T1、第二级触发器T2、第三级触发器T3、第四级触发器T4、两个或非门和一个与非门，其中，所述第二级触发器T2和所述与非门之间设置缓冲器Buf。
在本发明的一个实施例中，所述高速二分频电路与所述预分频器之间还设置有第三缓冲电路。
本发明的有益效果为：
1、本发明实施例提供的压控振荡器电路的谐振腔模块包括三组谐振组，具体为三组电感和变容管耦合的结构，从而通过第一控制电压端调节第二电感、第二控制电压端调节第三电感，第三控制电压端调节第四电感，然后再将这三个电感并联起来，从而增大电压的调谐频率，增加了等效变容管的线性范围，使压控振荡器能够在不同的频率下进行振荡，该种带耦合电感的跨导增强结构的压控振荡器，在低电源电压条件下，增大了调谐线性度，极大的降低了压控振荡器的相位噪声，避免了在增大调谐频率时扩大寄生电容对振荡频率的影响。
2、本发明实施例提供的锁相环，包括压控振荡器电路和分频结构，分频结构由高速二分频电路和预分频器两部分组成，其中压控振荡器电路减少了寄生电容的影响，而高速二分频电路结构能够在较高频率下进行分频，频率降下来之后，通过结构简单功耗较低的预分频器进行分频，通过在预分频器的中间级中设置缓冲器，增大了预分频器的驱动能力和分频准确性，高速二分频电路与预分频器结合使用使得锁相环的功耗更低，稳定性更好。
附图说明
图1为本发明实施例提供的压控振荡器电路的结构示意图；
图2为本发明实施例提供的缓冲电路的结构示意图；
图3为本发明实施例提供的高速二分频电路的结构示意图；
图4为本发明实施例提供的锁存器的电路结构示意图；
图5为本发明实施例提供的预分频器的电路结构示意图；
图6为本发明实施例提供的触发器的电路结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
如图1所示，图1为本发明实施例提供的压控振荡器电路的结构示意图；本发明实施例提供一种压控振荡器电路，包括谐振腔模块和供电模块，具体的，所述供电模块包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第一电阻R1、第一电容C1和第一电感L1，所述第一晶体管M1的栅极和漏极分别电连接外部电流源I，且所述第一晶体管M1的栅极与所第二晶体管M2的栅极之间串接第一电阻R1，所述第三晶体管M3的栅极电连接至所述第一电阻R1与所述第二晶体管M2之间的连接节点，所述第一晶体管M1的源极、所述第二晶体管M2的源极和所述第三晶体管M3的源极和漏极均接地；所述第二晶体管M2的漏极电连接至所述第一电感L1的第一端，所述第一电容C1串接于所述第二晶体管M2的源极和漏极之间；
所述谐振腔模块包括第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第二电容C2和谐振部分，其中，所述第四晶体管M4与所述第五晶体管M5交叉耦合，且所述第四晶体管M4和所述第五晶体管M5电连接至第一电源；所述第二电容C2串接于所述第一电源与接地之间；所述第六晶体管M6与所述第七晶体管M7交叉耦合，且所述第六晶体管M6和所述第七晶体管M7的源极均电连接至所述第一电感L1的第二端；
所述谐振部分电连接至所述第四晶体管M4的漏极和所述第五晶体管M5的漏极之间；
所述第四晶体管M4的漏极与所述第六晶体管M6的漏极串接形成的节点构成所述压控振荡器电路的正向输出端Vout+；所述第五晶体管M5的漏极与所述第七晶体管M7的漏极串接形成的节点构成所述压控振荡器电路的负向输出端Vout-。
具体的，第一晶体管M1和第二晶体管M2组成电流镜，由外部电流源I通过第一晶体管M1向供电模块提供偏置电流，并镜像至第二晶体管M2向谐振腔模块供电，第一电阻R1和第三晶体管M3形成低通滤波网络，用于滤除电流镜的噪声；同时将第一电容C1设置在第二晶体管M2的源极和漏极之间，目的是滤除偏置电流的噪声。
谐振腔模块中，由第四晶体管M4，第五晶体管M5两个交叉耦合的PMOS管，第六晶体管M6，第七晶体管M7两个交叉耦合的NMOS管组成有源负阻管，用于补偿谐振腔的能量损耗；第二电容C2连接到电源端和接地端之间，目的是滤除掉电源的噪声；同时，为了滤除振荡频率二倍频处的谐波，在供电模块与谐振腔模块之间设置第一电感L1形成二倍频滤波器。
如图1所示，本发明实施例提供的压控振荡器通过采用互补型MOS管，增大等效跨导，降低功耗，通过大电容滤波，可以减小电源和地的噪声，进一步降低相位噪声。
进一步的，谐振部分采用三个电感和三对变容管耦合组成LC振荡网络，变容管实质为电容量可变的电容，变容管Cv1，Cv2；Cv3，Cv4；Cv5，Cv6中间抽头均与第四控制电压端V4连接；电感的两端和变容管的两端连接；三个电感L2、L3、L4的中间分别接第一控制电压端V1，第二控制电压端V2和第三控制电压端V3，保证不同的电压调谐范围，使得等效的谐振腔有高线性度，宽调谐范围和低的相位噪声。具体的，第二电感L2两端接Cv1和Cv2，中间抽头的部分用于接第一控制电压端V1，调节第一个谐振部分的振荡频率；第三电感L3两端接Cv3和Cv4的两端，中间抽头部分接第二控制电压端V2，调节第二个谐振部分的振荡频率；第四电感L4两端接变容管Cv5和Cv6的两端，中间抽头部分接第三控制电压端V3，调节第三个谐振部分的振荡频率；三个谐振组耦合成LC谐振部分，由于每个部分的控制电压不同，使得变容管的线性区也不同，这样将三个部分的线性调谐范围叠加到一起，就达到了增大调谐范围的目的，不需要使用电容阵列，减小了寄生电容对于压控振荡器工作频率的影响。
需要说明的是，本发明实施例中，第一控制电压端V1的电压、第二控制电压端V2的电压和第三控制电压端V3的电压依次增大。优选的，第一控制电压V1为0.6V，第二控制电压V2为0.9V，第三控制电压V3为1.8V。
现有的压控振荡器电路的谐振腔一般由一个耦合电感和电容阵列来组成，通过控制信号改变电容阵列的接入，改变压控振荡器的振荡频率。而本发明实施例提供的压控振荡器不包括电容阵列，通过使用三个电感和变容管耦合的形式，给不同的电感以不同的控制电压使得每个部分有不同的振荡频率，这三个振荡部分耦合起来会使压控振荡器电路的增益线性范围叠加，增大增益的线性范围和电压调谐范围，不需要使用电容阵列来改变振荡频率，避免了寄生电容对于振荡频率改变的影响。
实施例二
在上述实施例的基础上，较为详细地对本发明实施例提供的锁相环进行详细介绍，具体如下：
如图2-6所示，图2为本发明实施例提供的缓冲电路的结构示意图；图3为本发明实施例提供的高速二分频电路的结构示意图；图4为本发明实施例提供的锁存器的电路结构示意图；图5为本发明实施例提供的预分频器的电路结构示意图；图6为本发明实施例提供的触发器的电路结构示意图。本发明实施例提供一种锁相环，包括高速二分频电路、预分频器和上述的压控振荡器电路，所述压控振荡器电路的输出端电连接至所述高速二分频电路，所述高速二分频电路电连接至所述预分频器。
具体的，该本发明实施例提供的锁相环的分频结构包括二级分频结构：高速二分频电路和预分频器，由于压控振荡器电路输出的频率在5GHz附近，普通的数字分频器不能很好的实现功能，所以压控振荡器电路需要先接一个电流模逻辑高速二分频电路，当频率降下来之后，再通过预分频器进行处理，本发明实施例中，预分频器为8/9预分频器。
本发明实施例提供的锁相环，首先通过实施例一中的压控振荡器电路在低电源电压条件下，增大了调谐线性度，极大的降低了压控振荡器的相位噪声，避免了在增大调谐频率时扩大寄生电容对振荡频率的影响。其次，通过设置二级分频结构，高速二分频电路能够在较高频率下进行分频，频率降下来之后，级联结构简单功耗较低的预分频器进行分频，高速二分频电路与预分频器结合使用使得锁相环的功耗更低，稳定性更好。
进一步的，本发明实施例中，高速二分频电路包括第三电容C3、第四电容C4、第二电阻R2、第三电阻R3、第四电阻R4、第八晶体管M8、第九晶体管M9、第一级锁存器D1和第二级锁存器D2；其中，
所述第三电容C3的左极板电连接至所述压控振荡器电路的正向输出端Vout+，所述第三电容C3的右极板分别电连接至所述第一级锁存器D1的正向输入端和所述第二级锁存器D2的负向输入端；
所述第四电容C4的左极板电连接至所述压控振荡器电路的负向输出端Vout-，所述第四电容C4的右极板分别电连接至所述第一级锁存器D1的负向输入端和所述第二级锁存器D2的正向输入端，所述第一级锁存器D1与所述第二级锁存器D2交叉相连；
所述第二电阻R2的第一端连接电源端、所述第三电阻R3的第一端连接至所述第三电容C3的右极板，所述第四电阻R4的第一端连接至所述第四电容C4的右极板；所述第二电阻R2的第二端、所述第三电阻R3的第二端和所述第四电阻R4的第二端均连接至所述第九晶体管M9的漏极；
所述第八晶体管M8和所述第九晶体管M9的栅极相连，且所述第八晶体管M8的源极、漏极和所述第九晶体管M9的源极接地。
具体的，压控振荡器电路的输出信号经过高速二分频电路先进行二分频，如图3所示，其中第八晶体管M8的源极和漏极连接接地端，其栅极与第九晶体管M9的栅极电连接，其目的在于对第三电容C3和第四电容C4进行滤波，第九晶体管M9与第二电阻R2、第三电阻R3和第四电阻R4相连，第三电容C3、第四电容C4起到隔直作用，信号经过第三电容C3、第四电容C4之后与第三电阻R3、第四电阻R4相连，它们和第九晶体管M9一起起到稳定直流电压的作用
CLK时钟分别电连接两个交叉相连的第一级锁存器D1和第二级锁存器D2，其中，第二级锁存器D2的负输出Q-电连接到第一级锁存器D1的正输入D+，第二级锁存器D2的正输出Q+电连接到第一级锁存器D1的负输入D-端；第一级锁存器D1的正输出Q+电连接到第二级锁存器D2的正输入端D+，第一级锁存器D1的负输出Q-电连接到第二级锁存器D2的负输入D-。
需要说明的是，本发明实施例中的第一级锁存器D1和第二级锁存器D2型号相同，其电路结构如图4所示，其具体工作流程为：当差分输入时钟信号为“高”时(CLK+＝1，CLK-＝0),锁存器工作在“采样”模式，M14管导通使采样管M16和M17进入工作状态，而保持支路中的晶体管都处于截止状态。当差分输入时钟转为“低”时，(CLK+＝0，CLK-＝1),锁存器工作在“保持”模式，原本导通的采样支路就进入截止状态，而保持支路的晶体管进入工作状态，由于交叉耦合连接的M18和M19管及各自的负载电阻构成了类似“双稳回路”的结构，差分输出端的状态能保持住。由此CML锁存器就完成了一个时钟周期内的工作。
本发明实施例中，由于设计尾电流源会降低锁存器所能得到的最大输出电压摆幅，特别是在低压晶体管工艺中，尾电流源的存在不利于锁存器的高速工作，因此，锁存器没有在差分时钟输入管M14，M15的源级采用尾电流源来进行电流偏置和功耗控制。
进一步的，所述压控振荡器电路的正向输出端Vout+电连接第一缓冲电路，所述压控振荡器电路的负向输出端Vout-电连接第二缓冲电路，所述第一缓冲电路的输出端电连接至所述高速二分频电路中的所述第三电容C3的左极板，所述第二缓冲电路的输出端电连接至所述高速二分频电路中的所述第四电容C4的左极板。
具体的，由于压控振荡器电路的输出信号驱动能力较小，不足以驱动外部电路，另一方面芯片衬底以及外部连接端口中有寄生电容，如果将外部负载直接连接到振荡器谐振回路中，则负载寄生电容会改变振荡频率。因此，必须为振荡器设置输出缓冲级。本发明实施例中，在压控振荡器的正向输出端Vout+和负向输出端Vout-分别设置缓冲电路，第一缓冲电路和第二缓冲电路的结构和功能是完全相同的，如图2所示，晶体管M10和M11串联于电源端和接地端之间，M12和M13串联于电源端和接地端之间，电容C5，C6是隔直电容，电阻R5和R6是产生一个直流偏置的作用，由于PVT(即工艺、电压和温度)的变化，其第二级电路直流工作点可能偏移较大，两级放大结构均采用自偏置结构，其抗PVT能力更强。
进一步的，预分频器包括第一级触发器T1、第二级触发器T2、第三级触发器T3、第四级触发器T4、两个或非门和一个与非门，其中，第二级触发器T2和与非门之间设置缓冲器Buf。
具体的，如图5所示，图5为本发明实施例提供的预分频器的结构示意图；该预分频器包括的四个触发器为TSPC-D触发器，两个或非门分别是两输入或非门OR2和三输入或非门OR3，与非门为两输入与非门AND2，该电路的输入为高速时钟信号CLK和分频模式控制信号MOD，并以第三级触发器T3的输出端Q作为输出端OUT，当MOD信号为“0”时，电路是8分频模式，当MOD信号为“1”时，电路将工作在9分频模式；另一方面，通过在第二级触发器T2和与非门之间加一个缓冲器Buf，增大了中间级的驱动能力，保证分频器的准确性。
如图6所示，上述所采用的TSPC-D触发器是基于真单向时钟TSPC结构的，M20和M22的栅端接输入端D，M21的栅端接时钟信号CLK，M21和M22的漏端相连，并接到M24的栅端，M23和M25的栅端相连，并接CLK信号，M23和M24的漏端相连，并连接到M26和M28的栅端，M27的栅接CLK信号，M26和M27的漏端相连，并接到M29和M30组成的反相器。
进一步的，高速二分频电路与预分频器之间还设置有第三缓冲电路，
高速二分频电路之后接的是第三缓冲电路，信号经过第三缓冲电路整形之后级联8/9预分频器，本实施例中的第三缓冲电路如图2所示，与压控振荡器电路和高速二分频电路之间设置的第一缓冲电路、第二缓冲电路结构一致，采用交流耦合自偏置结构，在此不再赘述。
综上可知，本发明方案提供的锁相环中，压控振荡器电路通过创造性的使用三端耦合电感结构，增大了压控振荡器的调谐范围和压控振荡器增益的线性度，减小了相位噪声，不需要使用电容阵列，减小了寄生电容对振荡频率的影响；分频器部分，创造性的使用高速二分频电路和数字TSPC8/9分频器级联的结构形式，即保证了分频比的准确，又降低了分频器部分所需的功耗，简化了电路结构。
高速二分频电路中，通过增加第八晶体管、第九晶体管以及第二电阻、第三电阻和第四电阻组成的偏置电路部分，确定了直流偏置电压，通过两个主从连接的锁存器组成二分频电路，且每一个锁存结构去掉尾电流源的影响，增大了每个管子的电压余度。
TSPC8/9预分频器中，在传统数字逻辑的基础上，加了一级增大驱动能力的缓冲器Buf可以保证在切换分频比的时候不会出错。
综上所述，本文中应用了具体个例对本发明实施例提供的一种压控振荡器电路和锁相环的实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方案及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求书为准。
Claims (8)
1.一种压控振荡器电路，其特征在于，所述压控振荡器电路包括谐振腔模块和供电模块，其中，
所述供电模块包括第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第一电阻(R1)、第一电容(C1)和第一电感(L1)，所述第一晶体管(M1)的栅极和漏极分别电连接外部电流源(I)，且所述第一晶体管(M1)的栅极与所第二晶体管(M2)的栅极之间串接第一电阻(R1)，所述第三晶体管(M3)的栅极电连接至所述第一电阻(R1)与所述第二晶体管(M2)之间的连接节点，所述第一晶体管(M1)的源极、所述第二晶体管(M2)的源极和所述第三晶体管(M3)的源极和漏极均接地；所述第二晶体管(M2)的漏极电连接至所述第一电感(L1)的第一端，所述第一电容(C1)串接于所述第二晶体管(M2)的源极和漏极之间；
所述谐振腔模块包括第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第二电容(C2)和谐振部分，其中，所述第四晶体管(M4)与所述第五晶体管(M5)交叉耦合，且所述第四晶体管(M4)和所述第五晶体管(M5)电连接至电源端；所述第二电容(C2)串接于电源端与接地端之间；所述第六晶体管(M6)与所述第七晶体管(M7)交叉耦合，且所述第六晶体管(M6)和所述第七晶体管(M7)的源极均电连接至所述第一电感(L1)的第二端；
所述谐振部分电连接至所述第四晶体管(M4)的漏极和所述第五晶体管(M5)的漏极之间；
所述第四晶体管(M4)的漏极与所述第六晶体管(M6)的漏极串接形成的节点构成所述压控振荡器电路的正向输出端(Vout+)；所述第五晶体管(M5)的漏极与所述第七晶体管(M7)的漏极串接形成的节点构成所述压控振荡器电路的负向输出端(Vout-)。
2.根据权利要求1所述的压控振荡器电路，其特征在于，所述谐振部分包括第一谐振组、第二谐振组和第三谐振组，所述第一谐振组与所述第二谐振组、所述第三谐振组并联，其中，
所述第一谐振组的第一变容管(Cv1)和第二变容管(Cv2)串接后与第二电感(L2)并联，所述第二电感(L2)的中间抽头电连接至第一控制电压端(V1)；
所述第二谐振组的第三变容管(Cv3)和第四变容管(Cv4)串接后与第三电感(L3)并联，所述第三电感(L3)的中间抽头电连接至第二控制电压端(V2)；
所述第三谐振组的第五变容管(Cv5)和第六变容管(Cv6)串接后与第四电感(L4)并联，所述第四电感(L4)的中间抽头电连接至第三控制电压端(V3)；
所述第一变容管(Cv1)和第二变容管(Cv2)之间的连接节点、所述第三变容管(Cv3)和所述第四变容管(Cv4)之间的连接节点，所述第五变容管(Cv5)和所述第六变容管(Cv6)之间的连接节点均电连接至第四控制电压端(V4)。
3.根据权利要求2所述的压控振荡器电路，其特征在于，所述第一控制电压端(V1)的电压、所述第二控制电压端(V2)的电压和所述第三控制电压端(V3)的电压依增大。
4.一种锁相环，其特征在于，包括高速二分频电路、预分频器和如权利要求1-3任一项所述的压控振荡器电路，所述压控振荡器电路的输出端电连接至所述高速二分频电路，所述高速二分频电路电连接至所述预分频器。
5.根据权利要求4所述的锁相环，其特征在于，所述高速二分频电路包括第三电容(C3)、第四电容(C4)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第八晶体管(M8)、第九晶体管(M9)、第一级锁存器(D1)和第二级锁存器(D2)；其中，
所述第三电容(C3)的左极板电连接至所述压控振荡器电路的正向输出端(Vout+)，所述第三电容(C3)的右极板分别电连接至所述第一级锁存器(D1)的正向输入端和所述第二级锁存器(D2)的负向输入端；
所述第四电容(C4)的左极板电连接至所述压控振荡器电路的负向输出端(Vout-)，所述第四电容(C4)的右极板分别电连接至所述第一级锁存器(D1)的负向输入端和所述第二级锁存器(D2)的正向输入端，所述第一级锁存器(D1)与所述第二级锁存器(D2)交叉相连；
所述第二电阻(R2)的第一端连接电源端、所述第三电阻(R3)的第一端连接至所述第三电容(C3)的右极板，所述第四电阻(R4)的第一端连接至所述第四电容(C4)的右极板；所述第二电阻(R2)的第二端、所述第三电阻(R3)的第二端和所述第四电阻(R4)的第二端均连接至所述第九晶体管(M9)的漏极；
所述第八晶体管(M8)和所述第九晶体管(M9)的栅极相连，且所述第八晶体管(M8)的源极、漏极和所述第九晶体管(M9)的源极接地。
6.根据权利要求5所述的锁相环，其特征在于，所述压控振荡器电路的正向输出端(Vout+)电连接第一缓冲电路，所述压控振荡器电路的负向输出端(Vout-)电连接第二缓冲电路，所述第一缓冲电路的输出端电连接至所述高速二分频电路中的所述第三电容(C3)的左极板，所述第二缓冲电路的输出端电连接至所述高速二分频电路中的所述第四电容(C4)的左极板。
7.根据权利要求4所述的锁相环，其特征在于，所述预分频器包括第一级触发器(T1)、第二级触发器(T2)、第三级触发器(T3)、第四级触发器(T4)、两个或非门和一个与非门，其中，所述第二级触发器(T2)和所述与非门之间设置缓冲器(Buf)。
8.根据权利要求7所述的锁相环，其特征在于，所述高速二分频电路与所述预分频器之间还设置有第三缓冲电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810060137.4A CN108494397B (zh) | 2018-01-22 | 2018-01-22 | 一种压控振荡器电路和锁相环 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810060137.4A CN108494397B (zh) | 2018-01-22 | 2018-01-22 | 一种压控振荡器电路和锁相环 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108494397A true CN108494397A (zh) | 2018-09-04 |
| CN108494397B CN108494397B (zh) | 2021-09-21 |
Family
ID=63343678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810060137.4A Active CN108494397B (zh) | 2018-01-22 | 2018-01-22 | 一种压控振荡器电路和锁相环 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108494397B (zh) |
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| GR01 | Patent grant | ||
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