JP4881985B2 - 電圧制御発振回路 - Google Patents
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図1および図2を用いて、この発明の電圧制御発振回路の概要について説明する。
<全体構成例>
まず、図1を用いて、概要に係る電圧制御発振回路の全体構成例について説明する。
図示するように、この例に係る電圧制御発振回路は、リングオシレータ型(以下、リング型と称する)発振回路(Ring VCO)であって、注入信号パルス入力端子(Injection),出力端子(Output),および発振周波数のチューニング端子(Frequency Tuning)を有する。
次に、図2を用いて、概要に係る電圧制御発振回路の発振動作例について説明する。
(a)の実線で示すように、出力端子(Output)からは、周波数foを有し、フリー発振信号(Free running)に対して、注入パルス信号が注入されると位相がシフトし、注入パルス信号に同期した出力信号foが発振される。
(c)は、フリー発振信号(Free running)の動作波形例を示す。
(d)では、出力周波数foが、注入パルス信号(injected pulse)の周波数frefの整数倍(×1倍、fo=fref)になっている場合の、注入パルス信号の波形例を示している。
上記構成および発振動作によれば、少なくとも以下(I)、(II)のような作用効果が得られる。
(I)注入パルス信号の繰り返し周波数に対し、整数倍および半整数倍の周波数に同期した低位相雑音の信号を取り出せる。そのため、整数倍回路よりも2倍の周波数分解能を得ることができる。例えば、図2(d)の注入パルス信号(injected pulse)の繰り返し周波数frefに対しては、整数倍(×1倍)の周波数(fo= fref)に同期した低位相雑音の信号を取り出すことができ、また、図2(e)の注入パルス信号(injected pulse)の繰り返し周波数frefに対しては、半整数倍(×1.5倍)の周波数(fo=1.5 x fref)に同期した低位相雑音の信号を取り出せることが示されている。
次に、図3から図11を用い、第1の実施形態に係る電圧制御発振回路について説明する。この実施形態は、注入同期型広帯域低位相雑音リング電圧制御発振回路に関するものである。この説明において、上記の説明と重複する部分の詳細な説明を省略する。
1−1.リング型電圧制御発振回路の構成例
まず、図3を用い、第1の実施形態に係る電圧制御発振回路の構成例について説明する。
図示するように、本例に係る電圧制御発振回路は、バイアス発生回路11,および互いに逆相の差動信号が入力される4段のユニットセルUC1〜UC4(差動回路)を備え、外部電圧(Vtune)によって4段のユニットセルUC1〜UC4に与える電圧を制御することで、上記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路である。
次に、図4を用い、第1の実施形態に係るユニットセルの構成例について説明する。ここでは、ユニットセルUC1を一例に挙げる。
図示するように、ユニットセルUC1は、可変負荷回路Bu1,Bu2を構成するインバータ回路IN1,IN2および三極管動作するトランジスタTr1,Tr2、トランジスタP31,P32、スイッチSW1、トランジスタN51,N52,N60を備える。
その他のユニットセルUC2〜UC4の構成は、スイッチSW1を除き、ユニットセルUC1と同様である。
次に、図5を用い、第1の実施形態に係るバイアス発生回路の構成例について説明する。図示するように、バイアス発生回路は、インバータ回路IN21,およびトランジスタP72,P73,P81,N81を備える。
インバータ回路IN21は、トランジスタP71,N71により構成される。p型トランジスタP71の電流経路の一端は内部電源電圧Vddに接続される。n型トランジスタN71の電流経路の一端はトランジスタP71の電流経路の他端に接続され、電流経路の他端は接地電源電圧に接続され、制御端子(ゲート端子)はトランジスタP71,N72の制御端子(ゲート端子)と共通に接続されチューニング電圧Vtuneが与えられる。
2−1.チューニング電圧Vtuneによる発振周波数制御の例
次に、図6を用い、第1の実施形態に係るチューニング電圧Vtuneによる発振周波数制御について説明する。図6は、出力端子(ここでは、Q2,/Q2)における出力周波数(Oscillation Freq.)とチューニング電圧Vtuneとの関係を示したものである。
実線RVの特性は、さらに広帯域な動作を実現するため図5で示したバイアス生成回路を介してバイアス電圧Vcも同時に変化させることにより、より低い周波数領域までの発振を可能としている。図5の回路では、Vtune制御端子電圧が低くなるとバイアス端子電圧Vcも小さくなるよう構成しているため、低周波発振動作領域において、図4におけるトランジスタN51、N52の差動対回路の電流をより低く抑えることにより、より高い負荷抵抗値の設定を可能としている。このため、本構成では、Vtuneによる負荷抵抗値の制御とバイアス電圧Vcを同時に制御することにより広帯域な発振動作を可能にしている。
次に、図7から図10を用い、第1の実施形態に係る電圧制御発振回路の発振動作について説明する。本願発明者は、180nm CMOSプロセスで図7に示すようなチップを試作評価し、下記に示すような結果を得た。図中のコア(Core)と表記される部分に本例に係る電圧制御発振回路が配置される。尚、図中の(BF1,BF2)と表記される部分には、下記測定のためのバッファ回路(Buffers)が配置される。
図8中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数(Free running)は1.0GHz〜2.2GHz程度であり、このリング型電圧発振回路に80MHzの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍(例えば、80M×24, 80M×23.5, 80M×23, 80M×22, …)の周波数に同期した出力信号が得られていることが分かる。
図9中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数(Free running)は1.0GHz〜2.2GHz程度であり、このリング型電圧発振回路に200MHzの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍(例えば、200M×10, 200M×9.5, 200M×9, 200M×8.5, …)の周波数に同期した出力信号が得られていることが分かる。
図10中の破線で示す基準信号を入力していないときのリング型電圧発振回路の発振周波数(Free running)は1.0GHz〜2.2GHz程度であり、このリング型電圧発振回路に800MHzの信号を注入した場合の発振周波数は実線で示すものである。図示するように、半整数倍(例えば、800M×2.5, 800M×2, 800M×1.5 …)の周波数に同期した出力信号が得られていることが分かる。
このように、本例に係るリング型電圧発振回路によれば、半整数倍の周波数に同期した信号を取り出すことができる。
次に、図11を用い、第1の実施形態に係る電圧制御発振回路の位相雑音特性の改善効果について説明する。図11は、40MHzと80MHzのパルス信号を注入したときの位相雑音特性を評価した結果である。
<3.作用効果>
この実施形態に係る電圧制御発振回路によれば、少なくとも下記(1)から(4)の作用効果が得られる。
(1)注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利である。
ユニットセルUC1〜UC4は、制御端子に外部電圧Vtuneが与えられる可変負荷回路Bu1,Bu2をそれぞれ備え、複数のユニットセルの少なくとも一つ(UC1)は、入力端子から注入される入力信号Vinjにより出力端子(I1,/I1)間が短絡されるスイッチSW1を備える。
上記のように、複数のユニットセルの少なくとも一つ(UC1)は、入力端子から注入される入力信号Vinjにより出力端子(I1,/I1)間が短絡されるスイッチSW1を備える。そのため、注入された入力信号(Vinj)が、例えば、”H(High)”レベルのときにユニットセルUC1の出力端子(I1,/I1)間をスイッチSW1によってショートされ、効率的に信号を入力でき、半整数倍(l/2(l=2, 3, 4,…))の注入同期での出力信号を得ることができる(例えば、図8から図10)。
加えて、ユニットセルUC1〜UC4は、制御端子に外部電圧Vtuneが与えられる可変負荷回路Bu1,Bu2をそれぞれ備える。そのため、外部電圧(Vtune)によって複数のユニットセル(UC1〜UC4)内の負荷抵抗値を制御することができ、差動信号の遅延量を制御することができる。例えば、図6に示したように、チューニング電圧Vtuneを固定値から所定の値だけ制御することにより、電圧制御発振回路(VCO)内のユニットセルUC1〜UC4がそれぞれ有する可変抵抗を制御できる。このため、電圧制御発振回路の出力端子(Q2,/Q2)における遅延時間を変化させ、発振周波数を広帯域に可変できる。
以上のように、本例に係る電圧制御発振回路の構成および動作によれば、注入信号の半整数倍の周波数で同期した信号を取り出せ、かつ広帯域動作に有利である。
上記のように、本例に係る電圧制御発振回路はリングオシレータ型であって、インダクタ(L)と容量(C)の共振特性を利用したLC共振型の電圧制御発振回路ではない。ここで、LC共振型の電圧制御発振回路では、LC共振回路部の定数が決まっているため小面積化できず、チップコストを制限してしまう状況になっている。
しかしながら、本例では、リングオシレータ型であるため、インダクタ(L)と容量(C)は不要であるため、微細化および製造コストの低減に対して有利である。例えば、0.1μm未満の微細CMOS技術領域では、LC共振型の電圧制御発振回路にとって代わる可能性が大きいと考えられている。
本例では、スイッチSW1にパルス信号を注入する回路構成により、本質的に位相雑音特性が大きいと言われるリングオシレータ型の電圧制御発振回路の位相雑音を低減化することができる。
例えば、図11に示したように、スイッチSW1にパルス信号を注入することにより、パルス幅:250psの40MHz信号を入力した時で、−121dBc/Hz、パルス幅:250psの80MHzの信号を注入した時で、それぞれ−127dBc/Hzと20dB以上の大幅な位相雑音特性の改善できていることが分かる。
本例に係る電圧制御発振回路を搭載することにより、周波数逓倍回路、周波数変換回路、や周波数シンセサイザ回路等への応用が容易である点でも有利である。
Claims (6)
- 互いに逆相の差動信号が入力される複数のユニットセルを具備し、外部電圧によって前記複数のユニットセル内の負荷抵抗値を制御することで、前記差動信号の遅延量を制御するリングオシレータ型の電圧制御発振回路であって、
前記ユニットセルは、制御端子に前記外部電圧が与えられる可変負荷回路をそれぞれ備え、
前記複数のユニットセルの少なくとも一つは、入力端子から注入される入力信号により出力端子間が短絡されるスイッチを備えること
を特徴とする電圧制御発振回路。 - 前記外部電圧から、前記複数のユニットセルに与えられるバイアス電圧を発生させるバイアス発生回路を更に具備すること
を特徴とする請求項1に記載の電圧制御発振回路。 - 前記可変負荷回路は、制御端子に前記外部電圧が与えられるインバータ回路と、電流経路の一端が第1電源電圧に接続され他端が前記インバータ回路の出力に接続される三極管動作をするトランジスタとを備えること
を特徴とする請求項1または2に記載の電圧制御発振回路。 - 前記複数のユニットセルは、電流経路の一端が第2電源電圧に接続され、他端が差動増幅器を構成するトランジスタ対に接続され、制御端子に前記バイアス電圧が与えられる第1トランジスタを更に備えること
を特徴とする請求項2または3に記載の電圧制御発振回路。 - 前記スイッチが前記入力信号が”第1”レベルのときに前記出力端子間を短絡する回路構成により、半整数倍の注入同期での出力信号を発振すること
を特徴とする請求項1乃至4のいずれか記載の電圧制御発振回路。 - 前記スイッチは、電流経路の一端および他端が前記出力端子に接続され、制御端子に入力端子からの入力電圧が与えられる第2、第3トランジスタを備えること
を特徴とする請求項5に記載の電圧制御発振回路。
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