JP6311488B2

JP6311488B2 - 発振回路

Info

Publication number: JP6311488B2
Application number: JP2014133634A
Authority: JP
Inventors: ウィンチャイヴィパース
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-06-30
Filing date: 2014-06-30
Publication date: 2018-04-18
Anticipated expiration: 2034-06-30
Also published as: JP2016012825A; US20150381153A1; US9548727B2

Description

本発明は、発振回路に関する。

回路基板間やＬＳＩ（Large Scale Integrated circuit）間などでデータの送受信を行うインターフェイス回路において、データを複数のタイミングでサンプリングするために、多相クロックが用いられている。

例えば、高速信号伝送システムでは、受信信号の損失や等化処理の強度によって、最適なデータのサンプリングタイミングが変わる。理想的な受信信号のサンプリングタイミングは、受信信号が最大振幅となるデータの中心（アイの中心）のタイミングと、データが遷移するタイミングとなるが、等化処理後では、データの中心が最大振幅とならない場合がある。そのため、アイモニターと呼ばれる機能を用いて、データをサンプリングするクロックの位相を変化させて（多相クロックを生成して）、最適なサンプリングタイミングを調べる方法がある。

多相クロックを生成する手法としては、位相補間器（フェイズインタポレータ）を用いる方法がある。位相補間器は、精度のよいリファレンスクロックを用いることで、高精度の位相調整が可能となるが、精度のよいリファレンスクロックを生成するためのクロック源を用いるため、コストや回路規模が増大する。

一方、多相クロックを生成する別の手法としては、リング発振器や、リング発振器のジッタ特性を改善するための機能を追加した注入同期型（インジェクションロック）リング発振器を用いる方法がある。

特開２０１１−６１３２５号公報特開２０１３−１０６０６２号公報

しかしながら、リング発振器や注入同期型リング発振器は多相のクロックを生成できるものの、各相の間の位相が調整できない、という問題があった。

発明の一観点によれば、前段の出力端子が後段の入力端子に接続されるように３段以上接続され、最後段の出力端子が初段の入力端子に接続され、それぞれ位相の異なる発振信号を出力し、少なくとも１つの第１の遅延素子に、１段前の第２の遅延素子が出力する第１の発振信号と、２段以上前の少なくとも１つの第３の遅延素子が出力する第２の発振信号とを入力する複数の遅延素子と、第１のバイアス電圧と第２のバイアス電圧に基づいて、前記第２の遅延素子からの入力に対する第１の入力バイアス電流と、前記第３の遅延素子からの入力に対する第２の入力バイアス電流との比率を変えるバイアス電圧生成部と、
を有する発振回路が提供される。

開示の発振回路によれば、発振信号の位相が調整可能となる。

第１の実施の形態の発振回路の一例を示す図である。第１の実施の形態の発振回路の変形例を示す図である。図２に示した発振回路から出力される発振信号の位相シフトの一例の様子を示す図である。リング発振器として機能する発振回路の一例を示す図である。第２の実施の形態の発振回路の一例を示す図である。遅延素子の一例を示す図である。遅延素子に入力される２つの発振信号と、遅延素子から出力される発振信号の一例を示す図である。遅延素子において、バイアス電圧がゲートに印加される２つのトランジスタのドレインの電圧の一例を示す図である。遅延素子の１つ目の変形例を示す図である。遅延素子の２つ目の変形例を示す図である。遅延素子の３つ目の変形例を示す図である。遅延素子の４つ目の変形例を示す図である。第３の実施の形態の発振回路の一例を示す図である。第３の実施の形態の発振回路の自己発振周波数と電圧Ｖｄｒｏｐとの関係のプロセスばらつき依存性についてのシミュレーション結果の一例を示す図である。アイモニターの動作例を説明する図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の発振回路の一例を示す図である。

第１の実施の形態の発振回路１は、リング状に接続された複数の遅延素子Ｄ１，Ｄ２，Ｄ３，Ｄ４とバイアス電圧生成部２を有している。
遅延素子Ｄ１〜Ｄ４は、前段の出力端子が後段の入力端子に接続されるように３段以上（図１の例では４段）接続されており、最後段の出力端子が初段の入力端子に接続され、それぞれ位相の異なる発振信号を出力する。

なお、図１の例では遅延素子Ｄ１〜Ｄ４は差動入力及び差動出力を行う素子であり、それぞれ正側と負側（非反転と反転）の入力端子と出力端子を有している。最後段の遅延素子Ｄ４の正側の出力端子が初段の遅延素子Ｄ１の負側の入力端子に接続され、遅延素子Ｄ４の負側の出力端子が遅延素子Ｄ１の正側の入力端子に接続されることで、遅延素子Ｄ１〜Ｄ４の数が偶数でも発振動作が行われる。

遅延素子Ｄ１は発振信号φ０，φ４を出力し、遅延素子Ｄ２は発振信号φ１，φ５を出力し、遅延素子Ｄ３は発振信号φ２，φ６を出力し、遅延素子Ｄ４は発振信号φ３，φ７を出力する。

なお、各遅延素子Ｄ１〜Ｄ４から出力される２つの発振信号は、差動出力のため１８０度位相が異なる。
バイアス電圧生成部２は、遅延素子Ｄ１〜Ｄ４に供給するバイアス電圧を生成する。図１の例では、バイアス電圧生成部２は、遅延素子Ｄ１〜Ｄ４にそれぞれ２つの異なるバイアス電圧Ｖｂ１，Ｖｂ２を供給する。

バイアス電圧生成部２は、バイアス電圧Ｖｂ１，Ｖｂ２に基づいて、遅延素子Ｄ２での、遅延素子Ｄ１からの入力に対する入力バイアス電流と、遅延素子Ｄ４からの入力に対する入力バイアス電流との比率を変える。

図１には、遅延素子Ｄ２の回路の一例が示されている。他の遅延素子Ｄ１，Ｄ３，Ｄ４についても同様の回路である。
遅延素子Ｄ２は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６、抵抗Ｒ１，Ｒ２を有する。

以下では、トランジスタＴｒ１〜Ｔｒ６は、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）として説明するが、ｐチャネル型ＭＯＳＦＥＴであってもよい。

トランジスタＴｒ１のゲートには正側の入力端子Ｐ２１が接続され、前段の遅延素子Ｄ１から出力される発振信号φ０が入力される。トランジスタＴｒ２のゲートには負側の入力端子Ｐ２２が接続され、遅延素子Ｄ１から出力される発振信号φ４が入力される。トランジスタＴｒ１，Ｔｒ２のソースは、トランジスタＴｒ３のドレインと接続されている。トランジスタＴｒ３のソースは接地されており、ゲートには端子Ｐ２ａが接続されており、バイアス電圧Ｖｂ１が印加される。また、トランジスタＴｒ１のドレインは抵抗Ｒ１の一端に接続され、トランジスタＴｒ２のドレインは抵抗Ｒ２の一端に接続されている。抵抗Ｒ１，Ｒ２の他端には電源電圧ＶＤＤが印加される。

さらに、本実施の形態の遅延素子Ｄ２では、トランジスタＴｒ１のドレインにトランジスタＴｒ４のドレインが接続されており、トランジスタＴｒ２のドレインにトランジスタＴｒ５のドレインが接続されている。トランジスタＴｒ４のゲートには、正側の入力端子Ｐ２３が接続され、２段前の遅延素子Ｄ４から出力される発振信号φ７が入力され、トランジスタＴｒ５のゲートには負側の入力端子Ｐ２４が接続され、遅延素子Ｄ４から出力される発振信号φ３が入力される。トランジスタＴｒ４，Ｔｒ５のソースは、トランジスタＴｒ６のドレインと接続されている。トランジスタＴｒ６のソースは接地されており、ゲートには端子Ｐ２ｂが接続されており、バイアス電圧Ｖｂ２が印加される。

なお、トランジスタＴｒ２のドレインと抵抗Ｒ２の一端との間のノードｎ１には、正側の出力端子Ｐ２５が接続されており、出力端子Ｐ２５から遅延素子Ｄ２の発振信号φ１が出力される。トランジスタＴｒ１のドレインと抵抗Ｒ１の一端との間のノードｎ２には、負側の出力端子Ｐ２５が接続されており、出力端子Ｐ２５から遅延素子Ｄ２の発振信号φ５が出力される。

このように、遅延素子Ｄ２は、１段前の遅延素子Ｄ１と、２段前の遅延素子Ｄ４から出力される発振信号φ０，φ３，φ４，φ７を入力し、バイアス電圧Ｖｂ１，Ｖｂ２を受ける。このバイアス電圧Ｖｂ１，Ｖｂ２に基づいて、遅延素子Ｄ２では、遅延素子Ｄ１と遅延素子Ｄ４からの入力に対する入力バイアス電流（以下単にバイアス電流という）Ｉｂ１，Ｉｂ２の比率が変わる事で遅延量が変わる。

遅延素子Ｄ４から出力される発振信号φ３，φ７は、遅延素子Ｄ１から出力される発振信号φ０，φ４より早く変化する（位相が早い）。バイアス電圧Ｖｂ２がバイアス電圧Ｖｂ１に比べて大きい場合、バイアス電流Ｉｂ２がバイアス電流Ｉ１よりも多く流れるため、早く変化する発振信号φ３，φ７の影響が強まり、遅延素子Ｄ４の全体の遅延量は小さくなる。

一方、バイアス電圧Ｖｂ２がバイアス電圧Ｖｂ１に比べて小さい場合、バイアス電流Ｉｂ１がバイアス電流Ｉ２よりも多く流れるため、遅く変化する発振信号φ０，φ４の影響が強まり、遅延素子Ｄ４の全体の遅延量は大きくなる。

このように、バイアス電流Ｉｂ１，Ｉｂ２の比率（双方の電流の大きさの関係）を調整することで、遅延量を変えることができるため、発振信号φ１，φ５の位相を調整することができる。

図１には、発振信号（クロック信号の例を示している）φ０〜φ７の一例の様子が示されている。遅延素子Ｄ１から出力される発振信号φ０の位相を０度としたときの、各発振信号φ１〜φ７の位相の例があわせて示されている。図１では、発振信号φ０，φ２，φ４，φ６の位相に対して、発振信号φ１，φ３，φ５，φ７の位相をシフトさせた例が点線で示されている。

このような位相シフトを実現するために、遅延素子Ｄ２，Ｄ４では、前段の遅延素子Ｄ１，Ｄ３からの入力に対する入力バイアスをバイアス電圧Ｖｂ１とし、２段前の遅延素子Ｄ４，Ｄ２からの入力に対する入力バイアスをバイアス電圧Ｖｂ２とする。そして、遅延素子Ｄ１，Ｄ３では、前段の遅延素子Ｄ４，Ｄ２からの入力に対する入力バイアスをバイアス電圧Ｖｂ２とし、２段前の遅延素子Ｄ３，Ｄ１からの入力に対する入力バイアスをバイアス電圧Ｖｂ１とする。このように、偶数段目と奇数段目の遅延素子で、各入力に対するバイアス電圧を逆にする（バイアス電流の大きさの関係も逆になる）ことで、偶数段目の遅延素子から出力される発振信号と奇数段目の遅延素子から出力される発振信号の位相の間隔を変えられる。

ところで、図１の例では、すべての遅延素子Ｄ１〜Ｄ４が、１段前の遅延素子と、２段前の遅延素子が出力する発振信号を入力して、異なる２つのバイアス電圧を受けているが、これに限定されない。例えば、１つの遅延素子が、異なる２つのバイアス電圧を受け、他の遅延素子については、同じバイアス電圧を受けるようにしてもよい。また、遅延素子が、１段前の遅延素子と、３段以上前の複数の遅延素子から出力される発振信号を入力し、各入力のバイアス電流の比率を異なる複数のバイアス電圧で変えて遅延量を調整するようにしてもよい。

図２は、第１の実施の形態の発振回路の変形例を示す図である。
図１に示した発振回路１と同じ要素については同じ符号が付されている。図２に示す発振回路１ａは、図１に示した発振回路１と異なり、バイアス電圧生成部２ａによって遅延素子Ｄ１には、異なる２つのバイアス電圧Ｖｂ１，Ｖｂ２が印加され、他の遅延素子Ｄ２〜Ｄ４には、同じバイアス電圧Ｖｂ３が印加されている。

図３は、図２に示した発振回路から出力される発振信号の位相シフトの一例の様子を示す図である。
遅延素子Ｄ１〜Ｄ４から出力される発振信号φ０〜φ７の一例の様子が示されている。図３に点線で示されているように、異なる２つのバイアス電圧Ｖｂ１，Ｖｂ２が印加される遅延素子Ｄ１から出力される発振信号φ０，φ４の位相が、他の遅延素子Ｄ２〜Ｄ４から出力される発振信号φ１〜φ３、φ５〜φ７に対してシフトしている。

このように、遅延素子Ｄ１に前段とそれより前の段の遅延素子Ｄ４，Ｄ３の発振信号を入力し、バイアス電圧Ｖｂ１，Ｖｂ２で、各入力に対するバイアス電流の比率を変えることで遅延量が変わり、遅延素子Ｄ１の発振信号φ０，φ４の位相を調整できる。

なお、すべての遅延素子Ｄ１〜Ｄ４に、２つの異なるバイアス電圧Ｖｂ１，Ｖｂ２を印加する代わりに同じバイアス電圧を印加すると、位相は固定され、リング発振器が実現できる。

図４は、リング発振器として機能する発振回路の一例を示す図である。
図１に示した発振回路１と同じ要素については同じ符号が付されている。図４に示す発振回路１ｂは、図１に示した発振回路１と異なり、バイアス電圧生成部２ｂが、同じバイアス電圧Ｖｂを各遅延素子Ｄ１〜Ｄ４に印加する。すなわち、図１に示したトランジスタＴｒ３，Ｔｒ６のゲートには、同じバイアス電圧Ｖｂが印加される。

これにより、各遅延素子Ｄ１〜Ｄ４から出力される発振信号φ０〜φ７のそれぞれの位相の間隔は固定される。そのため、発振回路１ｂは、０度、４５度、９０度、１３５度、１８０度、２２５度、２７０度、３１５度の８種類の位相の発振信号φ０〜φ７を出力するリング発振器として機能する。

（第２の実施の形態）
図５は、第２の実施の形態の発振回路の一例を示す図である。
図１に示した発振回路１と同じ要素については同じ符号が付されている。図５に示されている発振回路１ｃは、インジェクションロックを行う発振回路であり、インジェクション信号を生成するインジェクション信号生成部３を有している。

インジェクション信号生成部３は、キャパシタＣ１，Ｃ２と交流信号源３ａを有している。交流信号源３ａのプラス側にはキャパシタＣ１の一方の端子が接続されており、マイナス側にはキャパシタＣ２の他方の端子が接続されている。また交流信号源３ａは接地されている。キャパシタＣ１の他方の端子は、遅延素子Ｄ１，Ｄ３に接続されており、キャパシタＣ２の他方の端子は、遅延素子Ｄ２，Ｄ４に接続されている。インジェクション信号の周波数は、例えば、発振回路１ｃの自己発振周波数の２倍に設定される。

図５の例では、各遅延素子Ｄ１〜Ｄ４において、バイアス電圧Ｖｂ１，Ｖｂ２が印加される端子Ｐ１ａ，Ｐ１ｂ，Ｐ２ａ，Ｐ２ｂ，Ｐ３ａ，Ｐ３ｂ，Ｐ４ａ，Ｐ４ｂが示されている。端子Ｐ１ａ，Ｐ２ａ，Ｐ３ａ，Ｐ４ａは、１段前の遅延素子からの入力に対するバイアス電圧が印加される端子であり、端子Ｐ１ｂ，Ｐ２ｂ，Ｐ３ｂ，Ｐ４ｂは、２段前の遅延素子からの入力に対するバイアス電圧が印加される端子である。

インジェクション信号は、後者の端子Ｐ１ｂ，Ｐ２ｂ，Ｐ３ｂ，Ｐ４ｂ側に入力することが望ましい。その理由を以下に示す。
図６は、遅延素子の一例を示す図である。

図６は、図１に示した遅延素子Ｄ２の一例を改めて図示したものである。ここで、端子Ｐ２ａには前段の遅延素子Ｄ１からの入力に対するバイアス電圧Ｖｂ１が印加され、端子Ｐ２ｂには２段前の遅延素子Ｄ４からの入力に対するバイアス電圧Ｖｂ２が印加されている。

図７は、遅延素子に入力される２つの発振信号と、遅延素子から出力される発振信号の一例を示す図である。また、図８は、遅延素子において、バイアス電圧がゲートに印加される２つのトランジスタのドレインの電圧の一例を示す図である。横軸は時間を示し、縦軸は電圧を示している。

図７では、遅延素子Ｄ２に入力される発振信号φ０，φ７と、遅延素子Ｄ２から出力される発振信号φ５の一例の様子が示されている。
図７に示されているように、遅延素子Ｄ１から出力される発振信号φ０は、遅延素子Ｄ４から出力される発振信号φ７よりも、４５度、位相が遅れている。この位相差によって、時間ｔ１〜ｔ２、時間ｔ３〜ｔ４、時間ｔ５〜ｔ６の範囲では、発振信号φ０より発振信号φ７の方が、電圧が高くなっている。また、これらの範囲では、発振信号φ５の電圧が高くなっている。

そのため、図８に示されているように、遅延素子Ｄ２のトランジスタＴｒ３のドレイン側の電圧Ｖｃ１の振幅Ａ１よりも、トランジスタＴｒ６のドレイン側の電圧Ｖｃ２の振幅Ａ２の方が大きくなる。したがって、トランジスタＴｒ３よりもトランジスタＴｒ６側の方が、電流が多く流れ、インジェクション信号に対する感度がより高くなる。インジェクション信号に対する感度が高いほど、発振回路１ｃの発振周波数と、インジェクション信号の周波数との差が大きくても周波数同期しやすくなる。

したがって、インジェクション信号は、遅延素子Ｄ２において位相が進んでいる発振信号φ７，φ３が入力される側、すなわち、端子Ｐ２ｂ側にインジェクション信号を入力することが望ましい。他の遅延素子Ｄ１，Ｄ３，Ｄ４についても同様である。

なお、インジェクション信号は、バイアス電圧Ｖｂ２が印加される端子Ｐ２ｂとは別に設けられる端子に入力するようにしてもよい。
以上のような、発振回路１ｃでは、第１の実施の形態の発振回路１と同様の効果が得られるとともに、インジェクション信号を用いてインジェクションロック動作を実現するため、ジッタや位相ノイズの発生を抑制できる。

（遅延素子の他の例）
遅延素子Ｄ１〜Ｄ４は、図６に示したものに限定されない。例えば、以下のような回路を採用してもよい。

図９は、遅延素子の１つ目の変形例を示す図である。
図６に示した遅延素子Ｄ２と同じ要素については同一符号が付されている。また、遅延素子Ｄ２のトランジスタＴｒ４〜Ｔｒ６については図示を省略している。

図９に示されている遅延素子Ｄ２ａは、トランジスタＴｒ１，Ｔｒ２のドレイン間に、可変容量Ｃｒが接続されている。可変容量Ｃｒは、図示しない制御部から端子Ｐ２７を介して印加される制御電圧Ｖｃｏｎによって容量値が制御される。

このような遅延素子Ｄ２ａを用いることで、遅延素子Ｄ２ａでの遅延量を、バイアス電圧Ｖｂ１（と図示を省略しているバイアス電圧Ｖｂ２）と、可変容量Ｃｒを用いた２つの方法で制御できるようになる。そのため、位相調整できる範囲が広がる。

図１０は、遅延素子の２つ目の変形例を示す図である。
図６に示した遅延素子Ｄ２と同じ要素については同一符号が付されている。また、遅延素子Ｄ２のトランジスタＴｒ４〜Ｔｒ６については図示を省略している。

図１０に示されている遅延素子Ｄ２ｂは、図６に示した遅延素子Ｄ２の抵抗Ｒ１，Ｒ２の代わりに、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ１０，Ｔｒ１１が用いられている。

トランジスタＴｒ１０のドレインは、トランジスタＴｒ１のドレインに接続されているとともに、自身のゲートに接続されている。トランジスタＴｒ１１のドレインは、トランジスタＴｒ２のドレインに接続されているとともに、自身のゲートに接続されている。すなわち、トランジスタＴｒ１０，Ｔｒ１１がダイオード接続されている。トランジスタＴｒ１０，Ｔｒ１１のソースには、電源電圧ＶＤＤが印加されている。

このような遅延素子Ｄ２ａを用いることで、抵抗Ｒ１，Ｒ２を使用しなくて済むため、回路面積を削減できる。また、抵抗Ｒ１，Ｒ２を用いる場合よりも、トランジスタＴｒ１０，Ｔｒ１１を用いた場合の方が、抵抗値のプロセスばらつきを抑えることができるため、より精度のよい位相調整が可能となる。

図１１は、遅延素子の３つ目の変形例を示す図である。
図６に示した遅延素子Ｄ２と同じ要素については同一符号が付されている。また、遅延素子Ｄ２のトランジスタＴｒ４〜Ｔｒ６については図示を省略している。

図１１に示されている遅延素子Ｄ２ｃでは、図１０に示した遅延素子Ｄ２ｂと同様に、図６に示した遅延素子Ｄ２の抵抗Ｒ１，Ｒ２の代わりに、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ１２，Ｔｒ１３が用いられている。

トランジスタＴｒ１２のドレインはトランジスタＴｒ１のドレインに接続されており、トランジスタＴｒ１３のドレインはトランジスタＴｒ２のドレインに接続されている。また、トランジスタＴｒ１２，Ｔｒ１３のソースには、電源電圧ＶＤＤが印加されている。ただ、図１０に示した遅延素子Ｄ２ｂと異なり、トランジスタＴｒ１２，Ｔｒ１３のゲートは、別の回路５によって駆動される。

回路５は、トランジスタＴｒ１４，Ｔｒ１５，Ｔｒ１６，Ｔｒ１７を有している。トランジスタＴｒ１４，Ｔｒ１５，Ｔｒ１６は、ｎチャネル型ＭＯＳＦＥＴであり、トランジスタＴｒ１７はｐチャネル型ＭＯＳＦＥＴである。

トランジスタＴｒ１４のドレインには端子Ｐ２８を介してバイアス電流が入力され、ソースは接地されている。トランジスタＴｒ１４のゲートは自身のドレイン、トランジスタＴｒ１５のゲート及び遅延素子Ｄ２ｃのトランジスタＴｒ３のゲートに接続されている。すなわち、トランジスタＴｒ１４のゲート電圧がバイアス電圧としてトランジスタＴｒ３のゲートに印加される。なお、遅延素子Ｄ２ｃには２つのバイアス電圧が印加されるため、回路５には、もう一方のバイアス電圧を供給する部分が設けられるが、図示を省略している。

トランジスタＴｒ１５のソースは接地されており、ドレインはトランジスタＴｒ１６のソースに接続されている。トランジスタＴｒ１６のドレインは、トランジスタＴｒ１７のドレイン及び自身のゲートに接続されている。トランジスタＴｒ１７のゲートは遅延素子Ｄ２ｃのトランジスタＴｒ１２，Ｔｒ１３のゲートに接続されているとともに、自身のドレインに接続されている。トランジスタＴｒ１７のソースには電源電圧ＶＤＤが印加されている。

このような遅延素子Ｄ２ｃでは、トランジスタＴｒ１２，Ｔｒ１３のゲートを別の回路５で駆動するため、出力端子Ｐ２５，Ｐ２６に接続される負荷が減る。そのため、図１０に示したような遅延素子Ｄ２ｂのようにトランジスタＴｒ１０，Ｔｒ１１をダイオード接続して用いる場合よりも、動作速度を速めることができる。

図１２は、遅延素子の４つ目の変形例を示す図である。
図６に示した遅延素子Ｄ２と同じ要素については同一符号が付されている。
なお、図１２に示されている遅延素子Ｄ２ｄでは、インジェクション信号とバイアス電圧が入力されるトランジスタ（ｎチャネル型ＭＯＳＦＥＴ）が分かれている。すなわち遅延素子Ｄ２ｄは、バイアス電圧Ｖｂａがゲートに印加されるトランジスタＴｒ３ａ，Ｔｒ３ｂと、バイアス電圧Ｖｂｂがゲートに印加されるトランジスタＴｒ６ａ，Ｔｒ６ｂを有している。さらに、遅延素子Ｄ２ｄは、バイアス電圧Ｖｂｃが端子Ｐ２ｃを介してゲートに印加されるトランジスタＴｒ３ｃと、インジェクション信号ＣＬＫが端子Ｐ２ｄを介してゲートに入力されるトランジスタＴｒ６ｃを有する。

トランジスタＴｒ３ａ，Ｔｒ３ｃのドレインは、トランジスタＴｒ１，Ｔｒ２のソースに接続されており、トランジスタＴｒ３ｃのソースはトランジスタＴｒ３ｂのドレインに接続されている。トランジスタＴｒ３ａ，Ｔｒ３ｂのソースは接地されている。トランジスタＴｒ６ａ，Ｔｒ６ｃのドレインは、トランジスタＴｒ４，Ｔｒ５のソースに接続されており、トランジスタＴｒ６ｃのソースはトランジスタＴｒ６ｂのドレインに接続されている。トランジスタＴｒ６ａ，Ｔｒ６ｂのソースは接地されている。

さらに、遅延素子Ｄ２ｄでは、図１１に示した遅延素子Ｄ２ｃと同様に、図６に示した遅延素子Ｄ２の抵抗Ｒ１，Ｒ２の代わりに、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ２０，Ｔｒ２１が用いられている。

このような遅延素子Ｄ２ｄにおいて、トランジスタＴｒ２０，Ｔｒ２１を駆動するためのゲート電圧と、バイアス電圧Ｖｂａ，Ｖｂｂは、レプリカバイアス回路６にて生成される。

レプリカバイアス回路６は、トランジスタＴｒ２２〜Ｔｒ３１と、オペアンプａｍｐを有する。
トランジスタＴｒ２２のドレインは自身のゲート及び、トランジスタＴｒ２３，Ｔｒ２４及び遅延素子Ｄ２ｄのトランジスタＴｒ３ａ，Ｔｒ３ｂのゲートに接続されている。またトランジスタＴｒ２２のドレインには、端子Ｐ２９を介してバイアス電流Ｉｂｉａｓ１が入力される。トランジスタＴｒ２２〜Ｔｒ２４のソースは接地されている。トランジスタＴｒ２３，Ｔｒ２５のドレインはトランジスタＴｒ３０のソースに接続されている。トランジスタＴｒ２５のソースはトランジスタＴｒ２４のドレインに接続されている。トランジスタＴｒ２５のゲートに接続されている端子Ｐ３０には、バイアス電圧ｂｉａｓ１が印加される。

トランジスタＴｒ２６のドレインは自身のゲート及び、トランジスタＴｒ２７，Ｔｒ２８及び遅延素子Ｄ２ｄのトランジスタＴｒ６ａ，Ｔｒ６ｂのゲートに接続されている。またトランジスタＴｒ２６のドレインには、端子Ｐ３１を介してバイアス電流Ｉｂｉａｓ２が入力される。トランジスタＴｒ２６〜Ｔｒ２８のソースは接地されている。トランジスタＴｒ２７，Ｔｒ２９のドレインはトランジスタＴｒ３０のソースに接続されている。トランジスタＴｒ２９のソースはトランジスタＴｒ２８のドレインに接続されている。トランジスタＴｒ２９のゲートに接続されている端子Ｐ３２にはバイアス電圧ｂｉａｓ２が印加される。

トランジスタＴｒ３０のドレインは、自身のゲート、トランジスタＴｒ３１のドレイン及びオペアンプの非反転入力端子に接続されている。トランジスタＴｒ３１のゲートは遅延素子Ｄ２ｄのトランジスタＴｒ２０，Ｔｒ２１のゲート及び、オペアンプａｍｐの出力端子に接続されている。トランジスタＴｒ３１のソースには、電源電圧ＶＤＤが印加される。

オペアンプａｍｐの反転入力端子には電圧Ｖｄｒｏｐが印加される。電圧Ｖｄｒｏｐは、例えば、レプリカバイアス回路６内の図示しない電圧生成部で生成されたものが用いられる。

なお、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２、バイアス電圧ｂｉａｓ１，ｂｉａｓ２及び、遅延素子Ｄ２ｄのバイアス電圧Ｖｂｃは、図示しないバイアス生成部から供給される。

遅延素子Ｄ２ｄは、前述のように、前段とそれより前の段の遅延素子の発振信号φ０，φ４，φ３，φ７を入力する。また、遅延素子Ｄ２ｄでは、バイアス電圧Ｖｂａ，Ｖｂｂに基づき、各入力に対するバイアス電流の比率が変わることで遅延量が変わり、発振信号φ１，φ５の位相が調整される。

レプリカバイアス回路６の動作を以下に説明する。
説明を簡単にするため、ゲート幅（Ｗ）とゲート長（Ｌ）で決まるトランジスタサイズを以下のようにする。

トランジスタＴｒ２０，Ｔｒ２１のサイズは、トランジスタＴｒ３１のサイズと等しい。トランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５のサイズは、トランジスタＴｒ３０のサイズの０．５倍。トランジスタＴｒ３ｃ，Ｔｒ６ｃのサイズは、トランジスタＴｒ２５，２９のサイズの２倍。トランジスタＴｒ３ａ，Ｔｒ３ｂ，Ｔｒ６ａ，Ｔｒ６ｂのサイズは、トランジスタＴｒ２３，Ｔｒ２４，Ｔｒ２７，Ｔｒ２８のサイズの２倍、かつ、トランジスタＴｒ２２，Ｔｒ２６のサイズの４倍。

バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２は、遅延素子Ｄ２ｄの各入力に対するバイアス電流とその比率を決める。上記のトランジスタサイズの関係を有するとき、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２は、トランジスタＴｒ３ａ，Ｔｒ３ｂ，Ｔｒ６ａ，Ｔｒ６ｂに流れるバイアス電流の１／４になる。

上記のトランジスタサイズの例に基づくカレントミラーの機能により、トランジスタＴｒ２３，Ｔｒ２５のドレインにはバイアス電流Ｉｂｉａｓ１の２倍、トランジスタＴｒ２７，Ｔｒ２９のドレインにはバイアス電流Ｉｂｉａｓ２の２倍の電流が流れる。よって、トランジスタＴｒ３０のソースには、これらの電流を加算した電流が流れる。レプリカバイアス回路６では、トランジスタＴｒ３０のドレイン−ソース電流により、遅延素子Ｄ２ｄの出力コモンレベル（発振信号φ１，φ５のコモンレベル）を決める。

バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の比率は、ｘ：１−ｘ（０＜ｘ＜１）であるため、この比率を変えても、全体のバイアスレベルは変わらない。しかし、全体の電流量を変えると、オペアンプａｍｐは、自動的にトランジスタＴｒ２０，Ｔｒ２１，Ｔｒ３１のゲート電圧を調整し、トランジスタＴｒ３１のドレイン電圧を電圧Ｖｄｒｏｐと等しくなるようにする。トランジスタＴｒ２０，Ｔｒ２１に流れる電流は、トランジスタＴｒ３１に流れる電流と同じであるため、トランジスタＴｒ３１のドレイン電圧と、遅延素子Ｄ２ｄの出力コモンレベルも同じである。

このようなレプリカバイアス回路６を用いることで、遅延素子Ｄ２ｄの２つのバイアス電流の総量を変えて、レプリカバイアス回路６の全体の電流量を変えても、出力コモンレベルを電圧Ｖｄｒｏｐに維持することができる。そのため、出力コモンレベルが変わることにより発振回路が動作しなくなる、という事態の発生を抑制できる。

また、トランジスタＴｒ２０，Ｔｒ２１が飽和領域だけでなく線形領域でも動作できるようになるため、図１０、図１１に示した遅延素子Ｄ２ｂ，Ｄ２ｃよりも、動作周波数を高速化できるとともに、小さいサイズのトランジスタＴｒ２０，Ｔｒ２１を使用できる。また、このレプリカバイアス回路６の出力コモンレベルを維持する機能により、プロセスばらつきにも強くなる。

なお、バイアス電流を減らすため、上記のトランジスタサイズの比率を変更するようにしてもよい。例えば、トランジスタＴｒ２２，Ｔｒ２６以外のトランジスタサイズを全体的に半分にするようにしてもよい。

以下、図１２に示した遅延素子Ｄ２ｄ及びレプリカバイアス回路６を用いた発振回路を第３の実施の形態の発振回路として説明する。
（第３の実施の形態）
図１３は、第３の実施の形態の発振回路の一例を示す図である。

第３の実施の形態の発振回路１ｄは、図５に示した発振回路１ｃと同様に、インジェクションロックを行う発振回路であるが、遅延素子Ｄ１〜Ｄ４の代わりに、図１２に示した遅延素子Ｄ２ｄと同様の回路である遅延素子Ｄ１ｄ〜Ｄ４ｄが用いられる。さらに、発振回路１ｄは、レプリカバイアス回路６、バイアス生成部７、インジェクション信号生成部８を有している。

レプリカバイアス回路６は、図１２に示したものと同じであるため、同一符号を付している。バイアス生成部７は、レプリカバイアス回路６に供給するバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２及びバイアス電圧ｂｉａｓ１，ｂｉａｓ２を生成する。また、遅延素子Ｄ１ｄ〜Ｄ４ｄに供給するバイアス電圧（図１２に示したバイアス電圧Ｖｂｃ）を生成する。

インジェクション信号生成部８は、遅延素子Ｄ１ｄ〜Ｄ４ｄに供給するインジェクション信号（図１２に示したインジェクション信号ＣＬＫ）を生成する。インジェクション信号は、例えば、２相のクロック信号である。

発振回路１ｄにおいて、例えば、遅延素子Ｄ２ｄ，Ｄ４ｄでは、前段の遅延素子Ｄ１ｄ，Ｄ３ｄからの入力に対する入力バイアスを、レプリカバイアス回路６で生成されるバイアス電圧Ｖｂａとする。また、遅延素子Ｄ２ｄ，Ｄ４ｄでは、２段前の遅延素子Ｄ４ｄ，Ｄ２ｄからの入力に対する入力バイアスをレプリカバイアス回路６で生成されるバイアス電圧Ｖｂｂとする。そして、遅延素子Ｄ１ｄ，Ｄ３ｄでは、前段の遅延素子Ｄ４ｄ，Ｄ２ｄからの入力に対する入力バイアスをバイアス電圧Ｖｂｂとし、２段前の遅延素子Ｄ３ｄ，Ｄ１ｄからの入力に対する入力バイアスをバイアス電圧Ｖｂａとする。

このように、偶数段目と奇数段目の遅延素子で、各入力に対するバイアス電圧を逆にすることで、図１に示したように、偶数段目の遅延素子から出力される発振信号と奇数段目の遅延素子から出力される発振信号の位相の間隔を変えられる。

バイアス電圧Ｖｂａは、例えば、遅延素子Ｄ１ｄ〜Ｄ４ｄの、端子Ｐ１ｆ，Ｐ２ｇ，Ｐ３ｇ，Ｐ４ｆに印加され、バイアス電圧Ｖｂｂは、遅延素子Ｄ１ｄ〜Ｄ４ｄの、端子Ｐ１ｇ，Ｐ２ｆ，Ｐ３ｆ，Ｐ４ｇに印加される。

また、レプリカバイアス回路６のオペアンプａｍｐの出力端子及びトランジスタＴｒ３１のゲートには、遅延素子Ｄ１ｄ〜Ｄ４ｄの端子Ｐ１ｅ，Ｐ２ｅ，Ｐ３ｅ，Ｐ４ｅが接続される。端子Ｐ２ｅは、図１２に示した遅延素子Ｄ２ｄのトランジスタＴｒ２０，Ｔｒ２１のゲートに接続される端子である。

また、インジェクション信号生成部８で生成されるインジェクション信号は、各遅延素子Ｄ１ｄ〜Ｄ４ｄの２段前の遅延素子からの入力側に端子Ｐ１ｄ，Ｐ２ｄ，Ｐ３ｄ，Ｐ４ｄを介して入力される。例えば、図１２に示した遅延素子Ｄ２ｄでは、２段前の遅延素子Ｄ４ｄからの入力側に設けられたトランジスタＴｒ６ｃのゲートに接続された端子Ｐ２ｄにインジェクション信号ＣＬＫが入力される。

また、バイアス生成部７で生成されるバイアス電圧Ｖｂｃは、各遅延素子Ｄ１ｄ〜Ｄ４ｄの１段前の遅延素子からの入力側に端子Ｐ１ｃ，Ｐ２ｃ，Ｐ３ｃ，Ｐ４ｃを介して入力される。例えば、図１２に示した遅延素子Ｄ２ｄでは、１段前の遅延素子Ｄ１ｄからの入力側に設けられたトランジスタＴｒ３ｃのゲートに接続された端子Ｐ２ｃにバイアス電圧Ｖｂｃが印加される。

このような発振回路１ｄによれば、第２の実施の形態の発振回路１ｃと同様の効果が得られるとともに、遅延素子Ｄ１ｄ〜Ｄ４ｄを、図１２に示したような回路構成として、レプリカバイアス回路６を設けたことにより前述のような効果も得られる。例えば、バイアス電流の総量を変えても出力コモンレベルを維持できるため、出力コモンレベルが変わることにより発振回路が動作しなくなる、という事態の発生を抑制できる、という効果などである。さらに、以下のような効果も得られる。

図１４は、第３の実施の形態の発振回路の自己発振周波数と電圧Ｖｄｒｏｐとの関係のプロセスばらつき依存性についてのシミュレーション結果の一例を示す図である。
横軸は、オペアンプａｍｐに入力される電圧Ｖｄｒｏｐ（ｍＶ）、縦軸は、発振回路１ｄの自己発振周波数（ＧＨｚ）を示している。図１４には、プロセスばらつきにより生じる３つのコーナ条件（ｃｏｒｎｅｒ１，ｃｏｒｎｅｒ２，ｃｏｒｎｅｒ３）での、電圧Ｖｄｒｏｐと自己発振周波数との関係が示されている。

発振回路１ｄでは、電圧Ｖｄｒｏｐ（出力コモンレベル）を調整することによって、プロセスばらつきが生じても自己発振周波数を比較的広い範囲で調整できるため、保証できる発振周波数が、例えば、第１の実施の形態の発振回路１と比べて広くできる。

以上のような、第１乃至第３の実施の形態の発振回路１，１ｃ，１ｄは、例えば、クロックデータリカバリー回路で、受信信号をサンプリングする際の、アイモニターに適用できる。

図１５は、アイモニターの動作例を説明する図である。
受信信号Ｄのサンプリングタイミングは、データ（ｄａｔａ１，ｄａｔａ２）の遷移点を捕らえるタイミングｔｆ１，ｔｆ２，ｔｆ３と、データをサンプリングするタイミングｔｄ１，ｔｄ２がある。等化処理後では、データの中心が最大振幅とならない場合がある。そのため、アイモニターと呼ばれる機能により、データをサンプリングするクロックの位相が調整され、最適なサンプリングタイミングが探索される。

発振回路１，１ｃ，１ｄから出力される発振信号（例えば、クロック信号）φ０〜φ７ｂは複数のバイアス電圧に基づき位相を調整できるため、精度よく適切なサンプリングタイミングを設定することが可能となる。

以上、実施の形態に基づき、本発明の発振回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
例えば、上記の例では各遅延素子は差動入力及び差動出力を行うものであったが、１入力１出力を行うインバータ回路であってもよい。その場合、発振動作を実現するために、遅延素子は奇数段設けられることになる。

１発振回路
２バイアス電圧生成部
Ｄ１〜Ｄ４遅延素子
ｎ１，ｎ２ノード
Ｔｒ１〜Ｔｒ６トランジスタ
Ｒ１，Ｒ２抵抗
Ｐ２ａ，Ｐ２ｂ端子
Ｐ２１〜Ｐ２４入力端子
Ｐ２５，Ｐ２６出力端子

Claims

前段の出力端子が後段の入力端子に接続されるように３段以上接続され、最後段の出力端子が初段の入力端子に接続され、それぞれ位相の異なる発振信号を出力し、少なくとも１つの第１の遅延素子に、１段前の第２の遅延素子が出力する第１の発振信号と、２段以上前の少なくとも１つの第３の遅延素子が出力する第２の発振信号とを入力する複数の遅延素子と、
第１のバイアス電圧と第２のバイアス電圧に基づいて、前記第２の遅延素子からの入力に対する第１の入力バイアス電流と、前記第３の遅延素子からの入力に対する第２の入力バイアス電流との比率を変えるバイアス電圧生成部と、
前記複数の遅延素子に供給するインジェクション信号を生成するインジェクション信号生成部と、
前記第１の遅延素子に設けられ、前記第１のバイアス電圧または前記第２のバイアス電圧のうち前記第２の入力バイアス電流を決定するバイアス電圧がゲートに印加されるとともに、前記ゲートに前記インジェクション信号が供給される第１のトランジスタと、
を有することを特徴とする発振回路。
前記第１の入力バイアス電流と前記第２の入力バイアス電流の変更時に、前記第１の遅延素子の出力コモンレベルを維持させるレプリカバイアス回路を有することを特徴とする請求項１に記載の発振回路。
前記第１の遅延素子は、電源と出力端子との間に接続された第２のトランジスタを有し、前記レプリカバイアス回路は、前記第１の入力バイアス電流と前記第２の入力バイアス電流に基づき、前記第２のトランジスタのゲート電圧を調整して、前記出力コモンレベルを維持させるオペアンプを有している、ことを特徴とする請求項２に記載の発振回路。