JP3684109B2 - 電圧制御発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電圧制御発振回路（ＶＣＯ）に関し、特に差動型のディレーセルを複数用いたリング型の電圧制御発振回路に係り、例えばマイクロ・コンピュータ（ＭＣＵ）やデジタル・シグナル・プロセッサ（ＤＳＰ）等のＬＳＩ内部用の高周波のクロック信号を生成するために用いられるものである。また、ＬＳＩの外部クロックに低周波のクロックを用い、ＬＳＩの内部クロックに高周波のクロックを用いる事により、ＬＳＩの処理性能を向上させたり、システム全体のパワーを抑える様な応用分野に用いられるものである。
【０００２】
【従来の技術】
図１３は、差動型のディレーセルを複数個用いた従来の基本的な電圧制御発振回路を示している。この回路は、レベル変換回路及び振幅制御回路１、電圧制御発振部１００を構成する差動型のディレーセル２〜６、及び出力レベル変換回路７等を含んで構成されている。上記各ディレーセル２〜６は同一回路構成であり、それぞれＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタＰ１，Ｐ２とＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタＮ１〜Ｎ３で構成されている。初段のディレーセル２の差動出力信号は順次次段のディレーセル３，４，５に供給され、最終段のディレーセル６の差動出力信号Ｖｉｐ，Ｖｉｍが出力レベル変換回路７に供給されると共に、初段のディレーセル２中のＮＭＯＳトランジスタＮ２，Ｎ１のゲートに帰還されることにより発振動作を行うようになっている。各ディレーセル２〜６中のＭＯＳトランジスタＰ１，Ｐ２のゲートにはレベル変換回路及び振幅制御回路１から出力される振幅制御電圧Ｖｂｐが供給され、ＮＭＯＳトランジスタＮ３のゲートにはレベル変換回路及び振幅制御回路１から出力される制御電圧Ｖｃｎが供給されて発振動作が制御される。そして、上記出力レベル変換回路７からクロック信号ＣＫｏｕｔを出力するようになっている。なお、上記レベル変換回路及び振幅制御回路１、ディレーセル２〜６、及び出力レベル変換回路７はそれぞれ、電源電圧ＶＤＤ，ＶＳＳで動作する。
【０００３】
図１４は上記図１３に示した回路におけるレベル変換回路１Ａの構成例を、図１５は振幅制御回路１Ｂの構成例を、図１６は出力レベル変換回路７の構成例をそれぞれ示している。
【０００４】
図１４に示す如く、レベル変換回路１Ａは、ＰＭＯＳトランジスタＰ３，Ｐ４、ＮＭＯＳトランジスタＮ４，Ｎ５及び抵抗Ｒ１で構成されている。この回路は、外部から入力された制御電圧Ｖｉｎの電圧／電流変換を行った後、電流／電圧変換を行って制御電圧Ｖｃｎを生成するものであり、制御電圧ＶｉｎはＮＭＯＳトランジスタＮ４のゲートに供給され、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ５のドレイン共通接続点から制御電圧Ｖｃｎを出力するようになっている。
【０００５】
図１５に示す振幅制御回路１Ｂは、基準電圧生成回路８、演算増幅回路９及び振幅制御対象回路１０１等から構成されている。この振幅制御対象回路１０１は、ＰＭＯＳトランジスタＰ５，Ｐ６及びＮＭＯＳトランジスタＮ６〜Ｎ８で構成される。基準電圧生成回路８から出力される基準電圧Ｖｒｅｆは、演算増幅回路９の反転入力端（−）及びＭＯＳトランジスタＮ７のゲートに供給される。上記レベル変換回路１Ａから出力される制御電圧Ｖｃｎは、ＮＭＯＳトランジスタＮ８のゲートに供給される。上記演算増幅回路９の出力は、ＰＭＯＳトランジスタＰ５，Ｐ６のゲートに供給されると共に、振幅制御電圧Ｖｂｐとして出力される。
【０００６】
図１６に示すように、出力レベル変換回路７は、ＰＭＯＳトランジスタＰ７〜Ｐ９、及びＮＭＯＳトランジスタＮ９〜Ｎ１２で構成されている。ディレーセル６の出力信号ＶｉｍはＮＭＯＳトランジスタＮ９のゲートに供給され、出力信号ＶｉｐはＮＭＯＳトランジスタＮ１０のゲートに供給される。そして、上記ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ１２のドレイン共通接続点からクロック信号ＣＫｏｕｔを得る。
【０００７】
上記のような構成において、制御電圧Ｖｉｎは、レベル変換回路１Ａへ入力されてディレーセル２〜６の制御電流Ｉｃｎｔに応じた制御電圧Ｖｃｎに変換される。一方、振幅制御回路１Ｂでは、振幅制御対象回路１０１にディレーセル２〜６と同一構成の回路を用い、振幅制御対象回路１０１の一方の入力端子（ＮＭＯＳトランジスタＮ６のゲート）に電源電圧ＶＤＤを印加し、他方の入力端子（ＮＭＯＳトランジスタＮ７のゲート）に基準電圧生成回路８で生成した基準電圧Ｖｒｅｆを印加している。そして、振幅制御対象回路１０１の電源電圧ＶＤＤを入力した方の出力端子１０２からの出力電圧と基準電圧生成回路８で生成した基準電圧Ｖｒｅｆを、演算増幅回路９の正転入力端（＋）と反転入力端（−）に各々入力し、この演算増幅回路９の出力を振幅制御電圧Ｖｂｐとして出力する。この振幅制御電圧Ｖｂｐを振幅制御対象回路１０１中のＰＭＯＳトランジスタＰ５，Ｐ６のゲートに印加することによって、出力端子１０２の出力電圧が基準電圧生成回路８で生成した基準電圧Ｖｒｅｆと同じ電圧になるようにフィードバック制御がかかる。この事は、振幅制御対象回路１０１と同一回路構成のディレーセル２〜６で構成された電圧制御発振部１００に振幅制御電圧Ｖｂｐを同じように入力すると、ディレーセル２〜６の一方の入力端子の電圧が電源電圧ＶＤＤレベルの場合に、その出力端子から出力される出力電圧は基準電圧生成回路８で生成した基準電圧Ｖｒｅｆと同じ電圧になっている事を示している。
【０００８】
従って、この電圧制御発振部１００は、振幅制御電圧Ｖｂｐによって、発振波形の振幅の最大値が電源電圧ＶＤＤとなり、その最小値が基準電圧生成回路８で生成した基準電圧Ｖｒｅｆとなるように発振波形の振幅が常に一定に保たれている。
【０００９】
さらに、上記振幅制御対象回路１０１には、電圧制御発振部１００の発振周波数を制御する制御電圧Ｖｃｎも入力されている事から、制御電圧Ｖｃｎの変化に応じて振幅制御電圧Ｖｂｐも変化するために、電圧制御発振部１００の発振周波数が変化しても、やはり振幅制御電圧Ｖｂｐによって、発振波形の振幅の最大値が電源電圧ＶＤＤとなり、その最小値が基準電圧生成回路８で生成した基準電圧Ｖｒｅｆとなるように発振波形の振幅が常に一定に保たれている。この結果、図１７に示すような発振出力が得られる。図１７は、出力振幅が基準電圧Ｖｒｅｆから電源電圧ＶＤＤに制御されている小振幅差動型のディレーセルで構成された電圧制御発振部１００の発振動作波形を示している。
【００１０】
このようにして、電圧制御発振部１００から出力される小振幅の発振出力は、出力レベル変換回路７に供給され、ＣＭＯＳ論理回路で用いられる接地電圧ＶＳＳから電源電圧ＶＤＤのＣＭＯＳレベルに変換されてクロック信号ＣＫｏｕｔとして出力される。
【００１１】
上述したような差動型のディレーセルを用いる事の利点は、電源ノイズ等のコモンモードノイズに対して、ノイズの影響を受け難いという特徴と、高周波動作に適しているという特徴の二つを持っている点である。
【００１２】
ノイズの影響を受け難いという特徴は、近年の大規模集積回路（ＬＳＩ）のミックスドシグナル化（アナログ回路とデジタル回路を同一チップ上に集積する事）において、デジタル回路で発生されるデジタルノイズを受け難いアナログ回路の重要な回路技術の一つとして認識されている。そして、高周波動作に適している特徴は、デバイスの微細化等により、トランジスタのゲート遅延が小さくなっていくのに伴い、ＬＳＩの信号処理性能を上げるうえで、ＬＳＩの内部クロックに高周波のクロックを用いるようになってきているために都合がよい。従って、この内部クロックを生成している電圧制御発振回路に対しても、高周波の発振周波数が求められている。
【００１３】
電圧制御発振回路の発振周波数ｆｏｓｃは、
ｆｏｓｃ＝１／（Ｎ×Ｔｄｅｌａｙ）
となる。但し、Ｎ：ディレーセルの段数、Ｔｄｅｌａｙ：ディレーセル一段あたりの遅延時間である。
【００１４】
また、遅延時間Ｔｄｅｌａｙは、
Ｔｄｅｌａｙ＝Ｃｏ×Ｖｏ／Ｉｃｎｔ
となる。但し、Ｃｏ：ディレーセルの出力負荷容量、Ｖｏ：ディレーセルの出力振幅、Ｉｃｎｔ：ディレーセルの遅延時間を制御する制御電流である。
【００１５】
ここで、電圧制御発振部１００の発振周波数を上げる方法としては、ディレーセルの段数Ｎを少なくするか、ディレーセル一段あたりの遅延時間Ｔｄｅｌａｙを少なくするかが考えられる。しかし、ディレーセルの段数Ｎが少ないと、ディレーセルの各段の遅延時間のばらつきが、電圧制御発振部１００で生成する発振周波数に直接影響を与える恐れが有る。このため、ディレーセルの段数Ｎを少なくする方法は、電圧制御発振部１００で生成する発振周波数の安定性を考慮すると、あまり好ましくないと考えられる。
【００１６】
また、ディレーセルの出力負荷容量Ｃｏは、次段のディレーセルの入力トランジスタのゲート容量であり、プロセスの微細化に依存するパラメータである。ディレーセルの遅延時間を制御する制御電流Ｉｃｎｔの最大値は、使用するトランジスタのサイズに依存し、制御電流Ｉｃｎｔを大きくするためにトランジスタのサイズを大きくすると、ディレーセルの出力負荷容量Ｃｏを大きくする事になり、ディレーセルの遅延時間を制御する制御電流Ｉｃｎｔにおいてもプロセスの微細化に応じた最適値が存在すると考えられる。
【００１７】
以上の事から、プロセスの微細化に依存しないで、回路的に対応できる手法としては、ディレーセルの段数Ｎを少なくする方法とディレーセルの出力振幅Ｖｏを小さくする方法がある。
【００１８】
しかしながら出力振幅Ｖｏを小さくする方法は、電圧制御発振部１００の発振周波数を上げる方法として有効では有るが、Ｓ／Ｎの比率を小さくしてしまうために、差動型のディレーセルを用いて対ノイズ性能比を上げる必要性がある。さらに、電圧制御発振部１００の小振幅出力をＣＭＯＳレベルに変換する出力レベル変換回路７の動作特性から、電圧制御発振部１００の出力振幅を一定にし、なおかつ中心電圧（正転出力と反転出力が交差する電圧）も一定に保つ必要性が有る。
【００１９】
この電圧制御発振部１００の出力振幅や中心電圧が一定に保たれない場合には、電圧制御発振部１００の小振幅出力をＣＭＯＳレベルに変換する出力レベル変換回路７の正常な動作を困難にし、出力レベル変換回路７から出力されるクロック信号ＣＫｏｕｔのデューティや周波数の安定性を劣化させる。さらには出力レベル変換回路７が動作不能となり、クロック信号ＣＫｏｕｔを出力できなくなる恐れもある。
【００２０】
上記電圧制御発振部１００の小振幅出力をＣＭＯＳレベルに変換する出力レベル変換回路７を正常動作させるために、振幅制御対象回路１０１に、電圧制御発振部１００を構成しているディレーセルと同一構成の回路を用いた図１５に示したような振幅制御回路１Ｂは、ある程度は有効に機能している。しかし、電圧制御発振部１００と振幅制御回路１Ｂは、同一のディレーセルを使用しているものの、両者の動作状態の違いによって次のような問題が引き起こされている。
【００２１】
すなわち、電圧制御発振部１００は、発振動作をしているために、常に“Ｈ”レベル（電源電圧ＶＤＤレベル）と“Ｌ”レベル（基準電圧Ｖｒｅｆレベル）が交互に繰り返すＡＣ動作をしている。これに対して、振幅制御回路１Ｂは、入力電圧が常に“Ｈ”レベル（電源電圧ＶＤＤレベル）と“Ｌ”レベル（基準電圧Ｖｒｅｆレベル）に固定されたＤＣ動作をしている。このＡＣ動作とＤＣ動作の両者の動作状態の相違は、電圧制御発振部１００の発振周波数が低い場合には、ほとんど無視できるほど小さいが、電圧制御発振部１００の発振周波数が高くなるに従って顕著に現れてくる。それは、電圧制御発振部１００の発振周波数が低い場合には、図１８（ａ）に示すように“Ｈ”レベルと“Ｌ”レベルに安定している時間が長いため、“Ｈ”レベルと“Ｌ”レベルが振幅制御回路１Ｂと同様の状態で、所望のレベルに到達して安定に動作している。しかし、電圧制御発振部１００の発振周波数が高くなるに従って、図１８（ｂ）に示すように“Ｈ”レベルと“Ｌ”レベルに安定している時間が短くなって来るために、出力振幅が所望のレベルに到達する前に次のサイクルの動作に移行してしまう事によって、出力振幅が小さくなって行く（出力振幅の下限値Ｖｂｏｔｔｏｍが基準電圧Ｖｒｅｆよりも高くなる）という問題点、或は出力振幅の中心電圧のレベルが変動して行くという問題点が現れてくる。
【００２２】
この電圧制御発振部１００の出力振幅が小さくなっていく問題点、或は出力振幅の中心電圧のレベルが変動していく問題点は、電圧制御発振部１００の電圧と周波数の変換特性の線形性を劣化させ、また電圧制御発振部１００の小振幅出力をＣＭＯＳレベルに変換する出力レベル変換回路７の正常な動作を困難にする。この結果、出力レベル変換回路７から出力されるクロック信号ＣＫｏｕｔのデューティや周波数の安定性が劣化する。さらには出力レベル変換回路７が動作不能となり、クロック信号ＣＫｏｕｔを出力できなくなる可能性もある。このクロック信号ＣＫｏｕｔが出力されなくなる問題点は、ＰＬＬ（フェイズ・ロックド・ループ）回路において、フィードバック制御のかからない状態に落ち込み、復帰できなくなってしまうために、致命的な問題点であると言える。
【００２３】
従って、従来は電圧制御発振部１００のディレーセルの段数を多くするなどして、電圧制御発振部１００の発振周波数が高くならないように設計する等の設計上の注意が必要となり、またアプリケーション的には、高周波領域で使用できない事から、周波数範囲の狭い電圧制御発振回路となるために、応用システムの範囲が限定されたり、使用上の制約がある等の問題点がある。
【００２４】
【発明が解決しようとする課題】
上記のように従来の電圧制御発振回路は、電圧制御発振部の発振周波数を高くすると、電圧制御発振部の出力振幅が小さくなったり、出力振幅の中心電圧のレベルが変動しするという問題があった。
【００２６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、電圧制御発振部の発振周波数が高くなっても、電圧制御発振部の出力振幅が一定となる様に制御する事により、低周波領域から高周波領域まで安定して精度の良い発振周波数のクロック信号を出力できる電圧制御発振回路を提供することにある。
【００２８】
【課題を解決するための手段】
この発明の請求項１に記載した電圧制御発振回路は、入力された制御電圧を電圧制御発振部を制御する制御電流に変換するＶ／Ｉ変換部と、この変換した電流に対して制御電流の最大値を制限する第１のリミッターと、前記制御電流の最小値を制限する第２のリミッターと、前記第１，第２のリミッターの基準となる電流を生成する定電流源とを具備するレベル変換回路を用いることを特徴としている。
【００３５】
上記のような構成によれば、レベル変換回路が、内部に制御電流の最大値Ｉｍａｘと最小値Ｉｍｉｎを制限するリミッターを有し、これらのリミッターにより電圧制御発振部の発振動作が正常に動作する領域のみを使用可能とする事により、電圧制御発振回路が出力するクロック信号のデューティや周波数の安定性を向上できる。
【００３９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態に係る電圧制御発振回路について説明するためのもので、電圧制御発振回路で用いられるレベル変換回路の概念図である。このレベル変換回路は、入力電圧Ｖｉｎを電流に変換するＶ／Ｉ変換部１０、定電流源１３、定電流源１３の電流値を基準にして出力電流の最大値を所望の値以下に制限するＩｍａｘ制限部（第１のリミッター）１１、定電流源１３の電流値をもとに出力電流の最小値を所望の値以上に制限するＩｍｉｎ制限部（第２のリミッター）１４、Ｉｍａｘ制限部１１の出力電流とＩｍｉｎ制限部１４の出力電流を加算して制御電流Ｉｃｎｔを生成する加算部１５、及び制御電流Ｉｃｏｎｔを電圧に変換して制御電圧Ｖｃｎを生成するＩ／Ｖ変換部１２から構成されている。
【００４０】
Ｉｍａｘ値は、電圧制御発振部の最大発振周波数、または出力レベル変換回路の最大動作周波数のいずれか小さい方の周波数を上回らない制御電流値を選択し、Ｉｍｉｎ値は、電圧制御発振部の最小発振周波数、または出力レベル変換回路の最小動作周波数のいずれか大きい方の周波数を下回らない制御電流値を選択し、各々を別々に設定できるようになっている。この事により電圧制御発振部と出力レベル変換回路の使用周波数範囲を正常動作可能な範囲のみに限定する事が可能となる事から、電圧制御発振回路の制御電圧にどの様な電圧が入力された場合においても、出力するクロック信号のデューティや周波数が安定した精度の良い発振周波数を低周波領域から高周波領域まで安定に出力する事ができる。
【００４１】
図２は、上記図１に示したレベル変換回路の具体的な構成例を示す回路図である。Ｖ／Ｉ変換部１０は、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１６で構成され、ＭＯＳトランジスタＮ１６のゲートに供給された入力電圧Ｖｉｎをこの電圧に比例した電流に変換している。定電流源１３は、ＰＭＯＳトランジスタＰ１０〜Ｐ１２、ＮＭＯＳトランジスタＮ１３〜Ｎ１５、及び抵抗Ｒ２で構成される。上記ＭＯＳトランジスタＰ１０，Ｐ１１、Ｎ１３，Ｎ１４及び抵抗Ｒ２で電流Ｉ１を生成し、ＭＯＳトランジスタＰ１２，Ｎ１５でレベルを調整して基準電流Ｉｒｅｆを生成している。ここで、上記定電流源１３の電流値Ｉ１は、
Ｉ１＝（１／Ｒ２×ｓ）×１ｎ（Ｎ１４×Ｐ１０／（Ｎ１３×Ｐ１１））
となる。但し、ｓは弱反転領域のＶｇ−ｌｏｇＩｄ特性の傾きを表すスロープファクタ、Ｎ１４はＮＭＯＳトランジスタＮ１４のＷ／Ｌ、Ｐ１０はＰＭＯＳトランジスタＰ１０のＷ／Ｌ、Ｎ１３はＮＭＯＳトランジスタＮ１３のＷ／Ｌ、及びＰ１１はＰＭＯＳトランジスタＰ１１のＷ／Ｌをそれぞれ示している。
【００４２】
また、基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｉ１×Ｎ１５×Ｐ１１／（Ｎ１４×Ｐ１０）
となる。そして、Ｉｍａｘ制限部１１はＰＭＯＳトランジスタＰ１５で構成され、その制限された電流値Ｉｍａｘは、
Ｉｍａｘ＝Ｉｒｅｆ×Ｐ１５／Ｐ１２
となり、ＰＭＯＳトランジスタＰ１２とＰ１５のサイズ比で設定する事ができる。これにより、レベル変換回路は、入力電圧Ｖｉｎが最大値になった場合においても、Ｉｍａｘより大きな電流値を出力する事ができない。
【００４３】
一方、Ｉｍｉｎ制限部１４は、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１７，Ｎ１８で構成され、その制限された電流値Ｉｍｉｎは、
Ｉｍｉｎ＝Ｉｒｅｆ×Ｐ１４×Ｎ１８／（Ｐ１２×Ｎ１７）
となり、ＭＯＳトランジスタＰ１２×Ｎ１７とＭＯＳトランジスタＰ１４×Ｎ１８のトランジスタのサイズ比で設定する事ができる。これにより、レベル変換回路は、入力電圧Ｖｉｎが最小値になった場合においても、Ｉｍｉｎより小きな電流値を出力する事ができない。そして、制御電流値がＩｍａｘ値とＩｍｉｎ値の間は、Ｖ／Ｉ変換部１０の変換特性に応じた出力電流を出力する。
【００４４】
この事により、本発明の電圧制御発振回路で用いているレベル変換回路は、入力電圧Ｖｉｎにどの様な電圧が入力された場合においても、電圧制御発振部と出力レベル変換回路の使用周波数範囲を正常動作可能な範囲のみに制限した出力電流を出力する。よって、電圧制御発振部と出力レベル変換回路の安定な動作を保証できる。
【００４５】
なお、本発明のレベル変換回路で使用する定電流源１２は、図２に示した回路構成に限定されるものではない。また、Ｉｍａｘ値とＩｍｉｎ値を制限している定電流源は共通である必要性は無く、それぞれ別々の定電流源を持ち、各々を別々に設定する事も可能である。
【００４６】
図３は、上記電圧制御発振回路で用いられる振幅制御回路及び電圧制御発振部を構成するディレーセルの構成例を示す概念図である。振幅制御回路は、振幅制御対象回路２０、基準電圧生成回路２１及び演算増幅回路２２を含んで構成されている。上記振幅制御対象回路２０は、振幅制御部２４、１対のＶ／Ｉ変換部２５，２６及び定電流源２７で構成される。Ｖ／Ｉ変換部２５の入力端子には電源電圧ＶＤＤが接続され、Ｖ／Ｉ変換部２６の入力端子には上記振幅制御部２４からＶ／Ｉ変換部２５への制御電圧が供給される。上記Ｖ／Ｉ変換部２５，２６はそれぞれ、振幅制御部２４から制御電圧が供給される。また、上記Ｖ／Ｉ変換部２５，２６と電源ＶＳＳ間には、定電流源２７が接続されている。
【００４７】
なお、この図３では、制御対象となる電圧制御発振部を構成する１つの差動型のディレーセル２３を抽出して代表的に示している。この差動型ディレーセル２３は、複数個がリング状に接続されてリング型の電圧制御発振部を構成するものであり、各々が振幅制御対象回路２０と実質的に同様な回路構成になっている。すなわち、振幅制御部２８、１対のＶ／Ｉ変換部２９，３０及び定電流源３１で構成される。
【００４８】
上記基準電圧生成回路２１は、振幅制御の基準となる基準電圧Ｖｒｅｆを生成して出力するものである。また、上記演算増幅回路２２には、振幅制御対象回路２０の出力となる振幅制御部２４からの制御電圧と基準電圧生成回路２１で生成された基準電圧Ｖｒｅｆがその正転入力端（＋）と反転入力端（−）に各々供給され、電圧制御発振部における振幅制御部２８を制御する振幅制御電圧Ｖｂｐを出力する。この演算増幅回路２２は、入力された振幅制御対象回路２０の出力と基準電圧生成回路２１で生成された基準電圧Ｖｒｅｆが同一の電圧値になるように、振幅制御対象回路２０の振幅制御部２４にフィードバック制御を加える。そして、上記振幅制御回路によって、電圧制御発振部の発振波形の振幅が制御されるようになっている。
【００４９】
ここで、振幅制御対象回路２０の振幅制御部２４の振幅制御電圧Ｖｂｐに対するｇｍ（トランスコンダクタンス）とディレーセル２３の振幅制御部２８の振幅制御電圧Ｖｂｐに対するｇｍを同一にすると、従来例と同様の動作となり、従来例と同様の問題点を生ずる。
【００５０】
そこで、振幅制御対象回路２０の振幅制御部２４のｇｍをディレーセル２３の振幅制御部２８のｇｍに対して大きくする事により、従来例の問題点を解決している。具体的には、振幅制御対象回路２０における振幅制御部２４のトランジスタサイズをディレーセル２３の振幅制御部２８のトランジスタサイズに対して大きくする事により、同一の制御電圧Ｖｂｐに対して、振幅制御対象回路２０の出力は基準電圧生成回路２１で生成された基準電圧Ｖｒｅｆと同一になる様に制御されるが、ディレーセル側の出力電圧は基準電圧Ｖｒｅｆより低い電圧（Ｖｒｅｆ−α）になる様に制御される事となる。従って、この時のディレーセル側の出力電圧は、最上点の電圧が電源電圧ＶＤＤで、最下点の電圧が（Ｖｒｅｆ−α）となり、ディレーセル２３の出力振幅は（ＶＤＤ−Ｖｒｅｆ＋α）となる。そして、制御電圧Ｖｃｎが低く電圧制御発振部の発振周波数が低い時には、このα値は小さくなり、逆に制御電圧Ｖｃｎが高く電圧制御発振部の発振周波数が高い時には、このα値は大きくなる。
【００５１】
従って、電圧制御発振部の発振波形の振幅は、電圧制御発振部の発振周波数を制御する制御電圧Ｖｃｎに依存し、制御電圧Ｖｃｎが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、振幅が大きくなる様に制御される。このα値を最適化する事により、従来回路で問題となった制御電圧Ｖｃｎが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、電圧制御発振部の発振波形の振幅が小さくなる動作が相殺される。この結果、本実施の形態で用いた振幅制御回路は、電圧制御発振部の低周波動作領域から高周波動作領域まで、電圧制御発振部の発振波形の振幅が略一定となるように制御することができる。
【００５２】
図４（ａ）に従来の振幅制御回路の動作特性を示し、図４（ｂ）に本実施の形態で用いた振幅制御回路の動作特性を示す。図４（ａ），（ｂ）ともに、電圧制御発振回路の入力電圧Ｖｉｎの変化に対して、ディレーセルの遅延時間を制御する制御電圧Ｖｃｎ、ディレーセルの出力振幅を制御する制御電圧Ｖｂｐ、電圧制御発振部を構成しているディレーセルの発振動作（ＡＣ動作）時の出力振幅の下限値を示すＶｂｏｔｔｏｍ、及び電圧制御発振部を構成しているディレーセルの静止動作（ＤＣ動作）時の出力振幅の下限値を示すＶｂｘの変化をそれぞれ示している。
【００５３】
基準電圧生成回路で生成された基準電圧Ｖｒｅｆは、入力電圧Ｖｉｎの変化に依存しないために一定である。ディレーセルの遅延時間を制御する制御電圧Ｖｃｎは、入力電圧Ｖｉｎが増加すると同様に増加して、ディレーセルの遅延時間を減少する（発振周波数を増加する）様に変化する。ディレーセルの出力振幅を制御する制御電圧Ｖｂｐは、入力電圧Ｖｉｎが増加するとディレーセルを流れる電流が増加するために、その増加した電流に応じた電流を流すようにゲート・ソース間の電圧を大きくする（ソースが電源電圧ＶＤＤになるため、制御電圧Ｖｂｐは減少する方向に変化する）。この様に双方の釣り合いを取る事によりディレーセルの出力振幅を制御している。
【００５４】
そして、従来の振幅制御回路の動作特性を示している図４（ａ）では、振幅制御対象回路の出力電圧は基準電圧Ｖｒｅｆと同一となるように制御され、ディレーセルの静止動作時の出力振幅の下限値を示すＶｂｘも振幅制御対象回路と同様に基準電圧Ｖｒｅｆと同一となるように制御されている。しかし、入力電圧Ｖｉｎが増加して発振周波数が高くなるにしたがって、ディレーセルの発振動作時の出力振幅の下限値を示すＶｂｏｔｔｏｍが上昇して、電圧制御発振部の発振振幅が小さくなっている。
【００５５】
これに対して、本実施の形態で用いた振幅制御回路の動作特性を示している図４（ｂ）では、振幅制御対象回路の出力電圧は基準電圧Ｖｒｅｆと同一となるように制御されているが、ディレーセルの静止動作時の出力振幅の下限値を示すＶｂｘは基準電圧Ｖｒｅｆと同一となるように制御されず、入力電圧Ｖｉｎが増加して発振周波数が高くなるにしたがって、減少する（出力振幅としては大きくなる）方向に変化する。これは、ちょうど図４（ａ）の電圧制御発振部の発振周波数が高くなるにしたがってディレーセルの発振動作時の出力振幅の下限値を示すＶｂｏｔｔｏｍが上昇して行く特性と相殺する形となり、その結果として出力振幅の下限値Ｖｂｏｔｔｏｍが一定となる。
【００５６】
図５は、上記振幅制御回路及び電圧制御発振部を構成するディレーセルの他の構成例を示す概念図である。この図５に示す振幅制御回路３２は、制御対象となる電圧制御発振部を構成している差動型ディレーセル２３の半分の回路構成、すなわち１個の振幅制御部４１と入力端子を電源電圧ＶＤＤに接続したＶ／Ｉ変換部３６を各々直列に接続し、この出力電流は制御対象となる電圧制御発振部を構成している差動型ディレーセル２３の電流制御部より小さい電流値の電流制御部３７に接続された回路構成となっている。
【００５７】
ここで、振幅制御対象回路３２の振幅制御部４１のｇｍをディレーセル２３の振幅制御部４２のｇｍと同じとし、振幅制御対象回路３２の電流制御部３７の電流値Ｉｃｏｎｔ’をディレーセル２３の電流制御部３１の電流値Ｉｃｏｎｔの半分とすると、振幅制御対象回路３２のＶ／Ｉ変換部３６に流れる電流値がディレーセルよりも小さくなるため、図３に示した振幅制御対象回路より出力電圧は高くなり、ディレーセル側の出力電圧は低くなる。但し、このままではディレーセル２３の出力振幅（ＶＤＤ−Ｖｒｅｆ＋α）のα値が大きくなりすぎる場合がある。
【００５８】
こうした場合は、振幅制御対象回路３２の振幅制御部４１のｇｍをディレーセル２３の振幅制御部２８のｇｍより小さくするか、振幅制御対象回路３２の電流制御部３７の電流値Ｉｃｏｎｔ’をディレーセル２３の電流制御部３１の電流値Ｉｃｏｎｔの半分より大きくするか、または両者を組み合わせることで、最適なα値に設定する事ができる。α値が大きくなりすぎると、電圧制御発振回路がクロック信号を出力できなくなるという電圧制御発振回路にとっては致命的な問題点は生じないが、高周波動作領域でｆｍａｘ特性が悪化するという問題点を生じさせる。以上の様に本実施の形態では従来例の問題点を解決し、なおかつ回路規模の簡略化が可能となる。
【００５９】
また、従来例では、電圧制御発振部を構成している差動型ディレーセルと振幅制御対象回路の同一性が求められる事から、マスクレイアウトの形状に起因する寄生素子等も同一にする必要性があるため、マスクレイアウトの形状も同一になるように配置等を考慮し、マスクレイアウトの形状に関する制約がある。しかしながら、本実施の形態では電圧制御発振部を構成している差動型ディレーセルと振幅制御対象回路においてトランジスタサイズで差をつけているために、同一性が求められない。従って、マスクレイアウトの形状に関する制約も無く、マスクレイアウトの設計も簡単である。また、この事は、本実施の形態が従来よりもトランジスタ形状のプロセス上のばらつきの影響を受け難いという事も示している。
【００６０】
図６及び図７はそれぞれ、上記図３及び図５に示した振幅制御回路及び電圧制御発振部を構成するディレーセルの具体的な構成例を示す回路図である。図６に示している振幅制御回路及びディレーセルは、図３に示した回路の構成例であり、差動型のディレーセル４５は、ＰＭＯＳトランジスタＰ１９，Ｐ２０で構成された振幅制御部と、差動の発振信号が入力されるＮＭＯＳトランジスタＮ２３，Ｎ２４で構成されたＶ／Ｉ変換部と、発振周波数制御電圧Ｖｃｎがゲートに入力されるＮＭＯＳトランジスタＮ２５で構成された電流制御部とで構成されている。そして、このディレーセル４５が複数個リング状に接続されて電圧制御発振部を構成している。
【００６１】
振幅制御対象回路４３は、上記差動型ディレーセル４５と同様の回路構成になっており、ＰＭＯＳトランジスタＰ１７，Ｐ１８で構成された振幅制御部と、入力用のＮＭＯＳトランジスタＮ２０，Ｎ２１で構成されたＶ／Ｉ変換部と、発振周波数制御電圧Ｖｃｎが入力されるＮＭＯＳトランジスタＮ２２で構成された電流制御部とで構成されている。
【００６２】
そして、振幅制御対象回路４３の振幅制御部のＰＭＯＳトランジスタＰ１７，Ｐ１８のトランジスタサイズを、ディレーセル４５の振幅制御部のＰＭＯＳトランジスタＰ１９，Ｐ２０のトランジスタサイズに対して大きくする事により、同一の振幅制御電圧Ｖｂｐに対して、振幅制御対象回路４３の出力は基準電圧生成回路で生成された基準電圧Ｖｒｅｆと同一になる様に制御されるが、ディレーセル４５側の出力電圧は基準電圧Ｖｒｅｆより低い電圧（Ｖｒｅｆ−α）になる様に制御される事となる。このα値は、制御電圧Ｖｃｎが低く電圧制御発振部の発振周波数が低い時には小さくなり、逆に制御電圧Ｖｃｎが高く電圧制御発振部の発振周波数が高い時には大きくなる。
【００６３】
従って、本実施の形態の電圧制御発振回路で用いている振幅制御回路は、電圧制御発振部の発振周波数を制御する制御電圧Ｖｃｎに依存し、制御電圧Ｖｃｎが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、電圧制御発振部の出力振幅が大きくなる様に制御する。この結果、電圧制御発振部の発振周波数が高くなるにしたがってディレーセル４５の出力振幅が小さくなる特性と相殺する形となり、電圧制御発振部の出力振幅が低周波動作領域から高周波動作領域まで略一定となるように制御することができる。
【００６４】
図７に示している振幅制御回路は、図５に示した回路の構成例であり、振幅制御対象回路４６が電圧制御発振部を構成している差動型ディレーセル４８の半分の回路構成からなる。すなわち、差動型ディレーセル４８がＰＭＯＳトランジスタＰ２２，Ｐ２３で構成された振幅制御部と、差動の発振信号が入力されるＮＭＯＳトランジスタＮ２８，Ｎ２９で構成されたＶ／Ｉ変換部と、発振周波数制御電圧Ｖｃｎがゲートに入力されるＮＭＯＳトランジスタＮ３０で構成された電流制御部とで構成されているのに対し、振幅制御対象回路４６は、ＰＭＯＳトランジスタＰ２１で構成される振幅制御部と、ゲートに電源電圧ＶＤＤを印加するＮＭＯＳトランジスタＮ２６で構成されるＶ／Ｉ変換部と、ゲートに制御電圧Ｖｃｎが印加されるＮＭＯＳトランジスタＮ２７で構成される電流制御部とで構成されている。
【００６５】
上記振幅制御部、Ｖ／Ｉ変換部及び電流制御部は、電源ＶＤＤ，ＶＳＳ間に直列に接続されている。上記電流制御部の出力電流は、制御対象となる電圧制御発振部を構成している差動型ディレーセル４８の電流制御部より小さい電流値となるように、ＮＭＯＳトランジスタＮ２７のトランジスタサイズを小さくしている。ここで、振幅制御対象回路４６の振幅制御部のＰＭＯＳトランジスタＰ２１のトランジスタサイズを、ディレーセル４５の振幅制御部のＰＭＯＳトランジスタＰ２２（またはＰＭＯＳトランジスタＰ２３）のトランジスタサイズより小さくする事や、振幅制御対象回路４６の電流制御部のＮＭＯＳトランジスタＮ２７のトランジスタサイズをディレーセル４８の電流制御部のＮＭＯＳトランジスタＮ３０のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。この結果、本実施の形態の電圧制御発振回路で用いている振幅制御回路は、電圧制御発振部の出力振幅が低周波動作領域から高周波動作領域まで略一定となるように制御することができるとともに、回路規模の簡略化が可能となる。
【００６６】
また、図６に示した振幅制御回路の場合には、振幅制御電圧Ｖｂｐのフィードバックループの他に、ＮＭＯＳトランジスタＮ２０，Ｎ２１による小さなループができるために、回路的に不安定になりやすい。よって、図７に示した回路の方が、振幅制御回路のみの動作の安定度は高い。ただし、図６の振幅制御回路を採用する際には、回路設計やマスクレイアウト上の寄生素子等に十分配慮して設計すれば良い。
【００６７】
図８は、上記振幅制御回路及び電圧制御発振部を構成する差動型ディレーセルの他の構成例を示す回路図である。差動型ディレーセル５９は、ＰＭＯＳトランジスタＰ３６，Ｐ３７で構成された振幅制御部と、差動の発振信号が入力されるＮＭＯＳトランジスタＮ５１，Ｎ５２で構成されたＶ／Ｉ変換部と、ゲートに発振周波数制御電圧Ｖｃｎが入力されるＮＭＯＳトランジスタＮ５３からなる電流制御部と、各々ゲートとドレインが接続され、ＰＭＯＳトランジスタＰ３６，Ｐ３７に対して並列に挿入された負荷ＰＭＯＳトランジスタＰ３５，Ｐ３８とで構成されている。
【００６８】
一方、振幅制御対象回路は、ＰＭＯＳトランジスタＰ３４で構成される振幅制御部と、ゲートとドレインが接続され、ＰＭＯＳトランジスタＰ３４に対して並列に挿入された負荷ＰＭＯＳトランジスタＰ３３と、ゲートに電源電圧ＶＤＤを印加したＮＭＯＳトランジスタＮ４９で構成されるＶ／Ｉ変換部と、差動型ディレーセル５９の電流制御部より小さい電流値のトランジスタＮ５０で構成される電流制御部とによって構成されている。
【００６９】
ここで振幅制御対象回路５７の振幅制御部のＰＭＯＳトランジスタＰ３４のトランジスタサイズをディレーセル５９の振幅制御部のＰＭＯＳトランジスタＰ３６（またはＰＭＯＳトランジスタＰ３７）のトランジスタサイズより小さくする事や、振幅制御対象回路５７の電流制御部のＮＭＯＳトランジスタＮ５０のトランジスタサイズをディレーセル５９の電流制御部のＮＭＯＳトランジスタＮ５３のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。ゲートとドレインを接続した負荷ＰＭＯＳトランジスタＰ３３，Ｐ３５，Ｐ３８は、ディレーセル５９の出力振幅の下限値を安定に保つ事ができ、ディレーセル５９の振幅制御部の振幅制御電流と出力振幅の関係の線形性を高める事ができる特徴を持っている。
【００７０】
ディレーセル５９の出力振幅の下限値の安定化は、電源投入時やノイズ等の外乱により電圧制御発振部が不安定な動作をしている時に、電圧制御発振部が異常動作状態へ落ち込む事を防ぎ、ＰＬＬの引き込みを助ける事ができる。また、ディレーセル５９の振幅制御部の振幅制御電流と出力振幅の関係の線形性は、振幅制御を行うフィードバック制御の安定性を高める効果が有り、発振振幅の安定性や電圧制御発振部の発振特性の線形性を高める効果が有る。
【００７１】
図９は、上記振幅制御回路及び電圧制御発振部を構成するディレーセルの更に他の構成例を示す回路図である。ディレーセル６２は、ＰＭＯＳトランジスタＰ４０，Ｐ４１で構成された振幅制御部と、差動の発振信号が入力されるＮＭＯＳトランジスタＮ５９．Ｎ６０で構成されたＶ／Ｉ変換部と、各々ＰＭＯＳトランジスタＰ４０，４１と並列に接続され、ゲートに発振周波数制御電圧Ｖｃｎが入力されるトランジスタＮ６１からなる電流制御部と、ゲートとドレインに電源電圧ＶＤＤが印加される負荷ＮＭＯＳトランジスタＮ５７，Ｎ５８で構成されている。
【００７２】
一方、振幅制御対象回路６０は、差動型ディレーセル６２の半分の回路構成、すなわちＰＭＯＳトランジスタＰ３９で構成される振幅制御部と、ＰＭＯＳトランジスタＰ３９と並列に接続され、ゲートとドレインに電源電圧ＶＤＤが印加される負荷ＮＭＯＳトランジスタＮ５４と、ゲートに電源電圧ＶＤＤが印加されるＮＭＯＳトランジスタＮ５５で構成されるＶ／Ｉ変換部と、差動型ディレーセル６２の電流制御部より小さい電流値のＮＭＯＳトランジスタＮ５６で構成される電流制御部とで構成されている。
【００７３】
ここで、振幅制御対象回路６０の振幅制御部のＰＭＯＳトランジスタＰ３９のトランジスタサイズを、ディレーセル６２の振幅制御部のＰＭＯＳトランジスタＰ４０（またはＰＭＯＳトランジスタＰ４１）のトランジスタサイズより小さくする事や、あるいは振幅制御対象回路６０の電流制御部のＮＭＯＳトランジスタＮ５６のトランジスタサイズをディレーセル６２の電流制御部のＮＭＯＳトランジスタＮ６１のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。ゲートとドレインに電源電圧ＶＤＤを印加している負荷ＮＭＯＳトランジスタＮ５４，Ｎ５７，Ｎ５８は、ディレーセル６２の出力振幅の下限値を安定に保つ事ができ、ディレーセル６２の振幅制御部の振幅制御電流と出力振幅の関係の線形性を高める事ができる特徴を持っている。
【００７４】
ディレーセル６２の出力振幅の下限値の安定化は、電源投入時やノイズ等の外乱により電圧制御発振部が不安定な動作をしている時に、電圧制御発振部が異常動作状態へ落ち込む事を防ぎ、ＰＬＬの引き込みを助ける事ができる。また、ディレーセル６２の振幅制御部の振幅制御電流と出力振幅の関係の線形性は、振幅制御を行うフィードバック制御の安定性を高める効果が有り、発振振幅の安定性や電圧制御発振部の発振特性の線形性を高める効果が有る。
【００７５】
図１０は、上記電圧制御発振回路で用いられる出力レベル変換回路の概念図である。この出力レベル変換回路は、小振幅出力低ゲイン入力差動段４９、出力レベル調整回路５０、コモンモードフィードバック増幅段５１、及びＣＭＯＳバッファ増幅段５２から構成されている。
【００７６】
差動型のディレーセルで構成された電圧制御発振部の小振幅で差動の発振信号は、小振幅出力低ゲイン入力差動段４９に入力されて、低ゲイン（数倍程度）ながら増幅される。しかし、出力振幅は回路的に制限されるために、小振幅出力低ゲイン入力差動段４９のゲインは、出力波形のスルーレイト（出力波形の単位時間当たりの電圧変化量）を向上させる事に寄与し、後段の増幅段の高速化（遅延時間の短縮）を助けている。小振幅出力低ゲイン入力差動段４９の差動の出力信号は、次段の出力レベル調整回路５０へ入力される。
【００７７】
出力レベル調整回路５０は、小振幅出力低ゲイン入力差動段４９の半分の回路構成の参照回路を構成し、この参照回路により、プロセスばらつきや電源電圧等の環境変化に対して、出力レベルが変化しないように制御している。そしてこの出力レベル調整回路５０の出力信号は、コモンモードフィードバック増幅段５１へ入力される。コモンモードフィードバック増幅段５１は、出力レベル調整回路５０の小振幅出力信号をＣＭＯＳレベルの出力信号にレベルを変換する。
【００７８】
コモンモードフィードバック増幅段５１の出力信号レベルを参照して動作レベルを調整するコモンモードフィードバック制御回路は、プロセスばらつきや電源電圧等の環境変化に対して、コモンモードフィードバック増幅段自体の動作レベルを安定に保ち、出力するクロック信号のデューティを一定に保ち、出力するクロック信号の出力レベルをＣＭＯＳレベルに安定にレベルを変換する事ができる。そしてこのコモンモードフィードバック増幅段５１の出力信号は、通常のＣＭＯＳバッファ増幅段５２へ入力される。
【００７９】
ＣＭＯＳバッファ増幅段５２は、出力周波数や出力負荷（出力ファンアウト数）に応じた出力駆動電流となる様に設定され、コモンモードフィードバック増幅段５１の出力信号を波形整形して出力する。
【００８０】
図１１は、上記図１０に示した出力レベル変換回路の具体的な構成例を示す回路図である。上記小振幅出力低ゲイン入力差動段４９は、ドレインとゲートを接続したＰＭＯＳトランジスタＰ２４，Ｐ２５と、ゲートに入力信号Ｖｉ１，Ｖｉ２が入力されるＮＭＯＳトランジスタＮ３１，Ｎ３２と、これらのＭＯＳトランジスタＮ３１，Ｎ３２の共通ソースに接続されバイアス電流を制御するＮＭＯＳトランジスタＮ３３から構成されている。
【００８１】
上記出力レベル調整回路５０は、小振幅出力低ゲイン入力差動段４９の半分の回路構成の参照回路をＰＭＯＳトランジスタＰ２６とＮＭＯＳトランジスタＮ３８，Ｎ３９で構成している。この参照回路により、プロセスばらつきや電源電圧等の環境変化に対して、小振幅出力低ゲイン入力差動段４９の出力レベルが変化しないように、この小振幅出力低ゲイン入力差動段４９の出力に接続されたＮＭＯＳトランジスタＮ３４，Ｎ３５のゲートに参照回路の出力電圧を入力して制御している。ＮＭＯＳトランジスタＮ３６，Ｎ３７は、上記ＭＯＳトランジスタＮ３１，Ｎ３２に入力される入力信号Ｖｉ１，Ｖｉ２のコモンモードのレベル変動に対して小振幅出力低ゲイン入力差動段４９の出力レベルが変化しないようにフィードバック制御をしている。
【００８２】
コモンモードフィードバック増幅段５１には、出力レベル調整回路５０でレベルを調整された小振幅出力低ゲイン入力差動段４９の出力信号が入力され、小振幅の入力信号を増幅してＣＭＯＳレベルの出力信号を出力している。この出力レベル調整回路５０は、ＮＭＯＳトランジスタＮ４０，Ｎ４１を負荷回路とし、この負荷回路を入力用のＰＭＯＳトランジスタＰ２９，Ｐ３０のドレインにそれぞれ接続して、差動型の増幅回路を構成している。ＰＭＯＳトランジスタＰ２７，Ｐ２８は、ＭＯＳトランジスタＰ２９とＰ３０に入力される入力信号のコモンモードのレベル変動に対して出力レベルが変化しないようにフィードバック制御をしている。
【００８３】
ＣＭＯＳバッファ増幅段５２は、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ４２とからなるＣＭＯＳインバータ回路と、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ４３とからなる通常のＣＭＯＳインバータ回路で構成されている。上記ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ４３のトランジスタサイズは、出力周波数や出力負荷（出力ファンアウト数）に応じた出力駆動電流となる様に設定される。また、初段の小振幅出力低ゲイン入力差動段４９は、ゲインが低いために入力振幅が小さい場合には、複数段を直列に接続して、トータルのゲインを上げるような使用方法が取られる。
【００８４】
図１２は、上記小振幅出力低ゲイン入力差動段４９の他の構成例を示している。この回路は、ドレインとゲートを電源電圧ＶＤＤに接続したＮＭＯＳトランジスタＮ４４，Ｎ４５と、ゲートに入力信号Ｖｉ１，Ｖｉ２が入力されるＮＭＯＳトランジスタＮ４６，Ｎ４７と、これらＮＭＯＳトランジスタＮ４６，Ｎ４７の共通ソースに接続され、バイアス電流を制御するＮＭＯＳトランジスタＮ４８から構成されている。また、出力レベル調整回路５０で用いられる参照回路は、小振幅出力低ゲイン入力差動段４９の半分の回路構成で構成し、プロセスばらつきや電源電圧等の環境変化に対して、出力レベルが変化しないように制御している。
【００８５】
上述した実施の形態におけるレベル変換回路、振幅制御回路及び出力レベル変換回路はそれぞれ、各々の回路技術を単独で用いる事も可能で有るが、複数の回路技術を選択的に組み合わせて用いる事も可能である。
【００８６】
また、以上に説明した本発明の回路構成は、電源電圧ＶＤＤを動作基準に動作する様になっている。これに対し、ＭＯＳトランジスタの極性を代え、Ｐチャネル型とＮチャネル型を入れ換えた回路構成とすると、接地電圧ＶＳＳを動作基準に動作するようになり、同様の効果を得る事が可能となる。
【００８７】
【発明の効果】
以上説明したように、本発明の電圧制御発振回路で用いたレベル変換回路では、変換回路内部に制御電流の最大値Ｉｍａｘと最小値Ｉｍｉｎを制限するリミッターを持っており、このリミッターにより電圧制御発振部の発振動作が正常に動作する領域のみを使用可能とする事により、電圧制御発振回路が出力するクロック信号のデューティや周波数の安定性を向上させる事が可能となる。
【００８８】
また、上記実施の形態の電圧制御発振回路で用いた振幅制御回路では、電圧制御発振部の発振振幅を低周波動作領域では基準電圧Ｖｒｅｆとなるように制御をし、高周波動作領域においては（ＶＤＤ−Ｖｒｅｆ＋α）となるように制御する。この事により電圧制御発振部の発振振幅が、高周波動作領域において小さくなる事を避け、電圧制御発振部の低周波動作領域から高周波動作領域まで略一定で、発振振幅の動作周波数依存性をなくす事が可能となる。
【００８９】
さらに、上記実施の形態の電圧制御発振回路で用いた出力レベル変換回路では、電圧制御発振部の出力振幅や出力振幅の中心電圧が変動した場合でも、その出力レベル変換回路の出力波形の振幅やデューティがそれらの変動に影響されずに安定動作する事ができる。
【００９０】
従って、上記レベル変換回路、振幅制御回路及び出力レベル変換回路を必要に応じて選択的に用いることにより、電圧制御発振部の発振周波数が高くなっても、電圧制御発振部の出力振幅がほぼ一定となる様に制御する事ができ、低周波領域から高周波領域まで安定して精度の良い発振周波数のクロック信号を出力できる電圧制御発振回路が得られる。
【００９１】
また、発振周波数の可変範囲を広くでき、多様な応用システムに対応可能な電圧制御発振回路が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る電圧制御発振回路について説明するためのもので、電圧制御発振回路で用いられるレベル変換回路の概念図。
【図２】 図１に示したレベル変換回路の具体的な構成例を示す回路図。
【図３】 電圧制御発振回路で用いられる振幅制御回路及び電圧制御発振部を構成するディレーセルの構成例を示す概念図。
【図４】 振幅制御回路の動作特性について説明するためのもので、（ａ）図は従来の振幅制御回路の動作特性図、（ｂ）図は本実施の形態で用いた振幅制御回路の動作特性図。
【図５】 振幅制御回路及び電圧制御発振部を構成するディレーセルの他の構成例を示す概念図。
【図６】 図３に示した振幅制御回路及び電圧制御発振部を構成するディレーセルの具体的な構成例を示す回路図。
【図７】 図５に示した振幅制御回路及び電圧制御発振部を構成するディレーセルの具体的な構成例を示す回路図。
【図８】 振幅制御回路及び電圧制御発振部を構成するディレーセルの他の具体的な構成例を示す回路図。
【図９】 振幅制御回路及び電圧制御発振部を構成するディレーセルの更に他の具体的な構成例を示す回路図。
【図１０】 電圧制御発振回路で用いられる出力レベル変換回路の概念図。
【図１１】 図１０に示した出力レベル変換回路の具体的な構成例を示す回路図。
【図１２】 図１０に示した出力レベル変換回路を構成している小振幅出力低ゲイン入力差動段の他の構成例を示す回路図。
【図１３】 差動型のディレーセルを複数個用いた従来の基本的な電圧制御発振回路を示す回路図。
【図１４】 図１３に示した回路におけるレベル変換回路の構成例を示す回路図。
【図１５】 図１３に示した回路における振幅制御回路の構成例を示す回路図。
【図１６】 図１３に示した回路における出力レベル変換回路の構成例を示す回路図。
【図１７】 出力振幅が基準電圧と電源電圧の間に制御されている小振幅差動型のディレーセルで構成された電圧制御発振部の発振動作波形を示す波形図。
【図１８】 電圧制御発振部の発振動作について説明するためのもので、（ａ）図は発振周波数が低い場合の波形図、（ｂ）図は発振周波数が高い場合の波形図。
【符号の説明】
１…レベル変換回路及び振幅制御回路、
１Ａ…レベル変換回路、
１Ｂ…振幅制御回路、
２〜６，２３，４５，４８，５９，６２…差動型のディレーセル、
７…出力レベル変換回路、
８，２１，３３…基準電圧生成回路、
９，２２，３４，４４，４７，５８，６１…演算増幅回路、
１０…Ｖ／Ｉ変換部、
１１…Ｉｍａｘリミッター、
１２…Ｉ／Ｖ変換部、
１３…定電流源、
１４…Ｉｍｉｎリミッター、
２０，３２，４３，４６，５７，６０，１０１…振幅制御対象回路、
２４，２８，４１…振幅制御部、
２５，２６，２９，３０，３６…Ｖ／Ｉ変換部、
２７，３１，３７…ディレーセルを構成している電流制御部、
４９…小振幅低ゲイン入力差動段、
５０…出力レベル調整回路、
５１…コモンモードフィードバック増幅段、
５２…ＣＭＯＳバッファ増幅段、
１００…電圧制御発振部、
Ｐ１〜Ｐ４１…ＰＭＯＳトランジスタ、
Ｎ１〜Ｎ６１…ＮＭＯＳトランジスタ、
Ｒ１，Ｒ２…抵抗素子。
【発明の属する技術分野】
本発明は電圧制御発振回路（ＶＣＯ）に関し、特に差動型のディレーセルを複数用いたリング型の電圧制御発振回路に係り、例えばマイクロ・コンピュータ（ＭＣＵ）やデジタル・シグナル・プロセッサ（ＤＳＰ）等のＬＳＩ内部用の高周波のクロック信号を生成するために用いられるものである。また、ＬＳＩの外部クロックに低周波のクロックを用い、ＬＳＩの内部クロックに高周波のクロックを用いる事により、ＬＳＩの処理性能を向上させたり、システム全体のパワーを抑える様な応用分野に用いられるものである。
【０００２】
【従来の技術】
図１３は、差動型のディレーセルを複数個用いた従来の基本的な電圧制御発振回路を示している。この回路は、レベル変換回路及び振幅制御回路１、電圧制御発振部１００を構成する差動型のディレーセル２〜６、及び出力レベル変換回路７等を含んで構成されている。上記各ディレーセル２〜６は同一回路構成であり、それぞれＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタＰ１，Ｐ２とＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタＮ１〜Ｎ３で構成されている。初段のディレーセル２の差動出力信号は順次次段のディレーセル３，４，５に供給され、最終段のディレーセル６の差動出力信号Ｖｉｐ，Ｖｉｍが出力レベル変換回路７に供給されると共に、初段のディレーセル２中のＮＭＯＳトランジスタＮ２，Ｎ１のゲートに帰還されることにより発振動作を行うようになっている。各ディレーセル２〜６中のＭＯＳトランジスタＰ１，Ｐ２のゲートにはレベル変換回路及び振幅制御回路１から出力される振幅制御電圧Ｖｂｐが供給され、ＮＭＯＳトランジスタＮ３のゲートにはレベル変換回路及び振幅制御回路１から出力される制御電圧Ｖｃｎが供給されて発振動作が制御される。そして、上記出力レベル変換回路７からクロック信号ＣＫｏｕｔを出力するようになっている。なお、上記レベル変換回路及び振幅制御回路１、ディレーセル２〜６、及び出力レベル変換回路７はそれぞれ、電源電圧ＶＤＤ，ＶＳＳで動作する。
【０００３】
図１４は上記図１３に示した回路におけるレベル変換回路１Ａの構成例を、図１５は振幅制御回路１Ｂの構成例を、図１６は出力レベル変換回路７の構成例をそれぞれ示している。
【０００４】
図１４に示す如く、レベル変換回路１Ａは、ＰＭＯＳトランジスタＰ３，Ｐ４、ＮＭＯＳトランジスタＮ４，Ｎ５及び抵抗Ｒ１で構成されている。この回路は、外部から入力された制御電圧Ｖｉｎの電圧／電流変換を行った後、電流／電圧変換を行って制御電圧Ｖｃｎを生成するものであり、制御電圧ＶｉｎはＮＭＯＳトランジスタＮ４のゲートに供給され、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ５のドレイン共通接続点から制御電圧Ｖｃｎを出力するようになっている。
【０００５】
図１５に示す振幅制御回路１Ｂは、基準電圧生成回路８、演算増幅回路９及び振幅制御対象回路１０１等から構成されている。この振幅制御対象回路１０１は、ＰＭＯＳトランジスタＰ５，Ｐ６及びＮＭＯＳトランジスタＮ６〜Ｎ８で構成される。基準電圧生成回路８から出力される基準電圧Ｖｒｅｆは、演算増幅回路９の反転入力端（−）及びＭＯＳトランジスタＮ７のゲートに供給される。上記レベル変換回路１Ａから出力される制御電圧Ｖｃｎは、ＮＭＯＳトランジスタＮ８のゲートに供給される。上記演算増幅回路９の出力は、ＰＭＯＳトランジスタＰ５，Ｐ６のゲートに供給されると共に、振幅制御電圧Ｖｂｐとして出力される。
【０００６】
図１６に示すように、出力レベル変換回路７は、ＰＭＯＳトランジスタＰ７〜Ｐ９、及びＮＭＯＳトランジスタＮ９〜Ｎ１２で構成されている。ディレーセル６の出力信号ＶｉｍはＮＭＯＳトランジスタＮ９のゲートに供給され、出力信号ＶｉｐはＮＭＯＳトランジスタＮ１０のゲートに供給される。そして、上記ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ１２のドレイン共通接続点からクロック信号ＣＫｏｕｔを得る。
【０００７】
上記のような構成において、制御電圧Ｖｉｎは、レベル変換回路１Ａへ入力されてディレーセル２〜６の制御電流Ｉｃｎｔに応じた制御電圧Ｖｃｎに変換される。一方、振幅制御回路１Ｂでは、振幅制御対象回路１０１にディレーセル２〜６と同一構成の回路を用い、振幅制御対象回路１０１の一方の入力端子（ＮＭＯＳトランジスタＮ６のゲート）に電源電圧ＶＤＤを印加し、他方の入力端子（ＮＭＯＳトランジスタＮ７のゲート）に基準電圧生成回路８で生成した基準電圧Ｖｒｅｆを印加している。そして、振幅制御対象回路１０１の電源電圧ＶＤＤを入力した方の出力端子１０２からの出力電圧と基準電圧生成回路８で生成した基準電圧Ｖｒｅｆを、演算増幅回路９の正転入力端（＋）と反転入力端（−）に各々入力し、この演算増幅回路９の出力を振幅制御電圧Ｖｂｐとして出力する。この振幅制御電圧Ｖｂｐを振幅制御対象回路１０１中のＰＭＯＳトランジスタＰ５，Ｐ６のゲートに印加することによって、出力端子１０２の出力電圧が基準電圧生成回路８で生成した基準電圧Ｖｒｅｆと同じ電圧になるようにフィードバック制御がかかる。この事は、振幅制御対象回路１０１と同一回路構成のディレーセル２〜６で構成された電圧制御発振部１００に振幅制御電圧Ｖｂｐを同じように入力すると、ディレーセル２〜６の一方の入力端子の電圧が電源電圧ＶＤＤレベルの場合に、その出力端子から出力される出力電圧は基準電圧生成回路８で生成した基準電圧Ｖｒｅｆと同じ電圧になっている事を示している。
【０００８】
従って、この電圧制御発振部１００は、振幅制御電圧Ｖｂｐによって、発振波形の振幅の最大値が電源電圧ＶＤＤとなり、その最小値が基準電圧生成回路８で生成した基準電圧Ｖｒｅｆとなるように発振波形の振幅が常に一定に保たれている。
【０００９】
さらに、上記振幅制御対象回路１０１には、電圧制御発振部１００の発振周波数を制御する制御電圧Ｖｃｎも入力されている事から、制御電圧Ｖｃｎの変化に応じて振幅制御電圧Ｖｂｐも変化するために、電圧制御発振部１００の発振周波数が変化しても、やはり振幅制御電圧Ｖｂｐによって、発振波形の振幅の最大値が電源電圧ＶＤＤとなり、その最小値が基準電圧生成回路８で生成した基準電圧Ｖｒｅｆとなるように発振波形の振幅が常に一定に保たれている。この結果、図１７に示すような発振出力が得られる。図１７は、出力振幅が基準電圧Ｖｒｅｆから電源電圧ＶＤＤに制御されている小振幅差動型のディレーセルで構成された電圧制御発振部１００の発振動作波形を示している。
【００１０】
このようにして、電圧制御発振部１００から出力される小振幅の発振出力は、出力レベル変換回路７に供給され、ＣＭＯＳ論理回路で用いられる接地電圧ＶＳＳから電源電圧ＶＤＤのＣＭＯＳレベルに変換されてクロック信号ＣＫｏｕｔとして出力される。
【００１１】
上述したような差動型のディレーセルを用いる事の利点は、電源ノイズ等のコモンモードノイズに対して、ノイズの影響を受け難いという特徴と、高周波動作に適しているという特徴の二つを持っている点である。
【００１２】
ノイズの影響を受け難いという特徴は、近年の大規模集積回路（ＬＳＩ）のミックスドシグナル化（アナログ回路とデジタル回路を同一チップ上に集積する事）において、デジタル回路で発生されるデジタルノイズを受け難いアナログ回路の重要な回路技術の一つとして認識されている。そして、高周波動作に適している特徴は、デバイスの微細化等により、トランジスタのゲート遅延が小さくなっていくのに伴い、ＬＳＩの信号処理性能を上げるうえで、ＬＳＩの内部クロックに高周波のクロックを用いるようになってきているために都合がよい。従って、この内部クロックを生成している電圧制御発振回路に対しても、高周波の発振周波数が求められている。
【００１３】
電圧制御発振回路の発振周波数ｆｏｓｃは、
ｆｏｓｃ＝１／（Ｎ×Ｔｄｅｌａｙ）
となる。但し、Ｎ：ディレーセルの段数、Ｔｄｅｌａｙ：ディレーセル一段あたりの遅延時間である。
【００１４】
また、遅延時間Ｔｄｅｌａｙは、
Ｔｄｅｌａｙ＝Ｃｏ×Ｖｏ／Ｉｃｎｔ
となる。但し、Ｃｏ：ディレーセルの出力負荷容量、Ｖｏ：ディレーセルの出力振幅、Ｉｃｎｔ：ディレーセルの遅延時間を制御する制御電流である。
【００１５】
ここで、電圧制御発振部１００の発振周波数を上げる方法としては、ディレーセルの段数Ｎを少なくするか、ディレーセル一段あたりの遅延時間Ｔｄｅｌａｙを少なくするかが考えられる。しかし、ディレーセルの段数Ｎが少ないと、ディレーセルの各段の遅延時間のばらつきが、電圧制御発振部１００で生成する発振周波数に直接影響を与える恐れが有る。このため、ディレーセルの段数Ｎを少なくする方法は、電圧制御発振部１００で生成する発振周波数の安定性を考慮すると、あまり好ましくないと考えられる。
【００１６】
また、ディレーセルの出力負荷容量Ｃｏは、次段のディレーセルの入力トランジスタのゲート容量であり、プロセスの微細化に依存するパラメータである。ディレーセルの遅延時間を制御する制御電流Ｉｃｎｔの最大値は、使用するトランジスタのサイズに依存し、制御電流Ｉｃｎｔを大きくするためにトランジスタのサイズを大きくすると、ディレーセルの出力負荷容量Ｃｏを大きくする事になり、ディレーセルの遅延時間を制御する制御電流Ｉｃｎｔにおいてもプロセスの微細化に応じた最適値が存在すると考えられる。
【００１７】
以上の事から、プロセスの微細化に依存しないで、回路的に対応できる手法としては、ディレーセルの段数Ｎを少なくする方法とディレーセルの出力振幅Ｖｏを小さくする方法がある。
【００１８】
しかしながら出力振幅Ｖｏを小さくする方法は、電圧制御発振部１００の発振周波数を上げる方法として有効では有るが、Ｓ／Ｎの比率を小さくしてしまうために、差動型のディレーセルを用いて対ノイズ性能比を上げる必要性がある。さらに、電圧制御発振部１００の小振幅出力をＣＭＯＳレベルに変換する出力レベル変換回路７の動作特性から、電圧制御発振部１００の出力振幅を一定にし、なおかつ中心電圧（正転出力と反転出力が交差する電圧）も一定に保つ必要性が有る。
【００１９】
この電圧制御発振部１００の出力振幅や中心電圧が一定に保たれない場合には、電圧制御発振部１００の小振幅出力をＣＭＯＳレベルに変換する出力レベル変換回路７の正常な動作を困難にし、出力レベル変換回路７から出力されるクロック信号ＣＫｏｕｔのデューティや周波数の安定性を劣化させる。さらには出力レベル変換回路７が動作不能となり、クロック信号ＣＫｏｕｔを出力できなくなる恐れもある。
【００２０】
上記電圧制御発振部１００の小振幅出力をＣＭＯＳレベルに変換する出力レベル変換回路７を正常動作させるために、振幅制御対象回路１０１に、電圧制御発振部１００を構成しているディレーセルと同一構成の回路を用いた図１５に示したような振幅制御回路１Ｂは、ある程度は有効に機能している。しかし、電圧制御発振部１００と振幅制御回路１Ｂは、同一のディレーセルを使用しているものの、両者の動作状態の違いによって次のような問題が引き起こされている。
【００２１】
すなわち、電圧制御発振部１００は、発振動作をしているために、常に“Ｈ”レベル（電源電圧ＶＤＤレベル）と“Ｌ”レベル（基準電圧Ｖｒｅｆレベル）が交互に繰り返すＡＣ動作をしている。これに対して、振幅制御回路１Ｂは、入力電圧が常に“Ｈ”レベル（電源電圧ＶＤＤレベル）と“Ｌ”レベル（基準電圧Ｖｒｅｆレベル）に固定されたＤＣ動作をしている。このＡＣ動作とＤＣ動作の両者の動作状態の相違は、電圧制御発振部１００の発振周波数が低い場合には、ほとんど無視できるほど小さいが、電圧制御発振部１００の発振周波数が高くなるに従って顕著に現れてくる。それは、電圧制御発振部１００の発振周波数が低い場合には、図１８（ａ）に示すように“Ｈ”レベルと“Ｌ”レベルに安定している時間が長いため、“Ｈ”レベルと“Ｌ”レベルが振幅制御回路１Ｂと同様の状態で、所望のレベルに到達して安定に動作している。しかし、電圧制御発振部１００の発振周波数が高くなるに従って、図１８（ｂ）に示すように“Ｈ”レベルと“Ｌ”レベルに安定している時間が短くなって来るために、出力振幅が所望のレベルに到達する前に次のサイクルの動作に移行してしまう事によって、出力振幅が小さくなって行く（出力振幅の下限値Ｖｂｏｔｔｏｍが基準電圧Ｖｒｅｆよりも高くなる）という問題点、或は出力振幅の中心電圧のレベルが変動して行くという問題点が現れてくる。
【００２２】
この電圧制御発振部１００の出力振幅が小さくなっていく問題点、或は出力振幅の中心電圧のレベルが変動していく問題点は、電圧制御発振部１００の電圧と周波数の変換特性の線形性を劣化させ、また電圧制御発振部１００の小振幅出力をＣＭＯＳレベルに変換する出力レベル変換回路７の正常な動作を困難にする。この結果、出力レベル変換回路７から出力されるクロック信号ＣＫｏｕｔのデューティや周波数の安定性が劣化する。さらには出力レベル変換回路７が動作不能となり、クロック信号ＣＫｏｕｔを出力できなくなる可能性もある。このクロック信号ＣＫｏｕｔが出力されなくなる問題点は、ＰＬＬ（フェイズ・ロックド・ループ）回路において、フィードバック制御のかからない状態に落ち込み、復帰できなくなってしまうために、致命的な問題点であると言える。
【００２３】
従って、従来は電圧制御発振部１００のディレーセルの段数を多くするなどして、電圧制御発振部１００の発振周波数が高くならないように設計する等の設計上の注意が必要となり、またアプリケーション的には、高周波領域で使用できない事から、周波数範囲の狭い電圧制御発振回路となるために、応用システムの範囲が限定されたり、使用上の制約がある等の問題点がある。
【００２４】
【発明が解決しようとする課題】
上記のように従来の電圧制御発振回路は、電圧制御発振部の発振周波数を高くすると、電圧制御発振部の出力振幅が小さくなったり、出力振幅の中心電圧のレベルが変動しするという問題があった。
【００２６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、電圧制御発振部の発振周波数が高くなっても、電圧制御発振部の出力振幅が一定となる様に制御する事により、低周波領域から高周波領域まで安定して精度の良い発振周波数のクロック信号を出力できる電圧制御発振回路を提供することにある。
【００２８】
【課題を解決するための手段】
この発明の請求項１に記載した電圧制御発振回路は、入力された制御電圧を電圧制御発振部を制御する制御電流に変換するＶ／Ｉ変換部と、この変換した電流に対して制御電流の最大値を制限する第１のリミッターと、前記制御電流の最小値を制限する第２のリミッターと、前記第１，第２のリミッターの基準となる電流を生成する定電流源とを具備するレベル変換回路を用いることを特徴としている。
【００３５】
上記のような構成によれば、レベル変換回路が、内部に制御電流の最大値Ｉｍａｘと最小値Ｉｍｉｎを制限するリミッターを有し、これらのリミッターにより電圧制御発振部の発振動作が正常に動作する領域のみを使用可能とする事により、電圧制御発振回路が出力するクロック信号のデューティや周波数の安定性を向上できる。
【００３９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、本発明の実施の形態に係る電圧制御発振回路について説明するためのもので、電圧制御発振回路で用いられるレベル変換回路の概念図である。このレベル変換回路は、入力電圧Ｖｉｎを電流に変換するＶ／Ｉ変換部１０、定電流源１３、定電流源１３の電流値を基準にして出力電流の最大値を所望の値以下に制限するＩｍａｘ制限部（第１のリミッター）１１、定電流源１３の電流値をもとに出力電流の最小値を所望の値以上に制限するＩｍｉｎ制限部（第２のリミッター）１４、Ｉｍａｘ制限部１１の出力電流とＩｍｉｎ制限部１４の出力電流を加算して制御電流Ｉｃｎｔを生成する加算部１５、及び制御電流Ｉｃｏｎｔを電圧に変換して制御電圧Ｖｃｎを生成するＩ／Ｖ変換部１２から構成されている。
【００４０】
Ｉｍａｘ値は、電圧制御発振部の最大発振周波数、または出力レベル変換回路の最大動作周波数のいずれか小さい方の周波数を上回らない制御電流値を選択し、Ｉｍｉｎ値は、電圧制御発振部の最小発振周波数、または出力レベル変換回路の最小動作周波数のいずれか大きい方の周波数を下回らない制御電流値を選択し、各々を別々に設定できるようになっている。この事により電圧制御発振部と出力レベル変換回路の使用周波数範囲を正常動作可能な範囲のみに限定する事が可能となる事から、電圧制御発振回路の制御電圧にどの様な電圧が入力された場合においても、出力するクロック信号のデューティや周波数が安定した精度の良い発振周波数を低周波領域から高周波領域まで安定に出力する事ができる。
【００４１】
図２は、上記図１に示したレベル変換回路の具体的な構成例を示す回路図である。Ｖ／Ｉ変換部１０は、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１６で構成され、ＭＯＳトランジスタＮ１６のゲートに供給された入力電圧Ｖｉｎをこの電圧に比例した電流に変換している。定電流源１３は、ＰＭＯＳトランジスタＰ１０〜Ｐ１２、ＮＭＯＳトランジスタＮ１３〜Ｎ１５、及び抵抗Ｒ２で構成される。上記ＭＯＳトランジスタＰ１０，Ｐ１１、Ｎ１３，Ｎ１４及び抵抗Ｒ２で電流Ｉ１を生成し、ＭＯＳトランジスタＰ１２，Ｎ１５でレベルを調整して基準電流Ｉｒｅｆを生成している。ここで、上記定電流源１３の電流値Ｉ１は、
Ｉ１＝（１／Ｒ２×ｓ）×１ｎ（Ｎ１４×Ｐ１０／（Ｎ１３×Ｐ１１））
となる。但し、ｓは弱反転領域のＶｇ−ｌｏｇＩｄ特性の傾きを表すスロープファクタ、Ｎ１４はＮＭＯＳトランジスタＮ１４のＷ／Ｌ、Ｐ１０はＰＭＯＳトランジスタＰ１０のＷ／Ｌ、Ｎ１３はＮＭＯＳトランジスタＮ１３のＷ／Ｌ、及びＰ１１はＰＭＯＳトランジスタＰ１１のＷ／Ｌをそれぞれ示している。
【００４２】
また、基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｉ１×Ｎ１５×Ｐ１１／（Ｎ１４×Ｐ１０）
となる。そして、Ｉｍａｘ制限部１１はＰＭＯＳトランジスタＰ１５で構成され、その制限された電流値Ｉｍａｘは、
Ｉｍａｘ＝Ｉｒｅｆ×Ｐ１５／Ｐ１２
となり、ＰＭＯＳトランジスタＰ１２とＰ１５のサイズ比で設定する事ができる。これにより、レベル変換回路は、入力電圧Ｖｉｎが最大値になった場合においても、Ｉｍａｘより大きな電流値を出力する事ができない。
【００４３】
一方、Ｉｍｉｎ制限部１４は、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１７，Ｎ１８で構成され、その制限された電流値Ｉｍｉｎは、
Ｉｍｉｎ＝Ｉｒｅｆ×Ｐ１４×Ｎ１８／（Ｐ１２×Ｎ１７）
となり、ＭＯＳトランジスタＰ１２×Ｎ１７とＭＯＳトランジスタＰ１４×Ｎ１８のトランジスタのサイズ比で設定する事ができる。これにより、レベル変換回路は、入力電圧Ｖｉｎが最小値になった場合においても、Ｉｍｉｎより小きな電流値を出力する事ができない。そして、制御電流値がＩｍａｘ値とＩｍｉｎ値の間は、Ｖ／Ｉ変換部１０の変換特性に応じた出力電流を出力する。
【００４４】
この事により、本発明の電圧制御発振回路で用いているレベル変換回路は、入力電圧Ｖｉｎにどの様な電圧が入力された場合においても、電圧制御発振部と出力レベル変換回路の使用周波数範囲を正常動作可能な範囲のみに制限した出力電流を出力する。よって、電圧制御発振部と出力レベル変換回路の安定な動作を保証できる。
【００４５】
なお、本発明のレベル変換回路で使用する定電流源１２は、図２に示した回路構成に限定されるものではない。また、Ｉｍａｘ値とＩｍｉｎ値を制限している定電流源は共通である必要性は無く、それぞれ別々の定電流源を持ち、各々を別々に設定する事も可能である。
【００４６】
図３は、上記電圧制御発振回路で用いられる振幅制御回路及び電圧制御発振部を構成するディレーセルの構成例を示す概念図である。振幅制御回路は、振幅制御対象回路２０、基準電圧生成回路２１及び演算増幅回路２２を含んで構成されている。上記振幅制御対象回路２０は、振幅制御部２４、１対のＶ／Ｉ変換部２５，２６及び定電流源２７で構成される。Ｖ／Ｉ変換部２５の入力端子には電源電圧ＶＤＤが接続され、Ｖ／Ｉ変換部２６の入力端子には上記振幅制御部２４からＶ／Ｉ変換部２５への制御電圧が供給される。上記Ｖ／Ｉ変換部２５，２６はそれぞれ、振幅制御部２４から制御電圧が供給される。また、上記Ｖ／Ｉ変換部２５，２６と電源ＶＳＳ間には、定電流源２７が接続されている。
【００４７】
なお、この図３では、制御対象となる電圧制御発振部を構成する１つの差動型のディレーセル２３を抽出して代表的に示している。この差動型ディレーセル２３は、複数個がリング状に接続されてリング型の電圧制御発振部を構成するものであり、各々が振幅制御対象回路２０と実質的に同様な回路構成になっている。すなわち、振幅制御部２８、１対のＶ／Ｉ変換部２９，３０及び定電流源３１で構成される。
【００４８】
上記基準電圧生成回路２１は、振幅制御の基準となる基準電圧Ｖｒｅｆを生成して出力するものである。また、上記演算増幅回路２２には、振幅制御対象回路２０の出力となる振幅制御部２４からの制御電圧と基準電圧生成回路２１で生成された基準電圧Ｖｒｅｆがその正転入力端（＋）と反転入力端（−）に各々供給され、電圧制御発振部における振幅制御部２８を制御する振幅制御電圧Ｖｂｐを出力する。この演算増幅回路２２は、入力された振幅制御対象回路２０の出力と基準電圧生成回路２１で生成された基準電圧Ｖｒｅｆが同一の電圧値になるように、振幅制御対象回路２０の振幅制御部２４にフィードバック制御を加える。そして、上記振幅制御回路によって、電圧制御発振部の発振波形の振幅が制御されるようになっている。
【００４９】
ここで、振幅制御対象回路２０の振幅制御部２４の振幅制御電圧Ｖｂｐに対するｇｍ（トランスコンダクタンス）とディレーセル２３の振幅制御部２８の振幅制御電圧Ｖｂｐに対するｇｍを同一にすると、従来例と同様の動作となり、従来例と同様の問題点を生ずる。
【００５０】
そこで、振幅制御対象回路２０の振幅制御部２４のｇｍをディレーセル２３の振幅制御部２８のｇｍに対して大きくする事により、従来例の問題点を解決している。具体的には、振幅制御対象回路２０における振幅制御部２４のトランジスタサイズをディレーセル２３の振幅制御部２８のトランジスタサイズに対して大きくする事により、同一の制御電圧Ｖｂｐに対して、振幅制御対象回路２０の出力は基準電圧生成回路２１で生成された基準電圧Ｖｒｅｆと同一になる様に制御されるが、ディレーセル側の出力電圧は基準電圧Ｖｒｅｆより低い電圧（Ｖｒｅｆ−α）になる様に制御される事となる。従って、この時のディレーセル側の出力電圧は、最上点の電圧が電源電圧ＶＤＤで、最下点の電圧が（Ｖｒｅｆ−α）となり、ディレーセル２３の出力振幅は（ＶＤＤ−Ｖｒｅｆ＋α）となる。そして、制御電圧Ｖｃｎが低く電圧制御発振部の発振周波数が低い時には、このα値は小さくなり、逆に制御電圧Ｖｃｎが高く電圧制御発振部の発振周波数が高い時には、このα値は大きくなる。
【００５１】
従って、電圧制御発振部の発振波形の振幅は、電圧制御発振部の発振周波数を制御する制御電圧Ｖｃｎに依存し、制御電圧Ｖｃｎが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、振幅が大きくなる様に制御される。このα値を最適化する事により、従来回路で問題となった制御電圧Ｖｃｎが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、電圧制御発振部の発振波形の振幅が小さくなる動作が相殺される。この結果、本実施の形態で用いた振幅制御回路は、電圧制御発振部の低周波動作領域から高周波動作領域まで、電圧制御発振部の発振波形の振幅が略一定となるように制御することができる。
【００５２】
図４（ａ）に従来の振幅制御回路の動作特性を示し、図４（ｂ）に本実施の形態で用いた振幅制御回路の動作特性を示す。図４（ａ），（ｂ）ともに、電圧制御発振回路の入力電圧Ｖｉｎの変化に対して、ディレーセルの遅延時間を制御する制御電圧Ｖｃｎ、ディレーセルの出力振幅を制御する制御電圧Ｖｂｐ、電圧制御発振部を構成しているディレーセルの発振動作（ＡＣ動作）時の出力振幅の下限値を示すＶｂｏｔｔｏｍ、及び電圧制御発振部を構成しているディレーセルの静止動作（ＤＣ動作）時の出力振幅の下限値を示すＶｂｘの変化をそれぞれ示している。
【００５３】
基準電圧生成回路で生成された基準電圧Ｖｒｅｆは、入力電圧Ｖｉｎの変化に依存しないために一定である。ディレーセルの遅延時間を制御する制御電圧Ｖｃｎは、入力電圧Ｖｉｎが増加すると同様に増加して、ディレーセルの遅延時間を減少する（発振周波数を増加する）様に変化する。ディレーセルの出力振幅を制御する制御電圧Ｖｂｐは、入力電圧Ｖｉｎが増加するとディレーセルを流れる電流が増加するために、その増加した電流に応じた電流を流すようにゲート・ソース間の電圧を大きくする（ソースが電源電圧ＶＤＤになるため、制御電圧Ｖｂｐは減少する方向に変化する）。この様に双方の釣り合いを取る事によりディレーセルの出力振幅を制御している。
【００５４】
そして、従来の振幅制御回路の動作特性を示している図４（ａ）では、振幅制御対象回路の出力電圧は基準電圧Ｖｒｅｆと同一となるように制御され、ディレーセルの静止動作時の出力振幅の下限値を示すＶｂｘも振幅制御対象回路と同様に基準電圧Ｖｒｅｆと同一となるように制御されている。しかし、入力電圧Ｖｉｎが増加して発振周波数が高くなるにしたがって、ディレーセルの発振動作時の出力振幅の下限値を示すＶｂｏｔｔｏｍが上昇して、電圧制御発振部の発振振幅が小さくなっている。
【００５５】
これに対して、本実施の形態で用いた振幅制御回路の動作特性を示している図４（ｂ）では、振幅制御対象回路の出力電圧は基準電圧Ｖｒｅｆと同一となるように制御されているが、ディレーセルの静止動作時の出力振幅の下限値を示すＶｂｘは基準電圧Ｖｒｅｆと同一となるように制御されず、入力電圧Ｖｉｎが増加して発振周波数が高くなるにしたがって、減少する（出力振幅としては大きくなる）方向に変化する。これは、ちょうど図４（ａ）の電圧制御発振部の発振周波数が高くなるにしたがってディレーセルの発振動作時の出力振幅の下限値を示すＶｂｏｔｔｏｍが上昇して行く特性と相殺する形となり、その結果として出力振幅の下限値Ｖｂｏｔｔｏｍが一定となる。
【００５６】
図５は、上記振幅制御回路及び電圧制御発振部を構成するディレーセルの他の構成例を示す概念図である。この図５に示す振幅制御回路３２は、制御対象となる電圧制御発振部を構成している差動型ディレーセル２３の半分の回路構成、すなわち１個の振幅制御部４１と入力端子を電源電圧ＶＤＤに接続したＶ／Ｉ変換部３６を各々直列に接続し、この出力電流は制御対象となる電圧制御発振部を構成している差動型ディレーセル２３の電流制御部より小さい電流値の電流制御部３７に接続された回路構成となっている。
【００５７】
ここで、振幅制御対象回路３２の振幅制御部４１のｇｍをディレーセル２３の振幅制御部４２のｇｍと同じとし、振幅制御対象回路３２の電流制御部３７の電流値Ｉｃｏｎｔ’をディレーセル２３の電流制御部３１の電流値Ｉｃｏｎｔの半分とすると、振幅制御対象回路３２のＶ／Ｉ変換部３６に流れる電流値がディレーセルよりも小さくなるため、図３に示した振幅制御対象回路より出力電圧は高くなり、ディレーセル側の出力電圧は低くなる。但し、このままではディレーセル２３の出力振幅（ＶＤＤ−Ｖｒｅｆ＋α）のα値が大きくなりすぎる場合がある。
【００５８】
こうした場合は、振幅制御対象回路３２の振幅制御部４１のｇｍをディレーセル２３の振幅制御部２８のｇｍより小さくするか、振幅制御対象回路３２の電流制御部３７の電流値Ｉｃｏｎｔ’をディレーセル２３の電流制御部３１の電流値Ｉｃｏｎｔの半分より大きくするか、または両者を組み合わせることで、最適なα値に設定する事ができる。α値が大きくなりすぎると、電圧制御発振回路がクロック信号を出力できなくなるという電圧制御発振回路にとっては致命的な問題点は生じないが、高周波動作領域でｆｍａｘ特性が悪化するという問題点を生じさせる。以上の様に本実施の形態では従来例の問題点を解決し、なおかつ回路規模の簡略化が可能となる。
【００５９】
また、従来例では、電圧制御発振部を構成している差動型ディレーセルと振幅制御対象回路の同一性が求められる事から、マスクレイアウトの形状に起因する寄生素子等も同一にする必要性があるため、マスクレイアウトの形状も同一になるように配置等を考慮し、マスクレイアウトの形状に関する制約がある。しかしながら、本実施の形態では電圧制御発振部を構成している差動型ディレーセルと振幅制御対象回路においてトランジスタサイズで差をつけているために、同一性が求められない。従って、マスクレイアウトの形状に関する制約も無く、マスクレイアウトの設計も簡単である。また、この事は、本実施の形態が従来よりもトランジスタ形状のプロセス上のばらつきの影響を受け難いという事も示している。
【００６０】
図６及び図７はそれぞれ、上記図３及び図５に示した振幅制御回路及び電圧制御発振部を構成するディレーセルの具体的な構成例を示す回路図である。図６に示している振幅制御回路及びディレーセルは、図３に示した回路の構成例であり、差動型のディレーセル４５は、ＰＭＯＳトランジスタＰ１９，Ｐ２０で構成された振幅制御部と、差動の発振信号が入力されるＮＭＯＳトランジスタＮ２３，Ｎ２４で構成されたＶ／Ｉ変換部と、発振周波数制御電圧Ｖｃｎがゲートに入力されるＮＭＯＳトランジスタＮ２５で構成された電流制御部とで構成されている。そして、このディレーセル４５が複数個リング状に接続されて電圧制御発振部を構成している。
【００６１】
振幅制御対象回路４３は、上記差動型ディレーセル４５と同様の回路構成になっており、ＰＭＯＳトランジスタＰ１７，Ｐ１８で構成された振幅制御部と、入力用のＮＭＯＳトランジスタＮ２０，Ｎ２１で構成されたＶ／Ｉ変換部と、発振周波数制御電圧Ｖｃｎが入力されるＮＭＯＳトランジスタＮ２２で構成された電流制御部とで構成されている。
【００６２】
そして、振幅制御対象回路４３の振幅制御部のＰＭＯＳトランジスタＰ１７，Ｐ１８のトランジスタサイズを、ディレーセル４５の振幅制御部のＰＭＯＳトランジスタＰ１９，Ｐ２０のトランジスタサイズに対して大きくする事により、同一の振幅制御電圧Ｖｂｐに対して、振幅制御対象回路４３の出力は基準電圧生成回路で生成された基準電圧Ｖｒｅｆと同一になる様に制御されるが、ディレーセル４５側の出力電圧は基準電圧Ｖｒｅｆより低い電圧（Ｖｒｅｆ−α）になる様に制御される事となる。このα値は、制御電圧Ｖｃｎが低く電圧制御発振部の発振周波数が低い時には小さくなり、逆に制御電圧Ｖｃｎが高く電圧制御発振部の発振周波数が高い時には大きくなる。
【００６３】
従って、本実施の形態の電圧制御発振回路で用いている振幅制御回路は、電圧制御発振部の発振周波数を制御する制御電圧Ｖｃｎに依存し、制御電圧Ｖｃｎが高くなり電圧制御発振部の発振周波数が高くなるにしたがって、電圧制御発振部の出力振幅が大きくなる様に制御する。この結果、電圧制御発振部の発振周波数が高くなるにしたがってディレーセル４５の出力振幅が小さくなる特性と相殺する形となり、電圧制御発振部の出力振幅が低周波動作領域から高周波動作領域まで略一定となるように制御することができる。
【００６４】
図７に示している振幅制御回路は、図５に示した回路の構成例であり、振幅制御対象回路４６が電圧制御発振部を構成している差動型ディレーセル４８の半分の回路構成からなる。すなわち、差動型ディレーセル４８がＰＭＯＳトランジスタＰ２２，Ｐ２３で構成された振幅制御部と、差動の発振信号が入力されるＮＭＯＳトランジスタＮ２８，Ｎ２９で構成されたＶ／Ｉ変換部と、発振周波数制御電圧Ｖｃｎがゲートに入力されるＮＭＯＳトランジスタＮ３０で構成された電流制御部とで構成されているのに対し、振幅制御対象回路４６は、ＰＭＯＳトランジスタＰ２１で構成される振幅制御部と、ゲートに電源電圧ＶＤＤを印加するＮＭＯＳトランジスタＮ２６で構成されるＶ／Ｉ変換部と、ゲートに制御電圧Ｖｃｎが印加されるＮＭＯＳトランジスタＮ２７で構成される電流制御部とで構成されている。
【００６５】
上記振幅制御部、Ｖ／Ｉ変換部及び電流制御部は、電源ＶＤＤ，ＶＳＳ間に直列に接続されている。上記電流制御部の出力電流は、制御対象となる電圧制御発振部を構成している差動型ディレーセル４８の電流制御部より小さい電流値となるように、ＮＭＯＳトランジスタＮ２７のトランジスタサイズを小さくしている。ここで、振幅制御対象回路４６の振幅制御部のＰＭＯＳトランジスタＰ２１のトランジスタサイズを、ディレーセル４５の振幅制御部のＰＭＯＳトランジスタＰ２２（またはＰＭＯＳトランジスタＰ２３）のトランジスタサイズより小さくする事や、振幅制御対象回路４６の電流制御部のＮＭＯＳトランジスタＮ２７のトランジスタサイズをディレーセル４８の電流制御部のＮＭＯＳトランジスタＮ３０のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。この結果、本実施の形態の電圧制御発振回路で用いている振幅制御回路は、電圧制御発振部の出力振幅が低周波動作領域から高周波動作領域まで略一定となるように制御することができるとともに、回路規模の簡略化が可能となる。
【００６６】
また、図６に示した振幅制御回路の場合には、振幅制御電圧Ｖｂｐのフィードバックループの他に、ＮＭＯＳトランジスタＮ２０，Ｎ２１による小さなループができるために、回路的に不安定になりやすい。よって、図７に示した回路の方が、振幅制御回路のみの動作の安定度は高い。ただし、図６の振幅制御回路を採用する際には、回路設計やマスクレイアウト上の寄生素子等に十分配慮して設計すれば良い。
【００６７】
図８は、上記振幅制御回路及び電圧制御発振部を構成する差動型ディレーセルの他の構成例を示す回路図である。差動型ディレーセル５９は、ＰＭＯＳトランジスタＰ３６，Ｐ３７で構成された振幅制御部と、差動の発振信号が入力されるＮＭＯＳトランジスタＮ５１，Ｎ５２で構成されたＶ／Ｉ変換部と、ゲートに発振周波数制御電圧Ｖｃｎが入力されるＮＭＯＳトランジスタＮ５３からなる電流制御部と、各々ゲートとドレインが接続され、ＰＭＯＳトランジスタＰ３６，Ｐ３７に対して並列に挿入された負荷ＰＭＯＳトランジスタＰ３５，Ｐ３８とで構成されている。
【００６８】
一方、振幅制御対象回路は、ＰＭＯＳトランジスタＰ３４で構成される振幅制御部と、ゲートとドレインが接続され、ＰＭＯＳトランジスタＰ３４に対して並列に挿入された負荷ＰＭＯＳトランジスタＰ３３と、ゲートに電源電圧ＶＤＤを印加したＮＭＯＳトランジスタＮ４９で構成されるＶ／Ｉ変換部と、差動型ディレーセル５９の電流制御部より小さい電流値のトランジスタＮ５０で構成される電流制御部とによって構成されている。
【００６９】
ここで振幅制御対象回路５７の振幅制御部のＰＭＯＳトランジスタＰ３４のトランジスタサイズをディレーセル５９の振幅制御部のＰＭＯＳトランジスタＰ３６（またはＰＭＯＳトランジスタＰ３７）のトランジスタサイズより小さくする事や、振幅制御対象回路５７の電流制御部のＮＭＯＳトランジスタＮ５０のトランジスタサイズをディレーセル５９の電流制御部のＮＭＯＳトランジスタＮ５３のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。ゲートとドレインを接続した負荷ＰＭＯＳトランジスタＰ３３，Ｐ３５，Ｐ３８は、ディレーセル５９の出力振幅の下限値を安定に保つ事ができ、ディレーセル５９の振幅制御部の振幅制御電流と出力振幅の関係の線形性を高める事ができる特徴を持っている。
【００７０】
ディレーセル５９の出力振幅の下限値の安定化は、電源投入時やノイズ等の外乱により電圧制御発振部が不安定な動作をしている時に、電圧制御発振部が異常動作状態へ落ち込む事を防ぎ、ＰＬＬの引き込みを助ける事ができる。また、ディレーセル５９の振幅制御部の振幅制御電流と出力振幅の関係の線形性は、振幅制御を行うフィードバック制御の安定性を高める効果が有り、発振振幅の安定性や電圧制御発振部の発振特性の線形性を高める効果が有る。
【００７１】
図９は、上記振幅制御回路及び電圧制御発振部を構成するディレーセルの更に他の構成例を示す回路図である。ディレーセル６２は、ＰＭＯＳトランジスタＰ４０，Ｐ４１で構成された振幅制御部と、差動の発振信号が入力されるＮＭＯＳトランジスタＮ５９．Ｎ６０で構成されたＶ／Ｉ変換部と、各々ＰＭＯＳトランジスタＰ４０，４１と並列に接続され、ゲートに発振周波数制御電圧Ｖｃｎが入力されるトランジスタＮ６１からなる電流制御部と、ゲートとドレインに電源電圧ＶＤＤが印加される負荷ＮＭＯＳトランジスタＮ５７，Ｎ５８で構成されている。
【００７２】
一方、振幅制御対象回路６０は、差動型ディレーセル６２の半分の回路構成、すなわちＰＭＯＳトランジスタＰ３９で構成される振幅制御部と、ＰＭＯＳトランジスタＰ３９と並列に接続され、ゲートとドレインに電源電圧ＶＤＤが印加される負荷ＮＭＯＳトランジスタＮ５４と、ゲートに電源電圧ＶＤＤが印加されるＮＭＯＳトランジスタＮ５５で構成されるＶ／Ｉ変換部と、差動型ディレーセル６２の電流制御部より小さい電流値のＮＭＯＳトランジスタＮ５６で構成される電流制御部とで構成されている。
【００７３】
ここで、振幅制御対象回路６０の振幅制御部のＰＭＯＳトランジスタＰ３９のトランジスタサイズを、ディレーセル６２の振幅制御部のＰＭＯＳトランジスタＰ４０（またはＰＭＯＳトランジスタＰ４１）のトランジスタサイズより小さくする事や、あるいは振幅制御対象回路６０の電流制御部のＮＭＯＳトランジスタＮ５６のトランジスタサイズをディレーセル６２の電流制御部のＮＭＯＳトランジスタＮ６１のトランジスタサイズの半分より大きくする事により、最適なα値に設定する事ができる。ゲートとドレインに電源電圧ＶＤＤを印加している負荷ＮＭＯＳトランジスタＮ５４，Ｎ５７，Ｎ５８は、ディレーセル６２の出力振幅の下限値を安定に保つ事ができ、ディレーセル６２の振幅制御部の振幅制御電流と出力振幅の関係の線形性を高める事ができる特徴を持っている。
【００７４】
ディレーセル６２の出力振幅の下限値の安定化は、電源投入時やノイズ等の外乱により電圧制御発振部が不安定な動作をしている時に、電圧制御発振部が異常動作状態へ落ち込む事を防ぎ、ＰＬＬの引き込みを助ける事ができる。また、ディレーセル６２の振幅制御部の振幅制御電流と出力振幅の関係の線形性は、振幅制御を行うフィードバック制御の安定性を高める効果が有り、発振振幅の安定性や電圧制御発振部の発振特性の線形性を高める効果が有る。
【００７５】
図１０は、上記電圧制御発振回路で用いられる出力レベル変換回路の概念図である。この出力レベル変換回路は、小振幅出力低ゲイン入力差動段４９、出力レベル調整回路５０、コモンモードフィードバック増幅段５１、及びＣＭＯＳバッファ増幅段５２から構成されている。
【００７６】
差動型のディレーセルで構成された電圧制御発振部の小振幅で差動の発振信号は、小振幅出力低ゲイン入力差動段４９に入力されて、低ゲイン（数倍程度）ながら増幅される。しかし、出力振幅は回路的に制限されるために、小振幅出力低ゲイン入力差動段４９のゲインは、出力波形のスルーレイト（出力波形の単位時間当たりの電圧変化量）を向上させる事に寄与し、後段の増幅段の高速化（遅延時間の短縮）を助けている。小振幅出力低ゲイン入力差動段４９の差動の出力信号は、次段の出力レベル調整回路５０へ入力される。
【００７７】
出力レベル調整回路５０は、小振幅出力低ゲイン入力差動段４９の半分の回路構成の参照回路を構成し、この参照回路により、プロセスばらつきや電源電圧等の環境変化に対して、出力レベルが変化しないように制御している。そしてこの出力レベル調整回路５０の出力信号は、コモンモードフィードバック増幅段５１へ入力される。コモンモードフィードバック増幅段５１は、出力レベル調整回路５０の小振幅出力信号をＣＭＯＳレベルの出力信号にレベルを変換する。
【００７８】
コモンモードフィードバック増幅段５１の出力信号レベルを参照して動作レベルを調整するコモンモードフィードバック制御回路は、プロセスばらつきや電源電圧等の環境変化に対して、コモンモードフィードバック増幅段自体の動作レベルを安定に保ち、出力するクロック信号のデューティを一定に保ち、出力するクロック信号の出力レベルをＣＭＯＳレベルに安定にレベルを変換する事ができる。そしてこのコモンモードフィードバック増幅段５１の出力信号は、通常のＣＭＯＳバッファ増幅段５２へ入力される。
【００７９】
ＣＭＯＳバッファ増幅段５２は、出力周波数や出力負荷（出力ファンアウト数）に応じた出力駆動電流となる様に設定され、コモンモードフィードバック増幅段５１の出力信号を波形整形して出力する。
【００８０】
図１１は、上記図１０に示した出力レベル変換回路の具体的な構成例を示す回路図である。上記小振幅出力低ゲイン入力差動段４９は、ドレインとゲートを接続したＰＭＯＳトランジスタＰ２４，Ｐ２５と、ゲートに入力信号Ｖｉ１，Ｖｉ２が入力されるＮＭＯＳトランジスタＮ３１，Ｎ３２と、これらのＭＯＳトランジスタＮ３１，Ｎ３２の共通ソースに接続されバイアス電流を制御するＮＭＯＳトランジスタＮ３３から構成されている。
【００８１】
上記出力レベル調整回路５０は、小振幅出力低ゲイン入力差動段４９の半分の回路構成の参照回路をＰＭＯＳトランジスタＰ２６とＮＭＯＳトランジスタＮ３８，Ｎ３９で構成している。この参照回路により、プロセスばらつきや電源電圧等の環境変化に対して、小振幅出力低ゲイン入力差動段４９の出力レベルが変化しないように、この小振幅出力低ゲイン入力差動段４９の出力に接続されたＮＭＯＳトランジスタＮ３４，Ｎ３５のゲートに参照回路の出力電圧を入力して制御している。ＮＭＯＳトランジスタＮ３６，Ｎ３７は、上記ＭＯＳトランジスタＮ３１，Ｎ３２に入力される入力信号Ｖｉ１，Ｖｉ２のコモンモードのレベル変動に対して小振幅出力低ゲイン入力差動段４９の出力レベルが変化しないようにフィードバック制御をしている。
【００８２】
コモンモードフィードバック増幅段５１には、出力レベル調整回路５０でレベルを調整された小振幅出力低ゲイン入力差動段４９の出力信号が入力され、小振幅の入力信号を増幅してＣＭＯＳレベルの出力信号を出力している。この出力レベル調整回路５０は、ＮＭＯＳトランジスタＮ４０，Ｎ４１を負荷回路とし、この負荷回路を入力用のＰＭＯＳトランジスタＰ２９，Ｐ３０のドレインにそれぞれ接続して、差動型の増幅回路を構成している。ＰＭＯＳトランジスタＰ２７，Ｐ２８は、ＭＯＳトランジスタＰ２９とＰ３０に入力される入力信号のコモンモードのレベル変動に対して出力レベルが変化しないようにフィードバック制御をしている。
【００８３】
ＣＭＯＳバッファ増幅段５２は、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ４２とからなるＣＭＯＳインバータ回路と、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ４３とからなる通常のＣＭＯＳインバータ回路で構成されている。上記ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ４３のトランジスタサイズは、出力周波数や出力負荷（出力ファンアウト数）に応じた出力駆動電流となる様に設定される。また、初段の小振幅出力低ゲイン入力差動段４９は、ゲインが低いために入力振幅が小さい場合には、複数段を直列に接続して、トータルのゲインを上げるような使用方法が取られる。
【００８４】
図１２は、上記小振幅出力低ゲイン入力差動段４９の他の構成例を示している。この回路は、ドレインとゲートを電源電圧ＶＤＤに接続したＮＭＯＳトランジスタＮ４４，Ｎ４５と、ゲートに入力信号Ｖｉ１，Ｖｉ２が入力されるＮＭＯＳトランジスタＮ４６，Ｎ４７と、これらＮＭＯＳトランジスタＮ４６，Ｎ４７の共通ソースに接続され、バイアス電流を制御するＮＭＯＳトランジスタＮ４８から構成されている。また、出力レベル調整回路５０で用いられる参照回路は、小振幅出力低ゲイン入力差動段４９の半分の回路構成で構成し、プロセスばらつきや電源電圧等の環境変化に対して、出力レベルが変化しないように制御している。
【００８５】
上述した実施の形態におけるレベル変換回路、振幅制御回路及び出力レベル変換回路はそれぞれ、各々の回路技術を単独で用いる事も可能で有るが、複数の回路技術を選択的に組み合わせて用いる事も可能である。
【００８６】
また、以上に説明した本発明の回路構成は、電源電圧ＶＤＤを動作基準に動作する様になっている。これに対し、ＭＯＳトランジスタの極性を代え、Ｐチャネル型とＮチャネル型を入れ換えた回路構成とすると、接地電圧ＶＳＳを動作基準に動作するようになり、同様の効果を得る事が可能となる。
【００８７】
【発明の効果】
以上説明したように、本発明の電圧制御発振回路で用いたレベル変換回路では、変換回路内部に制御電流の最大値Ｉｍａｘと最小値Ｉｍｉｎを制限するリミッターを持っており、このリミッターにより電圧制御発振部の発振動作が正常に動作する領域のみを使用可能とする事により、電圧制御発振回路が出力するクロック信号のデューティや周波数の安定性を向上させる事が可能となる。
【００８８】
また、上記実施の形態の電圧制御発振回路で用いた振幅制御回路では、電圧制御発振部の発振振幅を低周波動作領域では基準電圧Ｖｒｅｆとなるように制御をし、高周波動作領域においては（ＶＤＤ−Ｖｒｅｆ＋α）となるように制御する。この事により電圧制御発振部の発振振幅が、高周波動作領域において小さくなる事を避け、電圧制御発振部の低周波動作領域から高周波動作領域まで略一定で、発振振幅の動作周波数依存性をなくす事が可能となる。
【００８９】
さらに、上記実施の形態の電圧制御発振回路で用いた出力レベル変換回路では、電圧制御発振部の出力振幅や出力振幅の中心電圧が変動した場合でも、その出力レベル変換回路の出力波形の振幅やデューティがそれらの変動に影響されずに安定動作する事ができる。
【００９０】
従って、上記レベル変換回路、振幅制御回路及び出力レベル変換回路を必要に応じて選択的に用いることにより、電圧制御発振部の発振周波数が高くなっても、電圧制御発振部の出力振幅がほぼ一定となる様に制御する事ができ、低周波領域から高周波領域まで安定して精度の良い発振周波数のクロック信号を出力できる電圧制御発振回路が得られる。
【００９１】
また、発振周波数の可変範囲を広くでき、多様な応用システムに対応可能な電圧制御発振回路が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る電圧制御発振回路について説明するためのもので、電圧制御発振回路で用いられるレベル変換回路の概念図。
【図２】 図１に示したレベル変換回路の具体的な構成例を示す回路図。
【図３】 電圧制御発振回路で用いられる振幅制御回路及び電圧制御発振部を構成するディレーセルの構成例を示す概念図。
【図４】 振幅制御回路の動作特性について説明するためのもので、（ａ）図は従来の振幅制御回路の動作特性図、（ｂ）図は本実施の形態で用いた振幅制御回路の動作特性図。
【図５】 振幅制御回路及び電圧制御発振部を構成するディレーセルの他の構成例を示す概念図。
【図６】 図３に示した振幅制御回路及び電圧制御発振部を構成するディレーセルの具体的な構成例を示す回路図。
【図７】 図５に示した振幅制御回路及び電圧制御発振部を構成するディレーセルの具体的な構成例を示す回路図。
【図８】 振幅制御回路及び電圧制御発振部を構成するディレーセルの他の具体的な構成例を示す回路図。
【図９】 振幅制御回路及び電圧制御発振部を構成するディレーセルの更に他の具体的な構成例を示す回路図。
【図１０】 電圧制御発振回路で用いられる出力レベル変換回路の概念図。
【図１１】 図１０に示した出力レベル変換回路の具体的な構成例を示す回路図。
【図１２】 図１０に示した出力レベル変換回路を構成している小振幅出力低ゲイン入力差動段の他の構成例を示す回路図。
【図１３】 差動型のディレーセルを複数個用いた従来の基本的な電圧制御発振回路を示す回路図。
【図１４】 図１３に示した回路におけるレベル変換回路の構成例を示す回路図。
【図１５】 図１３に示した回路における振幅制御回路の構成例を示す回路図。
【図１６】 図１３に示した回路における出力レベル変換回路の構成例を示す回路図。
【図１７】 出力振幅が基準電圧と電源電圧の間に制御されている小振幅差動型のディレーセルで構成された電圧制御発振部の発振動作波形を示す波形図。
【図１８】 電圧制御発振部の発振動作について説明するためのもので、（ａ）図は発振周波数が低い場合の波形図、（ｂ）図は発振周波数が高い場合の波形図。
【符号の説明】
１…レベル変換回路及び振幅制御回路、
１Ａ…レベル変換回路、
１Ｂ…振幅制御回路、
２〜６，２３，４５，４８，５９，６２…差動型のディレーセル、
７…出力レベル変換回路、
８，２１，３３…基準電圧生成回路、
９，２２，３４，４４，４７，５８，６１…演算増幅回路、
１０…Ｖ／Ｉ変換部、
１１…Ｉｍａｘリミッター、
１２…Ｉ／Ｖ変換部、
１３…定電流源、
１４…Ｉｍｉｎリミッター、
２０，３２，４３，４６，５７，６０，１０１…振幅制御対象回路、
２４，２８，４１…振幅制御部、
２５，２６，２９，３０，３６…Ｖ／Ｉ変換部、
２７，３１，３７…ディレーセルを構成している電流制御部、
４９…小振幅低ゲイン入力差動段、
５０…出力レベル調整回路、
５１…コモンモードフィードバック増幅段、
５２…ＣＭＯＳバッファ増幅段、
１００…電圧制御発振部、
Ｐ１〜Ｐ４１…ＰＭＯＳトランジスタ、
Ｎ１〜Ｎ６１…ＮＭＯＳトランジスタ、
Ｒ１，Ｒ２…抵抗素子。
Claims (1)
- 入力された制御電圧を電圧制御発振部を制御する制御電流に変換するＶ／Ｉ変換部と、この変換した電流に対して制御電流の最大値を制限する第１のリミッターと、前記制御電流の最小値を制限する第２のリミッターと、前記第１，第２のリミッターの基準となる電流を生成する定電流源とを具備するレベル変換回路を用いることを特徴とする電圧制御発振回路。
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