JP4956460B2 - 電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器 - Google Patents

Description

本発明は、異なる２つの信号がある一定のオフセットレベルになったことを検出することができ、差動シリアル信号のノイズ除去や差動シリアル信号の伝送を行う伝送線路との接続検出に使用できる電圧比較回路に関し、特に例えばＵＳＢ２.０等で使用される、スケルチ（Ｓｑｕｅｌｃｈ）回路や切断（Ｄｉｓｃｏｎｎｅｃｔ）検出回路に使用することができ、モータードライバに使用するヒステリシスコンパレータによるホール（Ｈａｌｌ）信号検出にも使用することができるオフセットを有する電圧比較回路に関する。

従来、図１１で示すように、オフセットを有する電圧比較回路では、差動対をなすトランジスタのソースに負荷抵抗を挿入してオフセット電圧値を設定する方法が使用されていた（例えば、特許文献１参照。）。また、オフセット電圧値を可変する手段として、抵抗値を切り換えるためのＭＯＳスイッチを使用したりレーザトリミングを行うことによって、オフセット電圧値の精度を高めていた。また、定電流源負荷の片側の電流値を制御することでオフセット電圧値を決めているものもあった（例えば、特許文献２参照。）。
特開２００４−１９４１２４号公報 特許第３９２６６４５号公報

しかし、図１１の場合、ＭＯＳスイッチのオン抵抗やレーザトリミングのトリミングビット抵抗が無視できるような大きな抵抗を使用する必要があるため、前記差動対に流せる電流量が限られるため高速シリアル転送、例えばＵＳＢ２.０準拠の２信号のレベル差検出が可能な高速応答検出に不向きであった。また、比較的大きな抵抗とＭＯＳスイッチが必要になるため回路規模が大きくなる。更に、ＭＯＳスイッチの切り換えやレーザトリミングによる調整では、製造後の後工程によって調整するという手間とコストアップが必須となる。また、定電流源負荷の片側の電流値を制御することでオフセット電圧値を決めるようにした場合、高速応答が可能であるため高速シリアル転送に向いているが、各トランジスタの作り込みマッチングがずれると、精度の面でややばらつき、制御が難しくなるという問題があった。更に、差動信号の検出オフセットレベルが大きくなると差動対をなすトランジスタの両側に流れる電流比が極端に大きくなってばらつきを抑える制御が難しくなるという問題があった。

本発明は、このような問題を解決するためになされたものであり、差動入力段の片側に抵抗負荷を挿入して、差動入力段の電流量を温度変動やプロセス変動に応じて補正することにより、しきい値のばらつきを低減させ入力される２信号の間に所定のオフセット電圧が発生したことを検出する高速かつ高精度なオフセット付きの電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器を得ることを目的とする。

この発明に係る電圧比較回路は、入力された２つの入力信号の電圧差が所定値以上になったか否かの検出を行い、該検出結果を示す信号を生成して出力する電圧比較回路において、
制御電極に前記各入力信号が対応して入力される、差動対をなす第１入力トランジスタ及び第２入力トランジスタ、入力された制御信号に応じた第１定電流を生成して該第１入力トランジスタ及び第２入力トランジスタにそれぞれ供給する定電流回路部、及び前記定電流回路部と第１入力トランジスタとの間に接続された第１抵抗を有する１つ以上の差動増幅回路部と、
前記定電流回路部の動作制御を行い、生成される前記第１定電流の電流値の制御を行う電流制御回路部と、
を備え、
前記電流制御回路部は、前記第１抵抗の両端電圧差が前記所定値になるように前記定電流回路部で生成される第１定電流の電流値を制御するものである。

具体的には、前記電流制御回路部は、
前記定電流回路部から出力される第１定電流に比例した比例電流を生成し出力する比例電流生成回路と、
該比例電流生成回路から出力された前記比例電流が流れる第２抵抗と、
該第２抵抗の両端電圧差を算出して出力する引き算回路と、
該引き算回路から出力された電圧が所定の基準電圧と同じ電圧になるように前記定電流回路部及び前記比例電流生成回路の動作制御を行う制御回路と、
を備えるようにした。

また、前記第１入力トランジスタに直列に接続された第１負荷回路と前記第２入力トランジスタに直列に接続され第２負荷回路からなり、前記差動対の負荷をなす負荷回路部を備え、
前記電流制御回路部は、
前記第２抵抗に直列に接続された、常時オンして導通状態になるように制御電極に信号が入力された第３トランジスタと、
該第３トランジスタの負荷をなす第３負荷回路と、
を備えるようにした。

また、前記電流制御回路部は、
前記定電流回路部から出力される第１定電流に比例した比例電流を生成し出力する比例電流生成回路と、
該比例電流生成回路から出力された電流が流れる第２抵抗と、
該第２抵抗の両端電圧差が所定の基準電圧と同じ電圧になるように、前記比例電流生成回路から出力された電流の該第２抵抗へ流れる電流値を制御する制御回路と、
を備え、
前記定電流回路部は、前記比例電流生成回路から出力される電流に比例した前記第１定電流を生成して出力するようにしてもよい。

この場合、前記比例電流生成回路はカレントミラー回路の入力側トランジスタからなり、前記定電流回路部は該カレントミラー回路の出力側トランジスタからなるようにした。

また、前記第２抵抗は、前記第１抵抗と同じ抵抗値であるようにした。

また、前記第１入力トランジスタ、第２入力トランジスタ及び第３トランジスタは、それぞれ同じトランジスタサイズで同型のＭＯＳトランジスタであるようにした。

前記第１負荷回路、第２負荷回路及び第３負荷回路は、それぞれ同じトランジスタサイズで同型のＭＯＳトランジスタからなるようにした。

また、前記定電流生成回路部は、制御電極に入力された前記制御回路からの制御信号に応じた電流を出力する第１トランジスタで構成され、前記比例電流生成回路は、制御電極に入力された前記制御回路からの制御信号に応じた電流を出力する第２トランジスタで構成され、該第２トランジスタは、前記第１トランジスタから出力される電流に比例した前記比例電流を出力するようにした。

具体的には、前記第１トランジスタ及び第２トランジスタは、同型のＭＯＳトランジスタであり、該第１トランジスタは、第２トランジスタの２倍のトランジスタサイズを有するようにした。

また、前記定電流回路部と第２入力トランジスタとの間に接続された第３抵抗と、
前記第１抵抗を短絡させるための第１スイッチ手段と、
前記第３抵抗を短絡させるための第２スイッチ手段と、
を備え、
前記第１スイッチ手段及び第２スイッチ手段は、前記検出結果を示す２値の信号に応じて相反するスイッチング動作を行うようにした。

また、前記第２入力トランジスタと第２負荷回路との間に接続された第４抵抗を備えるようにしてもよい。

また、複数の前記差動増幅回路部を有する場合、前記電流制御回路部は、各差動増幅回路部に対して、前記第１抵抗の両端電圧差が前記所定値になるように前記定電流回路部で生成される第１定電流の電流値を制御するようにしてもよい。

また、この発明に係る半導体集積回路は、前記いずれかの電圧比較回路を有するものである。

また、この発明に係る電子機器は、前記半導体集積回路を備えた所定の機能を有する電子機器である。

本発明の電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器によれば、前記電流制御回路部が、前記第１抵抗の両端電圧差が前記所定値になるように前記定電流回路部で生成される第１定電流の電流値を制御するようにしたことから、差動増幅回路部の電流量を温度変動やプロセス変動に応じて補正することにより、しきい値のばらつきを低減させ、入力される２信号の間に所定のオフセット電圧が発生したことを検出する、ＵＳＢ規格等に準拠した高速かつ高精度なオフセット付きの電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器を得ることができる。

また、例えばＵＳＢ２.０等で使用される、スケルチ回路等に利用でき、更に、ＵＳＢ２.０−ＨＯＳＴにおける切断検出回路とスケルチ回路に使用する場合等において、複数の差動増幅回路部に対して電流制御回路部を１つにすることができ、回路を小さくすることができるためコストの低減を図ることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電圧比較回路の回路構成例を示した図である。
図１の電圧比較回路１は、対応する入力端に入力された入力信号Ｄ＋及びＤ−の電圧差が所定値Ｖａ以上になったか否かを示す出力信号Ｓｏｕｔを生成して出力端子ＯＵＴから出力する、オフセットを有する電圧比較回路である。
電圧比較回路１は、入力信号Ｄ＋及びＤ−が対応する入力端に入力された差動増幅回路２と、差動増幅回路２の出力信号を増幅して出力する増幅回路３と、差動増幅回路２と増幅回路３にそれぞれ流れる各バイアス電流の制御を行う電流制御回路４とを備えている。

差動増幅回路２は、差動対をなすＰＭＯＳトランジスタからなる各入力トランジスタＭ１及びＭ２で構成された差動入力回路１１と、電流制御回路４からの制御信号に応じた定電流を生成して差動入回路１１にバイアス電流として供給する定電流回路１２と、差動入力回路１１の負荷をなす負荷回路１３，１４と、入力トランジスタＭ１と定電流回路１２との間に接続された、オフセットを設けるための抵抗値Ｒの抵抗Ｒ１とで構成されている。
定電流回路１２の電流出力端と入力トランジスタＭ１のソースとの間には抵抗Ｒ１が接続され、入力トランジスタＭ１のドレインと接地電圧ＧＮＤとの間に負荷回路１３が接続されており、入力トランジスタＭ１のゲートに入力信号Ｄ＋が入力されている。

また、定電流回路１２の電流出力端には入力トランジスタＭ２のソースが接続され、入力トランジスタＭ２のドレインと接地電圧ＧＮＤとの間に負荷回路１４が接続されている。入力トランジスタＭ２のゲートには入力信号Ｄ−が入力され、入力トランジスタＭ２と負荷回路１４との接続部が差動増幅回路２の出力端をなしており、増幅回路３の入力端に接続されている。増幅回路３の出力端は、出力端子ＯＵＴに接続され出力信号Ｓｏｕｔが出力される。
電流制御回路４は、入力信号Ｄ＋とＤ−の電圧差が所定値Ｖａを超えると、出力信号Ｓｏｕｔの信号レベルが反転するように、定電流回路１２から供給される電流２×ｉの１／２の電流ｉが抵抗Ｒ１に流れるときに発生する電圧降下（ｉ×Ｒ）が所定値Ｖａになるように、定電流回路１２に対して出力電流２×ｉの電流値を制御する。

図２は、図１の電圧比較回路１の回路例を示した図である。
図２において、電流制御回路４は、ＰＭＯＳトランジスタＭ４，Ｍ５、ＮＭＯＳトランジスタＭ６、抵抗値Ｒの抵抗Ｒ２、引き算回路１５、演算増幅回路１６及び所定値Ｖａの基準電圧Ｖｒｅｆを生成して出力する基準電圧源１７で構成されている。また、定電流回路１２はＰＭＯＳトランジスタＭ３で、負荷回路１３はＮＭＯＳランジスタＭ７で、負荷回路１４はＮＭＯＳトランジスタＭ８でそれぞれ構成されており、ＮＭＯＳトランジスタＭ７及びＭ８はカレントミラー回路を形成している。増幅回路３は、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２及びインバータ２１で構成されている。

なお、入力トランジスタＭ１は第１入力トランジスタを、入力トランジスタＭ２は第２入力トランジスタを、ＰＭＯＳトランジスタＭ３は定電流回路部及び第１トランジスタを、抵抗Ｒ１は第１抵抗をそれぞれなし、差動増幅回路２は差動増幅回路部を、電流制御回路４は電流制御回路部をそれぞれなす。また、ＰＭＯＳトランジスタＭ４は比例電流生成回路部及び第２トランジスタを、抵抗Ｒ２は第２抵抗を、演算増幅回路１６は制御回路をそれぞれなし、負荷回路１３は第１負荷回路を、負荷回路１４は第２負荷回路を、ＰＭＯＳトランジスタＭ５は第３トランジスタを、ＮＭＯＳトランジスタＭ６は第３負荷回路をそれぞれなす。

ＰＭＯＳトランジスタＭ３において、ソースは電源電圧ＶＤＤに接続され、ドレインは抵抗Ｒ１と入力トランジスタＭ２のドレインとの接続部に接続され、ゲートが演算増幅回路１６の出力端に接続されている。また、ＰＭＯＳトランジスタＭ４において、ソースは電源電圧ＶＤＤに接続され、ゲートは演算増幅回路１６の出力端に接続されている。ＰＭＯＳトランジスタＭ４のドレインとＰＭＯＳトランジスタＭ５のソースとの間には抵抗Ｒ２が接続され、ＰＭＯＳトランジスタＭ５のドレインと接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ６が接続されている。ＰＭＯＳトランジスタＭ５のゲートは接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ６において、ゲートはドレインに接続され、ＮＭＯＳトランジスタＭ６はダイオードをなしている。抵抗Ｒ２の両端はそれぞれ引き算回路１５に接続され、引き算回路１５の出力端は演算増幅回路１６の非反転入力端に接続され、演算増幅回路１６の反転入力端には、基準電圧Ｖｒｅｆが入力されている。

また、ＮＭＯＳトランジスタＭ７及びＭ８において、各ソースはそれぞれ接地電圧ＧＮＤに接続され、各ゲートは接続され該接続部がＮＭＯＳトランジスタＭ７のドレインに接続されている。ＮＭＯＳトランジスタＭ７のドレインは入力トランジスタＭ１のドレインに接続され、ＮＭＯＳトランジスタＭ８のドレインは入力トランジスタＭ２のドレインに接続されている。
増幅回路３において、電源電圧ＶＤＤと接地電圧ＧＮＤとの間にはＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２が直列に接続され、ＰＭＯＳトランジスタＭ１１のゲートは演算増幅回路１６の出力端に接続され、ＮＭＯＳトランジスタＭ１２のゲートは、入力トランジスタＭ２のドレインとＮＭＯＳトランジスタＭ８のドレインとの接続部に接続されている。ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２との接続部は、インバータ２１の入力端に接続され、インバータ２１の出力端は出力端子ＯＵＴに接続されている。

このような構成において、ＰＭＯＳトランジスタＭ４のトランジスタサイズは、ＰＭＯＳトランジスタＭ３の１／２であり、抵抗Ｒ２の抵抗値は抵抗Ｒ１と同じである。また、入力トランジスタＭ１，Ｍ２及びＰＭＯＳトランジスタＭ５は同じトランジスタサイズであると共に、ＮＭＯＳトランジスタＭ６〜Ｍ８は同じトランジスタサイズである。引き算回路１５は、抵抗Ｒ２の両端の電圧差を算出してオペアンプ１６の非反転入力端に出力し、演算増幅回路１６は、引き算回路１５の出力電圧が基準電圧Ｖｒｅｆと同じ電圧になるようにＰＭＯＳトランジスタＭ３、Ｍ４及びＭ１１の動作制御を行う。

このことから、ＰＭＯＳトランジスタＭ４から出力される電流ｉは、Ｖａ／Ｒとなり、ＰＭＯＳトランジスタＭ３から出力される電流は２×ｉ＝２×Ｖａ／Ｒになる。すなわち、出力信号Ｓｏｕｔの信号レベルが反転するとき、入力トランジスタＭ１及びＭ２には、それぞれ電流ｉが流れることになり、入力トランジスタＭ１及びＭ２の各ゲート‐ソース間電圧Ｖｇｓが同一であることから、入力トランジスタＭ１のゲートに入力される入力信号Ｄ＋と、入力トランジスタＭ２のゲートに入力される入力信号Ｄ−との電圧差が、電圧値Ｖａになったときに出力信号Ｓｏｕｔの信号レベルが反転することになる。

出力信号Ｓｏｕｔの信号レベルが反転する際、入力トランジスタＭ１及びＭ２に流れる電流はほぼ同じであるため、電圧値Ｖａが大きくなったときでも該電流比は一定であり、入力トランジスタＭ１及びＭ２のトランジスタサイズ比が一定になるように精度よく形成するようにすれば、非常に簡単に精度がよいオフセット付きの電圧比較回路１を得ることができる。
また、電圧比較回路１のオフセット値を正確に電圧値Ｖａにするためには、抵抗Ｒ１とＲ２との抵抗値の比を精度よくする必要があるが、こちらも、同一シリコン上に製造することで比較的簡単に該抵抗値の比を精度よくすることができることからも、精度がよいオフセット付きの電圧比較回路１を簡単に得られることが分かる。

また、抵抗Ｒ１とＲ２が１つのＩＣ上で製造された場合、抵抗値の比の精度を保つように製造することができるが、プロセス変動や温度変動による絶対値のばらつきが発生する。しかし、本第１の実施の形態の電圧比較回路の構成であれば、抵抗のプロセス変動や温度変動による絶対値のばらつきが発生した場合においても、同じ方向に定電流源が変動する。例えば、抵抗Ｒ１とＲ２が所望の抵抗値よりも３０％小さく出来上がったとしても、定電流ｉは逆に３０％大きな値になり、オフセット電圧が電圧値Ｖａを保つようにオフセット量が補正され、常時、電圧比較回路１は、入力信号Ｄ＋及びＤ−の電圧差が電圧値Ｖａを超えたことを検出することができる。このようなことから、電圧比較回路１は、同一ＩＣ上で製造されることが望ましい。

なお、図２では、入力トランジスタＭ１及びＭ２がＰＭＯＳトランジスタである場合を例にして示したが、入力トランジスタＭ１及びＭ２にそれぞれＮＭＯＳトランジスタを使用してもよく、このようにした場合、図２は図３のようになる。
また、図２では、説明を分かりやすくするために、入力トランジスタＭ１及びＭ２のチャネル長変調効果λの影響を無視して説明したが、ＭＯＳトランジスタのソース‐ドレイン間に流れる電流ｉｄｓは、下記（１）式のように示すことができる。
ｉｄｓ＝β／２×Ｗ／Ｌ×（Ｖｇｓ−Ｖｔｈ）^２×（１＋λ×Ｖｄｓ）………………（１）

入力トランジスタＭ１とＭ２のドレイン‐ソース間電圧Ｖｄｓの電圧差、すなわち電圧値Ｖａが小さければチャネル長変調効果λの影響はほぼ無視できる値になるが、電圧値Ｖａが大きければ誤差が大きくなる。この場合、図４で示すように、入力トランジスタＭ２とＮＭＯＳトランジスタＭ８との間に抵抗Ｒ１，Ｒ２と同じ抵抗値Ｒの抵抗Ｒ３を挿入することにより、このような誤差をほぼなくすことができる。なお、抵抗Ｒ３は第４抵抗をなす。
しかし、この場合、電圧比較回路１の応答速度が若干低下するため、抵抗値Ｒをなるべく小さくして電流ｉの電流値をなるべく大きくし、電圧比較回路１の検出速度が所望の値になるように調整する必要がある。

また、図２において、ＰＭＯＳトランジスタＭ４のトランジスタサイズを、ＰＭＯＳトランジスタＭ３の１／（２×α）倍に、ＰＭＯＳトランジスタＭ５のトランジスタサイズを、入力トランジスタＭ１及びＭ２の１／α倍にそれぞれし、ＮＭＯＳトランジスタＭ６のトランジスタサイズを、ＮＭＯＳトランジスタＭ７及びＭ８の１／α倍にし、抵抗Ｒ１の抵抗値をγ×Ｒに、抵抗Ｒ２の抵抗値をα×Ｒになるようにしてもよい。このようにした場合、最終的には電圧比較回路１で検出される電圧差は、基準電圧Ｖｒｅｆと抵抗Ｒ１とＲ２との抵抗値の比の積で決定される。このようにすることにより、差動入力回路１１よりも動作スピードが要求されない定電流回路１２の低消費電力化を図ることができる。

また、図２では、当然ながら（Ｄ＋の電圧）−（Ｄ−の電圧）＞Ｖａとなる場合しか検出することができない。したがって、図５（トランジスタサイズ及び抵抗値は図２と同じ）に示すように、図２の回路に更に差動増幅回路２と増幅回路３をそれぞれ追加して、該追加した差動増幅回路２の入力トランジスタＭ２のゲートに入力信号Ｄ−を、入力トランジスタＭ３のゲートに入力信号Ｄ＋をそれぞれ入力するようにしてもよく、２つの増幅回路３からそれぞれ出力された各出力信号に対してＯＲ回路２２で論理和を行うことにより、｜（Ｄ＋の電圧）−（Ｄ−の電圧）｜＞Ｖａであるか否かの検出を行うことができる。また、図５の各抵抗Ｒ１の抵抗値をそれぞれα×Ｒにすると、｜（Ｄ＋の電圧）−（Ｄ−の電圧）｜＞α×Ｖａであるか否かの検出を行うことができる。

このことから、｜（Ｄ＋の電圧）−（Ｄ−の電圧）｜＞Ｖａであるか否かの検出と、｜（Ｄ＋の電圧）−（Ｄ−の電圧）｜＞α×Ｖａであるか否かの検出を行う場合、抵抗Ｒ１の抵抗値をＲにした図５の電圧比較回路１と、抵抗Ｒ１の抵抗値をα×Ｒにした図５の電圧比較回路１の２つの電圧比較回路１があればよく、この場合、２つの電圧比較回路１の電流制御回路４を共通にすることにより電流制御回路４を１つにすることができ、コストの低減を図ることができる。

例えば、｜（Ｄ＋の電圧）−（Ｄ−の電圧）｜＞Ｖａであるか否かの検出を行う回路は、シリアルデータ信号がスケルチレベル以下であることを検出するスケルチ検出回路として使用することができ、｜（Ｄ＋の電圧）−（Ｄ−の電圧）｜＞α×Ｖａであるか否かの検出を行う回路は、シリアルデータ伝送線路が切断されたことを検出する切断検出回路として使用することができる。ＵＳＢ２.０−ＨＯＳＴ機能に使用されるこのようなスケルチ検出回路と切断検出回路は、検出精度がよく高速応答性に優れている必要があるが、図５で示したような電圧比較回路１を使用することにより、簡単に実現することができ、スケルチ検出回路と切断検出回路の両方を使用する場合には電流制御回路４は１つでよいことから、コストの低減を図ることができる。

図６は、電流制御回路４の他の回路例を示した図である。なお、図６では、図２と同じもの又は同様のものは同じ符号で示している。
図６において、電流制御回路４は、ＰＭＯＳトランジスタＭ４，Ｍ５，Ｍ１５、ＮＭＯＳトランジスタＭ６，Ｍ１６、抵抗値Ｒの抵抗Ｒ２、引き算回路１５、演算増幅回路１６及び基準電圧源１７で構成されている。
ＰＭＯＳトランジスタＭ４及びＭ１５はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ４及びＭ１５において、各ソースは電源電圧ＶＤＤにそれぞれ接続され、各ゲートが接続されて該接続部はＰＭＯＳトランジスタＭ１５のドレインと、ＰＭＯＳトランジスタＭ３及びＭ１１の各ゲートにそれぞれ接続されている。

ＰＭＯＳトランジスタＭ４のドレインとＰＭＯＳトランジスタＭ５のソースとの間には抵抗Ｒ２が接続され、ＰＭＯＳトランジスタＭ５のドレインと接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ６が接続されている。ＰＭＯＳトランジスタＭ５のゲートは接地電圧ＧＮＤに接続され、ＮＭＯＳトランジスタＭ６において、ゲートはドレインに接続され、ＮＭＯＳトランジスタＭ６はダイオードをなしている。抵抗Ｒ２の両端はそれぞれ引き算回路１５に接続され、引き算回路１５の出力端は演算増幅回路１６の反転入力端に接続され、演算増幅回路１６の非反転入力端には、基準電圧Ｖｒｅｆが入力されている。

ＰＭＯＳトランジスタＭ１５のドレインと接地電圧ＧＮＤとの間にはＮＭＯＳトランジスタＭ１６が接続され、ＮＭＯＳトランジスタＭ１６のゲートは演算増幅回路１６の出力端に接続されている。ＰＭＯＳトランジスタＭ１５、Ｍ４、Ｍ３及びＭ１１はカレントミラー回路を形成しており、演算増幅回路１６は、引き算回路１５の出力電圧が基準電圧Ｖｒｅｆと同じ電圧になるようにＰＭＯＳトランジスタＭ１６の動作制御を行うことにより、ＰＭＯＳトランジスタＭ４、Ｍ３及びＭ１１から出力される電流の制御を行う。

図７は、引き算回路１５の回路例を示した図である。
図７において、引き算回路１５は、入力電圧Ｖ１から入力電圧Ｖ２を減算した電圧（Ｖ１−Ｖ２）を生成して出力するものであり、ＰＭＯＳトランジスタＭ２１と、演算増幅回路３１と、抵抗Ｒ２１，Ｒ２２とで構成されている。
演算増幅回路３１の反転入力端には、抵抗Ｒ２２を介して入力電圧Ｖ１が入力されており、演算増幅回路３１の非反転入力端には入力電圧Ｖ２が入力されている。演算増幅回路３１の反転入力端と接地電圧ＧＮＤとの間に、ＰＭＯＳトランジスタＭ２１と抵抗Ｒ２１が直列に接続され、ＰＭＯＳトランジスタＭ２１のゲートは演算増幅回路３１の出力端に接続されている。ＰＭＯＳトランジスタＭ２１と抵抗Ｒ２１との接続部から出力電圧（Ｖ１−Ｖ２）が出力される。

図８は、引き算回路１５の他の回路例を示した図である。なお、図８では、図７と同じもの又は同様のものは同じ符号で示している。
図８において、引き算回路１５は、入力電圧Ｖ１から入力電圧Ｖ２を減算した電圧（Ｖ１−Ｖ２）を生成して出力するものであり、演算増幅回路３１と、抵抗Ｒ２５〜Ｒ２８とで構成されている。
演算増幅回路３１の反転入力端には、抵抗Ｒ２６を介して入力電圧Ｖ１が入力されており、入力電圧Ｖ２と接地電圧ＧＮＤとの間には抵抗Ｒ２７と抵抗Ｒ２８が直列に接続されている。抵抗Ｒ２７と抵抗Ｒ２８との接続部は演算増幅回路３１の非反転入力端に接続され、演算増幅回路３１の反転入力端と出力端との間に抵抗Ｒ２５が接続されている。演算増幅回路３１の出力端から出力電圧（Ｖ１−Ｖ２）が出力される。

次に、図９は、電流制御回路４の他の回路例を示した図であり、図９では、図２と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図９における図２との相違点は、電流制御回路４の回路を変えたことにある。
図９の電流制御回路４において、ＰＭＯＳトランジスタＭ４は、ＰＭＯＳトランジスタＭ３及びＭ１１と共にカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ４のソースは電源電圧ＶＤＤに接続され、ＰＭＯＳトランジスタＭ４のゲートは、ドレインに接続されると共にＰＭＯＳトランジスタＭ３及びＭ１１の各ゲートにそれぞれ接続されている。

ＰＭＯＳトランジスタＭ４のドレインはＮＭＯＳトランジスタＭ６のドレインに接続され、ＮＭＯＳトランジスタＭ６のソースと接地電圧ＧＮＤとの間には抵抗Ｒ２が接続されている。演算増幅回路１６において、反転入力端はＮＭＯＳトランジスタＭ６と抵抗Ｒ２との接続部に接続され、非反転入力端には基準電圧Ｖｒｅｆが入力されており、出力端はＮＭＯＳトランジスタＭ６のゲートに接続されている。なお、図９では、ＮＭＯＳトランジスタＭ６及び演算増幅回路１６が制御回路をなす。

演算増幅回路１６は、ＮＭＯＳトランジスタＭ６と抵抗Ｒ２との接続部の電圧が基準電圧Ｖｒｅｆと同じ電圧になるようにＮＭＯＳトランジスタＭ６の動作制御を行う。ＮＭＯＳトランジスタＭ６を流れる電流と同じ電流がＰＭＯＳトランジスタＭ４に流れ、該電流に比例した電流がＰＭＯＳトランジスタＭ３及びＭ１１にそれぞれ流れる。抵抗Ｒ１の抵抗値をＲとすると、抵抗Ｒ２の抵抗値は（α×Ｒ）／γであり、基準電圧Ｖｒｅｆの電圧値がＶａであることから、ＰＭＯＳトランジスタＭ４には（Ｖａ×γ）／（α×Ｒ）の定電流が流れる。ＰＭＯＳトランジスタＭ３のトランジスタサイズはＰＭＯＳトランジスタＭ４の２×α倍であり、抵抗Ｒ１を流れる電流値がＶａ×γ／Ｒ、すなわち抵抗Ｒ１の両端電圧がγ×Ｖａであるときに出力信号Ｓｏｕｔの信号レベルが反転する。なお、図３から図５の電流制御回路４に、図９で示したような電流制御回路を使用してもよい。

ここで、図９の電圧比較回路１にヒステリシスを設けるようにした場合、図９の回路は図１０のようになる。図１０における図９との相違点は、図９の差動増幅回路２に抵抗Ｒ１１とスイッチＳＷ１，ＳＷ２を追加し、図９の増幅回路３にインバータ２３を追加したことにある。なお、抵抗Ｒ１１は第３抵抗を、スイッチＳＷ１は第１スイッチ手段を、スイッチＳＷ２は第２スイッチ手段をそれぞれなす。
ＰＭＯＳトランジスタＭ３のドレインとＰＭＯＳトランジスタＭ２のソースとの間に抵抗Ｒ１１を接続し、抵抗Ｒ１にはスイッチＳＷ１が、抵抗Ｒ１１にはスイッチＳＷ２がそれぞれ並列に接続されている。

また、インバータ２１の出力端はインバータ２３の入力端に接続され、インバータ２３の出力端は出力端子ＯＵＴに接続されている。スイッチＳＷ１は、出力信号Ｓｏｕｔの信号レベルに応じてスイッチングを行い、スイッチＳＷ２はインバータ２１の出力信号の信号レベルに応じてスイッチングを行う。このようにすることにより、電圧比較回路１にヒステリシスを設けることができる。なお、図１０では、図９の場合を例にして示したが、図２から図５の場合にも適用することができ、この場合も図１０と同様であるのでその説明を省略する。

このように、本第１の実施の形態における電圧比較回路は、定電流回路１２と差動入力回路１１の一方の入力トランジスタＭ１との間に直列に接続された抵抗Ｒ１を備え、電流制御回路４によって、該抵抗Ｒ１の両端電圧差が所定値Ｖａで一定になるように、各入力トランジスタＭ１及びＭ２にバイアス電流を供給する定電流回路１２をなすＰＭＯＳトランジスタＭ３から出力される電流が制御されるようにした。このことから、しきい値のばらつきを低減させ、入力される２信号の間に所定のオフセット電圧が発生したことを高速かつ高精度に検出することができる。

なお、前記第１の実施の形態における電圧比較回路を半導体集積回路に内蔵するようにしてもよく、このような半導体集積回路は、所定の機能を有する様々な電子機器に使用することができる。

本発明の第１の実施の形態における電圧比較回路の回路構成例を示した図である。 図１の電圧比較回路１の回路例を示した図である。 本発明の第１の実施の形態における電圧比較回路の他の回路例を示した図である。 本発明の第１の実施の形態における電圧比較回路の他の回路例を示した図である。 本発明の第１の実施の形態における電圧比較回路の他の回路例を示した図である。 電流制御回路４の他の回路例を示した図である。 引き算回路１５の回路例を示した図である。 引き算回路１５の他の回路例を示した図である。 本発明の第１の実施の形態における電圧比較回路の他の回路例を示した図である。 本発明の第１の実施の形態における電圧比較回路の他の回路例を示した図である。 オフセットを有する電圧比較回路の従来例を示した回路図である。

符号の説明

１ 電圧比較回路
２ 差動増幅回路
３ 増幅回路
４ 電流制御回路
１１ 差動入力回路
１２ 定電流回路
１３，１４ 負荷回路
１５ 引き算回路
１６，３１ 演算増幅回路
１７ 基準電圧源
２１，２３ インバータ
２２ ＯＲ回路
Ｍ１，Ｍ２ 入力トランジスタ
Ｍ３〜Ｍ５，Ｍ１１，Ｍ１５，Ｍ２１ ＰＭＯＳトランジスタ
Ｍ６〜Ｍ８，Ｍ１２，Ｍ１６ ＮＭＯＳトランジスタ
Ｒ１〜Ｒ３，Ｒ１１，Ｒ２１，Ｒ２２，Ｒ２５〜Ｒ２８ 抵抗

Claims (15)

1. 入力された２つの入力信号の電圧差が所定値以上になったか否かの検出を行い、該検出結果を示す信号を生成して出力する電圧比較回路において、
   制御電極に前記各入力信号が対応して入力される、差動対をなす第１入力トランジスタ及び第２入力トランジスタ、入力された制御信号に応じた第１定電流を生成して該第１入力トランジスタ及び第２入力トランジスタにそれぞれ供給する定電流回路部、及び前記定電流回路部と第１入力トランジスタとの間に接続された第１抵抗を有する１つ以上の差動増幅回路部と、
   前記定電流回路部の動作制御を行い、生成される前記第１定電流の電流値の制御を行う電流制御回路部と、
   を備え、
   前記電流制御回路部は、前記第１抵抗の両端電圧差が前記所定値になるように前記定電流回路部で生成される第１定電流の電流値を制御することを特徴とする電圧比較回路。
2. 前記電流制御回路部は、
   前記定電流回路部から出力される第１定電流に比例した比例電流を生成し出力する比例電流生成回路と、
   該比例電流生成回路から出力された前記比例電流が流れる第２抵抗と、
   該第２抵抗の両端電圧差を算出して出力する引き算回路と、
   該引き算回路から出力された電圧が所定の基準電圧と同じ電圧になるように前記定電流回路部及び前記比例電流生成回路の動作制御を行う制御回路と、
   を備えることを特徴とする請求項１記載の電圧比較回路。
3. 前記第１入力トランジスタに直列に接続された第１負荷回路と前記第２入力トランジスタに直列に接続され第２負荷回路からなり、前記差動対の負荷をなす負荷回路部を備え、
   前記電流制御回路部は、
   前記第２抵抗に直列に接続された、常時オンして導通状態になるように制御電極に信号が入力された第３トランジスタと、
   該第３トランジスタの負荷をなす第３負荷回路と、
   を備えることを特徴とする請求項２記載の電圧比較回路。
4. 前記電流制御回路部は、
   前記定電流回路部から出力される第１定電流に比例した比例電流を生成し出力する比例電流生成回路と、
   該比例電流生成回路から出力された電流が流れる第２抵抗と、
   該第２抵抗の両端電圧差が所定の基準電圧と同じ電圧になるように、前記比例電流生成回路から出力された電流の該第２抵抗へ流れる電流値を制御する制御回路と、
   を備え、
   前記定電流回路部は、前記比例電流生成回路から出力される電流に比例した前記第１定電流を生成して出力することを特徴とする請求項１記載の電圧比較回路。
5. 前記比例電流生成回路はカレントミラー回路の入力側トランジスタからなり、前記定電流回路部は該カレントミラー回路の出力側トランジスタからなることを特徴とする請求項４記載の電圧比較回路。
6. 前記第２抵抗は、前記第１抵抗と同じ抵抗値であることを特徴とする請求項２又は３記載の電圧比較回路。
7. 前記第１入力トランジスタ、第２入力トランジスタ及び第３トランジスタは、それぞれ同じトランジスタサイズで同型のＭＯＳトランジスタであることを特徴とする請求項３記載の電圧比較回路。
8. 前記第１負荷回路、第２負荷回路及び第３負荷回路は、それぞれ同じトランジスタサイズで同型のＭＯＳトランジスタからなることを特徴とする請求項３又は７記載の電圧比較回路。
9. 前記定電流回路部は、制御電極に入力された前記制御回路からの制御信号に応じた電流を出力する第１トランジスタで構成され、前記比例電流生成回路は、制御電極に入力された前記制御回路からの制御信号に応じた電流を出力する第２トランジスタで構成され、該第２トランジスタは、前記第１トランジスタから出力される電流に比例した前記比例電流を出力することを特徴とする請求項２、３、６、７又は８記載の電圧比較回路。
10. 前記第１トランジスタ及び第２トランジスタは、同型のＭＯＳトランジスタであり、該第１トランジスタは、第２トランジスタの２倍のトランジスタサイズを有することを特徴とする請求項９記載の電圧比較回路。
11. 前記定電流回路部と第２入力トランジスタとの間に接続された第３抵抗と、
    前記第１抵抗を短絡させるための第１スイッチ手段と、
    前記第３抵抗を短絡させるための第２スイッチ手段と、
    を備え、
    前記第１スイッチ手段及び第２スイッチ手段は、前記検出結果を示す２値の信号に応じて相反するスイッチング動作を行うことを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載の電圧比較回路。
12. 前記第２入力トランジスタと第２負荷回路との間に接続された第４抵抗を備えることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載の電圧比較回路。
13. 複数の前記差動増幅回路部を有する場合、前記電流制御回路部は、各差動増幅回路部に対して、前記第１抵抗の両端電圧差が前記所定値になるように前記定電流回路部で生成される第１定電流の電流値を制御することを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１又は１２記載の電圧比較回路。
14. 請求項１から１３のいずれかに記載の電圧比較回路を有する半導体集積回路。
15. 請求項１４に記載の半導体集積回路を備えた所定の機能を有する電子機器。

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