JP2006094334A

JP2006094334A - 発振器及び半導体装置

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Publication number: JP2006094334A
Application number: JP2004279862A
Authority: JP
Inventors: Mitsuhiro Yamamura; 光宏山村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-09-27
Filing date: 2004-09-27
Publication date: 2006-04-06

Abstract

【課題】発振周波数が電源電圧に依存しない発振器を提供する。
【解決手段】
リング状に接続された複数のインバータを備えた発振器であって、複数のインバータに供給する電源電流を生成する電流生成部と、複数のインバータを駆動する電源電圧に比例して電源電流を生成するように電流生成部を制御する電流制御部と備えた発振器。当該発振器は、第１の抵抗体及び第２の抵抗体を有し、電源電圧を抵抗分割した所定の電圧を生成する電圧生成部をさらに備え、電流制御部は、所定の電圧に比例して電源電流を生成するように電流制御部を制御することが好ましい。
【選択図】図１

Description

本発明は、発振器及び半導体装置に関する。本発明は、特に、発振周波数の変動を抑えることができる発振器及びそれを備えた半導体装置に関する。

従来のリングオシレータとして、特開平５−１７５７９３号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来のリングオシレータは、複数のインバータと、リーク電流発生部と、該リーク電流発生部で発生したリーク電流に応じた電源電流を該インバータに供給する電流制御部とを備えており、リングオシレータの発振周波数を該リーク電流の大きさによって制御している。

特開平５−１７５７９３号公報

しかしながら、上記従来のリングオシレータは、仮にリーク電流の大きさによりリングオシレータの発振周波数が制御できたとしても、電源電圧の変動に伴い、リングオシレータの発振周波数が変動してしまうという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる発振器及び半導体装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、リング状に接続された複数のインバータを備えた発振器であって、複数のインバータに供給する電源電流を生成する電流生成部と、複数のインバータを駆動する電源電圧に比例して電源電流を生成するように電流生成部を制御する電流制御部とを備えたことを特徴とする発振器を提供する。

上記構成では、複数のインバータに供給される電源電流は、電圧生成部が電源電圧に応じて生成する電圧に比例することとなる。すなわち、上記構成では、電圧生成部が生成する電圧が変化した場合に、電流生成部が、当該変動に応じて複数のインバータに供給される電源電流を変化させることとなる。したがって、上記構成によれば、電圧生成部が生成する電圧が変動した場合であっても、当該発振器の発振周波数を略一定に保つことができる。すなわち、上記構成によれば、電源電圧が変化した場合であっても、発振周波数が当該変化に依存しない発振器を提供することができる。

上記発振器は、第１の抵抗体及び第２の抵抗体を有し、電源電圧を抵抗分割した所定の電圧を生成する電圧生成部をさらに備え、電流制御部は、所定の電圧に比例して電源電流を生成するように電流制御部を制御することが好ましい。

上記構成では、複数のインバータに供給される電源電流を生成するための所定の電圧は、抵抗分割により生成されることとなる。すなわち、当該所定の電圧は、第１の抵抗体と第２の抵抗体との抵抗比によって定まることとなる。そして、上記構成では、プロセス変動等により抵抗体の抵抗値が変動したとしても、当該抵抗比はほとんど変動しない。したがって、上記構成によれば、複数のインバータに供給する電源電流を、電源電圧に比例して生成することができる。ひいては、当該発振器の発振周波数の変動をさらに抑えることができる。

上記発振器において、電流制御部は、ソースに電源電圧が供給されたトランジスタと、一方端がトランジスタのドレインに接続された第３の抵抗体と、所定の電圧が供給された第１の入力端、第３の抵抗体の一方端に接続された第２の入力端、及びトランジスタのゲートに接続された出力端を有するオペアンプとを有し、電流生成部は、オペアンプの出力に基づいて、電源電流を生成することが好ましい。この場合、電流生成部は、所定の電圧が第２の入力端の電圧と略等しくなるように第３の抵抗体を流れる電流を制御することが望ましい。

上記構成では、第３の抵抗体の一方端の電圧は、所定の電圧に比例、すなわち、電源電圧に比例する。そして、第３の抵抗体を流れる電流は、電源電圧に比例するため、電源電流も電源電圧に比例することとなる。また、上記構成では、第３の抵抗体の抵抗値を調整したり、また、例えば、電流生成部がカレントミラー回路を有して構成される場合には、それを構成するトランジスタ及び電流制御部のトランジスタのサイズを調整したりすることにより、電源電流の大きさを容易に制御することができる。

本発明の第２の形態によれば、上記発振器を備えたことを特徴とする半導体装置を提供する。ここで、半導体装置とは、本発明に係る発振器を備えた、半導体により構成された装置一般をいい、その構成に特に限定は無いが、例えば、上記発振器を備えた強誘電体メモリ装置、ＤＲＡＭ、フラッシュメモリ等の記憶装置等の発振信号を必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態にかかる発振器１００の回路構成を示す図である。発振器１００は、リング状に接続された複数のインバータ１１２を有するインバータ部１１０と、電流生成部１２０と、電圧生成部１３０と、電流制御部１４０とを備えて構成される。

電流生成部１２０は、インバータ部１１０を構成する複数のインバータ１１２に供給する電源電流Ｉ１を生成する。電流生成部１２０は、ｐ型ＭＯＳトランジスタ１２２及び１２６と、ｎ型ＭＯＳトランジスタ１２４及び１２８とを有して構成される。

ｐ型ＭＯＳトランジスタ１２２は、ソースに電源電圧ＶＤＤが供給され、ドレインがｎ型ＭＯＳトランジスタ１２４のドレインに接続されており、ゲートが電流制御部１４０に接続されている。ｎ型ＭＯＳトランジスタ１２４は、ゲートがドレインに接続されており、ソースが接地されている。

ｐ型ＭＯＳトランジスタ１２６及びｎ型ＭＯＳトランジスタ１２８は、複数のインバータ１１２のそれぞれ対して設けられている。具体的には、各ｐ型ＭＯＳトランジスタ１２６は、ソースにＶＤＤが供給され、ドレインが対応するインバータ１１２に接続されており、ゲートが電流制御部１４０に接続されている。各ｎ型ＭＯＳトランジスタ１２８は、ソースが接地され、ドレインが対応するインバータ１１２に接続されており、ゲートがｎ型ＭＯＳトランジスタ１２４のゲート及びドレインに接続されている。

すなわち、本実施形態において、電流生成部１２０は、ｐ型ＭＯＳトランジスタ１２２及び１２６並びにｎ型ＭＯＳトランジスタ１２４及び１２８からなるカレントミラーを有する。そして、電流生成部１２０は、電流制御部１４０がｐ型ＭＯＳトランジスタ１２２及び１２６のゲートに供給した電圧に応じて、電源電流Ｉ１を生成する。

電圧生成部１３０は、所定の電圧の一例である、ＶＤＤに比例する電圧Ｖ１を生成する。電圧生成部１３０は、直列に接続された第１の抵抗体１３２及び第２の抵抗体１３４を有する。第１の抵抗体１３２は、一方端にＶＤＤが供給されており、他方端が第２の抵抗体の一方端に接続されている。第２の抵抗体１３４は、その他方端が接地されている。すなわち、第１の抵抗体１３２及び第２の抵抗体１３４は、ＶＤＤと接地電位との間に直列に設けられている。そして、電圧生成部１３０は、第１の抵抗体１３２と第２の抵抗体１３４との接続点Ａの電圧を、電圧Ｖ１として出力する。

電流制御部１４０は、インバータ１１２に供給される電源電流Ｉ１を制御する。電流制御部１４０は,ｐ型ＭＯＳトランジスタ１４２と、第３の抵抗体１４４と、オペアンプ１４６とを有して構成される。

ｐ型ＭＯＳトランジスタ１４２は、ソースにＶＤＤが供給されており、ドレインが接続点Ｂにおいて第３の抵抗体１４４の一方端に接続されている。第３の抵抗体１４４は、他方端が接地されている。第３の抵抗体１４４は、その抵抗値Ｒ３が調整可能に設けられることが好ましい。例えば、第３の抵抗体１４４は、トリミング可能に設けられる。本実施形態において、インバータ１１２に供給される電流Ｉ１は、第３の抵抗体１４４の抵抗値Ｒ３に比例しており、抵抗値Ｒ３を調整することにより、電流Ｉ１を制御することができる。

オペアンプ１４６は、第１の入力端（−）、第２の入力端（＋）、及び出力端を有する。第１の入力端（−）は、電圧生成部１３０の接続点Ａ、すなわち、第１の抵抗体１３２の他方端及び第２の抵抗体１３４の一方端に接続されている。第２の入力端（＋）は、接続点Ｂ、すなわち、ｐ型ＭＯＳトランジスタ１４２のドレイン及び第３の抵抗体１４４の一方端に接続されている。オペアンプ１４６の出力端は、ｐ型ＭＯＳトランジスタ１４２のゲート、及び電流生成部１２０に設けられたｐ型ＭＯＳトランジスタ１２２及び１２６のゲートにそれぞれ接続される。

次に、本実施形態の発振器１００の発振周波数ｆについて説明する。電圧生成部１３０は、ＶＤＤを抵抗分割して電圧Ｖ１を生成する。電圧生成部１３０は、第１の抵抗体１３２及び第２の抵抗体１３４の抵抗値をそれぞれＲ１及びＲ２とすると、以下の式（１）で表される電圧Ｖ１を生成する。

Ｖ１＝（Ｒ２／（Ｒ１＋Ｒ２））＊ＶＤＤ（１）

本実施形態において、オペアンプ１４６は、電圧Ｖ２を電圧Ｖ１と比較し、電圧Ｖ２が電圧Ｖ１と略等しくなるように、ｐ型ＭＯＳトランジスタ１４２のゲートに供給する電圧を制御する。

Ｖ２＝Ｖ１（２）

すなわち、オペアンプ１４６は、電圧Ｖ１が変動した場合、すなわち、ＶＤＤが変動した場合、その変動に応じて電圧Ｖ２が電圧Ｖ１と略等しくなるように、ｐ型ＭＯＳトランジスタ１４２のゲートに供給する電圧を制御する。そして、第３の抵抗体Ｒ３を流れる電流Ｉ２は、以下の式（３）で表される。

Ｉ２＝Ｖ２／Ｒ３（３）

すなわち、オペアンプ１４６は、第３の抵抗体Ｒ３を流れる電流Ｉ２が、電圧Ｖ２に比例するように、ｐ型ＭＯＳトランジスタ１４２のゲートに供給する電圧を制御する。

Ｉ２∝Ｖ２＝Ｖ１（４）

また、電流Ｉ２は、式（１）〜（３）より以下となる。

Ｉ２＝（Ｒ２＊ＶＤＤ）／（Ｒ３＊（Ｒ１＋Ｒ２））（５）

一方、インバータ１１２は、それに供給される電源電圧ＶＤＤ及び電源電流Ｉ１に応じて、出力波形の立ち上がり速度を変化させるため、発振器１００は、電源電圧ＶＤＤ及び電源電流Ｉ１に応じて、その発振周波数ｆを変化させる。

発振周波数ｆ∝ＶＤＤ／Ｉ１（６）

また、オペアンプ１４６は、ｐ型ＭＯＳトランジスタ１４２に電流Ｉ２に流す電圧を供給するところ、当該電圧は、ｐ型ＭＯＳトランジスタ１２６のゲートにも供給されている。したがって、ｐ型ＭＯＳトランジスタ１２６は、電流Ｉ２に比例して電流Ｉ１を生成する。

Ｉ１∝Ｉ２（６）
発振周波数ｆ∝ＶＤＤ／Ｉ１∝ＶＤＤ／Ｉ２（７）

したがって、式（５）及び（７）より、本実施形態の発振器１００の発振周波数ｆは、電源電圧ＶＤＤにほとんど依存せず、抵抗値Ｒ１、Ｒ２、及びＲ３によって定まる。

発振周波数ｆ∝（Ｒ３＊（Ｒ１＋Ｒ２））／Ｒ２（８）

本実施形態では、複数のインバータ１１２に供給される電源電流Ｉ１は、電圧生成部１３０が電源電圧ＶＤＤに応じて生成する電圧Ｖ１に比例することとなる。すなわち、本実施形態では、電圧Ｖ１が変化した場合に、電流生成部１２０が、当該変動に応じて複数のインバータ１１２に供給される電源電流Ｉ１を変化させることとなる。したがって、本実施形態によれば、電圧生成部１３０が生成する電圧Ｖ１が変動した場合であっても、発振器１００の発振周波数ｆを略一定に保つことができる。すなわち、本実施形態によれば、電源電圧ＶＤＤが変動した場合であっても、発振周波数が当該変動に依存しない発振器１００を提供することができる。

また、本実施形態では、発振器１００の発振周波数ｆは、閾値電圧に代表されるトランジスタ特性の変動の影響を受けず、抵抗比のみによって決まるため、調整が容易で、電源電圧やトランジスタ特性のプロセス変動にに依存しない発振周波数を有するパルス信号を生成できる。

図２は、上述した実施形態の発振器１００を、半導体装置の一例である強誘電体メモリ装置２００に適用した例を示すブロック図である。強誘電体メモリ装置２００は、発振器１００と、チャージポンプ回路２１０と、ワード線駆動回路２２０と、強誘電体キャパシタを有する複数のメモリセルからなるメモリセルアレイ２３０と、センスアンプ２４０とを備えて構成される。

発振器１００は、駆動電圧としてＶＤＤが供給されており、発振周波数がＶＤＤの変動にほとんど依存しないパルス信号を生成する。チャージポンプ回路２１０は、発振器１００が生成したパルス信号を受け取り、当該発振周波数に基づいて、ＶＤＤを昇圧した電圧ＶＰＰを生成する。ワード線駆動回路２２０は、複数のメモリセルに接続された複数のワード線ＷＬが接続されており、選択すべきメモリセルのアドレスを示すアドレス信号に基づいて、当該メモリセルが接続されたワード線ＷＬに電圧ＶＰＰを供給して、当該ワード線ＷＬを選択する。これにより、当該メモリセルの強誘電体キャパシタに記憶されたデータに基づいて、当該メモリセルに接続されたビット線ＢＬの電位が変動する。センスアンプ２４０は、当該ビット線ＢＬの電位の変動に基づいて、当該メモリセルに記憶されたデータを判定する。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態にかかる発振器１００の回路構成を示す図である。発振器１００を、半導体装置の一例である強誘電体メモリ装置２００に適用した例を示すブロック図である。

符号の説明

１００・・・発振器、１１０・・・インバータ部、１１２・・・インバータ、１２０・・・電流生成部、１３０・・・電圧生成部、１３２・・・第１の抵抗体、１３４・・・第２の抵抗体、１４０・・・電流制御部、１４４・・・第３の抵抗体、１４６・・・オペアンプ、２００・・・強誘電体メモリ装置、２１０・・・チャージポンプ回路、２２０・・・ワード線駆動回路、２３０・・・メモリセルアレイ、２４０・・・センスアンプ

Claims

リング状に接続された複数のインバータを備えた発振器であって、
前記複数のインバータに供給する電源電流を生成する電流生成部と、
前記複数のインバータを駆動する電源電圧に比例して前記電源電流を生成するように前記電流生成部を制御する電流制御部と、
を備えたことを特徴とする発振器。
第１の抵抗体及び第２の抵抗体を有し、前記電源電圧を抵抗分割した所定の電圧を生成する電圧生成部をさらに備え、
前記電流制御部は、前記所定の電圧に比例して前記電源電流を生成するように前記電流制御部を制御することを特徴とする請求項１に記載の発振器。
前記電流制御部は、
ソースに前記電源電圧が供給されたトランジスタと、
一方端が前記トランジスタのドレインに接続された前記第３の抵抗体と、
前記所定の電圧が供給された第１の入力端、前記第３の抵抗体の前記一方端に接続された第２の入力端、及び前記トランジスタのゲートに接続された出力端を有するオペアンプと、
を有し、
前記電流生成部は、前記オペアンプの出力に基づいて、前記電源電流を生成することを特徴とする請求項２に記載の発振器。
前記電流生成部は、前記所定の電圧が前記第２の入力端の電圧と略等しくなるように前記第３の抵抗体を流れる電流を制御することを特徴とする請求項３に記載の発振器。
請求項１から４のいずれか１項に記載の発振器を備えたことを特徴とする半導体装置。