JP4898373B2 - 内部電圧発生回路 - Google Patents

Description

本発明は、内部電圧発生回路に関し、特に、外部電源電圧及び接地電圧レベルを利用し、電源電圧より高いポンプ電圧レベル、又は、接地電圧より低いバックバイアス電圧レベルをそれぞれ生成する内部電圧発生回路においてラッチアップ現象を防止することができる技術に関する。

通常、半導体メモリ素子であるＤＲＡＭは、外部電源によって電位が互いに異なる内部電源を生成して様々な動作に応じて異なる使用方式をとる。このように、外部電源によって内部電源を生成する方式としては、大きく２種類ある。１つは、外部電源を低い電位にダウンコンバート（Ｄｏｗｎ Ｃｏｎｖｅｒｔｉｎｇ）して内部電位を生成して用いる方式であり、もう１つは、チャージポンプを利用し、外部電源電位より高いか、又は、接地電位より低い内部電位を生成する方式のものである。

ここで、ダウンコンバートによって生成した内部電源は、電力消費を低減するためのものであり、チャージポンプによって生成した内部電源は、次のように特殊な目的を行うためのものである。

即ち、チャージポンプにより生成された内部電源のうち、ＤＲＡＭに最も普遍的に用いられている内部電源としては、ポンプ電圧ＶＰＰ及びバックバイアス電圧ＶＢＢがある。ここで、ポンプ電圧ＶＰＰは、セルトランジスタのゲート、又は、ワードラインに外部電源電圧ＶＣＣより高い電位であるポンプ電圧ＶＰＰを印加してセルデータの伝達の際に生じるセルデータの損失が発生しないようにする。また、セルに保存されているデータの損失を防止するため、セルトランジスタのバルクに、外部電位である接地電圧ＶＳＳより低いバックバイアス電圧ＶＢＢを印加する。

チャージポンプの効率は、このようなポンプ電圧ＶＰＰ及びバックバイアス電圧ＶＢＢの生成のために、非常に重大な影響を及ぼす。従って、狭い（又は、同じ）面積を有し、高い効率のチャージポンプを実現することは、非常に重要な課題である。

最近、外部電源が１．５Ｖ以下に低くなるにつれて、従来の技術において、外部電源をダウンコンバートし、使用中の内部電源の電位によっては回路の動作自体が不可能となる場合が発生している。

例えば、ビットラインセンスアンプにおいて、ビットライン及びビットラインバーをイコライジングさせるビットラインイコライジングトランジスタのゲートを制御するため、プルアップ電位として、外部電源電位や、それより低い電位を用いる場合は、ビットラインとビットラインバーが正しくイコライジングされない。

そして、センスアンプの動作過程において、プルアップトランジスタ及びプルダウントランジスタを動作させる前に、これをビットラインプリチャージ電圧レベルにプリチャージさせるトランジスタを制御するため、プルアップソースとして用いられる電位を外部電源や、これより低い電源で印加する場合にも、プリチャージ動作を正しく行うことができない。

また、信号ライン及びローカル入／出力ライン並びにローカル入／出力ライン及びグローバル（Ｇｌｏｂａｌ）入／出力ラインの間をそれぞれプリチャージするトランジスタのゲートを制御するために、プルアップソースとして用いられる電位を外部電源や、これより低い電源で印加する場合にも、プリチャージ動作を行うことができない。

即ち、これらは全て、ＮＭＯＳトランジスタの特性上、ハイレベルの伝達が難しいため、ゲート電位がドレイン電位よりしきい電圧値以上に高くないとき、ソース電位がドレインに印加される場合、ドレイン電位はソース電位において、しきい電圧分の損失が発生することになる。

このような問題を解決するための方法として、図１のようなチャージポンプを利用した内部電圧発生回路が開示されたことがある。

従来の内部電圧発生回路は、ＶＰＰレベル検出器１０、リングオシレータ１１、ポンプ制御ロジック１２、トリプルチャージポンプ１３及びＶＰＥＲＩ駆動部１４を備える。

ここで、ＶＰＰレベル検出器１０は、基準電圧ＶＲＥＦＰＰに応じてポンプ電圧ＶＰＰのレベルを検出してポンプイネーブル信号ＰＰＥを出力する。リングオシレータ１１は、ポンプイネーブル信号ＰＰＥに応じて一定の周期信号ＯＳＣを生成する。ポンプ制御ロジック１２は、周期信号ＯＳＣに応じてチャージポンプを制御するポンプ制御信号を生成する。トリプルチャージポンプ１３は、ポンプ制御信号に応じてポンプ電圧ＶＰＰを生成してＶＰＰレベル検出器１０とＶＰＥＲＩ駆動部１４とに出力する。ＶＰＥＲＩ駆動部１４は、ポンプ電圧ＶＰＰを利用して周辺電圧ＶＰＥＲＩを出力する。

このような構成を有する従来の内部電圧発生回路は、チャージポンプを利用して外部電源電位より高い電位によってチャージポンプして生成したポンプ電圧ＶＰＰを、再びダウンコンバートして外部電源電位より高く、また、内部ポンプ電圧ＶＰＰより低い周辺電圧ＶＰＥＲＩを生成する。

しかしながら、このような内部電圧発生回路は、チャージポンプの効率が低いため、内部電源であるポンプ電圧ＶＰＰの形成のために多くの電流が必要である。こればかりでなく、これをダウンコンバートするために電流が必要であるため、電流を二重に消耗することになり、電流の低減という側面において大きな問題となる。

例えば、トリプルポンプを用いて３．０Ｖのポンプ電圧ＶＰＰを生成し、このポンプ電圧ＶＰＰを用いてＶＰＥＲＩ駆動部１４から周辺電圧ＶＰＥＲＩを出力する場合、ポンプ電圧ＶＰＰのポンプ効率は２０％程度となる。これに応じて、２０ｍＡのポンプ電流を生成するためには、８０ｍＡの電流が消耗される。以後、２０ｍＡのポンプ電流のうち、１０ｍＡを周辺電流として用いる場合、効率は約９０％（１０ｍＡを用いるために消耗される電流は１ｍＡ以下）以上となり、消耗される総電流は、約８１ｍＡ程度となる。

従って、このような問題を解決するため、図２のように周辺電圧ＶＰＥＲＩを生成するためのチャージポンプを別途に構成する内部電圧発生回路が開示されたことがある。

ここで、周辺電圧ＶＰＥＲＩ発生手段は、ＶＰＥＲＩレベル検出器２０、リングオシレータ２１、ポンプ制御ロジック２２及びダブルチャージポンプ２３を備える。

ＶＰＥＲＩレベル検出器２０は、基準電圧ＶＲＥＦＰに応じて周辺電圧ＶＰＥＲＩのレベルを検出してポンプイネーブル信号ＰＥを出力する。リングオシレータ２１は、ポンプイネーブル信号ＰＥに応じて一定の周期信号ＯＳＣ１を生成する。ポンプ制御ロジック２２は、周期信号ＯＳＣ１に応じてチャージポンプを制御するポンプ制御信号を生成する。ダブルチャージポンプ２３は、ポンプ制御信号に応じて周辺電圧ＶＰＥＲＩを生成してＶＰＥＲＩレベル検出器２０に出力する。

このような構成を有する内部電圧発生回路は、電流消耗の側面においては図１より有利である。

例えば、トリプルポンプを用いて、３．０Ｖのポンプ電圧ＶＰＰを生成し、ダブルポンプを用いて周辺電圧ＶＰＥＲＩを生成する場合、ポンプ電圧ＶＰＰのポンプ効率は２０％程度となる。これに応じて、１００ｍＡのポンプ電流を生成するためには、４０ｍＡの電流が必要である。そして、周辺電圧ＶＰＥＲＩのポンプ効率が３０％程度であるので、１０ｍＡの周辺電流を生成するためには、３３ｍＡの電流が必要である。従って、１０ｍＡのポンプ電流及び１０ｍＡの周辺電流を生成するために消耗される電流は、約７３ｍＡとなる。

しかしながら、このような従来の内部電圧発生回路は、ポンプ電圧ＶＰＰ及び周辺電圧ＶＰＥＲＩを形成するにおいて、それぞれのチャージポンプを用いるため、初期動作において、周辺電圧ＶＰＥＲＩの電源がポンプ電圧ＶＰＰより先に形成される場合、ポンプ電圧ＶＰＰ及び周辺電圧ＶＰＥＲＩの電圧差によってラッチアップ（Ｌａｔｃｈ Ｕｐ）現象が発生することになる。

即ち、目標電位は、ポンプ電圧ＶＰＰが周辺電圧ＶＰＥＲＩより高く、ポンプ電圧ＶＰＰは、ワードラインバイアス（Ｂｉａｓｉｎｇ）、ウェルのピックアップ（Ｐｉｃｋ Ｕｐ）等、様々な動作に用いられる。このため、ポンプ電圧ＶＰＰ用保存（Ｒｅｓｅｒｖｏｉｒ）キャパシタ及び寄生（Ｐａｒａｓｉｔｉｃ）キャパシタの大きさが、相対的に小さな周辺電圧ＶＰＥＲＩより遅く目標電位に到達することになる。

この場合、図３Ａ及び図３ＢのＣＭＯＳインバータＰ１、Ｎ１において、トリガーされた（Ｔｒｉｇｇｅｒｅｄ）ＰＮＰトランジスタ及びＮＰＮトランジスタによってラッチアップ現象が発生するという問題がある。トリガーされた寄生ＰＮＰトランジスタは、周辺電圧ＶＰＥＲＩからポンプ電圧ＶＰＰへと電流を流す。従って、寄生トランジスタのために半導体メモリ素子の動作エラーが発生することになる。
特開２００５−１８４４５５号公報

本発明は、上述した問題を解決するためになされたものであって、その目的は、異なる目標電位を有する２種類以上の内部電位の生成の際にチャージポンプの動作時期を調節し、これらの電位の間に発生され得るラッチアップ現象を防止できるようにすることにある。

上記した目的を達成するための本発明の第１の内部電圧発生回路は、ポンプ電圧を生成するポンプ電圧発生手段と、前記ポンプ電圧と周辺電圧とのレベルを比較し、イネーブル信号を出力するレベル比較器と、前記イネーブル信号に応じてポンプイネーブル信号を出力し、前記イネーブル信号に応じて前記周辺電圧を生成する周辺電圧発生手段とを備えることを特徴とする。

また、本発明の第２の内部電圧発生回路は、第１の本発明を基本として、前記周辺電圧発生手段のポンプの動作が、前記周辺電圧が前記ポンプ電圧より低い場合のみ、動作することになることを特徴とする。

また、本発明の第３の内部電圧発生回路は、第１の本発明を基本として、前記レベル比較器が、前記ポンプ電圧のレベルを分割するポンプ電圧制御部と、前記周辺電圧のレベルを分割するＶＰＥＲＩ制御部と、前記ポンプ電圧制御部と前記ＶＰＥＲＩ制御部との出力を比較し、前記イネーブル信号を出力する比較部を備えたことを特徴とする。

また、本発明の第４の内部電圧発生回路は、第３の本発明を基本として、前記ポンプ電圧制御部が、ポンプ電圧を分割するため、第１ダイオード及び２ダイオードを備えたことを特徴とする。

また、本発明の第５の内部電圧発生回路は、第３の本発明を基本として、前記ポンプ電圧制御部が、前記ポンプ電圧の印加端と接地電圧端との間に直列接続され、それぞれのゲート端子がドレイン端子と接続された複数の第１ＰＭＯＳトランジスタを備えたことを特徴とする。

また、本発明の第６の内部電圧発生回路は、第３の本発明を基本として、前記ポンプ電圧制御部が、第１抵抗分割器を備えたことを特徴とする。

また、本発明の第７の内部電圧発生回路は、第６の本発明を基本として、前記ポンプ電圧制御部が、前記ポンプ電圧の印加端と接地電圧端との間に直列接続され、複数の第１抵抗を備えたことを特徴とする。

また、本発明の第８の内部電圧発生回路は、第７の本発明を基本として、前記ポンプ電圧制御部が、前記複数の第１抵抗に選択的に並列接続された複数の第１ヒューズをさらに備えたことを特徴とする。

また、本発明の第９の内部電圧発生回路は、第３の本発明を基本として、前記ＶＰＥＲＩ制御部が、周辺電圧を分割するため、第３ダイオード及び４ダイオードを備えたことを特徴とする。

また、本発明の第１０の内部電圧発生回路は、第９の本発明を基本として、前記ＶＰＥＲＩ制御部が、前記周辺電圧の印加端と接地電圧端との間に直列接続され、それぞれのゲート端子がドレイン端子と接続された複数の第２ＰＭＯＳトランジスタを備えたことを特徴とする。

また、本発明の第１１の内部電圧発生回路は、第３の本発明を基本として、前記ＶＰＥＲＩ制御部が、第２抵抗分割器を備えたことを特徴とする。

また、本発明の第１２の内部電圧発生回路は、第１１の本発明を基本として、前記ＶＰＥＲＩ制御部が、前記周辺電圧の印加端と接地電圧端との間に直列接続した複数の第２抵抗を備えたことを特徴とする。

また、本発明の第１３の内部電圧発生回路は、第１２の本発明を基本として、前記ＶＰＥＲＩ制御部が、前記複数の第２抵抗に選択的に並列接続された複数の第２ヒューズをさらに備えたことを特徴とする。

また、本発明の第１４の内部電圧発生回路は、第３の本発明を基本として、前記比較部が、電流ミラー構造で形成されることを特徴とする。

また、本発明の第１５の内部電圧発生回路は、第３の本発明を基本として、前記比較部が、構造差動増幅器を備えたことを特徴とする。

また、本発明の第１６の内部電圧発生回路は、第１の本発明を基本として、前記ポンプ電圧発生手段が、前記第１基準電圧に応じて前記ポンプ電圧のレベルを感知して第１ポンプイネーブル信号を出力するポンプ電圧レベル検出器と、前記第１ポンプイネーブル信号に応じて周期信号を生成する第１リングオシレータと、前記周期信号に応じてポンプ動作を制御する第１ポンプ制御信号を出力する第１ポンプ制御ロジックと、前記第１ポンプ制御信号に応じて前記電源電圧をポンプしてレベル昇圧された前記ポンプ電圧を生成する第１チャージポンプと、を備えたことを特徴とする。

また、本発明の第１７の内部電圧発生回路は、第１６の本発明を基本として、前記第１チャージポンプが、トリプルチャージポンプを備えたことを特徴とする。

また、本発明の第１８の内部電圧発生回路は、第１の本発明を基本として、前記周辺電圧発生手段が、前記第２基準電圧に応じて前記周辺電圧のレベルを感知して第２ポンプイネーブル信号を出力するＶＰＥＲＩレベル検出器と、前記第２ポンプイネーブル信号と前記イネーブル信号とを論理演算する論理演算部と、前記論理演算部の出力に応じて周期信号を生成する第２リングオシレータと、前記周期信号に応じてポンプ動作を制御する第２ポンプ制御信号を出力する第２ポンプ制御ロジックと、前記第２ポンプ制御信号に応じて前記レベル昇圧された前記周辺電圧を生成する第２チャージポンプとを備えたことを特徴とする。

また、本発明の第１９の内部電圧発生回路は、第１８の本発明を基本として、前記第２チャージポンプが、ダブルチャージポンプを備えたことを特徴とする。

また、本発明の第２０の内部電圧発生回路は、第１８の本発明を基本として、前記論理演算部が、ＮＡＮＤゲートを備えたこをを特徴とする。

本発明は、目標電位が異なる２種類以上の内部電位の生成の際にポンプの動作時期を調節し、これら電位の間に発生する可能性があるラッチアップ現象を防止することによって半導体メモリ素子の初期安定性を確保することができるという効果を提供する。

以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。

図４は、本発明に係る内部電圧発生回路の構成図である。

本発明は、ＶＰＰレベル検出器１００、リングオシレータ１１０、ポンプ制御ロジック１２０、トリプルチャージポンプ１３０、レベル比較器２００、ＶＰＥＲＩレベル検出器２１０、論理演算部２３０、リングオシレータ２４０、ポンプ制御ロジック２５０及びダブルチャージポンプ２６０を備える。

ここで、ＶＰＰレベル検出器１００は、基準電圧ＶＲＥＦＰＰに応じてポンプ電圧ＶＰＰのレベルを検出してポンプイネーブル信号ＰＰＥを出力する。リングオシレータ１１０は、ポンプイネーブル信号ＰＰＥに応じて一定の周期信号ＯＳＣを生成する。ポンプ制御ロジック１２０は、周期信号ＯＳＣに応じてチャージポンプを制御するポンプ制御信号を生成する。トリプルチャージポンプ１３０は、ポンプ制御信号に応じてポンプ電圧ＶＰＰを生成してＶＰＰレベル検出器１００及びレベル比較器２００に出力する。

また、レベル比較器２００は、ポンプ電圧ＶＰＰと周辺電圧ＶＰＥＲＩのレベルとを比較してイネーブル信号ＥＮを出力する。ＶＰＥＲＩレベル検出器２１０は、基準電圧ＶＲＥＦＰに応じて周辺電圧ＶＰＥＲＩのレベルを検出してポンプイネーブル信号ＰＥを出力する。論理演算部２３０は、イネーブル信号ＥＮとポンプイネーブル信号ＰＥとをＮＡＮＤ演算するＮＡＮＤゲートＮＤ１を備える。

そして、リングオシレータ２４０は、論理演算部２３０の出力に応じて一定の周期信号ＯＳＣ１を生成する。ポンプ制御ロジック２５０は、周期信号ＯＳＣ１に応じてチャージポンプを制御するポンプ制御信号を生成する。ダブルチャージポンプ２６０は、ポンプ制御信号に応じて周辺電圧ＶＰＥＲＩを生成してＶＰＥＲＩレベル検出器２１０及びレベル比較器２００に出力する。

図５は、図４のＶＰＰレベル検出器１００に関する回路図である。

ＶＰＰレベル検出器１００は、抵抗Ｒ１〜Ｒ４、ヒューズＦ１、Ｆ２、ＰＭＯＳトランジスタＰ２、Ｐ３、ＮＭＯＳトランジスタＮ２〜Ｎ４及びインバータＩＶ１を備える。このような構成を有するＶＰＰレベル検出器１００は、ポンプ電圧ＶＰＰをフィードバック入力として基準電圧ＶＲ１とノード（Ａ）のレベルを比較してポンプイネーブル信号ＰＰＥを出力する。

即ち、ポンプ電圧ＶＰＰのレベルが目標とする電圧より低くなると直列に接続された抵抗Ｒ１〜抵抗Ｒ４の１ノード（Ａ）の電圧レベルが基準電圧ＶＲ１より低くなり、このため、ポンプイネーブル信号ＰＰＥがハイとなる。その反面、ポンプ電圧ＶＰＰのレベルが目標とする電圧と同じか、高くなれば、ＶＰＰレベル検出器１００の電圧レベルが基準電圧ＶＲ１より高くなり、ポンプイネーブル信号ＰＰＥがローとなる。

そして、ポンプ電圧ＶＰＰの目標レベルを高くしたり、低くしたりする必要がある場合、ヒューズＦ１、Ｆ２をカットして抵抗Ｒ１〜Ｒ４による抵抗比を異なるように調整するようになる。このようなポンプ電圧ＶＰＰ発生回路は、レベル検出器の応答特性が良好のときに効率的に動作できる回路を実現することができる。

図６は、図４のリングオシレータ１１０に関する詳しい回路図である。

リングオシレータ１１０は、ＮＡＮＤゲートＮＤ２及び複数のインバータＩＶ２〜ＩＶ７を備える。このような構成を有するリングオシレータ１１０は、ポンプイネーブル信号ＰＰＥがハイとなるときに動作して周期信号ＯＳＣを生成する。

図７及び図８は、図４のポンプ制御ロジック１２０に関する回路図及び信号タイミングチャートである。

ポンプ制御ロジック１２０は、複数のインバータＩＶ８〜ＩＶ２１を備える。そして、周期信号ＯＳＣに応じて図８のような波形を有する複数のポンプ制御信号Ｐ１，Ｐ２，Ｇ１，Ｇ２，Ｇ３，Ｐ１′，Ｐ２′，Ｇ１′，Ｇ２′，Ｇ３′を生成する。

ここで、ポンプ制御信号Ｐ１，Ｐ２，Ｇ１，Ｇ２，Ｇ３は、ポンプ制御信号Ｐ１′，Ｐ２′，Ｇ１′，Ｇ２′、Ｇ３′と同じ遷移タイミングを有する信号であり、位相は反対となっている。この両グループの信号が図８と同じタイミングとしてトリプルチャージポンプ１３０に入力され、３倍に増幅されたポンプ電圧ＶＰＰを発生する。その後、前記トリプルチャージポンプ１３０のポンプ動作が続いてポンプ電圧ＶＰＰが目標レベルに到達するようになれば、ＶＰＰレベル検出器１００がこのレベルを感知し、ポンプイネーブル信号ＰＰＥをローで出力してポンプ動作を中止することになる。

図９Ａ及び図９Ｂは、図４のトリプルチャージポンプ１３０に関する詳しい回路図である。

まず、図９Ａに示すトリプルチャージポンプ１３０は、複数のＮＭＯＳトランジスタＮ５〜１０、複数のＭＯＳキャパシタＭ１〜Ｍ１０及びキャパシタＣ１、Ｃ２を備える。

そして、図９Ｂに示すトリプルチャージポンプ部１３０は、複数のＰＭＯＳトランジスタＰ４〜Ｐ９、ＭＯＳキャパシタＭ１１〜２０、インバータＩＶ２２〜ＩＶ２７及びキャパシタＣ３、４を備える。

図１０Ａ及び図１０Ｂは、図９Ａ及び９Ｂに示すトリプルチャージポンプ１３０に関する動作タイミングチャートである。

まず、ポンプ制御信号Ｇ１が接地電圧ＶＳＳから電源電圧ＶＣＣレベルへと遷移すれば、ＮＭＯＳトランジスタＮ５がターンオンされる。このとき、ポンプ制御信号Ｐ１が電源電圧ＶＣＣから接地電圧ＶＳＳレベルへと遷移し、ブートストラップノードＰ１ＢＯＯＴが電源電圧ＶＣＣレベルに遷移される。

その後、ポンプ制御信号Ｇ１が電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すればＮＭＯＳトランジスタＮ５がターンオフされる。このとき、ポンプ制御信号Ｐ１が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移してブートストラップノードＰ１ＢＯＯＴが２倍の電源電圧２ＶＣＣレベルになると、ポンプ制御信号Ｇ２が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移してＮＭＯＳトランジスタＮ６がターンオンされる。

このとき、ポンプ制御信号Ｐ２は電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移してブートストラップノードＰ２ＢＯＯＴが負の電源電圧−ＶＣＣレベルになる。その後、ブートストラップノードＰ２ＢＯＯＴは、ブートストラップノードＰ１ＢＯＯＴとプリチャージされて電源電圧ＶＣＣレベルになる。そして、ポンプ制御信号Ｇ２が電源電圧ＶＣＣから接地電圧ＶＳＳレベルに遷移すれば、ＮＭＯＳトランジスタＮ６は、ターンオフされ、ポンプ制御信号Ｐ２は再び接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移し、ブートストラップノードＰ２ＢＯＯＴが２倍の電源電圧２ＶＣＣレベルになる。

また、ポンプ制御信号Ｇ３が接地電圧ＶＳＳから電源電圧ＶＣＣレベルに遷移すれば、ＮＭＯＳトランジスタＮ７がターンオンされ、２倍の電源電圧２ＶＣＣレベルであるブートストラップノードＰ２ＢＯＯＴの電圧によってポンプ電圧ＶＰＰを生成する。このような動作によって、ブートストラップノードＰ１ＢＯＯＴは最大２倍の電源電圧２ＶＣＣレベルまでチャージポンプが可能であり、ブートストラップノードＰ２ＢＯＯＴは、３倍の電源電圧３ＶＣＣレベルまでチャージポンプが可能である。そして、ポンプ制御信号Ｐ１′，Ｐ２′，Ｇ１′，Ｇ２′，Ｇ３′は、ポンプ制御信号Ｐ１，Ｐ２，Ｇ１，Ｇ２，Ｇ３と反対位相を有し、トリプルチャージポンプ１３０に入力される。即ち、トリプルチャージポンプ１３０は、ＶＰＰ生成経路を介して、交代でポンプ電圧ＶＰＰにチャージ（電荷）を供給することになる。

ここで、トリプルチャージポンプ１３０のブートストラップノードＰ１ＢＯＯＴ，Ｐ２ＢＯＯＴは、プリチャージレベルがそれぞれ電源電圧ＶＣＣと２倍の電源電圧２ＶＣＣレベルとであるため、最大のポンプ可能レベルは、それぞれ２倍の電源電圧２ＶＣＣと３倍の電源電圧３ＶＣＣレベルとになる。

即ち、ブートストラップノードＰ１ＢＯＯＴ，Ｐ１′ＢＯＯＴは、最大２倍の電源電圧２ＶＣＣレベルまでブートストラップされる。そして、ブートストラップノードＰ２ＢＯＯＴ，Ｐ２′ＢＯＯＴは、最大３倍の電源電圧３ＶＣＣレベルまでブートストラップされる。結果的にブートストラップノードＰ２ＢＯＯＴ，Ｐ２′ＢＯＯＴの電圧は、ポンプ電圧端に伝えられる。

このようなトリプルチャージポンプの電流効率は、（（３ＶＣＣ−ＶＰＰ）×Ｃ／３ＶＣＣ×Ｃ）×１００であり、理論上、最大にポンプを可能にするポンプ電圧ＶＰＰレベルは、３倍の電源電圧３ＶＣＣレベルになる。ここで、ＣはブートストラップノードＰ１ＢＯＯＴ，Ｐ１′ＢＯＯＴ静電容量である。例えば、電源電圧ＶＣＣ＝１．５Ｖ、ポンプ電圧ＶＰＰの目標レベルを３．５Ｖとすれば、電流効率は２２％で、理論上、最大にポンプを可能にするポンプ電圧ＶＰＰレベルは４．５Ｖになる。ここで、電流効率はポンプ電圧ＶＰＰ端に保存されるチャージの量を、電源電圧ＶＤＤ端から供給されるチャージの量で割った値である。

図１１は、図４のレベル比較器２００に関する詳しい回路図である。

レベル比較器２００は、ポンプ電圧制御部２０１、比較部２０２及びＶＰＥＲＩ制御部２０３を備える。

ここで、ポンプ電圧制御部２０１は、ＰＭＯＳトランジスタＰ１０，Ｐ１１を備える。ＰＭＯＳトランジスタＰ１０、Ｐ１１は、ポンプ電圧ＶＰＰ印加端と接地電圧端との間に直列接続されて、それぞれのゲート端子がドレイン端子と接続され、それぞれのバルクはソース端子に接続する。

そして、比較部２０２は、ＰＭＯＳトランジスタＰ１２，Ｐ１３とＮＭＯＳトランジスタＮ１１〜Ｎ１３を備えて電流ミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）構造を有する。ＰＭＯＳトランジスタＰ１２、ＰＭＯＳトランジスタＰ１３は、共通のソース端子を介して、電源電圧ＶＣＣが印加され、共通のゲート端子がＰＭＯＳトランジスタＰ１２のドレイン端子と接続される。ここで、比較部２０２は、差動増幅器を備える可能性がある。

ＮＭＯＳトランジスタＮ１１は、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１３との間に接続され、ゲート端子を介してポンプ電圧制御部２０１の出力が印加される。そして、ＮＭＯＳトランジスタＮ１２は、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３との間に接続され、ゲート端子を介してＶＰＥＲＩ制御部２０３の出力が印加される。そして、ＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１２のドレイン端子を介してイネーブル信号ＥＮを出力する。

また、ＶＰＥＲＩ制御部２０３は、ＰＭＯＳトランジスタＰ１４，Ｐ１５を備える。ＰＭＯＳトランジスタＰ１４，Ｐ１５は、周辺電圧ＶＰＥＲＩ印加端と接地電圧端との間に直列接続され、それぞれのゲート端子がドレイン端子と接続され、それぞれのバルクはソース端子に接続される。

このような構成を有するレベル比較器２００は、ポンプ電圧制御部２０１及びＶＰＥＲＩ制御部２０３により、ノード（Ｂ）の電位はポンプ電圧ＶＰＰの１／３になり、ノード（Ｃ）の電位は周辺電圧ＶＰＥＲＩの１／３になる。

これに応じて、レベル比較器２００は、ポンプ電圧ＶＰＰと周辺電圧ＶＰＥＲＩとの電位を比較し、ポンプ電圧ＶＰＰが周辺電圧ＶＰＥＲＩより高い場合、イネーブル信号ＥＮをハイで出力し、ポンプ電圧ＶＰＰが周辺電圧ＶＰＥＲＩより低い場合、イネーブル信号ＥＮをローで出力する。

その後、論理演算部２３０は、イネーブル信号ＥＮとＶＰＥＲＩレベル検出器２１０の出力であるポンプイネーブル信号ＰＥとをＮＡＮＤ演算し、リングオシレータ２４０、ポンプ制御ロジック２５０、及びダブルチャージポンプ２６０の動作時点を調節することになる。このような場合、周辺電圧ポンプの動作は、周辺電圧ＶＰＥＲＩがポンプ電圧ＶＰＰより低い場合にのみ動作することになり、ラッチアップ現象を防止できるようになる。

続いて、リングオシレータ２４０は、論理演算部２３０の出力に応じて、一定の周期信号ＯＳＣ１を生成する。ポンプ制御ロジック２５０は、周期信号ＯＳＣ１に応じてダブルチャージポンプ２０６を制御するポンプ制御信号を生成する。ダブルチャージポンプ２６０は、ポンプ制御信号に応じて周辺電圧ＶＰＥＲＩを生成し、ＶＰＥＲＩレベル検出器２１０及びレベル比較器２００に出力する。

一方、本発明のＶＰＥＲＩレベル検出器２１０、リングオシレータ２４０、ポンプ制御ロジック２５０及びダブルチャージポンプ２６０は、ＶＰＰレベル検出器１００、リングオシレータ１１０、ポンプ制御ロジック１２０、及びトリプルチャージポンプ１３０と、その詳しい構成が同じなので、その詳しい構成及び動作の説明は省略することにする。但し、ＶＰＥＲＩレベル検出器２１０、リングオシレータ２４０、ポンプ制御ロジック２５０及びダブルチャージポンプ２６０は、その入／出力信号が周辺電圧ＶＰＥＲＩに関係している点は異なる。

図１２は、図４のレベル比較器２００に関する他の実施形態である。

レベル比較器２００は、ポンプ電圧制御部２０４、比較部２０５及びＶＰＥＲＩ制御部２０６を備える。

ここで、ポンプ電圧制御部２０４は、複数の抵抗Ｒ５〜Ｒ８と、ヒューズＦ３、ヒューズＦ４を備える。複数の抵抗Ｒ５〜Ｒ８は、ポンプ電圧ＶＰＰ印加端と接地電圧端との間に直列接続される。ヒューズＦ３，Ｆ４は、それぞれ抵抗Ｒ６，Ｒ７と並列接続される。

そして、比較部２０５は、ＰＭＯＳトランジスタＰ１６，Ｐ１７及びＮＭＯＳトランジスタＮ１４〜Ｎ１６を備える。ＰＭＯＳトランジスタＰ１６，Ｐ１７は、共通のソース端子を介して電源電圧ＶＣＣが印加され共通のゲート端子がＰＭＯＳトランジスタＰ１６のドレイン端子と接続される。

ＮＭＯＳトランジスタＮ１４は、ＰＭＯＳトランジスタＰ１６とＮＭＯＳトランジスタＮ１６との間に接続され、ゲート端子を介してポンプ電圧制御部２０４の出力が印加される。そして、ＮＭＯＳトランジスタＮ１５は、ＰＭＯＳトランジスタＰ１７とＮＭＯＳトランジスタＮ１６との間に接続され、ゲート端子を介してＶＰＥＲＩ制御部２０６の出力が印加される。そして、ＰＭＯＳトランジスタＰ１７及びＮＭＯＳトランジスタＮ１５とのドレイン端子を介してイネーブル信号ＥＮを出力する。

また、ＶＰＥＲＩ制御部２０６は、複数の抵抗Ｒ９〜Ｒ１２と、ヒューズＦ５，Ｆ６を備える。複数の抵抗Ｒ９〜Ｒ１２は、周辺電圧ＶＰＥＲＩ印加端と接地電圧端との間に直列接続される。ヒューズＦ５，Ｆ６は、抵抗Ｒ１０，Ｒ１１と並列接続される。

このような構成を有する図１２の実施形態は、レベル比較器２００が、ポンプ電圧ＶＰＰ及び周辺電圧ＶＰＥＲＩを分割する複数の抵抗を含んでいる。

レベル比較器２００は、周辺電圧ＶＰＥＲＩの保存（Ｒｅｓｅｒｖｏｉｒ）キャパシタをポンプ電圧ＶＰＰの保存キャパシタよりさらに大きくするため、両保存キャパシタに印加される電圧差を比較することができる。

なお、本発明は、チャージポンプの構成をトリプルポンプで実現したものをその実施形態として説明したが、本発明は、これに限定されず、周辺電圧ＶＰＥＲＩの目標レベルがどの程度なのかによって、トリプルポンプ又はダブルポンプを選択的に用いることができる。

例えば、周辺電圧ＶＰＥＲＩが２．０Ｖより高い場合、トリプルポンプを用いることが有利であり、２．０Ｖである場合、両ポンプの効率が同じなため、どれを用いても差支えがない。しかし、面積の側面からは、ダブルポンプが有利なため、本発明の実施形態では周辺電圧ＶＰＥＲＩを生成するチャージポンプには、ダブルポンプを用いることが好ましい。

尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の内部電圧発生回路に関する構成図である。 従来の内部電圧発生回路に関する構成図である。 従来の内部電圧発生回路の問題を説明するための図面である。 従来の内部電圧発生回路の問題を説明するための図面である。 本発明に係る内部電圧発生回路を示す構成図である。 図４のポンプ電圧レベル検出器に関する詳しい回路図である。 図４のリングオシレータに関する詳しい回路図である。 図４のポンプ制御ロジックに関する詳しい回路図である。 図７のポンプ制御ロジックに関する動作タイミングチャートである。 図４のトリプルチャージポンプに関する回路図である。 図４のトリプルチャージポンプに関する回路図である。 図４のトリプルチャージポンプに関する動作タイミングチャートである。 図４のトリプルチャージポンプに関する動作タイミングチャートである。 図４のレベル比較器に関する詳しい回路図である。 図４のレベル比較器に関する他の実施形態を示す図である。

符号の説明

１００ ＶＰＰレベル検出器
１１０ リングオシレータ
１２０ ポンプ制御ロジック
１３０ トリプルチャージポンプ
２００ レベル比較器
２１０ ＶＰＥＲＩレベル検出器
２３０ 論理演算部
２４０ リングオシレータ
２５０ ポンプ制御ロジック
２６０ ダブルチャージポンプ

Claims (20)

1. ポンプ電圧を生成するポンプ電圧発生手段と、
   前記ポンプ電圧と周辺電圧とのレベルを比較し、イネーブル信号を出力するレベル比較器と、
   前記イネーブル信号に応じてポンプイネーブル信号を出力し、前記イネーブル信号に応じて前記周辺電圧を生成する周辺電圧発生手段と
   を備えることを特徴とする内部電圧発生回路。
2. 前記周辺電圧発生手段のポンプの動作が、前記周辺電圧が前記ポンプ電圧より低い場合のみ、動作することになることを特徴とする請求項１に記載の内部電圧発生回路。
3. 前記レベル比較器が、
   前記ポンプ電圧のレベルを分割するポンプ電圧制御部と、
   前記周辺電圧のレベルを分割するＶＰＥＲＩ制御部と、
   前記ポンプ電圧制御部と前記ＶＰＥＲＩ制御部との出力を比較し、前記イネーブル信号を出力する比較部を備えたことを特徴とする請求項１に記載の内部電圧発生回路。
4. 前記ポンプ電圧制御部が、ポンプ電圧を分割するため、第１ダイオード及び第２ダイオードを備えたことを特徴とする請求項３に記載の内部電圧発生回路。
5. 前記ポンプ電圧制御部が、
   前記ポンプ電圧の印加端と接地電圧端との間に直列接続され、それぞれのゲート端子がドレイン端子と接続された複数の第１ＰＭＯＳトランジスタを備えたことを特徴とする請求項３に記載の内部電圧発生回路。
6. 前記ポンプ電圧制御部が、第１抵抗分割器を備えたことを特徴とする請求項３に記載の内部電圧発生回路。
7. 前記ポンプ電圧制御部が、
   前記ポンプ電圧の印加端と接地電圧端との間に直列接続され、複数の第１抵抗を備えたことを特徴とする請求項６に記載の内部電圧発生回路。
8. 前記ポンプ電圧制御部が、
   前記複数の第１抵抗に選択的に並列接続された複数の第１ヒューズをさらに備えたことを特徴とする請求項７に記載の内部電圧発生回路。
9. 前記ＶＰＥＲＩ制御部が、周辺電圧を分割するため、第３ダイオード及び第４ダイオードを備えたことを特徴とする請求項３に記載の内部電圧発生回路。
10. 前記ＶＰＥＲＩ制御部が、
    前記周辺電圧の印加端と接地電圧端との間に直列接続され、それぞれのゲート端子がドレイン端子と接続された複数の第２ＰＭＯＳトランジスタを備えたことを特徴とする請求項９に記載の内部電圧発生回路。
11. 前記ＶＰＥＲＩ制御部が、第２抵抗分割器を備えたことを特徴とする請求項３に記載の内部電圧発生回路。
12. 前記ＶＰＥＲＩ制御部が、
    前記周辺電圧の印加端と接地電圧端との間に直列接続した複数の第２抵抗を備えたことを特徴とする請求項１１に記載の内部電圧発生回路。
13. 前記ＶＰＥＲＩ制御部が、
    前記複数の第２抵抗に選択的に並列接続された複数の第２ヒューズをさらに備えたことを特徴とする請求項１２に記載の内部電圧発生回路。
14. 前記比較部は、電流ミラー構造で形成されることを特徴とする請求項３に記載の内部電圧発生回路。
15. 前記比較部が、構造差動増幅器を備えたことを特徴とする請求項３に記載の内部電圧発生回路。
16. 前記ポンプ電圧発生手段が、
    第１基準電圧に応じて前記ポンプ電圧のレベルを感知して第１ポンプイネーブル信号を出力するポンプ電圧レベル検出器と、
    前記第１ポンプイネーブル信号に応じて周期信号を生成する第１リングオシレータと、
    前記周期信号に応じてポンプ動作を制御する第１ポンプ制御信号を出力する第１ポンプ制御ロジックと、
    前記第１ポンプ制御信号に応じて電源電圧をポンプしてレベル昇圧された前記ポンプ電圧を生成する第１チャージポンプと
    を備えたことを特徴とする請求項１に記載の内部電圧発生回路。
17. 前記第１チャージポンプが、トリプルチャージポンプを備えたことを特徴とする請求項１６に記載の内部電圧発生回路。
18. 前記周辺電圧発生手段が、
    第２基準電圧に応じて前記周辺電圧のレベルを感知して第２ポンプイネーブル信号を出力するＶＰＥＲＩレベル検出器と、
    前記第２ポンプイネーブル信号と前記イネーブル信号とを論理演算する論理演算部と、
    前記論理演算部の出力に応じて周期信号を生成する第２リングオシレータと、
    前記周期信号に応じてポンプ動作を制御する第２ポンプ制御信号を出力する第２ポンプ制御ロジックと、
    前記第２ポンプ制御信号に応じてレベル昇圧された前記周辺電圧を生成する第２チャージポンプと
    を備えたことを特徴とする請求項１に記載の内部電圧発生回路。
19. 前記第２チャージポンプが、ダブルチャージポンプを備えたことを特徴とする請求項１８に記載の内部電圧発生回路。
20. 前記論理演算部が、ＮＡＮＤゲートを備えたことを特徴とする請求項１８に記載の内部電圧発生回路。

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