JP3563298B2 - 電圧検出回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、記憶回路を持つ半導体集積装置等に設けられる電圧検出回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の一般的な不揮発性メモリの書き込み回路を示す構成図である。
この書き込み回路は、書き込み制御回路１と、該書き込み制御回路１の出力側に接続された発振回路２と、該発振回路２の出力側に接続されたチャージポンプ回路３とを備え、半導体集積装置中の記憶回路４にチャージポンプ回路３で生成された高電圧ＶＰＰを用いて書き込むものである。
【０００３】
書き込みを行う場合には、書き込み制御回路１が発振開始を示す発振指示信号ＳＴＡＲＴをアクティブの“Ｈ”にする。書き込み制御回路１からのアクティブな信号ＳＴＡＲＴを入力した発振回路２は発振し、例えば５ＭＨｚのクロックＣＫと該クロックＣＫに逆相のクロックＣＫ／とを発生し、チャージポンプ回路３に与える。チャージポンプ回路３は、２つのクロックＣＫ，ＣＫ／を用い、電源電圧を上昇させて高電圧ＶＰＰを生成する。記憶回路４が例えばＥＥＰＲＯＭ等の不揮発性メモリの場合には、高電圧ＶＰＰは、２０Ｖ程度である。
記憶回路４はデータを記憶させる回路であり、高電圧ＶＰＰを利用し、ＥＥＰＲＯＭの場合にはメモリセルにトンネル現象を起こさせ、不揮発性メモリの記憶を行う。高電圧ＶＰＰの値はある程度の電圧以上が必要であり、ＥＥＰＲＯＭでは１５Ｖ以上ないとトンネル現象が発生せず、記憶ができない。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の図２の書き込み回路により、記憶回路４の書き込みを行う半導体集積装置では、次のような課題があった。
チャージポンプ回路３が生成する高電圧ＶＰＰのレベルが不明のまま、書き込みを行おうとするので、書き込みができたかどうかは、書き込み終了後のデータを確認するまで判断できなかった。また、高電圧ＶＰＰが中途半端な値のときには、書込みが行われたり、行われなかったりするので、データが修復困難に破壊される事があった。さらに、第３者が、故意に電圧ＶＰＰの値を下げることにより、書き込みをできないようにすることもでき、次のような問題も発生する。
例えば、ＩＣカード等において、カードへ不正アクセスをした回数を記憶回路４に保持させ、３回以上の不正アクセスが行われたカードを使用できないようなアプリケーションにしたものがある。このようなＩＣカードでは、不正アクセスが仮に発生したときに、記憶回路４の専用領域に不正アクセスの回数を書き込むことになるが、電圧ＶＰＰの値を故意に下げておけば、記憶回路４に対する書き込みが実施できないので、何回でも不正アクセスが可能になる。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、発振回路の出力信号に基づき電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路と、前記チャージポンプ回路が出力した高電圧をメモリセルに供給して書き込みを行う記憶回路とを有する装置に設けられた電圧検出回路おいて、次のようなスイッチ、基準電圧を発生する基準電圧発生回路、電圧比較手段、検出手段、及び停止手段を用いて構成している。
前記スイッチは、発振回路の出力信号に基づきチャージポンプ回路が昇圧を開始してから所定期間が経過するまで該チャージポンプ回路が出力する高電圧のメモリセルへの供給を遮断するものである。電圧比較手段は、基準電圧との比較でチャージポンプ回路の出力する高電圧が所望電圧値に到達したか否かを示す信号を出力するものである。検出手段は、チャージポンプ回路が昇圧を開始してから所定期間が経過したときに電圧比較手段の出力信号に応答して、高電圧が所望電圧値に到達したか否かの判定信号を出力するものである。停止手段は、判定信号が、高電圧が所望電圧値に到達していないことを示す場合には発振回路の発振動作を停止させ、到達していることを示す場合には発振動作を継続させるものである。
【０００８】
このような構成を採用したことにより、発振回路の出力信号に基づきチャージポンプ回路が昇圧を開始してから所定期間が経過するまでは、メモリセルには、スイッチによる遮断で高電圧が与えられず、書き込みは行われない。その所定期間が経過するまでに、基準電圧との比較でチャージポンプ回路の出力する高電圧が所望電圧値に到達したか否かを示す信号が電圧比較手段から出力される。検出手段は、所定期間が経過したときに高電圧がメモリセルを機能させるのに必要な所望電圧値に到達したか否かの判定信号を出力する。ここで、高電圧が所望電圧値に到達していない場合には、停止手段によって発振回路の発振動作が停止し、これによってチャージポンプ回路の動作も停止するので、所定期間が経過した後にも、メモリセルには所望電圧値に満たない高電圧は与えられず、書き込みが行われない。メモリセルに供給されるのは所望電圧値以上に昇圧された高電圧だけとなる。
【０００９】
第２の発明では、電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路を有し、チャージポンプ回路が出力した高電圧を対象素子に供給して対象素子を機能させる装置に設けられた電圧検出回路において、次のようなスイッチ、対比用チャージポンプ回路、電圧比較手段、検出手段及び停止手段を用いて構成している。
前記スイッチは、チャージポンプ回路が昇圧を開始してから所定期間が経過するまでそのチャージポンプ回路が出力する高電圧の対象素子への供給を遮断するものである。対比用チャージポンプ回路は、電源電圧を昇圧して高電圧と対比するための対比用電圧をチャージポンプ回路とは独立に生成する回路である。電圧比較手段は、対比用電圧との比較でチャージポンプ回路が出力する高電圧が所望電圧値に到達したか否かを示す信号を出力する手段である。検出手段は、チャージポンプ回路が昇圧を開始してから所定期間が経過したときに電圧比較手段の出力信号に応答して、高電圧が所望電圧値に到達したか否かの判定信号を出力する手段である。停止手段は、判定信号が、高電圧が所望電圧値に到達していないことを示す場合にはチャージポンプ回路の昇圧を停止し、到達していることを示す場合には昇圧を継続させる手段である。
【００１０】
このような構成を採用したことにより、第１の発明における基準電圧の代わりに、対比用チャージポンプ回路が出力する対比用電圧が高電圧と比較され、高電圧が所望電圧値に到達したか否かを示す信号が電圧比較手段から出力される。以下は、第１の発明とほぼ同様であり、高電圧が所望電圧値に到達していない場合には、チャージポンプ回路の昇圧が停止手段によって停止するので、所定期間が経過した後にも、対象素子には所望電圧値に満たない高電圧は与えられず、対象素子に供給されるのは所望電圧値以上に昇圧された高電圧だけとなる。
【００１１】
第３の発明では、電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路を有し、チャージポンプ回路が出力した高電圧をメモリセルに供給して書き込みを行う記憶回路とを有する装置に設けられた電圧検出回路において、次のようなスイッチ、対比用チャージポンプ回路、電圧比較手段、検出手段及び停止手段を用いて構成している。
前記スイッチは、チャージポンプ回路が昇圧を開始してから所定期間が経過するまでこのチャージポンプ回路が出力する高電圧のメモリセルへの供給を遮断するものである。対比用チャージポンプ回路は、電源電圧の昇圧を行って高電圧と対比するための対比用電圧を前記チャージポンプ回路とは独立に生成する回路である。電圧比較手段は、対比用電圧との比較でチャージポンプ回路が出力する前記高電圧が所望電圧値に到達したか否かを示す信号を出力する手段である。検出手段は、チャージポンプ回路が昇圧を開始してから所定期間が経過したときに電圧比較手段の出力信号に応答して、高電圧が所望電圧値に到達したか否かの判定信号を出力する手段である。停止手段は、判定信号が、高電圧が所望電圧値に到達していないことを示す場合にはチャージポンプ回路の昇圧を停止し、到達していることを示す場合には該昇圧を継続させる手段である。
【００１２】
このような構成を採用したことより、第２の発明における基準電圧の代わりに、対比用チャージポンプ回路が出力する対比用電圧が高電圧と比較され、高電圧が所望電圧値に到達したか否かを示す信号が電圧比較手段から出力される。以下は、第２の発明とほぼ同様であり、高電圧が所望電圧値に到達していない場合には、チャージポンプ回路の昇圧が停止手段によって停止するので、所定期間が経過した後にも、メモリセルには所望電圧値に満たない高電圧は与えられず、メモリセルに供給されるのは所望電圧値以上に昇圧された高電圧だけとなる。
【００１３】
第４の発明では、第１、第２または第３の発明の電圧検出回路において、判定信号は、外部にモニタ用として出力するようにしている。
このような構成を採用したことにより、対象素子或いはメモリセルに、昇圧によって所望電圧値以上にまで高められた高電圧が供給されたか否かが、外部に出力される。
【００１４】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す半導体集積装置の要部の構成図である。
この半導体集積装置は、書き込み制御回路１０と、該書き込み制御回路１０の出力側に接続された発振回路２０と、該発振回路２０の出力側に接続されたチャージポンプ回路３０と、チャージポンプ回路３０の出力側に接続された記憶回路４０と、高電圧検出部５０とを備えている。記憶回路４０内には、後述するメモリセル４１が配置され、書き込み制御回路１０、発振回路２０、チャージポンプ回路３０及び高電圧検出部５０が書き込み回路として動作し、該チャージポンプ回路３０が昇圧によって生成した高電圧ＶＰＰにより、該メモリセル４１に書き込みが行われる構成になっている。さらに、書き込み制御回路１０、発振回路２０、チャージポンプ回路３０及び高電圧検出部５０には、高電圧検出回路が組み込まれ、書き込みにマージンを持つ高電圧ＶＰＰが生成されたことを検出し、そのときのみ該高電圧をメモリセル４１に供給し、書き込みの成否を示すために判定信号ＬＶＰＰを外部に出力する構成になっている。次の図３から図７を参照しつつ、図１の各部の詳細と機能を説明する。
【００１５】
図３は、図１中の書き込み制御回路１０の構成例を示す回路図であり、図４は、図１中の発振回路２０の構成例を示す回路図である。図５は、図１中のチャージポンプ回路３０の構成例を示す回路図であり、図６は、図１中の記憶回路４０の構成例を示す回路図である。図７は、図１中の高電圧検出部５０の構成例を示す回路図である。
書き込み制御回路１０は、図３のように、書き込み開始を示す開始信号ＥＮＡと、後述する高電圧ＶＰＰが正常か異常を示す判定信号のうちの判定信号ＤＩＳ／を入力する停止手段であるＡＮＤゲート１１と、該開始信号ＥＮＡを入力し、該開始信号ＥＮＡが“Ｈ”になると１ショットのパルスを発生するパルス発生回路１２とで構成されている。この書き込み制御回路１０では、ＡＮＤゲート１１が、開始信号ＥＮＡが“Ｈ”になったことを検出し、発振回路２０に発振スタートを指示する発振指示信号ＳＴＡＲＴを“Ｈ”の有効にする。ただし、判定信号ＤＩＳ／が“Ｌ”のとき、つまり高電圧ＶＰＰが異常のときには、発振指示信号ＳＴＡＲＴを“Ｌ”にして発振を停止させるように機能する。
【００１６】
パルス発生回路１２は、開始信号ＥＮＡの立上がりをトリガとし、所定の期間の例えば２００μｓの間“Ｈ”となる１パルスの期間設定信号ＴＥＳＴを発生させる。この期間設定信号ＴＥＳＴは、高電圧ＶＰＰが所望の電圧値に達するまでの待ち時間を設定するための信号である。
発振回路２０は、図４のように、発振指示信号ＳＴＡＲＴを一方の入力端子に入力する２入力ＮＡＮＤゲート２１を有している。ＮＡＮＤゲート２１の出力端子には、３段インバータ２２，２３，２４が直列に接続され、該インバータ２３の出力端子がＮＡＮＤゲート２１の他方の入力端子に帰還接続されている。また、ＮＡＮＤゲート２１の出力端子とグランドとの間には、遅延時間設定用キャパシタ２５が接続され、インバータ２２の出力端子とグランドとの間には、遅延時間設定用キャパシタ２６が接続されている。
【００１７】
この発振回路２０では、発振指示信号ＳＴＡＲＴが“Ｈ”になることにより、ＮＡＮＤゲート２１の出力が“Ｌ”となる。この“Ｌ”がキャパシタ２５の容量によって時間遅延してインバータ２２に与えられ、該インバータ２２の出力が“Ｈ”になる。この“Ｈ”がキャパシタ２６によって遅延されてインバータ２３に与えられ、該インバータ２３の出力が“Ｌ”になる。これにより、インバータ２４の出力が“Ｈ”になると共にＮＡＮＤゲート２１の出力が“Ｈ”に遷移する。以下、同様の動作を繰り返す。同様の動作を繰り返すことにより、ＮＡＮＤゲート２１の出力端子から入力端子に論理レベルの遷移が一巡して戻るまでの遅延時間を半周期とする発信動作を行うことになる。ここで、キャパシタ２５，２６の容量を適当に選択することにより、その発振周波数も設定することが可能である。即ち、この発振回路２０は、“Ｈ”の発振指示信号ＳＴＡＲＴをトリガとしてインバータ２４からクロックＣＫを出力し、インバータ２３から、それとは逆位相のクロックＣＫ／を出力する。
【００１８】
チャージポンプ回路３０は、電源電圧を昇圧して高電圧ＶＰＰを生成する回路であり、図５のように、複数段に直列に接続されたポンプ３１，３２，・・・３３と、レギュレート回路３４とを備えている。各ポンプ３１〜３３は共通の構成である。例えばポンプ３１は、一方の電極にクロックＣＫが入力されたキャパシタ３１ａと、一方の電極にクロックＣＫ／が入力されたキャパシタ３１ｂと、アノードが電源に接続されたダイオード３１ｃと、該ダイオード３１ｃのカソードにアノードが接続されたダイオード３１ｄとで構成されている。ダイオード３１ｃのアノードにキャパシタ３１ａの他方の電極が接続され、ダイオード３１ｄのアノードにキャパシタ３１ｂの他方の電極が接続されている。ダイオード３１ｄのカソードがポンプ３１の出力端子になっている。
【００１９】
レギュレート回路３４は、ポンプ３１〜３３で生成した高電圧ＶＰＰの電圧値が所望の値を越えた場合にも、出力する高電圧ＶＰＰを所望電圧値に抑える回路であり、例えばツェナーダイオードを適当数直列に接続して出力電圧値を所望電圧値にクランプするようにしてもよい。
このチャージポンプ回路３０では、クロックＣＫが“Ｈ”になると、ポンプ３１のキャパシタ３１ａがチャージされて電源電圧と加算され、これがダイオード３１ｃの出力電圧となる。クロックＣＫ／が“Ｈ”になると、ポンプ３１のキャパシタ３１ｂがチャージされてダイオード３１ｃの出力電圧に加算されてダイオード３１ｄの出力電圧となる。同様の昇圧動作をポンプ３２，３３が行うことにより、電源電圧を昇圧した高電圧ＶＰＰを生成する。
【００２０】
記憶回路４０には、ＥＥＰＲＯＭ等の不揮発性メモリセル４１が配置されている。チャージポンプ回路３０で生成された高電圧ＶＰＰを、メモリセル４１に印加させることにより、メモリセル４１のトランジスタの閾値を変更させてデータを記憶するようになっているが、図６のように、該メモリセル４１は、スイッチ４２を介して高電圧ＶＰＰが印加される接続になっている。スイッチ４２は、期間設定信号ＴＥＳＴが“Ｈ”のときにはオフし、高電圧ＶＰＰのメモリセル４１への供給を停止し、“Ｌ”のときに該高電圧ＶＰＰをメモリセル４１に印加する機能を有している。
【００２１】
高電圧検出部５０は、図７のように、例えばバンドギャップ基準電圧発生源等で構成された基準電圧発生回路５１と、キャパシタ５２，５３を有している。基準電圧発生回路５１は、基準電圧ＶＢＧを発生するものである。キャパシタ５２，５３は、高電圧ＶＰＰを参照用電圧ＶＰＰＦに変換するものであり、該キャパシタ５２，５３は、チャージポンプ回路３０の出力端子とグランドとの間に直列に接続され、このキャパシタ５２とキャパシタ５３の接続点Ｎから参照用電圧ＶＰＰＦが出力されるようになっている。例えば、キャパシタ５２，５３の容量比を１：９とすると、参照用電圧ＶＰＰＦと高電圧ＶＰＰの関係をＶＰＰＦ＝１／１０ＶＰＰとすることができ、基準電圧発生回路５１で発生する基準電圧ＶＢＧを低くしても、両者の比較ができるようになる。例えば、高電圧ＶＰＰが２０［Ｖ］のときには参照用電圧ＶＰＰＦが２．０［Ｖ］となり、基準電圧ＶＢＧを１．２［Ｖ］程度に低くしても、比較が可能になる。接続点Ｎは、演算増幅器等で形成された電圧比較手段である電圧比較回路５４の反転入力端子（−）に接続されている。電圧比較回路５４の非反転入力端子（＋）には、基準電圧発生回路５１の出力端子が接続されている。
【００２２】
電圧比較回路５４の出力端子は、検出手段である遅延型フリップフロップ５５のデータ入力端子Ｄに接続されている。フリップフロップ５５のクロック端子ｃｋには、書き込み制御回路１０からの期間設定信号ＴＥＳＴが入力され、リセット端子Ｒには、外部からのリセット信号ＲＳＴが入力される構成になっている。フリップフロップ５５は、電圧比較回路５４の出力信号をラッチし、これを１つの判定信号ＬＶＰＰとして出力するものである。フリップフロップ５５のデータ出力端子Ｑには、さらに、インバータ５６が接続され、判定信号ＬＶＰＰのレベルを反転した前記判定信号ＤＩＳ／も出力する構成になっている。
この高電圧検出部５０では、参照用電圧ＶＰＰＦが基準電圧ＶＢＧの電圧レベルよりも高いと、電圧比較回路５４が“Ｌ”を出力し、逆の関係の場合には“Ｈ”を出力する。例えば、基準電圧ＶＢＧが１．２［Ｖ］の場合に、参照電圧ＶＰＰＦが１．２［Ｖ］よりも低いとき、つまり高電圧ＶＰＰが所望電圧値の１２［Ｖ］よりも低いときに、電圧比較回路５４が“Ｈ”を出力する。
【００２３】
フリップフロップ５５は、期間設定信号ＴＥＳＴの立下がりに同期して電圧比較回路５４の出力信号をラッチする。もし、参照用電圧ＶＰＰＦが基準電圧ＶＢＧよりも低いときには、フリップフロップ５５は“Ｈ”をラッチし、この“Ｈ”を判定信号ＬＶＰＰとして出力する。よって、判定信号ＬＶＰＰが“Ｈ”のときは、高電圧ＶＰＰが所望電圧値になっていないことを示す。このときインバータ５６から出力される判定信号ＤＩＳ／は、“Ｌ”になる。逆に、高電圧ＶＰＰが所望電圧値になっているときには、判定信号ＬＶＰＰが“Ｌ”、判定信号ＤＩＳ／が“Ｈ”になる。
【００２４】
図８は、図１の動作波形（その１）を示すタイムチャートであり、図９は、図１の動作波形（その２）を示すタイムチャートである。これらの図８及び図９を参照しつつ、図１の半導体集積装置の動作を説明する。
まず、高電圧ＶＰＰが所望電圧値に昇圧されない場合の動作を説明する。
図８のように、外部からパルス状のリセット信号ＲＳＴを与えると、フリップフロップ５５がリセットされ、それまでの状態にかかわらず、強制的に判定信号ＬＶＰＰが“Ｌ”となり、判定信号ＤＩＳ／が“Ｈ”になる。
この状態で、書き込み開始を指示する書き込み開始信号ＥＮＡを有効の“Ｈ”にすると、これをトリガとし、書き込み制御回路１０が例えば２００μｓの間が“Ｈ”となる１パルスの期間設定信号ＴＥＳＴを発生すると共に、“Ｈ”に有効化された発振指示信号ＳＴＡＲＴを発振回路２０に与える。
“Ｈ”の発振指示信号ＳＴＡＲＴが与えられた発振回路２０は、発振を開始し、互いに逆相のクロックＣＫ，ＣＫ／を発生する。チャージポンプ回路３０は、そのクロックＣＫ，ＣＫ／を用いて電源電圧を昇圧していく。このとき“Ｈ”の期間設定信号ＴＥＳＴが与えられた記憶回路４０のスイッチ４２は、オフ状態である。
【００２５】
２００μｓが経過し、期間設定信号ＴＥＳＴが“Ｈ”から“Ｌ”に立下がると、これに同期して高電圧検出部５０中のフリップフロップ５５が、電圧比較回路５４の比較結果をラッチする。チャージポンプ回路３０の高電圧ＶＰＰが所望電圧値に昇圧されていない場合には、フリップフロップ５５が“Ｈ”をラッチする。この結果、判別信号ＬＶＰＰのレベルが“Ｈ”に、判別信号ＤＩＳ／のレベルが“Ｌ”にそれぞれ遷移する。判別信号ＬＶＰＰは外部に出力され、この判別信号ＬＶＰＰがモニタされ、書き込みに異常があったか否か提示される。
一方、“Ｌ”の判別信号ＤＩＳ／は、書き込み制御回路１０のＡＮＤゲート１１に入力され、発振指示信号ＳＴＡＲＴが“Ｌ”になる。発振指示信号ＳＴＡＲＴが“Ｌ”になることにより、発振回路２０の発振が停止し、チャージポンプ回路３０における昇圧が停止する。よって、期間設定信号ＴＥＳＴが“Ｌ”になってスイッチ４２がオンしても、記憶回路４０中のメモリセル４１には所望電圧値に昇圧されていない高電圧ＶＰＰが印加されるだけなので、書き込みが行われない。
【００２６】
次に、高電圧ＶＰＰが所望電圧値に昇圧される場合の動作を説明する。
図９のように、リセット信号ＲＳＴを与え、さらに開始信号ＥＮＡを“Ｈ”にすると、書き込み制御回路１０、発振回路２０及びチャージポンプ回路３０が前述と同様に動作し、チャージポンプ回路３０が高電圧ＶＰＰを出力する。高電圧検出部５０は、参照用電圧ＶＰＰＦが基準電圧ＶＢＧよりも高い場合に、フリップフロップ５５が期間設定信号ＴＥＳＴが“Ｌ”になったときに“Ｌ”をラッチし、判定信号ＬＶＰＰ及び判定信号ＤＩＳ／のレベルがそれぞれ“Ｌ”及び“Ｈ”に維持されて変化しない。よって、各書き込み制御回路１０、発振回路２０及びチャージポンプ回路３０の動作は継続され、記憶回路４０では、スイッチ４２を介してメモリセル４１に、所望電圧値に昇圧された高電圧ＶＰＰが印加され、書き込みが行われる。
【００２７】
以上のように、この第１の実施形態では、記憶回路４０に設けられ、期間設定信号ＴＥＳＴで設定される期間にメモリセル４１への高電圧ＶＰＰの供給を停止するスイッチ４２と、高電圧検出部５０中の基準電圧発生回路５１、電圧比較回路５４、フリップフロップ５５及びインバータ５６とで電圧検出回路を形成し、高電圧ＶＰＰが所望電圧値に昇圧されたかどうかを判定して判定信号ＬＶＰＰを外部に出力すると共に、その高電圧ＶＰＰが所望電圧値になっていない場合には、判定信号ＤＩＳ／に基づき発振指示信号ＳＴＡＲＴを“Ｌ”にすることにより、発振回路２０の発振を止めてチャージポンプ回路３０の昇圧を停止するようにしている。そのため、高電圧ＶＰＰが所望電圧値になっていない場合には書き込みを行わず、その情報が外部でモニタ可能になっているので、一々、メモリセル４１のデータを確認する必要がない。
その上、基準電圧発生回路５１の発生する基準電圧ＶＢＧをマージンを持つ適切な値にすれば、誤った書き込みを行う等の問題を起こさない。つまり、高電圧ＶＰＰが中途半端な電圧で、ビットによって書き込みが行われたり、行われなかったりしてデータが破壊されることが防止される。
【００２８】
さらに、高電圧ＶＰＰが所望電圧値になっていない場合には、判別信号ＬＶＰＰにより、外部に出力されてモニタできるので、例えば、故意に第３者が高電圧ＶＰＰを下げて不揮発性メモリに書き込みができないようにした場合でも、判別信号ＬＶＰＰをＣＰＵ（中央処理装置）のリセット入力とすれば、リセットさせる等の対策を打つことができる。
【００２９】
第２の実施形態
図１０は、本発明の第２の実施形態を示す半導体集積装置の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。この半導体集積装置は、第１の実施形態と同様の書き込み制御回路１０と発振回路２０とを有している。発振回路２０の出力側には、第１の実施形態とは異なり、チャージポンプ回路３０Ａと対比用チャージポンプ回路３０Ｂの２つのチャージポンプ回路が接続されている。チャージポンプ３０Ａの出力側が第１の実施形態と同様の記憶回路４０に接続されている。この半導体集積装置には、さらに、第１の実施形態とは異なる高電圧検出部６０が設けられ、該高電圧検出部６０に、チャージポンプ回路３０Ａ，３０Ｂの出力端子が接続されている。
【００３０】
チャージポンプ回路３０Ａ，３０Ｂは、図５のようにポンプを複数段に接続することによって構成されているが、その段数が異なる。接続段数によって電源電圧を昇圧した電圧のレベルが違ってくる。例えば、５段に接続すると１２［Ｖ］になり、１０段に接続すると２０［Ｖ］になる。チャージポンプ回路３０Ａは、１０段に図５のポンプ３１〜３３を接続し、記憶回路４０における書き込みに必要な２０［Ｖ］の高電圧ＶＰＰを出力するようになっている。これに対し、チャージポンプ回路３０Ｂは、チャージポンプ回路３０Ａの高電圧ＶＰＰと電圧比較するための対比用電圧ＶＰＰ２を昇圧で生成できればよいので、例えば５段に図５のポンプ３１〜３３が接続されている。
【００３１】
図１１は、図１０中の高電圧検出部６０の構成例を示す回路図である。
この高電圧検出部６０は、演算増幅器等で構成された電圧比較手段である電圧比較回路６１と、検出手段である遅延型フリップフロップ６２とインバータ６３とで構成されている。
電圧比較回路６１の反転入力端子（−）にはチャージポンプ回路３０Ａからの高電圧ＶＰＰが入力され、該電圧比較回路６１の非反転入力端子（＋）には、チャージポンプ回路３０Ｂからの対比用電圧ＶＰＰ２が入力されるようになっている。電圧比較回路６１の出力端子は、フリップフロップ６２のデータ入力端子Ｄに接続されている。フリップフロップ６２のクロック端子ｃｋには、書き込み制御回路１０から期間設定信号ＴＥＳＴが入力され、該フリップフロップ６２のリセット端子Ｒには、外部からリセット信号ＲＳＴが入力されるようになっている。フリップフロップ６２のデータ出力端子Ｑには、インバータ６３が接続され、第１の実施形態と同様に、判別信号ＬＶＰＰとそれとは逆相の判別信号ＤＩＳ／の両方を出力する構成になっている。
【００３２】
この高電圧検出部６０では、高電圧ＶＰＰが対比用電圧ＶＰＰ２よりも大きければ、電圧比較回路６１が“Ｌ”を出力し、それ以外の場合には“Ｈ”を出力する。そのため、昇圧が正常で高電圧ＶＰＰが対比用電圧ＶＰＰ２よりも大きいときには、判別信号ＬＶＰＰが“Ｌ”、判別信号ＤＩＳ／が“Ｈ”をそれぞれ継続する。昇圧が異常で、高電圧ＶＰＰが対比用電圧ＶＰＰ２と等しいかまたは該対比用電圧ＶＰＰ２よりも低ければ、期間設定信号ＴＥＳＴが立下がったときに、判定信号ＬＶＰＰが“Ｈ”に、判定信号ＤＩＳ／が“Ｌ”にそれぞれ遷移する。
【００３３】
図１２は、図１０の動作波形（その１）を示すタイムチャートであり、図１３は、図１０の動作波形（その２）を示すタイムチャートである。これらの図１２及び図１３を参照しつつ、図１０の半導体集積装置の動作を説明する。
まず、チャージポンプ回路３０Ａの昇圧で生成される高電圧ＶＰＰが所望電圧値にならず、対比用電圧ＶＰＰ２より低くなる場合の動作を説明する。
図１２のように、外部からパルス状のリセット信号ＲＳＴを与えると、フリップフロップ６２がリセットされ、それまでの状態にかかわらず、強制的に判定信号ＬＶＰＰが“Ｌ”となり、判定信号ＤＩＳ／が“Ｈ”になる。
この状態で、書き込み開始を指示する書き込み開始信号ＥＮＡを有効の“Ｈ”にすると、これをトリガとし、書き込み制御回路１０が例えば２００μｓの間が“Ｈ”となる１パルスの期間設定信号ＴＥＳＴを発生すると共に、“Ｈ”に有効化された発振指示信号ＳＴＡＲＴを発振回路２０に与える。“Ｈ”の期間設定信号ＴＥＳＴが与えられた記憶回路４０のスイッチ４２は、オフ状態になる。
“Ｈ”の発振指示信号ＳＴＡＲＴが与えられた発振回路２０は、発振を開始し、互いに逆相のクロックＣＫ，ＣＫ／を発生する。ここまでの動作は、第１の実施形態と同様である。
【００３４】
クロックＣＫ，ＣＫ／が与えられたチャージポンプ回路３０Ａ，３０Ｂは、該クロックＣＫ，ＣＫ／を用いて電源電圧に対する昇圧を独立して行う。ここで、昇圧が正常に行われた場合には、高電圧ＶＰＰが対比用電圧ＶＰＰ２よりも高くなるが、何等かの理由で高電圧ＶＰＰが所望電圧値にならず、例えば１０［Ｖ］になったとする。これに対し、対比用電圧ＶＰＰ２は正常であり、１２［Ｖ］であるとする。高電圧ＶＰＰと対比用電圧ＶＰＰ２とは、電圧比較回路６１に入力されて比較される。電圧比較回路６１は、“Ｈ”の信号を出力してフリップフロップ６２に与える。フリップフロップ６２は、期間設定信号ＴＥＳＴの立下がりに同期して、電圧比較回路６１が出力する“Ｈ”の信号をラッチし、これを判定信号ＬＶＰＰとして外部へ出力する。このときインバータ６３が出力する判定信号ＤＩＳ／は“Ｌ”となり、書き込み制御回路１０に与えられる。書き込み制御回路１０及び発振回路２０は、第１の実施形態と同様に動作し、該発振回路２０の発振が停止し、チャージポンプ回路３０Ａ，３０Ｂの昇圧が停止する。よって、記憶回路４０中のメモリセル４１には書き込みが行われない。
【００３５】
次に、高電圧ＶＰＰが所望電圧値に昇圧される場合の動作を説明する。
図１３のように、リセット信号ＲＳＴを与え、さらに開始信号ＥＮＡを“Ｈ”にすると、書き込み制御回路１０、発振回路２０及びチャージポンプ回路３０Ａ，３０Ｂが前述と同様に動作する。チャージポンプ回路３０Ａが例えば２０［Ｖ］の高電圧ＶＰＰを出力し、チャージポンプ回路３０Ｂが１２［Ｖ］の対比用電圧ＶＰＰ２を出力する。このときには、電圧比較回路６１が“Ｌ”を出力する。よって、期間設定信号ＴＥＳＴが立下がってフリップフロップ６２がラッチしたときに、判定信号ＬＶＰＰ及びＤＩＳ／が、“Ｌ”及び“Ｈ”を保つ。そのため、記憶回路４０中のメモリセル４１には、スイッチ４２を介して正常な所望電圧値の高電圧ＶＰＰが与えられて書き込みが行われる。
【００３６】
以上のように、この第２の実施形態では、チャージポンプ回路３０Ａとチャージポンプ回路３０Ｂとを設け、基準電圧ＶＢＧを用いずに、チャージポンプ回路３０Ｂで生成した対比用電圧ＶＰＰ２を用いて高電圧ＶＰＰが正常化かどうかを判定し、正常で所望電圧値になるときだけに書き込みが行える構成とし、高電圧ＶＰＰが正常でないときには判定信号ＬＶＰＰでそれを示すようにしたので、第１の実施形態と同様に、高電圧ＶＰＰが所望電圧になっていない場合には書き込みを行わず、その情報を示す判定信号ＬＶＰＰを外部でモニタすることにより、メモリセル４１のデータを確認する必要がない。さらに、同様の構成のチャージポンプ回路３０Ａ，３０Ｂを用意するだけでよいので、基準電圧ＶＢＧを精度よく発生する基準電圧発生回路５１等が不要となり、構成が第１の実施形態よりも簡単にできる。
【００３７】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。
例えば、第１及び第２の実施形態では、高電圧ＶＰＰによって書き込みが行える不揮発性メモリの記憶回路４０を持つ半導体記憶装置に適した電圧検出回路を説明したが、高電圧ＶＰＰが必要な他の対象素子を持つ半導体集積装置にも適用が可能である。この場合には、対象素子に不完全な高電圧ＶＰＰが供給されないので、誤動作等が防止できる等の効果が得られる。
【００３８】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、所定期間が経過するまで高電圧のメモリセルへの供給を遮断するスイッチと、基準電圧発生回路と、基準電圧との比較で高電圧が所望電圧値に到達したか否かを示す信号を出力する電圧比較手段と、検出手段と、高電圧が所望電圧値に到達していない場合には発振回路の発振動作を停止し、到達している場合に発振動作を継続させる停止手段とで構成した電圧検出回路を、発振回路の出力信号に基づき電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路からその高電圧をメモリセルに供給して書き込みを行う装置に設けたので、基準電圧を適切な値にすれば、メモリセルへは所望電圧値に満たない高電圧が供給されなくなり、誤った書き込みを行う等の問題を起こさない。特に、チャージポンプ回路の出力電圧が所望電圧値に到達していない場合、記憶回路へ出力される信号の発生源である発振回路の発振動作自体を停止させるので、記憶回路への書き込み動作を高精度で抑制することが可能となり、これにより、記憶回路への書き込み動作の信頼性を大幅に向上させることが可能となる。
【００３９】
第２の発明によれば、第１の発明におけるメモリセルに代えて高電圧を対象素子に供給すると共に、基準電圧発生回路に代えて対比用チャージポンプ回路を設けたので、簡単な構成で第１の発明とほぼ同様の効果を奏する電圧検出回路を実現できる。
【００４０】
第３の発明によれば、第１の発明における基準電圧発生回路の代わりに、対比用チャージポンプ回路を設けたので、簡単な構成で第１の発明と同様の効果を奏する電圧検出回路を実現できる。
第４の発明によれば、第１、第２または第３の発明において、判定信号を外部にモニタ用に出力する構成にしたので、対象素子やメモリセルに所望電圧値の高電圧が供給されたか供給されなかったかが、外部に知らされる。そのため、例えば、メモリセルの書き込み状態を確認する必要がなくなる。また、例えば、故意に第３者が高電圧を下げて不揮発性メモリに書き込みができないようにした場合等でも、判別信号をＣＰＵのリセット入力とすれば、リセットさせる等の対策を打つこともできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積装置の構成図である。
【図２】従来の一般的な不揮発性メモリの書き込み回路を示す構成図である。
【図３】図１中の書き込み制御回路１０の構成例を示す回路図である。
【図４】図１中の発振回路２０の構成例を示す回路図である。
【図５】図１中のチャージポンプ回路３０の構成例を示す回路図である。
【図６】図１中の記憶回路４０の構成例を示す回路図である。
【図７】図１中の高電圧検出部５０の構成例を示す回路図である。
【図８】図１の動作波形（その１）を示すタイムチャートである。
【図９】図１の動作波形（その２）を示すタイムチャートである。
【図１０】本発明の第２の実施形態を示す半導体集積装置の構成図である。
【図１１】図１０中の高電圧検出部６０の構成例を示す回路図である。
【図１２】図１０の動作波形（その１）を示すタイムチャートである。
【図１３】図１０の動作波形（その２）を示すタイムチャートである。
【符号の説明】
１０ 書き込み制御回路
１２ 期間設定用パルス発生回路
２０ 発振回路
３０，３０Ａ チャージポンプ回路
３０Ｂ 対比用チャージポンプ回路
３１〜３３ ポンプ
４０ 記憶回路
４１ メモリセル
４２ スイッチ
５０，６０ 高電圧検出部
５１ 基準電圧発生回路
５４，６１ 電圧比較回路
５５，６２ 遅延型フリップフロップ
５６，６３ インバータ
ＶＰＰ 高電圧
ＶＰＰ２ 対比用電圧
ＶＢＧ 基準電圧
ＳＴＡＲＴ 発振指示信号
ＴＥＳＴ 期間設定信号
ＣＫ，ＣＫ／ クロック
ＬＶＰＰ，ＤＩＳ／ 判定信号
【産業上の利用分野】
本発明は、記憶回路を持つ半導体集積装置等に設けられる電圧検出回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の一般的な不揮発性メモリの書き込み回路を示す構成図である。
この書き込み回路は、書き込み制御回路１と、該書き込み制御回路１の出力側に接続された発振回路２と、該発振回路２の出力側に接続されたチャージポンプ回路３とを備え、半導体集積装置中の記憶回路４にチャージポンプ回路３で生成された高電圧ＶＰＰを用いて書き込むものである。
【０００３】
書き込みを行う場合には、書き込み制御回路１が発振開始を示す発振指示信号ＳＴＡＲＴをアクティブの“Ｈ”にする。書き込み制御回路１からのアクティブな信号ＳＴＡＲＴを入力した発振回路２は発振し、例えば５ＭＨｚのクロックＣＫと該クロックＣＫに逆相のクロックＣＫ／とを発生し、チャージポンプ回路３に与える。チャージポンプ回路３は、２つのクロックＣＫ，ＣＫ／を用い、電源電圧を上昇させて高電圧ＶＰＰを生成する。記憶回路４が例えばＥＥＰＲＯＭ等の不揮発性メモリの場合には、高電圧ＶＰＰは、２０Ｖ程度である。
記憶回路４はデータを記憶させる回路であり、高電圧ＶＰＰを利用し、ＥＥＰＲＯＭの場合にはメモリセルにトンネル現象を起こさせ、不揮発性メモリの記憶を行う。高電圧ＶＰＰの値はある程度の電圧以上が必要であり、ＥＥＰＲＯＭでは１５Ｖ以上ないとトンネル現象が発生せず、記憶ができない。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の図２の書き込み回路により、記憶回路４の書き込みを行う半導体集積装置では、次のような課題があった。
チャージポンプ回路３が生成する高電圧ＶＰＰのレベルが不明のまま、書き込みを行おうとするので、書き込みができたかどうかは、書き込み終了後のデータを確認するまで判断できなかった。また、高電圧ＶＰＰが中途半端な値のときには、書込みが行われたり、行われなかったりするので、データが修復困難に破壊される事があった。さらに、第３者が、故意に電圧ＶＰＰの値を下げることにより、書き込みをできないようにすることもでき、次のような問題も発生する。
例えば、ＩＣカード等において、カードへ不正アクセスをした回数を記憶回路４に保持させ、３回以上の不正アクセスが行われたカードを使用できないようなアプリケーションにしたものがある。このようなＩＣカードでは、不正アクセスが仮に発生したときに、記憶回路４の専用領域に不正アクセスの回数を書き込むことになるが、電圧ＶＰＰの値を故意に下げておけば、記憶回路４に対する書き込みが実施できないので、何回でも不正アクセスが可能になる。
【０００５】
【課題を解決するための手段】
前記課題を解決するために、本発明のうちの第１の発明は、発振回路の出力信号に基づき電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路と、前記チャージポンプ回路が出力した高電圧をメモリセルに供給して書き込みを行う記憶回路とを有する装置に設けられた電圧検出回路おいて、次のようなスイッチ、基準電圧を発生する基準電圧発生回路、電圧比較手段、検出手段、及び停止手段を用いて構成している。
前記スイッチは、発振回路の出力信号に基づきチャージポンプ回路が昇圧を開始してから所定期間が経過するまで該チャージポンプ回路が出力する高電圧のメモリセルへの供給を遮断するものである。電圧比較手段は、基準電圧との比較でチャージポンプ回路の出力する高電圧が所望電圧値に到達したか否かを示す信号を出力するものである。検出手段は、チャージポンプ回路が昇圧を開始してから所定期間が経過したときに電圧比較手段の出力信号に応答して、高電圧が所望電圧値に到達したか否かの判定信号を出力するものである。停止手段は、判定信号が、高電圧が所望電圧値に到達していないことを示す場合には発振回路の発振動作を停止させ、到達していることを示す場合には発振動作を継続させるものである。
【０００８】
このような構成を採用したことにより、発振回路の出力信号に基づきチャージポンプ回路が昇圧を開始してから所定期間が経過するまでは、メモリセルには、スイッチによる遮断で高電圧が与えられず、書き込みは行われない。その所定期間が経過するまでに、基準電圧との比較でチャージポンプ回路の出力する高電圧が所望電圧値に到達したか否かを示す信号が電圧比較手段から出力される。検出手段は、所定期間が経過したときに高電圧がメモリセルを機能させるのに必要な所望電圧値に到達したか否かの判定信号を出力する。ここで、高電圧が所望電圧値に到達していない場合には、停止手段によって発振回路の発振動作が停止し、これによってチャージポンプ回路の動作も停止するので、所定期間が経過した後にも、メモリセルには所望電圧値に満たない高電圧は与えられず、書き込みが行われない。メモリセルに供給されるのは所望電圧値以上に昇圧された高電圧だけとなる。
【０００９】
第２の発明では、電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路を有し、チャージポンプ回路が出力した高電圧を対象素子に供給して対象素子を機能させる装置に設けられた電圧検出回路において、次のようなスイッチ、対比用チャージポンプ回路、電圧比較手段、検出手段及び停止手段を用いて構成している。
前記スイッチは、チャージポンプ回路が昇圧を開始してから所定期間が経過するまでそのチャージポンプ回路が出力する高電圧の対象素子への供給を遮断するものである。対比用チャージポンプ回路は、電源電圧を昇圧して高電圧と対比するための対比用電圧をチャージポンプ回路とは独立に生成する回路である。電圧比較手段は、対比用電圧との比較でチャージポンプ回路が出力する高電圧が所望電圧値に到達したか否かを示す信号を出力する手段である。検出手段は、チャージポンプ回路が昇圧を開始してから所定期間が経過したときに電圧比較手段の出力信号に応答して、高電圧が所望電圧値に到達したか否かの判定信号を出力する手段である。停止手段は、判定信号が、高電圧が所望電圧値に到達していないことを示す場合にはチャージポンプ回路の昇圧を停止し、到達していることを示す場合には昇圧を継続させる手段である。
【００１０】
このような構成を採用したことにより、第１の発明における基準電圧の代わりに、対比用チャージポンプ回路が出力する対比用電圧が高電圧と比較され、高電圧が所望電圧値に到達したか否かを示す信号が電圧比較手段から出力される。以下は、第１の発明とほぼ同様であり、高電圧が所望電圧値に到達していない場合には、チャージポンプ回路の昇圧が停止手段によって停止するので、所定期間が経過した後にも、対象素子には所望電圧値に満たない高電圧は与えられず、対象素子に供給されるのは所望電圧値以上に昇圧された高電圧だけとなる。
【００１１】
第３の発明では、電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路を有し、チャージポンプ回路が出力した高電圧をメモリセルに供給して書き込みを行う記憶回路とを有する装置に設けられた電圧検出回路において、次のようなスイッチ、対比用チャージポンプ回路、電圧比較手段、検出手段及び停止手段を用いて構成している。
前記スイッチは、チャージポンプ回路が昇圧を開始してから所定期間が経過するまでこのチャージポンプ回路が出力する高電圧のメモリセルへの供給を遮断するものである。対比用チャージポンプ回路は、電源電圧の昇圧を行って高電圧と対比するための対比用電圧を前記チャージポンプ回路とは独立に生成する回路である。電圧比較手段は、対比用電圧との比較でチャージポンプ回路が出力する前記高電圧が所望電圧値に到達したか否かを示す信号を出力する手段である。検出手段は、チャージポンプ回路が昇圧を開始してから所定期間が経過したときに電圧比較手段の出力信号に応答して、高電圧が所望電圧値に到達したか否かの判定信号を出力する手段である。停止手段は、判定信号が、高電圧が所望電圧値に到達していないことを示す場合にはチャージポンプ回路の昇圧を停止し、到達していることを示す場合には該昇圧を継続させる手段である。
【００１２】
このような構成を採用したことより、第２の発明における基準電圧の代わりに、対比用チャージポンプ回路が出力する対比用電圧が高電圧と比較され、高電圧が所望電圧値に到達したか否かを示す信号が電圧比較手段から出力される。以下は、第２の発明とほぼ同様であり、高電圧が所望電圧値に到達していない場合には、チャージポンプ回路の昇圧が停止手段によって停止するので、所定期間が経過した後にも、メモリセルには所望電圧値に満たない高電圧は与えられず、メモリセルに供給されるのは所望電圧値以上に昇圧された高電圧だけとなる。
【００１３】
第４の発明では、第１、第２または第３の発明の電圧検出回路において、判定信号は、外部にモニタ用として出力するようにしている。
このような構成を採用したことにより、対象素子或いはメモリセルに、昇圧によって所望電圧値以上にまで高められた高電圧が供給されたか否かが、外部に出力される。
【００１４】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す半導体集積装置の要部の構成図である。
この半導体集積装置は、書き込み制御回路１０と、該書き込み制御回路１０の出力側に接続された発振回路２０と、該発振回路２０の出力側に接続されたチャージポンプ回路３０と、チャージポンプ回路３０の出力側に接続された記憶回路４０と、高電圧検出部５０とを備えている。記憶回路４０内には、後述するメモリセル４１が配置され、書き込み制御回路１０、発振回路２０、チャージポンプ回路３０及び高電圧検出部５０が書き込み回路として動作し、該チャージポンプ回路３０が昇圧によって生成した高電圧ＶＰＰにより、該メモリセル４１に書き込みが行われる構成になっている。さらに、書き込み制御回路１０、発振回路２０、チャージポンプ回路３０及び高電圧検出部５０には、高電圧検出回路が組み込まれ、書き込みにマージンを持つ高電圧ＶＰＰが生成されたことを検出し、そのときのみ該高電圧をメモリセル４１に供給し、書き込みの成否を示すために判定信号ＬＶＰＰを外部に出力する構成になっている。次の図３から図７を参照しつつ、図１の各部の詳細と機能を説明する。
【００１５】
図３は、図１中の書き込み制御回路１０の構成例を示す回路図であり、図４は、図１中の発振回路２０の構成例を示す回路図である。図５は、図１中のチャージポンプ回路３０の構成例を示す回路図であり、図６は、図１中の記憶回路４０の構成例を示す回路図である。図７は、図１中の高電圧検出部５０の構成例を示す回路図である。
書き込み制御回路１０は、図３のように、書き込み開始を示す開始信号ＥＮＡと、後述する高電圧ＶＰＰが正常か異常を示す判定信号のうちの判定信号ＤＩＳ／を入力する停止手段であるＡＮＤゲート１１と、該開始信号ＥＮＡを入力し、該開始信号ＥＮＡが“Ｈ”になると１ショットのパルスを発生するパルス発生回路１２とで構成されている。この書き込み制御回路１０では、ＡＮＤゲート１１が、開始信号ＥＮＡが“Ｈ”になったことを検出し、発振回路２０に発振スタートを指示する発振指示信号ＳＴＡＲＴを“Ｈ”の有効にする。ただし、判定信号ＤＩＳ／が“Ｌ”のとき、つまり高電圧ＶＰＰが異常のときには、発振指示信号ＳＴＡＲＴを“Ｌ”にして発振を停止させるように機能する。
【００１６】
パルス発生回路１２は、開始信号ＥＮＡの立上がりをトリガとし、所定の期間の例えば２００μｓの間“Ｈ”となる１パルスの期間設定信号ＴＥＳＴを発生させる。この期間設定信号ＴＥＳＴは、高電圧ＶＰＰが所望の電圧値に達するまでの待ち時間を設定するための信号である。
発振回路２０は、図４のように、発振指示信号ＳＴＡＲＴを一方の入力端子に入力する２入力ＮＡＮＤゲート２１を有している。ＮＡＮＤゲート２１の出力端子には、３段インバータ２２，２３，２４が直列に接続され、該インバータ２３の出力端子がＮＡＮＤゲート２１の他方の入力端子に帰還接続されている。また、ＮＡＮＤゲート２１の出力端子とグランドとの間には、遅延時間設定用キャパシタ２５が接続され、インバータ２２の出力端子とグランドとの間には、遅延時間設定用キャパシタ２６が接続されている。
【００１７】
この発振回路２０では、発振指示信号ＳＴＡＲＴが“Ｈ”になることにより、ＮＡＮＤゲート２１の出力が“Ｌ”となる。この“Ｌ”がキャパシタ２５の容量によって時間遅延してインバータ２２に与えられ、該インバータ２２の出力が“Ｈ”になる。この“Ｈ”がキャパシタ２６によって遅延されてインバータ２３に与えられ、該インバータ２３の出力が“Ｌ”になる。これにより、インバータ２４の出力が“Ｈ”になると共にＮＡＮＤゲート２１の出力が“Ｈ”に遷移する。以下、同様の動作を繰り返す。同様の動作を繰り返すことにより、ＮＡＮＤゲート２１の出力端子から入力端子に論理レベルの遷移が一巡して戻るまでの遅延時間を半周期とする発信動作を行うことになる。ここで、キャパシタ２５，２６の容量を適当に選択することにより、その発振周波数も設定することが可能である。即ち、この発振回路２０は、“Ｈ”の発振指示信号ＳＴＡＲＴをトリガとしてインバータ２４からクロックＣＫを出力し、インバータ２３から、それとは逆位相のクロックＣＫ／を出力する。
【００１８】
チャージポンプ回路３０は、電源電圧を昇圧して高電圧ＶＰＰを生成する回路であり、図５のように、複数段に直列に接続されたポンプ３１，３２，・・・３３と、レギュレート回路３４とを備えている。各ポンプ３１〜３３は共通の構成である。例えばポンプ３１は、一方の電極にクロックＣＫが入力されたキャパシタ３１ａと、一方の電極にクロックＣＫ／が入力されたキャパシタ３１ｂと、アノードが電源に接続されたダイオード３１ｃと、該ダイオード３１ｃのカソードにアノードが接続されたダイオード３１ｄとで構成されている。ダイオード３１ｃのアノードにキャパシタ３１ａの他方の電極が接続され、ダイオード３１ｄのアノードにキャパシタ３１ｂの他方の電極が接続されている。ダイオード３１ｄのカソードがポンプ３１の出力端子になっている。
【００１９】
レギュレート回路３４は、ポンプ３１〜３３で生成した高電圧ＶＰＰの電圧値が所望の値を越えた場合にも、出力する高電圧ＶＰＰを所望電圧値に抑える回路であり、例えばツェナーダイオードを適当数直列に接続して出力電圧値を所望電圧値にクランプするようにしてもよい。
このチャージポンプ回路３０では、クロックＣＫが“Ｈ”になると、ポンプ３１のキャパシタ３１ａがチャージされて電源電圧と加算され、これがダイオード３１ｃの出力電圧となる。クロックＣＫ／が“Ｈ”になると、ポンプ３１のキャパシタ３１ｂがチャージされてダイオード３１ｃの出力電圧に加算されてダイオード３１ｄの出力電圧となる。同様の昇圧動作をポンプ３２，３３が行うことにより、電源電圧を昇圧した高電圧ＶＰＰを生成する。
【００２０】
記憶回路４０には、ＥＥＰＲＯＭ等の不揮発性メモリセル４１が配置されている。チャージポンプ回路３０で生成された高電圧ＶＰＰを、メモリセル４１に印加させることにより、メモリセル４１のトランジスタの閾値を変更させてデータを記憶するようになっているが、図６のように、該メモリセル４１は、スイッチ４２を介して高電圧ＶＰＰが印加される接続になっている。スイッチ４２は、期間設定信号ＴＥＳＴが“Ｈ”のときにはオフし、高電圧ＶＰＰのメモリセル４１への供給を停止し、“Ｌ”のときに該高電圧ＶＰＰをメモリセル４１に印加する機能を有している。
【００２１】
高電圧検出部５０は、図７のように、例えばバンドギャップ基準電圧発生源等で構成された基準電圧発生回路５１と、キャパシタ５２，５３を有している。基準電圧発生回路５１は、基準電圧ＶＢＧを発生するものである。キャパシタ５２，５３は、高電圧ＶＰＰを参照用電圧ＶＰＰＦに変換するものであり、該キャパシタ５２，５３は、チャージポンプ回路３０の出力端子とグランドとの間に直列に接続され、このキャパシタ５２とキャパシタ５３の接続点Ｎから参照用電圧ＶＰＰＦが出力されるようになっている。例えば、キャパシタ５２，５３の容量比を１：９とすると、参照用電圧ＶＰＰＦと高電圧ＶＰＰの関係をＶＰＰＦ＝１／１０ＶＰＰとすることができ、基準電圧発生回路５１で発生する基準電圧ＶＢＧを低くしても、両者の比較ができるようになる。例えば、高電圧ＶＰＰが２０［Ｖ］のときには参照用電圧ＶＰＰＦが２．０［Ｖ］となり、基準電圧ＶＢＧを１．２［Ｖ］程度に低くしても、比較が可能になる。接続点Ｎは、演算増幅器等で形成された電圧比較手段である電圧比較回路５４の反転入力端子（−）に接続されている。電圧比較回路５４の非反転入力端子（＋）には、基準電圧発生回路５１の出力端子が接続されている。
【００２２】
電圧比較回路５４の出力端子は、検出手段である遅延型フリップフロップ５５のデータ入力端子Ｄに接続されている。フリップフロップ５５のクロック端子ｃｋには、書き込み制御回路１０からの期間設定信号ＴＥＳＴが入力され、リセット端子Ｒには、外部からのリセット信号ＲＳＴが入力される構成になっている。フリップフロップ５５は、電圧比較回路５４の出力信号をラッチし、これを１つの判定信号ＬＶＰＰとして出力するものである。フリップフロップ５５のデータ出力端子Ｑには、さらに、インバータ５６が接続され、判定信号ＬＶＰＰのレベルを反転した前記判定信号ＤＩＳ／も出力する構成になっている。
この高電圧検出部５０では、参照用電圧ＶＰＰＦが基準電圧ＶＢＧの電圧レベルよりも高いと、電圧比較回路５４が“Ｌ”を出力し、逆の関係の場合には“Ｈ”を出力する。例えば、基準電圧ＶＢＧが１．２［Ｖ］の場合に、参照電圧ＶＰＰＦが１．２［Ｖ］よりも低いとき、つまり高電圧ＶＰＰが所望電圧値の１２［Ｖ］よりも低いときに、電圧比較回路５４が“Ｈ”を出力する。
【００２３】
フリップフロップ５５は、期間設定信号ＴＥＳＴの立下がりに同期して電圧比較回路５４の出力信号をラッチする。もし、参照用電圧ＶＰＰＦが基準電圧ＶＢＧよりも低いときには、フリップフロップ５５は“Ｈ”をラッチし、この“Ｈ”を判定信号ＬＶＰＰとして出力する。よって、判定信号ＬＶＰＰが“Ｈ”のときは、高電圧ＶＰＰが所望電圧値になっていないことを示す。このときインバータ５６から出力される判定信号ＤＩＳ／は、“Ｌ”になる。逆に、高電圧ＶＰＰが所望電圧値になっているときには、判定信号ＬＶＰＰが“Ｌ”、判定信号ＤＩＳ／が“Ｈ”になる。
【００２４】
図８は、図１の動作波形（その１）を示すタイムチャートであり、図９は、図１の動作波形（その２）を示すタイムチャートである。これらの図８及び図９を参照しつつ、図１の半導体集積装置の動作を説明する。
まず、高電圧ＶＰＰが所望電圧値に昇圧されない場合の動作を説明する。
図８のように、外部からパルス状のリセット信号ＲＳＴを与えると、フリップフロップ５５がリセットされ、それまでの状態にかかわらず、強制的に判定信号ＬＶＰＰが“Ｌ”となり、判定信号ＤＩＳ／が“Ｈ”になる。
この状態で、書き込み開始を指示する書き込み開始信号ＥＮＡを有効の“Ｈ”にすると、これをトリガとし、書き込み制御回路１０が例えば２００μｓの間が“Ｈ”となる１パルスの期間設定信号ＴＥＳＴを発生すると共に、“Ｈ”に有効化された発振指示信号ＳＴＡＲＴを発振回路２０に与える。
“Ｈ”の発振指示信号ＳＴＡＲＴが与えられた発振回路２０は、発振を開始し、互いに逆相のクロックＣＫ，ＣＫ／を発生する。チャージポンプ回路３０は、そのクロックＣＫ，ＣＫ／を用いて電源電圧を昇圧していく。このとき“Ｈ”の期間設定信号ＴＥＳＴが与えられた記憶回路４０のスイッチ４２は、オフ状態である。
【００２５】
２００μｓが経過し、期間設定信号ＴＥＳＴが“Ｈ”から“Ｌ”に立下がると、これに同期して高電圧検出部５０中のフリップフロップ５５が、電圧比較回路５４の比較結果をラッチする。チャージポンプ回路３０の高電圧ＶＰＰが所望電圧値に昇圧されていない場合には、フリップフロップ５５が“Ｈ”をラッチする。この結果、判別信号ＬＶＰＰのレベルが“Ｈ”に、判別信号ＤＩＳ／のレベルが“Ｌ”にそれぞれ遷移する。判別信号ＬＶＰＰは外部に出力され、この判別信号ＬＶＰＰがモニタされ、書き込みに異常があったか否か提示される。
一方、“Ｌ”の判別信号ＤＩＳ／は、書き込み制御回路１０のＡＮＤゲート１１に入力され、発振指示信号ＳＴＡＲＴが“Ｌ”になる。発振指示信号ＳＴＡＲＴが“Ｌ”になることにより、発振回路２０の発振が停止し、チャージポンプ回路３０における昇圧が停止する。よって、期間設定信号ＴＥＳＴが“Ｌ”になってスイッチ４２がオンしても、記憶回路４０中のメモリセル４１には所望電圧値に昇圧されていない高電圧ＶＰＰが印加されるだけなので、書き込みが行われない。
【００２６】
次に、高電圧ＶＰＰが所望電圧値に昇圧される場合の動作を説明する。
図９のように、リセット信号ＲＳＴを与え、さらに開始信号ＥＮＡを“Ｈ”にすると、書き込み制御回路１０、発振回路２０及びチャージポンプ回路３０が前述と同様に動作し、チャージポンプ回路３０が高電圧ＶＰＰを出力する。高電圧検出部５０は、参照用電圧ＶＰＰＦが基準電圧ＶＢＧよりも高い場合に、フリップフロップ５５が期間設定信号ＴＥＳＴが“Ｌ”になったときに“Ｌ”をラッチし、判定信号ＬＶＰＰ及び判定信号ＤＩＳ／のレベルがそれぞれ“Ｌ”及び“Ｈ”に維持されて変化しない。よって、各書き込み制御回路１０、発振回路２０及びチャージポンプ回路３０の動作は継続され、記憶回路４０では、スイッチ４２を介してメモリセル４１に、所望電圧値に昇圧された高電圧ＶＰＰが印加され、書き込みが行われる。
【００２７】
以上のように、この第１の実施形態では、記憶回路４０に設けられ、期間設定信号ＴＥＳＴで設定される期間にメモリセル４１への高電圧ＶＰＰの供給を停止するスイッチ４２と、高電圧検出部５０中の基準電圧発生回路５１、電圧比較回路５４、フリップフロップ５５及びインバータ５６とで電圧検出回路を形成し、高電圧ＶＰＰが所望電圧値に昇圧されたかどうかを判定して判定信号ＬＶＰＰを外部に出力すると共に、その高電圧ＶＰＰが所望電圧値になっていない場合には、判定信号ＤＩＳ／に基づき発振指示信号ＳＴＡＲＴを“Ｌ”にすることにより、発振回路２０の発振を止めてチャージポンプ回路３０の昇圧を停止するようにしている。そのため、高電圧ＶＰＰが所望電圧値になっていない場合には書き込みを行わず、その情報が外部でモニタ可能になっているので、一々、メモリセル４１のデータを確認する必要がない。
その上、基準電圧発生回路５１の発生する基準電圧ＶＢＧをマージンを持つ適切な値にすれば、誤った書き込みを行う等の問題を起こさない。つまり、高電圧ＶＰＰが中途半端な電圧で、ビットによって書き込みが行われたり、行われなかったりしてデータが破壊されることが防止される。
【００２８】
さらに、高電圧ＶＰＰが所望電圧値になっていない場合には、判別信号ＬＶＰＰにより、外部に出力されてモニタできるので、例えば、故意に第３者が高電圧ＶＰＰを下げて不揮発性メモリに書き込みができないようにした場合でも、判別信号ＬＶＰＰをＣＰＵ（中央処理装置）のリセット入力とすれば、リセットさせる等の対策を打つことができる。
【００２９】
第２の実施形態
図１０は、本発明の第２の実施形態を示す半導体集積装置の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。この半導体集積装置は、第１の実施形態と同様の書き込み制御回路１０と発振回路２０とを有している。発振回路２０の出力側には、第１の実施形態とは異なり、チャージポンプ回路３０Ａと対比用チャージポンプ回路３０Ｂの２つのチャージポンプ回路が接続されている。チャージポンプ３０Ａの出力側が第１の実施形態と同様の記憶回路４０に接続されている。この半導体集積装置には、さらに、第１の実施形態とは異なる高電圧検出部６０が設けられ、該高電圧検出部６０に、チャージポンプ回路３０Ａ，３０Ｂの出力端子が接続されている。
【００３０】
チャージポンプ回路３０Ａ，３０Ｂは、図５のようにポンプを複数段に接続することによって構成されているが、その段数が異なる。接続段数によって電源電圧を昇圧した電圧のレベルが違ってくる。例えば、５段に接続すると１２［Ｖ］になり、１０段に接続すると２０［Ｖ］になる。チャージポンプ回路３０Ａは、１０段に図５のポンプ３１〜３３を接続し、記憶回路４０における書き込みに必要な２０［Ｖ］の高電圧ＶＰＰを出力するようになっている。これに対し、チャージポンプ回路３０Ｂは、チャージポンプ回路３０Ａの高電圧ＶＰＰと電圧比較するための対比用電圧ＶＰＰ２を昇圧で生成できればよいので、例えば５段に図５のポンプ３１〜３３が接続されている。
【００３１】
図１１は、図１０中の高電圧検出部６０の構成例を示す回路図である。
この高電圧検出部６０は、演算増幅器等で構成された電圧比較手段である電圧比較回路６１と、検出手段である遅延型フリップフロップ６２とインバータ６３とで構成されている。
電圧比較回路６１の反転入力端子（−）にはチャージポンプ回路３０Ａからの高電圧ＶＰＰが入力され、該電圧比較回路６１の非反転入力端子（＋）には、チャージポンプ回路３０Ｂからの対比用電圧ＶＰＰ２が入力されるようになっている。電圧比較回路６１の出力端子は、フリップフロップ６２のデータ入力端子Ｄに接続されている。フリップフロップ６２のクロック端子ｃｋには、書き込み制御回路１０から期間設定信号ＴＥＳＴが入力され、該フリップフロップ６２のリセット端子Ｒには、外部からリセット信号ＲＳＴが入力されるようになっている。フリップフロップ６２のデータ出力端子Ｑには、インバータ６３が接続され、第１の実施形態と同様に、判別信号ＬＶＰＰとそれとは逆相の判別信号ＤＩＳ／の両方を出力する構成になっている。
【００３２】
この高電圧検出部６０では、高電圧ＶＰＰが対比用電圧ＶＰＰ２よりも大きければ、電圧比較回路６１が“Ｌ”を出力し、それ以外の場合には“Ｈ”を出力する。そのため、昇圧が正常で高電圧ＶＰＰが対比用電圧ＶＰＰ２よりも大きいときには、判別信号ＬＶＰＰが“Ｌ”、判別信号ＤＩＳ／が“Ｈ”をそれぞれ継続する。昇圧が異常で、高電圧ＶＰＰが対比用電圧ＶＰＰ２と等しいかまたは該対比用電圧ＶＰＰ２よりも低ければ、期間設定信号ＴＥＳＴが立下がったときに、判定信号ＬＶＰＰが“Ｈ”に、判定信号ＤＩＳ／が“Ｌ”にそれぞれ遷移する。
【００３３】
図１２は、図１０の動作波形（その１）を示すタイムチャートであり、図１３は、図１０の動作波形（その２）を示すタイムチャートである。これらの図１２及び図１３を参照しつつ、図１０の半導体集積装置の動作を説明する。
まず、チャージポンプ回路３０Ａの昇圧で生成される高電圧ＶＰＰが所望電圧値にならず、対比用電圧ＶＰＰ２より低くなる場合の動作を説明する。
図１２のように、外部からパルス状のリセット信号ＲＳＴを与えると、フリップフロップ６２がリセットされ、それまでの状態にかかわらず、強制的に判定信号ＬＶＰＰが“Ｌ”となり、判定信号ＤＩＳ／が“Ｈ”になる。
この状態で、書き込み開始を指示する書き込み開始信号ＥＮＡを有効の“Ｈ”にすると、これをトリガとし、書き込み制御回路１０が例えば２００μｓの間が“Ｈ”となる１パルスの期間設定信号ＴＥＳＴを発生すると共に、“Ｈ”に有効化された発振指示信号ＳＴＡＲＴを発振回路２０に与える。“Ｈ”の期間設定信号ＴＥＳＴが与えられた記憶回路４０のスイッチ４２は、オフ状態になる。
“Ｈ”の発振指示信号ＳＴＡＲＴが与えられた発振回路２０は、発振を開始し、互いに逆相のクロックＣＫ，ＣＫ／を発生する。ここまでの動作は、第１の実施形態と同様である。
【００３４】
クロックＣＫ，ＣＫ／が与えられたチャージポンプ回路３０Ａ，３０Ｂは、該クロックＣＫ，ＣＫ／を用いて電源電圧に対する昇圧を独立して行う。ここで、昇圧が正常に行われた場合には、高電圧ＶＰＰが対比用電圧ＶＰＰ２よりも高くなるが、何等かの理由で高電圧ＶＰＰが所望電圧値にならず、例えば１０［Ｖ］になったとする。これに対し、対比用電圧ＶＰＰ２は正常であり、１２［Ｖ］であるとする。高電圧ＶＰＰと対比用電圧ＶＰＰ２とは、電圧比較回路６１に入力されて比較される。電圧比較回路６１は、“Ｈ”の信号を出力してフリップフロップ６２に与える。フリップフロップ６２は、期間設定信号ＴＥＳＴの立下がりに同期して、電圧比較回路６１が出力する“Ｈ”の信号をラッチし、これを判定信号ＬＶＰＰとして外部へ出力する。このときインバータ６３が出力する判定信号ＤＩＳ／は“Ｌ”となり、書き込み制御回路１０に与えられる。書き込み制御回路１０及び発振回路２０は、第１の実施形態と同様に動作し、該発振回路２０の発振が停止し、チャージポンプ回路３０Ａ，３０Ｂの昇圧が停止する。よって、記憶回路４０中のメモリセル４１には書き込みが行われない。
【００３５】
次に、高電圧ＶＰＰが所望電圧値に昇圧される場合の動作を説明する。
図１３のように、リセット信号ＲＳＴを与え、さらに開始信号ＥＮＡを“Ｈ”にすると、書き込み制御回路１０、発振回路２０及びチャージポンプ回路３０Ａ，３０Ｂが前述と同様に動作する。チャージポンプ回路３０Ａが例えば２０［Ｖ］の高電圧ＶＰＰを出力し、チャージポンプ回路３０Ｂが１２［Ｖ］の対比用電圧ＶＰＰ２を出力する。このときには、電圧比較回路６１が“Ｌ”を出力する。よって、期間設定信号ＴＥＳＴが立下がってフリップフロップ６２がラッチしたときに、判定信号ＬＶＰＰ及びＤＩＳ／が、“Ｌ”及び“Ｈ”を保つ。そのため、記憶回路４０中のメモリセル４１には、スイッチ４２を介して正常な所望電圧値の高電圧ＶＰＰが与えられて書き込みが行われる。
【００３６】
以上のように、この第２の実施形態では、チャージポンプ回路３０Ａとチャージポンプ回路３０Ｂとを設け、基準電圧ＶＢＧを用いずに、チャージポンプ回路３０Ｂで生成した対比用電圧ＶＰＰ２を用いて高電圧ＶＰＰが正常化かどうかを判定し、正常で所望電圧値になるときだけに書き込みが行える構成とし、高電圧ＶＰＰが正常でないときには判定信号ＬＶＰＰでそれを示すようにしたので、第１の実施形態と同様に、高電圧ＶＰＰが所望電圧になっていない場合には書き込みを行わず、その情報を示す判定信号ＬＶＰＰを外部でモニタすることにより、メモリセル４１のデータを確認する必要がない。さらに、同様の構成のチャージポンプ回路３０Ａ，３０Ｂを用意するだけでよいので、基準電圧ＶＢＧを精度よく発生する基準電圧発生回路５１等が不要となり、構成が第１の実施形態よりも簡単にできる。
【００３７】
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。
例えば、第１及び第２の実施形態では、高電圧ＶＰＰによって書き込みが行える不揮発性メモリの記憶回路４０を持つ半導体記憶装置に適した電圧検出回路を説明したが、高電圧ＶＰＰが必要な他の対象素子を持つ半導体集積装置にも適用が可能である。この場合には、対象素子に不完全な高電圧ＶＰＰが供給されないので、誤動作等が防止できる等の効果が得られる。
【００３８】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、所定期間が経過するまで高電圧のメモリセルへの供給を遮断するスイッチと、基準電圧発生回路と、基準電圧との比較で高電圧が所望電圧値に到達したか否かを示す信号を出力する電圧比較手段と、検出手段と、高電圧が所望電圧値に到達していない場合には発振回路の発振動作を停止し、到達している場合に発振動作を継続させる停止手段とで構成した電圧検出回路を、発振回路の出力信号に基づき電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路からその高電圧をメモリセルに供給して書き込みを行う装置に設けたので、基準電圧を適切な値にすれば、メモリセルへは所望電圧値に満たない高電圧が供給されなくなり、誤った書き込みを行う等の問題を起こさない。特に、チャージポンプ回路の出力電圧が所望電圧値に到達していない場合、記憶回路へ出力される信号の発生源である発振回路の発振動作自体を停止させるので、記憶回路への書き込み動作を高精度で抑制することが可能となり、これにより、記憶回路への書き込み動作の信頼性を大幅に向上させることが可能となる。
【００３９】
第２の発明によれば、第１の発明におけるメモリセルに代えて高電圧を対象素子に供給すると共に、基準電圧発生回路に代えて対比用チャージポンプ回路を設けたので、簡単な構成で第１の発明とほぼ同様の効果を奏する電圧検出回路を実現できる。
【００４０】
第３の発明によれば、第１の発明における基準電圧発生回路の代わりに、対比用チャージポンプ回路を設けたので、簡単な構成で第１の発明と同様の効果を奏する電圧検出回路を実現できる。
第４の発明によれば、第１、第２または第３の発明において、判定信号を外部にモニタ用に出力する構成にしたので、対象素子やメモリセルに所望電圧値の高電圧が供給されたか供給されなかったかが、外部に知らされる。そのため、例えば、メモリセルの書き込み状態を確認する必要がなくなる。また、例えば、故意に第３者が高電圧を下げて不揮発性メモリに書き込みができないようにした場合等でも、判別信号をＣＰＵのリセット入力とすれば、リセットさせる等の対策を打つこともできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体集積装置の構成図である。
【図２】従来の一般的な不揮発性メモリの書き込み回路を示す構成図である。
【図３】図１中の書き込み制御回路１０の構成例を示す回路図である。
【図４】図１中の発振回路２０の構成例を示す回路図である。
【図５】図１中のチャージポンプ回路３０の構成例を示す回路図である。
【図６】図１中の記憶回路４０の構成例を示す回路図である。
【図７】図１中の高電圧検出部５０の構成例を示す回路図である。
【図８】図１の動作波形（その１）を示すタイムチャートである。
【図９】図１の動作波形（その２）を示すタイムチャートである。
【図１０】本発明の第２の実施形態を示す半導体集積装置の構成図である。
【図１１】図１０中の高電圧検出部６０の構成例を示す回路図である。
【図１２】図１０の動作波形（その１）を示すタイムチャートである。
【図１３】図１０の動作波形（その２）を示すタイムチャートである。
【符号の説明】
１０ 書き込み制御回路
１２ 期間設定用パルス発生回路
２０ 発振回路
３０，３０Ａ チャージポンプ回路
３０Ｂ 対比用チャージポンプ回路
３１〜３３ ポンプ
４０ 記憶回路
４１ メモリセル
４２ スイッチ
５０，６０ 高電圧検出部
５１ 基準電圧発生回路
５４，６１ 電圧比較回路
５５，６２ 遅延型フリップフロップ
５６，６３ インバータ
ＶＰＰ 高電圧
ＶＰＰ２ 対比用電圧
ＶＢＧ 基準電圧
ＳＴＡＲＴ 発振指示信号
ＴＥＳＴ 期間設定信号
ＣＫ，ＣＫ／ クロック
ＬＶＰＰ，ＤＩＳ／ 判定信号
Claims (4)
- 発振回路の出力信号に基づき電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路と、前記チャージポンプ回路が出力した高電圧をメモリセルに供給して書き込みを行う記憶回路とを有する装置に設けられた電圧検出回路であって、
前記発振回路の前記出力信号に基づき前記チャージポンプ回路が前記昇圧を開始してから所定期間が経過するまで該チャージポンプ回路が出力する前記高電圧の前記メモリセルへの供給を遮断するスイッチと、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧との比較で前記チャージポンプ回路の出力する前記高電圧が所望電圧値に到達したか否かを示す信号を出力する電圧比較手段と、
前記チャージポンプ回路が前記昇圧を開始してから前記所定期間が経過したときに前記電圧比較手段の前記出力信号に応答して、前記高電圧が前記所望電圧値に到達したか否かの判定信号を出力する検出手段と、
前記判定信号が、前記高電圧が前記所望電圧値に到達していないことを示す場合には前記発振回路の発振動作を停止させ、到達していることを示す場合には該発振動作を継続させる停止手段とを、備えたことを特徴とする電圧検出回路。 - 電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路を有し、前記チャージポンプ回路が出力した高電圧を対象素子に供給して該対象素子を機能させる装置に設けられた電圧検出回路であって、
前記チャージポンプ回路が前記昇圧を開始してから所定期間が経過するまで該チャージポンプ回路が出力する前記高電圧の前記対象素子への供給を遮断するスイッチと、
前記電源電圧の昇圧を行って前記高電圧と対比するための対比用電圧を前記チャージポンプ回路とは独立に生成する対比用チャージポンプ回路と、
前記対比用電圧との比較で前記チャージポンプ回路が出力する前記高電圧が所望電圧値に到達したか否かを示す信号を出力する電圧比較手段と、
前記チャージポンプ回路が前記昇圧を開始してから前記所定期間が経過したときに前記電圧比較手段の前記出力信号に応答して、前記高電圧が前記所望電圧値に到達したか否かの判定信号を出力する検出手段と、
前記判定信号が、前記高電圧が前記所望電圧値に到達していないことを示す場合には前記チャージポンプ回路の前記昇圧を停止し、到達していることを示す場合には該昇圧を継続させる停止手段とを、備えたことを特徴とする電圧検出回路。 - 電源電圧の昇圧を行って高電圧を出力するチャージポンプ回路と、前記チャージポンプ回路が出力した高電圧をメモリセルに供給して書き込みを行う記憶回路とを有する装置に設けられた電圧検出回路であって、
前記チャージポンプ回路が前記昇圧を開始してから所定期間が経過するまで該チャージポンプ回路が出力する前記高電圧の前記メモリセルへの供給を遮断するスイッチと、
請求項２記載の対比用チャージポンプ回路、電圧比較手段、検出手段及び停止手段とを、備えたことを特徴とする電圧検出回路。 - 前記判定信号は、外部にモニタ用として出力する構成にしたことを特徴する請求項１、２または３記載の電圧検出回路。
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