JPH0750097A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0750097A JPH0750097A JP21208593A JP21208593A JPH0750097A JP H0750097 A JPH0750097 A JP H0750097A JP 21208593 A JP21208593 A JP 21208593A JP 21208593 A JP21208593 A JP 21208593A JP H0750097 A JPH0750097 A JP H0750097A
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Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭの消去・書き込みの為の昇圧電
圧のレベルが不足しているときには消去・書き込みが行
われないようにして誤書き込みを防止する。 【構成】 制御回路ブロック１０の制御信号が消去・書
き込み指示する状態となると、消去・書き込みタイミン
グ発生回路１１は消去・書き込みタイミングをワード・
アドレスポインタ１６に供給する。チャージポンプ回路
１３は、パルス発生回路のパルスから昇圧電圧を生成す
る。昇圧電圧検出回路１８は、この昇圧電圧を検出して
遮断回路１９を制御する。即ち、昇圧電圧が十分高いと
きは、回路１９を導通させて、昇圧電圧がメモリセルア
レイ１７に供給されるようにして消去・書き込みが行わ
れるようにし、昇圧電圧が低いときは回路１９を遮断し
て消去・書き込みを実行させないようにする。
圧のレベルが不足しているときには消去・書き込みが行
われないようにして誤書き込みを防止する。 【構成】 制御回路ブロック１０の制御信号が消去・書
き込み指示する状態となると、消去・書き込みタイミン
グ発生回路１１は消去・書き込みタイミングをワード・
アドレスポインタ１６に供給する。チャージポンプ回路
１３は、パルス発生回路のパルスから昇圧電圧を生成す
る。昇圧電圧検出回路１８は、この昇圧電圧を検出して
遮断回路１９を制御する。即ち、昇圧電圧が十分高いと
きは、回路１９を導通させて、昇圧電圧がメモリセルア
レイ１７に供給されるようにして消去・書き込みが行わ
れるようにし、昇圧電圧が低いときは回路１９を遮断し
て消去・書き込みを実行させないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、電気的に消去・書き込みが可能な不揮
発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
置に関し、特に、電気的に消去・書き込みが可能な不揮
発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】一般に、不揮発性半導体記憶装置では、
メモリセルのデータ消去・書き込み動作には高電圧（Ｖ
PP）を必要とするが、通常、外部提供電源電圧（ＶCC）
をチャージポンプ回路にて昇圧して高電圧の昇圧電圧
（通常、ＶCC＝５Ｖに対してＶPP＝２０Ｖ程度）を生成
し、メモリセルおよびその周辺回路に供給している。
メモリセルのデータ消去・書き込み動作には高電圧（Ｖ
PP）を必要とするが、通常、外部提供電源電圧（ＶCC）
をチャージポンプ回路にて昇圧して高電圧の昇圧電圧
（通常、ＶCC＝５Ｖに対してＶPP＝２０Ｖ程度）を生成
し、メモリセルおよびその周辺回路に供給している。
【０００３】図８は、従来の不揮発性半導体記憶装置の
消去・書き込み系回路を中心としたブロック図である。
同図において、１０は、外部よりクロックＣＬＫ、各種
の制御信号ＣＮＬを受けて、装置の消去・書き込み動作
および読み出し動作を含む各種動作を制御する制御回路
ブロック、１１は、消去・書き込み動作時に制御回路ブ
ロック１０に制御されてそのためのタイミング信号を発
生する消去・書き込みタイミング発生回路、１２はパル
ス発生器、１３は、パルス発生器のパルスにより昇圧電
圧を発生するチャージポンプ回路、１５は、外部よりア
ドレス信号ＡＤとデータＤＡとを受けてこれを保持する
とともにワード・アドレスポインタ１６とメモリセルア
レイ１７伝達するレジスタである。
消去・書き込み系回路を中心としたブロック図である。
同図において、１０は、外部よりクロックＣＬＫ、各種
の制御信号ＣＮＬを受けて、装置の消去・書き込み動作
および読み出し動作を含む各種動作を制御する制御回路
ブロック、１１は、消去・書き込み動作時に制御回路ブ
ロック１０に制御されてそのためのタイミング信号を発
生する消去・書き込みタイミング発生回路、１２はパル
ス発生器、１３は、パルス発生器のパルスにより昇圧電
圧を発生するチャージポンプ回路、１５は、外部よりア
ドレス信号ＡＤとデータＤＡとを受けてこれを保持する
とともにワード・アドレスポインタ１６とメモリセルア
レイ１７伝達するレジスタである。
【０００４】制御回路ブロック１０が消去・書き込み動
作に入ると、消去・書き込みタイミング発生回路１１は
消去・書き込みタイミングを発生し、チャージポンプ回
路１３は昇圧電圧ＶPPを生成する。消去・書き込みタイ
ミング中は昇圧電圧ＶPPはワード・アドレスポインタ１
６を介してメモリセルアレイ１７に供給され、レジスタ
１５により指示されたアドレスのメモリセルが消去さ
れ、そのアドレスのセルがレジスタ１５の指示するデー
タに書き替えられる。
作に入ると、消去・書き込みタイミング発生回路１１は
消去・書き込みタイミングを発生し、チャージポンプ回
路１３は昇圧電圧ＶPPを生成する。消去・書き込みタイ
ミング中は昇圧電圧ＶPPはワード・アドレスポインタ１
６を介してメモリセルアレイ１７に供給され、レジスタ
１５により指示されたアドレスのメモリセルが消去さ
れ、そのアドレスのセルがレジスタ１５の指示するデー
タに書き替えられる。
【０００５】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置では、チャージポンプ回路の昇圧電圧
ＶPPは昇圧レベルにかかわらずメモリセルに供給され
る。而して、チャージポンプ回路の昇圧電圧ＶPPは、電
源電圧５Ｖ系のデバイスでは安定したレベルが得られる
が、３．３Ｖあるいはそれ以下の電圧を電源電圧とする
低電圧系のデバイスでは昇圧能力の不足が発生すること
がある。何らかの原因で十分な昇圧レベルに達していな
い昇圧電圧ＶPPにより書き込み動作を行うと、十分なレ
ベルの昇圧電圧ＶPPにによって消去・書き込みを行った
場合と比較して書き込みがレベル浅くなるか、あるいは
消去・書き込みが全く行われないことになる。書き込み
レベルが浅い場合は、誤書き込みあるいは書き込みデー
タの抜けを引き起こし、また消去・書き込みが行われな
かったかった場合、それまでに書き込んだデータがその
まま残る。そして、どのデータが誤書き込みされあるい
は未書き込みとなったかは、消去・書き込みの都度読み
出して書き込みデータと比較してみないと外部でモニタ
することはできない。
性半導体記憶装置では、チャージポンプ回路の昇圧電圧
ＶPPは昇圧レベルにかかわらずメモリセルに供給され
る。而して、チャージポンプ回路の昇圧電圧ＶPPは、電
源電圧５Ｖ系のデバイスでは安定したレベルが得られる
が、３．３Ｖあるいはそれ以下の電圧を電源電圧とする
低電圧系のデバイスでは昇圧能力の不足が発生すること
がある。何らかの原因で十分な昇圧レベルに達していな
い昇圧電圧ＶPPにより書き込み動作を行うと、十分なレ
ベルの昇圧電圧ＶPPにによって消去・書き込みを行った
場合と比較して書き込みがレベル浅くなるか、あるいは
消去・書き込みが全く行われないことになる。書き込み
レベルが浅い場合は、誤書き込みあるいは書き込みデー
タの抜けを引き起こし、また消去・書き込みが行われな
かったかった場合、それまでに書き込んだデータがその
まま残る。そして、どのデータが誤書き込みされあるい
は未書き込みとなったかは、消去・書き込みの都度読み
出して書き込みデータと比較してみないと外部でモニタ
することはできない。
【０００６】したがって、この発明の目的とするところ
は、第１に、不十分な昇圧電圧ＶPPの下では消去・書き
込みが行われることのないようにして電圧不足が原因で
起きる書き込み誤動作を防止できるようにすることであ
り、第２に、昇圧電圧が消去・書き込みを行うのに不足
していることを外部よりモニタできるようにし、もって
不揮発性半導体記憶装置の動作信頼性を高めようとする
ものである。
は、第１に、不十分な昇圧電圧ＶPPの下では消去・書き
込みが行われることのないようにして電圧不足が原因で
起きる書き込み誤動作を防止できるようにすることであ
り、第２に、昇圧電圧が消去・書き込みを行うのに不足
していることを外部よりモニタできるようにし、もって
不揮発性半導体記憶装置の動作信頼性を高めようとする
ものである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、複数のメモリセルが配置されたメ
モリセルアレイ（１７）と、前記メモリセルに対する消
去・書き込みおよび読み出し動作を含む各種動作を制御
する制御回路ブロック（１０）と、前記制御回路ブロッ
クによって制御されて前記メモリセルに対する消去・書
き込みのタイミングを指示する信号を発生するタイミン
グ発生回路（１１）と、外部から供給される電源電圧を
昇圧して消去・書き込み用の昇圧電圧を発生する昇圧回
路（１３）と、前記昇圧電圧を検出する電圧検出回路
（Ｄｉ＋Ｑｐ＋Ｑｐ＋Ｉｎ；１８）と、前記電圧検出回
路が検出する前記昇圧電圧が所定値以下の場合に該昇圧
電圧の前記メモリセルへの伝達を遮断するスイッチング
回路（ＳＷ；１９）と、を備えることを特徴とする不揮
発性半導体記憶装置が提供される。そして、好ましく
は、この不揮発性半導体記憶装置は、前記電圧検出回路
の出力信号を外部からモニタできるように構成される。
め、本発明によれば、複数のメモリセルが配置されたメ
モリセルアレイ（１７）と、前記メモリセルに対する消
去・書き込みおよび読み出し動作を含む各種動作を制御
する制御回路ブロック（１０）と、前記制御回路ブロッ
クによって制御されて前記メモリセルに対する消去・書
き込みのタイミングを指示する信号を発生するタイミン
グ発生回路（１１）と、外部から供給される電源電圧を
昇圧して消去・書き込み用の昇圧電圧を発生する昇圧回
路（１３）と、前記昇圧電圧を検出する電圧検出回路
（Ｄｉ＋Ｑｐ＋Ｑｐ＋Ｉｎ；１８）と、前記電圧検出回
路が検出する前記昇圧電圧が所定値以下の場合に該昇圧
電圧の前記メモリセルへの伝達を遮断するスイッチング
回路（ＳＷ；１９）と、を備えることを特徴とする不揮
発性半導体記憶装置が提供される。そして、好ましく
は、この不揮発性半導体記憶装置は、前記電圧検出回路
の出力信号を外部からモニタできるように構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。本実施例は、外部からクロックＣＬＫと
各種制御信号ＣＮＬが供給され、装置内の各部に制御信
号を供給する制御回路ブロック１０と、制御回路ブロッ
ク１０の制御信号が供給され、消去・書き込みのタイミ
ングを指示する信号を発する消去・書き込みタイミング
発生回路１１と、同じく制御回路ブロック１０からの信
号を受けてパルスを生成するパルス発生器１２と、該パ
ルス発生器からパルスの供給を受けて昇圧電圧を生成す
るチャージポンプ回路１３と、チャージポンプ回路１３
から昇圧電圧ＶPPが供給され、この昇圧電圧をクランプ
するとともにこのクランプ電圧の外部伝達を制御する昇
圧電圧クランプ・伝達回路１４と、不揮発性のメモリセ
ルが複数個配置されているメモリセルアレイ１７と、特
定のアドレスのメモリセルを選択して、昇圧電圧クラン
プ・伝達回路１４により供給される昇圧電圧を伝達する
ワード・アドレスポインタ１６と、データＤＡとアドレ
ス信号ＡＤが入力され、それぞれをメモリセルアレイ１
７とワード・アドレスポインタ１６とに伝達するレジス
タ１５により構成される。
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。本実施例は、外部からクロックＣＬＫと
各種制御信号ＣＮＬが供給され、装置内の各部に制御信
号を供給する制御回路ブロック１０と、制御回路ブロッ
ク１０の制御信号が供給され、消去・書き込みのタイミ
ングを指示する信号を発する消去・書き込みタイミング
発生回路１１と、同じく制御回路ブロック１０からの信
号を受けてパルスを生成するパルス発生器１２と、該パ
ルス発生器からパルスの供給を受けて昇圧電圧を生成す
るチャージポンプ回路１３と、チャージポンプ回路１３
から昇圧電圧ＶPPが供給され、この昇圧電圧をクランプ
するとともにこのクランプ電圧の外部伝達を制御する昇
圧電圧クランプ・伝達回路１４と、不揮発性のメモリセ
ルが複数個配置されているメモリセルアレイ１７と、特
定のアドレスのメモリセルを選択して、昇圧電圧クラン
プ・伝達回路１４により供給される昇圧電圧を伝達する
ワード・アドレスポインタ１６と、データＤＡとアドレ
ス信号ＡＤが入力され、それぞれをメモリセルアレイ１
７とワード・アドレスポインタ１６とに伝達するレジス
タ１５により構成される。
【０００９】次に、この実施例の動作について説明す
る。制御回路ブロック１０の出力信号が消去・書き込み
の状態になると、タイミング発生回路１１は消去・書き
込みのタイミングをワード・アドレスポインタ１６に供
給し、チャージポンプ回路１３は昇圧電圧ＶPPを昇圧電
圧クランプ・伝達回路１４に供給する。昇圧電圧クラン
プ・伝達回路１４は、昇圧電圧が所定の電圧に達した場
合に限りクランプした昇圧電圧ＶPPをワード・アドレス
ポインタ１６に供給する。ワード・アドレスポインタ１
６は、レジスタ１５に指示されたアドレスのメモリセル
を選択して昇圧電圧ＶPPを伝達する。これにより消去が
遂行され続いてレジスタ１５が保持しているデータが書
き込まれる。
る。制御回路ブロック１０の出力信号が消去・書き込み
の状態になると、タイミング発生回路１１は消去・書き
込みのタイミングをワード・アドレスポインタ１６に供
給し、チャージポンプ回路１３は昇圧電圧ＶPPを昇圧電
圧クランプ・伝達回路１４に供給する。昇圧電圧クラン
プ・伝達回路１４は、昇圧電圧が所定の電圧に達した場
合に限りクランプした昇圧電圧ＶPPをワード・アドレス
ポインタ１６に供給する。ワード・アドレスポインタ１
６は、レジスタ１５に指示されたアドレスのメモリセル
を選択して昇圧電圧ＶPPを伝達する。これにより消去が
遂行され続いてレジスタ１５が保持しているデータが書
き込まれる。
【００１０】昇圧電圧クランプ・伝達回路１４の回路例
を図２に、その動作説明図を図３に示す。昇圧された入
力電圧ＶI は、ダイオードＤｉおよび２段のｐチャネル
ＭＯＳトランジスタＱｐ、Ｑｐによりクランプされる。
クランプされた昇圧電圧ＶPPは、スイッチング回路ＳＷ
を介して出力電圧ＶO として出力される。スイッチング
回路ＳＷの導通、非導通はインバータＩｎによって制御
される。すなわち、インバータＩｎの出力がローのと
き、スイッチング回路ＳＷは導通し、ハイのとき遮断さ
れる。
を図２に、その動作説明図を図３に示す。昇圧された入
力電圧ＶI は、ダイオードＤｉおよび２段のｐチャネル
ＭＯＳトランジスタＱｐ、Ｑｐによりクランプされる。
クランプされた昇圧電圧ＶPPは、スイッチング回路ＳＷ
を介して出力電圧ＶO として出力される。スイッチング
回路ＳＷの導通、非導通はインバータＩｎによって制御
される。すなわち、インバータＩｎの出力がローのと
き、スイッチング回路ＳＷは導通し、ハイのとき遮断さ
れる。
【００１１】ダイオードＤｉの逆耐圧をＶBD、トランジ
スタＱｐの２段分の閾値電圧をＶTPとすると、クランプ
電圧ＶCPは、ＶCP＝ＶBD＋ＶTPとなり、昇圧電圧ＶPPは
この電圧でクランプされる。ダイオードＤｉのアノード
側の電圧をＶ１、インバータＩｎの出力側の電圧をＶ２
とする。図３に示されるように、入力電圧ＶI がダイオ
ードＤｉの逆耐圧以下であるとき（ＶI ＜ＶBD）、電圧
Ｖ１は０Ｖであり、したがって、電圧Ｖ２はハイレベル
にある。よって、このときスイッチング回路ＳＷは遮断
状態にある。入力電圧ＶI がダイオードＤｉの逆耐圧Ｖ
BDを越えると、ダイオードは導通し、入力電圧ＶI の上
昇にともなってダイオードのジャンクション電流が上昇
し電圧Ｖ１は立ち上がる。電圧Ｖ１がインバータＩｎの
閾値電圧ＶTINVを越えると、電圧Ｖ２はローレベルとな
り、スイッチング回路ＳＷが導通を開始する。入力電圧
ＶI がさらに上昇してＶBD＋ＶTPを越えると電圧Ｖ１は
トランジスタＱｐの閾値電圧ＶTPに固定される。
スタＱｐの２段分の閾値電圧をＶTPとすると、クランプ
電圧ＶCPは、ＶCP＝ＶBD＋ＶTPとなり、昇圧電圧ＶPPは
この電圧でクランプされる。ダイオードＤｉのアノード
側の電圧をＶ１、インバータＩｎの出力側の電圧をＶ２
とする。図３に示されるように、入力電圧ＶI がダイオ
ードＤｉの逆耐圧以下であるとき（ＶI ＜ＶBD）、電圧
Ｖ１は０Ｖであり、したがって、電圧Ｖ２はハイレベル
にある。よって、このときスイッチング回路ＳＷは遮断
状態にある。入力電圧ＶI がダイオードＤｉの逆耐圧Ｖ
BDを越えると、ダイオードは導通し、入力電圧ＶI の上
昇にともなってダイオードのジャンクション電流が上昇
し電圧Ｖ１は立ち上がる。電圧Ｖ１がインバータＩｎの
閾値電圧ＶTINVを越えると、電圧Ｖ２はローレベルとな
り、スイッチング回路ＳＷが導通を開始する。入力電圧
ＶI がさらに上昇してＶBD＋ＶTPを越えると電圧Ｖ１は
トランジスタＱｐの閾値電圧ＶTPに固定される。
【００１２】以上のように、チャージポンプ回路１３の
出力電圧、すなわち昇圧された入力電圧ＶI が、ＶI ＜
ＶBD＋ＶTINVであるとき、伝達回路１４の出力電圧は、
０Ｖであり、メモリセルの消去・書き込みは実行されな
い。入力電圧ＶI が、ＶI ＞ＶBD＋ＶTINVとなるとスイ
ッチング回路ＳＷが導通し、クランプされた昇圧電圧Ｖ
PPが伝達回路１４の出力電圧ＶO として出力され、メモ
リセルの消去・書き込みは確実に遂行される。
出力電圧、すなわち昇圧された入力電圧ＶI が、ＶI ＜
ＶBD＋ＶTINVであるとき、伝達回路１４の出力電圧は、
０Ｖであり、メモリセルの消去・書き込みは実行されな
い。入力電圧ＶI が、ＶI ＞ＶBD＋ＶTINVとなるとスイ
ッチング回路ＳＷが導通し、クランプされた昇圧電圧Ｖ
PPが伝達回路１４の出力電圧ＶO として出力され、メモ
リセルの消去・書き込みは確実に遂行される。
【００１３】図４は、本発明の第２の実施例を示すブロ
ック図である。この実施例の第１の実施例と相違する点
は、第１の実施例での昇圧電圧クランプ・伝達回路１４
が除去され、代わりにチャージポンプ回路１３の昇圧電
圧を検出する昇圧電圧検出回路１８と、チャージポンプ
回路１３の出力電圧を伝達／遮断する遮断回路１９が用
いられていることである。すなわち、本実施例では、昇
圧電圧が所定値に達していないときは、昇圧電圧検出回
路１８は、第１のレベルの信号を出力し、これにより遮
断回路１９によって、昇圧電圧のワード・アドレスポイ
ンタ１６への伝達を遮断し、昇圧電圧が所定値を越えた
ときは、昇圧電圧検出回路１８は、第２のレベルの信号
を出力し、これにより遮断回路１９を導通させ、チャー
ジポンプ回路の出力する昇圧電圧をワード・アドレスポ
インタ１６へ伝達させる。この構成により、本実施例も
先の実施例と同様の効果を奏することができる。
ック図である。この実施例の第１の実施例と相違する点
は、第１の実施例での昇圧電圧クランプ・伝達回路１４
が除去され、代わりにチャージポンプ回路１３の昇圧電
圧を検出する昇圧電圧検出回路１８と、チャージポンプ
回路１３の出力電圧を伝達／遮断する遮断回路１９が用
いられていることである。すなわち、本実施例では、昇
圧電圧が所定値に達していないときは、昇圧電圧検出回
路１８は、第１のレベルの信号を出力し、これにより遮
断回路１９によって、昇圧電圧のワード・アドレスポイ
ンタ１６への伝達を遮断し、昇圧電圧が所定値を越えた
ときは、昇圧電圧検出回路１８は、第２のレベルの信号
を出力し、これにより遮断回路１９を導通させ、チャー
ジポンプ回路の出力する昇圧電圧をワード・アドレスポ
インタ１６へ伝達させる。この構成により、本実施例も
先の実施例と同様の効果を奏することができる。
【００１４】図５は、本発明の第３の実施例を示すブロ
ック図である。本実施例の第２の実施例と相違する点
は、昇圧電圧検出回路１８の出力信号が消去・書き込み
タイミング発生回路１１にも制御信号として加えられて
いる点である。すなわち、本実施例では、昇圧電圧が所
定値に達していないときは、昇圧電圧検出回路１８の出
力する第１のレベルの信号により、タイミング発生回路
１１の動作が停止せしめられ、昇圧電圧が所定値を越え
たときは、昇圧電圧検出回路１８の出力する第２のレベ
ルの信号により、タイミング発生回路はアクティブとな
り、タイミング信号をワード・アドレスポインタ１６へ
送出する。本実施例では、チャージポンプの昇圧電圧が
十分でない場合は、昇圧電圧ばかりでなく消去・書き込
みのタイミングも供給されないので、二重に誤書き込み
を防止できる。
ック図である。本実施例の第２の実施例と相違する点
は、昇圧電圧検出回路１８の出力信号が消去・書き込み
タイミング発生回路１１にも制御信号として加えられて
いる点である。すなわち、本実施例では、昇圧電圧が所
定値に達していないときは、昇圧電圧検出回路１８の出
力する第１のレベルの信号により、タイミング発生回路
１１の動作が停止せしめられ、昇圧電圧が所定値を越え
たときは、昇圧電圧検出回路１８の出力する第２のレベ
ルの信号により、タイミング発生回路はアクティブとな
り、タイミング信号をワード・アドレスポインタ１６へ
送出する。本実施例では、チャージポンプの昇圧電圧が
十分でない場合は、昇圧電圧ばかりでなく消去・書き込
みのタイミングも供給されないので、二重に誤書き込み
を防止できる。
【００１５】図６は、本発明の第４の実施例を示すブロ
ック図である。本実施例の第２の実施例と相違する点
は、昇圧電圧告知端子ＷＲＮが備えられ、該端子に昇圧
電圧検出回路１８の出力が供給されている点である。本
実施例では、昇圧電圧検出回路１８の出力信号は遮断回
路１９ばかりでなく昇圧電圧告知端子ＷＲＮにも供給さ
れるので、昇圧電圧のレベルが十分でないとき、メモリ
への消去・書き込みが回避される外、消去・書き込みが
行われていないことを外部からモニタできる。また、昇
圧電圧のレベルが十分に高いとき、メモリセルへの消去
・書き込みが行われたことをこの端子の信号により知る
ことができる。
ック図である。本実施例の第２の実施例と相違する点
は、昇圧電圧告知端子ＷＲＮが備えられ、該端子に昇圧
電圧検出回路１８の出力が供給されている点である。本
実施例では、昇圧電圧検出回路１８の出力信号は遮断回
路１９ばかりでなく昇圧電圧告知端子ＷＲＮにも供給さ
れるので、昇圧電圧のレベルが十分でないとき、メモリ
への消去・書き込みが回避される外、消去・書き込みが
行われていないことを外部からモニタできる。また、昇
圧電圧のレベルが十分に高いとき、メモリセルへの消去
・書き込みが行われたことをこの端子の信号により知る
ことができる。
【００１６】図７は、本発明の第５の実施例を示すブロ
ック図である。本実施例は、第３の実施例に対し、昇圧
電圧告知端子ＷＲＮを付加しこれに昇圧電圧検出回路１
８の出力信号をモニタできるようにしたものである。本
実施例では、チャージポンプ回路１３の出力する昇圧電
圧のレベルが十分でないとき、昇圧電圧および消去・書
き込みのタイミングがメモリに供給されないので、二重
に誤書き込みを防止できるとともに、昇圧電圧のレベル
が不十分のために書き込みが行われていないことを外部
からモニタできる。
ック図である。本実施例は、第３の実施例に対し、昇圧
電圧告知端子ＷＲＮを付加しこれに昇圧電圧検出回路１
８の出力信号をモニタできるようにしたものである。本
実施例では、チャージポンプ回路１３の出力する昇圧電
圧のレベルが十分でないとき、昇圧電圧および消去・書
き込みのタイミングがメモリに供給されないので、二重
に誤書き込みを防止できるとともに、昇圧電圧のレベル
が不十分のために書き込みが行われていないことを外部
からモニタできる。
【００１７】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、第３〜第５の実
施例において、遮断回路１９の昇圧電圧の入力部乃至出
力部にクランプ回路を設けてワード・アドレスポインタ
１６に印加される電圧に制限を加えるようにしてもよ
い。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、第３〜第５の実
施例において、遮断回路１９の昇圧電圧の入力部乃至出
力部にクランプ回路を設けてワード・アドレスポインタ
１６に印加される電圧に制限を加えるようにしてもよ
い。
【００１８】
【発明の効果】以上説明したように、本発明による不揮
発性半導体記憶装置は、消去・書き込み用の昇圧電圧が
所定値以下の場合にはこれをメモリセルに伝達せしめな
いようにし、所定の値を越えた場合にのみ昇圧電圧を伝
達するようにしたものであるので、本発明によれば、制
御回路ブロックの出力信号が消去・書き込みの状態にな
っても、消去・書き込み用の昇圧電圧のレベルが十分で
ない場合には、消去・書き込み動作が行われないように
なり、不十分なレベルの昇圧電圧での書き込み動作によ
って起こる誤書き込み、あるいは書き込みデータの抜け
を防止することができる。したがって、本発明によれ
ば、電池などの外部電源のレベル低下やその他何らかの
原因で昇圧電圧のレベルが低下しても、データが破壊さ
れることがなくなり、信頼性の高い不揮発性半導体記憶
装置を提供することができる。
発性半導体記憶装置は、消去・書き込み用の昇圧電圧が
所定値以下の場合にはこれをメモリセルに伝達せしめな
いようにし、所定の値を越えた場合にのみ昇圧電圧を伝
達するようにしたものであるので、本発明によれば、制
御回路ブロックの出力信号が消去・書き込みの状態にな
っても、消去・書き込み用の昇圧電圧のレベルが十分で
ない場合には、消去・書き込み動作が行われないように
なり、不十分なレベルの昇圧電圧での書き込み動作によ
って起こる誤書き込み、あるいは書き込みデータの抜け
を防止することができる。したがって、本発明によれ
ば、電池などの外部電源のレベル低下やその他何らかの
原因で昇圧電圧のレベルが低下しても、データが破壊さ
れることがなくなり、信頼性の高い不揮発性半導体記憶
装置を提供することができる。
【図１】本発明の第１の実施例を示すブロック図。
【図２】本発明の第１の実施例における昇圧電圧クラン
プ・伝達回路の回路図。
プ・伝達回路の回路図。
【図３】本発明の第１の実施例における昇圧電圧クラン
プ・伝達回路の動作説明図。
プ・伝達回路の動作説明図。
【図４】本発明の第２の実施例を示すブロック図。
【図５】本発明の第３の実施例を示すブロック図。
【図６】本発明の第４の実施例を示すブロック図。
【図７】本発明の第５の実施例を示すブロック図。
【図８】従来例のブロック図。
１０ 制御回路ブロック １１ 消去・書き込みタイミング発生回路 １２ パルス発生器 １３ チャージポンプ回路 １４ 昇圧電圧クランプ・伝達回路 １５ レジスタ １６ ワード・アドレスポインタ １７ メモリセルアレイ １８ 昇圧電圧検出回路 １９ 遮断回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１
Claims (3)
- 【請求項１】 複数のメモリセルが配置されたメモリセ
ルアレイと、前記メモリセルに対する消去・書き込みお
よび読み出し動作を含む各種動作を制御する制御回路ブ
ロックと、前記制御回路ブロックによって制御されて前
記メモリセルに対する消去・書き込みのタイミングを指
示する信号を発生するタイミング発生回路と、外部から
供給される電源電圧を昇圧して消去・書き込み用の昇圧
電圧を発生する昇圧回路と、前記昇圧電圧を検出する電
圧検出回路と、前記電圧検出回路が検出する前記昇圧電
圧が所定値以下の場合に該昇圧電圧の前記メモリセルへ
の伝達を遮断するスイッチング回路と、を備えることを
特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記タイミング発生回路は、前記電圧検
出回路が検出する前記昇圧電圧が所定値以上の場合に限
り前記信号を発信するものであることを特徴とする請求
項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記電圧検出回路の出力信号を外部より
検知できる手段が備えられていることを特徴とする請求
項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21208593A JP2725560B2 (ja) | 1993-08-05 | 1993-08-05 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21208593A JP2725560B2 (ja) | 1993-08-05 | 1993-08-05 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750097A true JPH0750097A (ja) | 1995-02-21 |
| JP2725560B2 JP2725560B2 (ja) | 1998-03-11 |
Family
ID=16616629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21208593A Expired - Lifetime JP2725560B2 (ja) | 1993-08-05 | 1993-08-05 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725560B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029657A1 (fr) * | 1999-10-21 | 2001-04-26 | Matsushita Electric Industrial Co., Ltd. | Procede d'actualisation d'un programme et terminal de communication |
| US6542411B2 (en) * | 2000-10-23 | 2003-04-01 | Hitachi, Ltd. | Nonvolatile memory and semiconductor device with controlled voltage booster circuit |
| JP2003525513A (ja) * | 2000-02-28 | 2003-08-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 昇圧されたワード線電圧のプロセス変動を最小限にするワード線ブースタのためのトリミング方法およびシステム |
| KR100469376B1 (ko) * | 2002-06-29 | 2005-02-02 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214096A (ja) * | 1989-02-14 | 1990-08-27 | Tokyo Electric Co Ltd | Ｐ．ｒｏｍに対する書込制御回路 |
| JPH03120697A (ja) * | 1989-10-04 | 1991-05-22 | Nec Ic Microcomput Syst Ltd | 集積回路装置 |
-
1993
- 1993-08-05 JP JP21208593A patent/JP2725560B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214096A (ja) * | 1989-02-14 | 1990-08-27 | Tokyo Electric Co Ltd | Ｐ．ｒｏｍに対する書込制御回路 |
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| KR100469376B1 (ko) * | 2002-06-29 | 2005-02-02 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2725560B2 (ja) | 1998-03-11 |
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