JPH03120697A - 集積回路装置 - Google Patents

集積回路装置

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Publication number
JPH03120697A
JPH03120697A JP1260490A JP26049089A JPH03120697A JP H03120697 A JPH03120697 A JP H03120697A JP 1260490 A JP1260490 A JP 1260490A JP 26049089 A JP26049089 A JP 26049089A JP H03120697 A JPH03120697 A JP H03120697A
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JP
Japan
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high voltage
circuit
output
generation circuit
voltage generation
Prior art date
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Pending
Application number
JP1260490A
Other languages
English (en)
Inventor
Seiichi Yamaguchi
山口 精一
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NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路装置に関し、PRo′Mと、このP
ROMに書き込みを行う高電圧発生回路と、この書き込
み動作を確認するテスト回路とを有する集積回路装置に
関する。
〔従来の技術〕
第2図は従来の集積回路装置の一例を示すブロック図で
ある。従来、この種の集積回路装置は、第2図に示すよ
うに半導体基板である半導体チップ7の一生面にそれぞ
れ形成されたPROM4と、このPROM4に書き込み
を行う高電圧発生回路2と、入出力を選別するボート5
と、高電圧発生回路2に書き込みを指令するモード設計
回路3とを含んで構成されていた。
次に、この集積回路装置の動作について説明する。ここ
で、図中の外部端子10はPROM4を書き込みモード
に設定する信号を入力する端子であり、書込みモード信
号が発生すると、モード設定回路3の出力がアクティブ
になり、高電圧発生回路が動作状態となる。この状態で
、まず、所定電圧(通常12V程度)を外部端子1に印
加すると、高電圧発生回路2により必要な所定の高電圧
に昇圧され、PROMユニット4に印加する。以後、こ
のように所定の書き込み動作が行われる。
外部端子11はポートの出力端子であり、ボートユニッ
ト5の内容が出力バッファ6を介して外部端子11に出
力される。
〔発明が解決しようとする課題〕
上述した従来の集積回路装置では、内部の動作状態を直
接類ることはできないので、外部端子の状態を測定しそ
の結果から内部状態を推定しなければならず、不具合が
生じた場合その原因が内部のどの部分にあるかを確定す
ることが難かしいという欠点がある。
また、PROMで不具合が発生した場合でも、高電圧発
生回路に原因があるのかFROMに原因があるのかを解
析・評価するのに多大な工数および時間がかかるという
欠点もある。
一方、前述解析評価の方法は、不具合箇所を見つける為
に、先端が数ミクロンのプローブをチップ上の配線部分
に接触させその状態を測定することで行なわれるが、こ
ういった作業は、手作業であり、熟練を要す、また、動
作タイミングと測定機器との同期とりなど容易ではない
本発明の目的は、かかる欠点を解消する集積回路装置を
提供することである。
〔課題を解決するための手段〕
本発明の集積回路装置は、P ROM (Progra
m−mable Read 0nly Memory)
の書込み等を行うために所定の電圧を発生する高電圧発
生回路と、この高電圧発生回路の出力に接続されるとと
もに前記所定の電圧を検出する高電圧検出回路と、この
高電圧検出回路の検出結果を外部端子へ出力する手段と
を有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の集積回路装置の一実施例を示すブロッ
ク図である。この集積回路装置は、同図に示すように、
高電圧発生回路2の出力に接続される高電圧検出回路9
と、ボート5と高電圧検出回路9のそれぞれの出力側と
接続されるとともにモード設定回路3に制御されるセレ
クタ8とを設けたことである。また、セレクタ8の出力
は出力バッファ6を介して外部端子11に出力される。
次に、この集積回路装置の動作について説明する。まず
、モード設定回路3は外部端子10の状態により高電圧
発生回路2を動作させる制御信号を発生する。次に、高
電圧発生回路2が正常に動作し、高電圧が発生すると、
高電圧検出回路9がそれを検出し“H”レベルを出力す
る。このとき、セレクタ8はモード設定回路3から出力
される制御信号により高電圧検出回路9の出力を選択し
ているのでセレクタ8から出力バッファ6を介して外部
端子11に“H”レベルが出力される。
また、このとき、高電圧発生回路が動作状態であるのに
、高電圧が発生されない場合は高電圧検出回路の出力は
“L′″であるので外部端子11には“L”レベルが出
力される。
このように、高電圧発生回路の動作を検出する高電圧検
出回路と、その検出結果を外部に出力する出力回路を設
けることによって、これら回路と接続する外部端子11
の出力レベルを測定することにより、高電圧発生回路が
正常に動作しているか否かを確認することができる。
〔発明の効果〕
以上説明したように本発明は、高電圧発生回路の出力状
態を検出する高電圧検出回路と、この検出結果を外部端
子に出力する手段を設けることによって、高電圧発生回
路の動作確認が外部から容易に行なえることが出来、さ
らに早期に不良動作箇所の特定ができるので、評価時あ
るいは量産時の不具合解析の工数を減らすことができる
とともに、外部端子の出力タイミングを容易にとらえ、
しかも、高電圧発生回路の動作スピードをも容易に測定
できる集積回路装置が得られるという効果がある。
【図面の簡単な説明】
第1図は本発明の集積回路装置の一例を示すブロック図
、第2図は従来の集積回路装置の一例を示すブロック図
である。 1.10.11・・・外部端子、2・・・高電圧発生回
路、3・・・モード設定回路、4・・;PROM、5・
・・ボート、6・・・出力バッファ、7・・・半導体チ
ップ、8・・・セレクタ、9・・・高電圧検出回路。

Claims (1)

    【特許請求の範囲】
  1. PROM(ProgrammableReadOnly
    Memory)の書込み等を行うために所定の電圧を発
    生する高電圧発生回路と、この高電圧発生回路の出力に
    接続されるとともに前記所定の電圧を検出する高電圧検
    出回路と、この高電圧検出回路の検出結果を外部端子へ
    出力する手段とを有することを特徴とする集積回路装置
JP1260490A 1989-10-04 1989-10-04 集積回路装置 Pending JPH03120697A (ja)

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JP (1) JPH03120697A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750097A (ja) * 1993-08-05 1995-02-21 Nec Corp 不揮発性半導体記憶装置
US6335894B1 (en) 1995-08-31 2002-01-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device, method of investigating cause of failure occurring in semiconductor integrated circuit device and method of verifying operation of semiconductor integrated circuit device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750097A (ja) * 1993-08-05 1995-02-21 Nec Corp 不揮発性半導体記憶装置
US6335894B1 (en) 1995-08-31 2002-01-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device, method of investigating cause of failure occurring in semiconductor integrated circuit device and method of verifying operation of semiconductor integrated circuit device
US6487118B2 (en) 1995-08-31 2002-11-26 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device, method of investigating cause of failure occurring in semiconductor integrated circuit device and method of verifying operation of semiconductor integrated circuit device

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