JP2005078603A - データ処理装置の試験方法 - Google Patents
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Abstract
【課題】同一機能を有するモジュールが複数個搭載されたデータ処理装置の試験方法において、より短時間で該複数個のモジュールの良品、不良品の判定試験が実施可能なデータ処理装置の試験方法を得ること。
【解決手段】同一機能を有する複数のメモリモジュールを備えたデータ処理装置の試験方法であって、前記複数のメモリモジュールに同一のデータを書き込む書き込み工程と、前記同一のデータが書き込まれた前記複数のメモリモジュールを共に選択するメモリモジュール選択工程と、前記同時に選択された複数のメモリモジュールに記憶されているデータを同時に読み出す読み出し工程と、前記データを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断する検出工程と、を有する。
【選択図】 図1
【解決手段】同一機能を有する複数のメモリモジュールを備えたデータ処理装置の試験方法であって、前記複数のメモリモジュールに同一のデータを書き込む書き込み工程と、前記同一のデータが書き込まれた前記複数のメモリモジュールを共に選択するメモリモジュール選択工程と、前記同時に選択された複数のメモリモジュールに記憶されているデータを同時に読み出す読み出し工程と、前記データを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断する検出工程と、を有する。
【選択図】 図1
Description
本発明は、メモリモジュールや機能モジュールを備えたデータ処理装置の試験方法に関するものである。
従来、同一機能を有する複数のメモリモジュールを備えたデータ処理装置においては、搭載された各メモリモジュールの試験を行う場合、1つずつ順番に行っていた。例えば同一機能を有する2つのメモリモジュールを備えたデータ処理装置におけるメモリモジュールの試験方法について説明する。
第1のメモリモジュールの試験を行う場合、R/W信号を書き込み要求させ(以下、書き込み要求出力の時はL出力、読み出し要求出力の時はH出力とする。)、第1のモジュールセレクト信号をセレクト要求出力させ(以下、要求する場合をH出力、要求しない場合をL出力とする。)、第1のメモリモジュールを選択した状態でライトデータバスの値を0にし、アドレスバスを順次変えて第1のメモリモジュールに0を書き込む。そして、第1のメモリモジュールの書き込みが終了すると、第1のモジュールセレクト信号をL出力させ、第2のモジュールセレクト信号をセレクト出力(H出力)させて、アドレスバスを順次変えて第2のメモリモジュールに0を書き込む。
そして、第2のメモリモジュールの書き込みが終了すると、第2のモジュールセレクト信号をL出力させる。次に、R/W信号をH出力させ、第1のモジュールセレクト信号をH出力させ、第1のメモリモジュールを選択した状態でアドレスバスを順次変えて第1のメモリモジュールから第1のデータ出力を通してリードデータバスに読み出したデータを出力する。ここで、0以外のデータが読み出された場合は第1のメモリモジュールは故障していると判断される。そして、第1のメモリモジュールの読み出しが終了すると、第1のモジュールセレクト信号をL出力させ、第2のモジュールセレクト信号をH出力させて、アドレスバスを順次変えて第2のメモリモジュールから第2のデータ出力を通してリードデータバスに読み出したデータを出力する。ここで、0以外のデータが読み出された場合は第2のメモリモジュールは故障していると判断される。そして、第2のメモリモジュールの読み出しが終了すると、第2のモジュールセレクト信号をL出力させて終了する。
しかしながら、上述したような方法では例えば1つのメモリモジュールの全空間に書き込みを行う時間が1秒、読み出しを行う時間が1秒とすると、2つのメモリモジュールが搭載されている場合には、書き込みを行う時間が2秒、読み出しを行う時間が2秒となり、2倍の時間がかかっていた。このような試験時間はデータ処理装置に搭載されるメモリモジュールの数に比例して長時間化する。
そこで、同一の出力抵抗を有するバッファ及び閾値電圧が電源電圧Vの1/2未満の検出バッファと、閾値電圧がV/2超過の検出バッファと、EX−ORゲートとよりなる検出回路を備えて、内部バスの電位がV/2であるか否かを検出することによりモジュールの良否の判定を行うことが提案されている(特許文献1参照)。
しかしながら、上記従来の技術によれば読み出しバッファの出力抵抗を同一にしなくてはならない、内部バスの電位が所定2電位のちょうど中間の電位となるか否かを検出しなくてはならないなどの制約がある。そのため、精度の良い読み出しバッファや検出回路が必要となるという問題がある。
本発明は、上記に鑑みてなされたものであって、同一機能を有するモジュールが複数個搭載されたデータ処理装置の試験方法であって、より短時間で該複数個のモジュールの良品、不良品の判定試験が実施可能なデータ処理装置の試験方法を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、同一機能を有する複数のメモリモジュールを備えたデータ処理装置の試験方法であって、複数のメモリモジュールに同一のデータを書き込む書き込み工程と、同一のデータが書き込まれた複数のメモリモジュールを共に選択するメモリモジュール選択工程と、同時に選択された複数のメモリモジュールに記憶されているデータを同時に読み出す読み出し工程と、データを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によってメモリモジュールの良否を判断する検出工程と、を有することを特徴とする。
この発明によれば、複数のメモリモジュールに同一のデータを書き込み、該複数のメモリモジュールを共に選択した状態で各メモリモジュールのデータを同時に読み出し、この際に発生するデータ処理装置の消費電流をモニタする。そして、不良品のメモリモジュールが搭載されている場合にはメモリモジュールからデータを読み出した際のデータ処理装置の消費電流が増大する。そして、このデータ処理装置の消費電力の増大が検出された場合に、データ処理装置に備えられたメモリモジュールに不良品が存在すると判断される。すなわち、メモリモジュールからデータを読み出した際のデータ処理装置の消費電流によってメモリモジュールの良否が判断される。
以上説明した通り、この発明によれば、データ処理装置に搭載された複数の同一機能メモリモジュールの試験を行う場合、複数のメモリモジュールからデータを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によってメモリモジュールが良品であるか否かを判断することが可能である。したがって、この発明によれば、複数の同一機能メモリモジュールの試験を簡便な構成で確実に行うことが可能であり、より短時間で該複数個の同一機能モジュールの良品、不良品の判定試験が実施可能なデータ処理装置を得ることができるという効果を奏する。
以下に、本発明にかかるデータ処理装置の試験方法の実施の形態を、図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
実施の形態1.
以下、この発明の実施の形態1を、図1を参照しながら説明する。図1はデータ処理装置14の要部ブロック図であり、メモリモジュールの周辺部を示したものである。このデータ処理装置14は、図1に示すように同一機能を有する2つのメモリモジュールである第1のメモリモジュール1と第2のメモリモジュール2とを備える。第1のメモリモジュール1と第2のメモリモジュール2とにはそれぞれ、アドレスバス4、ライトデータバス5及びリードデータバス11が接続されている。
以下、この発明の実施の形態1を、図1を参照しながら説明する。図1はデータ処理装置14の要部ブロック図であり、メモリモジュールの周辺部を示したものである。このデータ処理装置14は、図1に示すように同一機能を有する2つのメモリモジュールである第1のメモリモジュール1と第2のメモリモジュール2とを備える。第1のメモリモジュール1と第2のメモリモジュール2とにはそれぞれ、アドレスバス4、ライトデータバス5及びリードデータバス11が接続されている。
また、リードデータバス11には第1及び第2のメモリモジュールから同時にデータを読み出した際のデータ処理装置14の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断する検出手段として、データ処理装置14の電源端子13に例えばテスタ12が接続されている。ここで用いられるテスタは、出力期待値とコンペアする機能などを備えた高機能なテスタは不要であり、電源端子13を流れるデータ処理装置14の消費電流を測定することができれば良く低機能のテスタを使用することができる。
第1のメモリモジュール1と第2のメモリモジュール2とにはそれぞれ第1のメモリモジュール1を選択するための第1のセレクト信号7、第2のメモリモジュール2を選択するための第2のセレクト信号8が入力されてメモリモジュールの選択が行われる。セレクト信号7及びセレクト信号8としては、メモリモジュールの選択を要求する場合にはセレクト要求出力としてHレベル出力が入力され、メモリモジュールの選択を要求しない場合にはLレベル出力が入力される。
また、それぞれ読み出し/書き込み信号として図示しないCPUからR/W信号6が入力され、データの書き込み、読み出しが制御される。R/W信号6としては、書き込みを要求する場合には書き込み要求出力としてLレベル出力が入力され、読み出しを要求する場合にはHレベル出力が入力される。図示しないCPUからメモリ書き込み信号としてR/W信号6が与えられた場合、外部から与えられるデータは、ライトデータバス5を介して両メモリモジュールに入力され、書き込みが行われる。
そして、図示しないCPUからメモリ読み出し信号としてR/W信号6が与えられた場合、第1及び第2のメモリモジュール1、2のデータはそれぞれ第1のデータ出力9、第2のデータ出力10としてリードデータバス11に出力される。
次に、データ処理装置14に搭載された第1のメモリモジュール1及び第2のメモリモジュール2が良品であるか否かを試験する方法について説明する。第1のメモリモジュール1及び第2のメモリモジュール2に対する試験は、両メモリモジュール1、2に同一のデータを書き込み、その後両メモリモジュールに同時にアクセスしてデータを読み出すことにより実行する。
まず、図示しないCPUの指示によりデータ処理装置14はテストモードに設定される。そして、データ処理装置14に搭載された第1のメモリモジュール1及び第2のメモリモジュール2に対してデータの書き込みを行う。データの書き込みを行うには、第1のメモリモジュール1に対して該第1のメモリモジュール1を選択するための第1のセレクト信号7(H出力)を、第2のメモリモジュールに対して該第2のメモリモジュール2を選択するための第2のセレクト信号8(H出力)を入力する。これにより第1のメモリモジュール1と第2のメモリモジュール2とがともに選択された状態となる。そして、第1のメモリモジュール1に対してR/W信号6として書き込みを要求するLレベル出力を行うとともに第2のメモリモジュール2に対してR/W信号6として書き込みを要求するLレベル出力を行い、両メモリモジュール1、2にデータを書き込む。ここで、第1のメモリモジュール1と第2のメモリモジュール2には同じ値を書き込む。また、第1のメモリモジュール1と第2のメモリモジュール2とは同時に選択する必要はなく、別々に選択してデータの書き込みを行っても良い。
次に、第1のメモリモジュール1に対して該第1のメモリモジュール1を選択するための第1のセレクト信号7(H出力)を、第2のメモリモジュールに対して該第2のメモリモジュール2を選択するための第2のセレクト信号8(H出力)を入力する。これにより第1のメモリモジュール1と第2のメモリモジュール2とがともに選択された状態となる。
このように同じ値が書き込まれた第1のメモリモジュール1と第2のメモリモジュール2をともに選択した状態で両メモリモジュールに対してR/W信号6として読み出しを要求するHレベル出力を行い、アドレスバス4を順次変化させて第1のメモリモジュール1と第2のメモリモジュール2との読み出しを同時に行う。そして、第1のメモリモジュール1と第2のメモリモジュール2の読み出しを行う際には、データ処理装置14の消費電流をテスタ12により測定する。
第1のメモリモジュール1及び第2のメモリモジュール2がともに正常に動作している場合には第1のメモリモジュール1からの出力である第1のデータ出力9と、第2のメモリモジュール2からの出力である第2のデータ出力10とがともに同じ値となる。したがって、リードデータバス11には第1のメモリモジュール1及び第2のメモリモジュール2から出力データとして同じ値が出力される。例えば第1のメモリモジュール1及び第2のメモリモジュール2から出力された出力データ値がともに「1」となる。このときの出力はともにH出力となる。
そして、リードデータバス11には第1のメモリモジュール1及び第2のメモリモジュール2から出力データとして同じ値が出力されるため、第1のメモリモジュール1若しくは第2のメモリモジュール2の一方のみからデータを読み出した場合と同様の消費電流が電源端子13に流れる。したがって、テスタ12により測定されるデータ処理装置14の消費電流は、第1のメモリモジュール1若しくは第2のメモリモジュール2の一方のみからデータを読み出した場合と略等しくなる。
このように同一の機能を有する第1のメモリモジュール1及び第2のメモリモジュール2から出力された出力データ値が同じ場合には、すなわちテスタ12により測定されるデータ処理装置14の消費電流が第1のメモリモジュール1若しくは第2のメモリモジュール2の一方のみからデータを読み出した場合と略等しい場合には、テスタ12では第1のメモリモジュール1及び第2のメモリモジュール2がともに良品であると判断される。
それに対して第1のメモリモジュール1及び第2のメモリモジュール2のいずれかが正常に動作していない場合には、第1のメモリモジュール1からの出力である第1のデータ出力9と、第2のメモリモジュール2からの出力である第2のデータ出力10とが異なる値となる。したがって、リードデータバス11には第1のメモリモジュール1及び第2のメモリモジュール2から出力データとして異なる値が出力される。例えば第1のメモリモジュール1からは出力データとして「0」が出力され、第2のメモリモジュール2からは出力データとして「1」が出力される。このときの出力は一方がH出力となり、他方がL出力となる。
この場合、リードデータバス11には第1のメモリモジュール1及び第2のメモリモジュール2から出力データとして異なる値が同時に出力され、一方の出力がH出力、他方の出力がL出力となりこれらの異なる出力が衝突する。
その結果、上記の場合と異なり第1のメモリモジュール1若しくは第2のメモリモジュール2の一方のみからデータを読み出した場合と比較して大きな消費電流がデータ処理装置14の電源端子13に流れる。すなわち、この場合、データ処理装置14の消費電流としては、上記の第1のメモリモジュール1及び第2のメモリモジュール2がともに良品である場合と比較して増大した消費電流が検出される。
このようにデータ処理装置14の消費電流として上記の第1のメモリモジュール1及び第2のメモリモジュール2がともに良品である場合と比較して増大した消費電流が検出された場合には、テスタ12では第1のメモリモジュール1及び第2のメモリモジュール2のうちのいずれか一方が不良品であると判断される。
そして、両メモリモジュールの読み出しが終了後、セレクト信号7、8として両メモリモジュールの選択を要求しないLレベル出力を行う。以上により第1のメモリモジュール1及び第2のメモリモジュール2のテストが終了する。
上述したように、第1のメモリモジュール1と第2のメモリモジュール2とに同じ値を書き込んだ状態で両メモリモジュールを共に選択してデータを同時に読み出し、この際にデータ処理装置14の電源端子13に流れる消費電流をテスタによりモニタすることによってメモリモジュールの良否、すなわち良品、不良品の区別を確実に判断することができる。
これにより、通常、一つのメモリモジュールの試験を行う場合にメモリモジュールからデータを読み出す時間で読み出しテストを行うことができるため、メモリモジュールの試験時間を短縮することが可能である。
また、本実施の形態において使用するテスタはデータ処理装置14の電源端子13に流れる消費電流を測定することができれば良く、出力期待値とコンペアする機能を備えた高機能なテスタを必要とせず低機能のテスタであっても使用することができるため、メモリモジュールの試験に高額なコストが発生することがない。したがって、低コストでメモリモジュールの試験を実施することが可能である。
実施の形態2.
以下、この発明の実施の形態2を図2及び図3を参照しながら説明する。図2は本発明の実施の形態2にかかるデータ処理装置43の要部ブロック図であり、機能モジュールの周辺部を示したものである。本実施の形態にかかるデータ処理装置43は、図2に示すように同一機能を有する3つの機能モジュールである第1の機能モジュール21と第2の機能モジュール22と第3の機能モジュール23とを備える。各機能モジュールは、入力に対して所定の動作を実行し、その動作結果を出力する。第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23にはそれぞれ入力データバス25が接続されている。
以下、この発明の実施の形態2を図2及び図3を参照しながら説明する。図2は本発明の実施の形態2にかかるデータ処理装置43の要部ブロック図であり、機能モジュールの周辺部を示したものである。本実施の形態にかかるデータ処理装置43は、図2に示すように同一機能を有する3つの機能モジュールである第1の機能モジュール21と第2の機能モジュール22と第3の機能モジュール23とを備える。各機能モジュールは、入力に対して所定の動作を実行し、その動作結果を出力する。第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23にはそれぞれ入力データバス25が接続されている。
第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23にはそれぞれ第1の機能モジュール21を選択するための第1のセレクト信号27、第2の機能モジュール22を選択するための第2のセレクト信号28、第3の機能モジュール23を選択するための第3のセレクト信号29が入力されて機能モジュールの選択が行われる。セレクト信号27、セレクト信号28およびセレクト信号29としては、機能モジュールの選択を要求する場合にはセレクト要求出力としてHレベル出力が入力され、機能モジュールの選択を要求しない場合にはLレベル出力が入力される。
また、第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23からは、それぞれ第1の機能モジュール21の信号出力である第1の信号出力31、第2の機能モジュール22の信号出力である第2の信号出力32、第3の機能モジュール23の信号出力である第3の信号出力33が出力され、該出力の一部は第1の信号出力31と第2の信号出力32と第3の信号出力33と接続された出力結線回路34に入力される。
機能モジュール21、22、23の出力がそれぞれ2本ある場合の出力結線回路34の一例を図3に示す。図3に示すように、第1の機能モジュール21からの第1の信号出力31が第1の入力信号1009.0(OUT[0]系のライン)および入力信号1009.1(OUT[1]系のライン)としてトライステートバッファ36に入力されている。同様に、第2の機能モジュール22からの第2の信号出力32が第2の入力信号1010.0および入力信号1010.1としてトライステートバッファ36に入力されており、第3の機能モジュール23からの第3の信号出力33が第3の入力信号1209.0および入力信号1209.1としてトライステートバッファ36に入力されている。また、トライステートバッファ36にはテスト信号A37およびテスト信号B42が入力される。
OUT[1]系のラインの各トライステートバッファ36には、第1の入力信号1009.0に対応したトライステートバッファの出力と、第2の入力信号1010.0に対応したトライステートバッファの出力と、第3の入力信号1209.0に対応したトライステートバッファの出力とを接続する第1の出力線38が接続されている。また、OUT[1]系のラインの各トライステートバッファ36には、第1の入力信号1009.1に対応したトライステートバッファの出力と、第2の入力信号1010.1に対応したトライステートバッファの出力と、第3の入力信号1209.1に対応したトライステートバッファの出力とを接続する第2の出力線39が接続されている。
また、第1の出力線38および第2の出力線39トライステートバッファから該出力線に出力した際のデータ処理装置43の消費電流を検出し、該消費電力によって機能モジュールの良否を判断する検出手段として、データ処理装置43の電源端子41に例えばテスタ40が接続されている。ここで用いられるテスタは、出力期待値とコンペアする機能などを備えた高機能なテスタは不要であり、電源端子41を流れるデータ処理装置43の消費電流を測定することができれば良く低機能のテスタを使用することができる。また、検出手段としてはテスタに限られるものではなく、上述した機能を有するものであれば用いることができる。
次に、データ処理装置43に搭載された第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23が良品であるか否かを試験する方法について説明する。第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23に対する試験は、全機能モジュール同一データを入力して同一動作を実行させる、その後各機能モジュールから同時に動作結果を出力させることにより実行する。
まず、図示しないCPUの指示によりデータ処理装置はテストモードに設定される。そして、データ処理装置43に搭載された第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23に対してデータの入力を行う。第1の機能モジュール21に対して該第1の機能モジュール21を選択するための第1のセレクト信号27(H出力)を、第2の機能モジュール23に対して該第2の機能モジュール22を選択するための第2のセレクト信号28(H出力)を、第3の機能モジュール23に対して該第3の機能モジュール23を選択するための第3のセレクト信号29(H出力)を入力する。これにより第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23がともに選択された状態となる。
そして、第1の機能モジュール21に対して信号入力手段となる入力データバス25によりデータの入力を行うとともに第2および第3の機能モジュール22、23に対しても同一データを入力する。ここで第1、第2および第3の機能モジュール21、22、23は同一機能を有するため、機能モジュールが正常である場合には同一データを入力することにより3つの機能モジュールは同一の動作を実行して同一の動作結果を出力することになる。
同一データが入力され、所定の動作を実行した第1、第2および第3の機能モジュール21、22、23は動作結果の出力を行う。第1、第2および第3の機能モジュール21、22、23からの出力のうちそれぞれ1本ずつは出力結線回路34に入力され、第1の機能モジュール21からの第1の入力信号1009.0および入力信号1009.1、第2の機能モジュール22からの第2の信号出力32が第2の入力信号1010.0および入力信号1010.1として、第3の機能モジュール23からの第3の信号出力33が第3の入力信号1209.0および入力信号1209.1として対応するトライステートバッファ36に入力される。そしてテスト信号37およびテスト信号B38を出力させて対応するトライステートバッファ36からそれぞれ第1の出力線38(OUT[0]系のライン用出力線)または第2の出力線39(OUT[1]系のライン用出力線)に同時に出力させる。このとき、データ処理装置43の消費電流をそれぞれテスタ40により測定する。
第1、第2および第3の機能モジュール21、22、23がともに正常に動作している場合には第1の機能モジュール21からの出力である第1の信号出力31と、第2の機能モジュール22からの出力である第2の信号出力32と、第3の機能モジュール23からの出力である第3の信号出力33がともに同じ値となる。したがって、第1の出力線38には動作結果の出力信号として第1、第2および第3の機能モジュール21、22、23から同じ値が出力される。同様に第2の出力線39には動作結果の出力信号として第1、第2および第3の機能モジュール21、22、23から同じ値が出力される。例えば第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23から第1の出力線38出力される信号出力が全て「1」となる。このときの出力はともにL出力若しくはH出力となる。
そして、第1の出力線38には第1、第2および第3の機能モジュール21、22、23から同じ値が出力されるため、第1の機能モジュール21または第2の機能モジュール22若しくは第3の機能モジュール23のうちのいずれか一つのみを動作させて信号出力させた場合と同様の消費電流が電源端子41に流れる。したがって、テスタ40により測定されるデータ処理装置43の消費電流は、第1の機能モジュール21または第2の機能モジュール22若しくは第3の機能モジュール23のうちいずれか一つのみを動作させて信号出力させた場合と略等しくなる。ここで、テスタ40で測定できるのはデータ処理装置43全体の消費電流なので、第1の出力線38だけを活性化してデータ処理装置43の消費電流を測定することで、OUT[0]系に特定して試験を行うことができる。
第2の出力線39についても同様であり、第1、第2および第3の機能モジュール21、22、23から同じ値が出力されるため、第1の機能モジュール21または第2の機能モジュール22若しくは第3の機能モジュール23のうちのいずれか一つのみを動作させて信号出力させた場合と同様の消費電流が電源端子41に流れる。したがって、テスタ40により測定されるデータ処理装置43の消費電流は、第1の機能モジュール21または第2の機能モジュール22若しくは第3の機能モジュール23のうちいずれか一つのみを動作させて信号出力させた場合と略等しくなる。ここで、テスタ40で測定できるのはデータ処理装置43全体の消費電流なので、第2の出力線39だけを活性化してデータ処理装置43の消費電流を測定することで、OUT[1]系に特定して試験を行うことができる。
このように同一の機能を有する第1の機能モジュール21、第2の機能モジュール22および第3の機能モジュール23から出力された動作結果である信号出力値が同じ場合には、すなわちテスタ40により測定されるデータ処理装置43の消費電流が第1の機能モジュール21または第2の機能モジュール22若しくは第3の機能モジュール23のうちのいずれか一つのみを動作させて信号出力させた場合と略等しい場合には、テスタ40では第1、第2および第3の機能モジュール21、22、23がともに良品であると判断される。
それに対して第1、第2および第3の機能モジュール21、22、23のうちいずれかが正常に動作していない場合には、正常に動作していない機能モジュールにおいては本来出力されるべき動作結果と異なる動作結果が出力される。このため第1の機能モジュール21からの出力である第1の信号出力31と、第2の機能モジュール22からの出力である第2の信号出力32と、第3の機能モジュール23からの出力である第3の信号出力33とのいずれかにおいて他の信号出力と異なる値が出力される。したがって出力結線回路34には異なる値が出力される。
例えば各機能モジュールからのOUT[0]系のライン、すなわち第1の出力線系に着目して説明する。上述したように第1、第2および第3の機能モジュール21、22、23がともに正常に動作している場合には第1の機能モジュール21からの出力である第1の信号出力31と、第2の機能モジュール22からの出力である第2の信号出力32と、第3の機能モジュール23からの出力である第3の信号出力33がともに同じ値となる。したがって、OUT[0]系のラインの各トライステートバッファ36には同じ値が入力され、そこから第1の出力線38には出力信号として同じ値が出力される。しかし、正常に動作していない機能モジュールがある場合には、該当する機能モジュールからの信号出力は正常に動作している機能モジュールからの信号出力とは異なる値となる。したがって、正常に動作していない機能モジュールからトライステートバッファ36には本来とは異なる値が入力され、第1の出力線38に出力される。例えば正常な出力がH出力の場合、他方の出力がL出力となるため、第1の出力線38にはH出力とL出力とが同時に出力され、これらの異なる出力が衝突する。
その結果、全ての機能モジュールが正常に動作している場合と比較して大きな消費電流がデータ処理装置43の電源端子41に流れる。すなわち、この場合、データ処理装置43の消費電流としては、上記の全ての機能モジュールがともに良品である場合と比較して増大した消費電流がテスタ40により検出される。
このようにデータ処理装置43の消費電流として上記の全ての機能モジュールが良品である場合と比較して増大した消費電流が検出された場合には、テスタ40では第1の機能モジュール21または第2の機能モジュール22若しくは第3の機能モジュール23のうちのいずれかが不良品であると判断される。
各機能モジュールからのOUT[1]系のライン、すなわち第2の出力線系に着目した場合も上記と同様であり、第1、第2および第3の機能モジュール21、22、23がともに正常に動作している場合には第1の機能モジュール21からの出力である第1の信号出力31と、第2の機能モジュール22からの出力である第2の信号出力32と、第3の機能モジュール23からの出力である第3の信号出力33がともに同じ値となる。したがって、OUT[1]系のラインの各トライステートバッファ36には同じ値が入力され、そこから第2の出力線39には出力信号として同じ値が出力される。しかし、正常に動作していない機能モジュールがある場合には、該当する機能モジュールからの信号出力は正常に動作している機能モジュールからの信号出力とは異なる値となる。したがって、正常に動作していない機能モジュールからトライステートバッファ36には本来とは異なる値が入力され、第2の出力線39に出力される。例えば正常な出力がH出力の場合、他方の出力がL出力となるため、第2の出力線39にはH出力とL出力とが同時に出力され、これらの異なるバッファ出力が衝突する。
その結果、全ての機能モジュールが正常に動作している場合と比較して大きな消費電流がデータ処理装置43の電源端子41に流れる。すなわち、この場合、第2の出力線39の消費電流としては、上記の全ての機能モジュールがともに良品である場合と比較して増大した消費電流がテスタ40により検出される。
このようにデータ処理装置43の消費電流として上記の全ての機能モジュールが良品である場合と比較して増大した消費電流が検出された場合には、テスタ40では第1の機能モジュール21または第2の機能モジュール22若しくは第3の機能モジュール23のうちのいずれかが不良品であると判断される。
なお、各機能モジュールからのOUT[0]系のライン、すなわち第1の出力線系と、各機能モジュールからのOUT[1]系のライン、すなわち第2の出力線系の不良を識別するためには、これらは別々のテスト信号でenableが制御される必要がある。そこで、OUT[0]系のラインとOUT[1]系のラインとには、テスト信号A37、テスト信号B38が別々に入力される。例えば、テスト信号A37が「enable」出力、テスト信号B38が「disable」出力である場合には、OUT[0]系の良否が判断できる。また、テスト信号A37が「disable」出力、テスト信号B38が「enable」出力である場合には、OUT[1]系の良否が判断できる。
そして、消費電流の検出後、セレクト信号27、28、29として機能モジュールの選択を要求しないLレベル出力を行う。以上により機能モジュール21、22、23のテストが終了する。
上述したように、本実施の形態においては、第1の機能モジュール21、第2の機能モジュール22、および第3の機能モジュール23に同一信号を入力して同一の動作を実行させ、その動作結果を出力結線回路34に出力させる。そして、この際にデータ処理装置43の電源端子41に流れる消費電流をテスタによりモニタすることによって機能モジュールの良否、すなわち良品、不良品の区別を確実に判断することができる。したがって、テストケースの期待値を用いることなく機能モジュールのテストを行うことができる。
また、本実施の形態において使用するテスタはデータ処理装置43の電源端子41に流れる消費電流を測定することができれば良く、出力期待値とコンペアする機能を備えた高機能なテスタを必要とせず低機能のテスタであっても使用することができるため、機能モジュールの試験に高額なコストが発生することがない。したがって、低コストで機能モジュールの試験を実施することが可能である。
以上のように、本発明にかかるデータ処理装置は、同一機能を有するメモリモジュールを複数備えたデータ処理装置の効率的な生産に有用である。
1 第1のメモリモジュール
2 第2のメモリモジュール
4 アドレスバス
5 ライトデータバス
6 R/W信号
7 第1のセレクト信号
8 第2のセレクト信号8
9 第1のデータ出力
10 第2のデータ出力
11 リードデータバス
12 テスタ
2 第2のメモリモジュール
4 アドレスバス
5 ライトデータバス
6 R/W信号
7 第1のセレクト信号
8 第2のセレクト信号8
9 第1のデータ出力
10 第2のデータ出力
11 リードデータバス
12 テスタ
Claims (4)
- 同一機能を有する複数のメモリモジュールを備えたデータ処理装置の試験方法であって、
前記複数のメモリモジュールに同一のデータを書き込む書き込み工程と、
前記同一のデータが書き込まれた前記複数のメモリモジュールを共に選択するメモリモジュール選択工程と、
前記同時に選択された複数のメモリモジュールに記憶されているデータを同時に読み出す読み出し工程と、
前記データを同時に読み出した際のデータ処理装置の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断する検出工程と、
を有することを特徴とするデータ処理装置の試験方法。 - 前記検出工程において、前記複数のメモリモジュールから読み出したデータがリードデータバスに出力された際のデータ処理装置の消費電流を検出し、該消費電力によって前記メモリモジュールの良否を判断すること
を特徴とする請求項1に記載のデータ処理装置の試験方法。 - 同一機能を有する複数の機能モジュールを備えたデータ処理装置の試験方法であって、
前記複数の機能モジュールに同一信号を入力して該複数の機能モジュールに同一動作を実行させる信号入力工程と、
前記複数の機能モジュールにおける動作結果が同一出力線に出力された際のデータ処理装置の消費電流を検出し、該消費電力によって前記機能モジュールの良否を判断する検出工程と、
を有することを特徴とするデータ処理装置の試験方法。 - 前記検出工程において、前記複数の機能モジュールにおける動作結果の出力が入力される出力結線手段に前記複数の機能モジュールにおける動作結果の出力が入力された際のデータ処理装置の消費電流を検出し、該消費電力によって前記機能モジュールの良否を判断すること
を特徴とする請求項3に記載のデータ処理装置の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003311854A JP2005078603A (ja) | 2003-09-03 | 2003-09-03 | データ処理装置の試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003311854A JP2005078603A (ja) | 2003-09-03 | 2003-09-03 | データ処理装置の試験方法 |
Publications (1)
Publication Number | Publication Date |
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JP2005078603A true JP2005078603A (ja) | 2005-03-24 |
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ID=34413309
Family Applications (1)
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JP2003311854A Pending JP2005078603A (ja) | 2003-09-03 | 2003-09-03 | データ処理装置の試験方法 |
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Country | Link |
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JP (1) | JP2005078603A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7979760B2 (en) | 2008-03-07 | 2011-07-12 | Samsung Electronics Co., Ltd. | Test system for conducting parallel bit test |
JP2013225301A (ja) * | 2012-03-22 | 2013-10-31 | Ricoh Co Ltd | 制御装置、画像形成装置及び判定方法 |
-
2003
- 2003-09-03 JP JP2003311854A patent/JP2005078603A/ja active Pending
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JP2013225301A (ja) * | 2012-03-22 | 2013-10-31 | Ricoh Co Ltd | 制御装置、画像形成装置及び判定方法 |
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