JP2002197899A - 半導体装置及びその試験方法 - Google Patents
半導体装置及びその試験方法Info
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- JP2002197899A JP2002197899A JP2000392831A JP2000392831A JP2002197899A JP 2002197899 A JP2002197899 A JP 2002197899A JP 2000392831 A JP2000392831 A JP 2000392831A JP 2000392831 A JP2000392831 A JP 2000392831A JP 2002197899 A JP2002197899 A JP 2002197899A
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Abstract
(57)【要約】
【課題】検査時間をより短くし得る半導体装置及びその
試験方法を提供する。 【解決手段】ＬＣＤドライバ１００において、デコーダ
回路１９の前段に、表示データＲＡＭ１７から所定量デ
ータを取り込むレジスタ回路２１が設けられている。レ
ジスタ回路２１は、カラムアドレス制御回路１３及びペ
ージアドレス制御回路１４に制御され、デコーダ回路１
９でデコードされる分の所定量データ（数バイト）が一
時的に蓄積できる。テストモード時、常時高速に書き込
み読み出しされる表示データＲＡＭ１７単体の機能試験
が実施されている最中でも、上記レジスタ回路２１に取
り込んだ所定量データを利用して液晶駆動回路２０から
液晶レベル出力が制御された液晶駆動信号が得られる。
この液晶駆動信号に対し、電気特性試験を実施すること
ができる。
試験方法を提供する。 【解決手段】ＬＣＤドライバ１００において、デコーダ
回路１９の前段に、表示データＲＡＭ１７から所定量デ
ータを取り込むレジスタ回路２１が設けられている。レ
ジスタ回路２１は、カラムアドレス制御回路１３及びペ
ージアドレス制御回路１４に制御され、デコーダ回路１
９でデコードされる分の所定量データ（数バイト）が一
時的に蓄積できる。テストモード時、常時高速に書き込
み読み出しされる表示データＲＡＭ１７単体の機能試験
が実施されている最中でも、上記レジスタ回路２１に取
り込んだ所定量データを利用して液晶駆動回路２０から
液晶レベル出力が制御された液晶駆動信号が得られる。
この液晶駆動信号に対し、電気特性試験を実施すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、特に記憶部に取り
込まれたデータをデコード処理して多数の外部端子それ
ぞれに所定レベルの信号を出力させる半導体装置及びそ
の試験方法に関する。
込まれたデータをデコード処理して多数の外部端子それ
ぞれに所定レベルの信号を出力させる半導体装置及びそ
の試験方法に関する。
【０００２】
【従来の技術】ＬＳＩ製造の組立工程前におけるウェハ
状態、あるいはベアチップ状態での半導体製品の電気的
特性検査（各種試験、測定を含めた検査）では、テスタ
ーと共に使用される半導体測定装置が利用される。
状態、あるいはベアチップ状態での半導体製品の電気的
特性検査（各種試験、測定を含めた検査）では、テスタ
ーと共に使用される半導体測定装置が利用される。
【０００３】テスター本体には、被測定半導体製品にお
ける電気的特性検査に利用される信号の生成、解析に関
係するテストシステムが構築されている。すなわち、テ
ストシステムとして上記電気的特性検査に関る各試験項
目が記述された全プログラムに従って、信号伝達系を介
し被測定半導体製品に対して電気的特性検査が実施され
る。
ける電気的特性検査に利用される信号の生成、解析に関
係するテストシステムが構築されている。すなわち、テ
ストシステムとして上記電気的特性検査に関る各試験項
目が記述された全プログラムに従って、信号伝達系を介
し被測定半導体製品に対して電気的特性検査が実施され
る。
【０００４】被測定半導体製品からの信号結果は、テス
ター本体へ伝達され、期待値と比較するなどして機能の
良否を判定したり、入出力信号、電源部分の電圧、電流
などのアナログ値等の測定、解析がなされる。このよう
な検査によって良品として選別されたＬＳＩチップのみ
が組立工程へと回される。
ター本体へ伝達され、期待値と比較するなどして機能の
良否を判定したり、入出力信号、電源部分の電圧、電流
などのアナログ値等の測定、解析がなされる。このよう
な検査によって良品として選別されたＬＳＩチップのみ
が組立工程へと回される。
【０００５】
【発明が解決しようとする課題】半導体製品の中には、
メモリ（ＲＡＭ）が組み込まれている回路構成もある。
例えば液晶表示ドライバなどは、メモリに蓄えられた所
定量データに従った液晶表示駆動のための制御信号を出
力する。
メモリ（ＲＡＭ）が組み込まれている回路構成もある。
例えば液晶表示ドライバなどは、メモリに蓄えられた所
定量データに従った液晶表示駆動のための制御信号を出
力する。
【０００６】このような製品における電気的特性検査
（各種試験、測定を含めた検査）では、メモリ単体の機
能試験も当然実施される。すなわち、メモリセルへのデ
ータ書き込みが正常に行われているか否かを検査する。
さらに、液晶表示駆動のための制御信号に関し、正常な
出力レベルが得られるか否かの電気特性試験が実施され
る。
（各種試験、測定を含めた検査）では、メモリ単体の機
能試験も当然実施される。すなわち、メモリセルへのデ
ータ書き込みが正常に行われているか否かを検査する。
さらに、液晶表示駆動のための制御信号に関し、正常な
出力レベルが得られるか否かの電気特性試験が実施され
る。
【０００７】上記メモリ単体の機能試験及び出力に関す
る電気特性試験は、従来、シリアルなプログラムによっ
て実行されていた。駆動出力数が多くなるとメモリ容量
も増大し、試験時間はメモリ単体の機能試験及び出力に
関する電気特性試験両者とも長くなる。これにより、生
産効率の低下を招く。
る電気特性試験は、従来、シリアルなプログラムによっ
て実行されていた。駆動出力数が多くなるとメモリ容量
も増大し、試験時間はメモリ単体の機能試験及び出力に
関する電気特性試験両者とも長くなる。これにより、生
産効率の低下を招く。
【０００８】本発明は上記のような事情を考慮してなさ
れたもので、記憶部に取り込まれたデータをデコード処
理して多数の外部端子それぞれに所定レベルの信号を出
力させる半導体装置において、検査時間をより短くし得
る半導体装置及びその試験方法を提供しようとするもの
である。
れたもので、記憶部に取り込まれたデータをデコード処
理して多数の外部端子それぞれに所定レベルの信号を出
力させる半導体装置において、検査時間をより短くし得
る半導体装置及びその試験方法を提供しようとするもの
である。
【０００９】
【課題を解決するための手段】本発明は、データの書き
込み読み出しが可能な記憶部を有し、そのうち所定量デ
ータのデコード結果より複数の外部端子それぞれから所
定レベルの電圧信号を出力する半導体装置であって、前
記記憶部の他に前記所定量データを取り込む一時記憶部
を具備し、前記記憶部単体の機能試験実施に伴い前記一
時記憶部のデータを利用して前記所定レベルの電圧信号
出力に関する電気特性試験を並列して実施できるように
したことを特徴とする。
込み読み出しが可能な記憶部を有し、そのうち所定量デ
ータのデコード結果より複数の外部端子それぞれから所
定レベルの電圧信号を出力する半導体装置であって、前
記記憶部の他に前記所定量データを取り込む一時記憶部
を具備し、前記記憶部単体の機能試験実施に伴い前記一
時記憶部のデータを利用して前記所定レベルの電圧信号
出力に関する電気特性試験を並列して実施できるように
したことを特徴とする。
【００１０】上記本発明に係る半導体装置によれば、一
時記憶部を設けたことにより、記憶部単体の機能試験実
施に伴うデータの書き込み読み出しが繰り返し行われる
間、所定量データに関しては一時記憶部に取り込めるよ
うになる。これにより、記憶部単体の機能試験及び所定
レベルの電圧信号出力に関する電気特性試験を並列して
実施できる。
時記憶部を設けたことにより、記憶部単体の機能試験実
施に伴うデータの書き込み読み出しが繰り返し行われる
間、所定量データに関しては一時記憶部に取り込めるよ
うになる。これにより、記憶部単体の機能試験及び所定
レベルの電圧信号出力に関する電気特性試験を並列して
実施できる。
【００１１】また、本発明は、データの書き込み読み出
しが可能な記憶部、前記データのうち所定量データを取
り込む一時記憶部を備え、所定量データのデコード結果
より複数の外部端子それぞれから所定レベルの電圧信号
を出力する半導体装置を試験する方法であって、前記半
導体装置において記憶部単体の機能試験を行う前記記憶
部に対する試験パターン信号の授受と共に前記一時記憶
部のデータを利用して前記外部端子それぞれから得られ
る所定レベルの電圧信号を順次期待値と比較しその良否
を判定する並列処理がテストシステムとして実施される
ことを特徴とする。
しが可能な記憶部、前記データのうち所定量データを取
り込む一時記憶部を備え、所定量データのデコード結果
より複数の外部端子それぞれから所定レベルの電圧信号
を出力する半導体装置を試験する方法であって、前記半
導体装置において記憶部単体の機能試験を行う前記記憶
部に対する試験パターン信号の授受と共に前記一時記憶
部のデータを利用して前記外部端子それぞれから得られ
る所定レベルの電圧信号を順次期待値と比較しその良否
を判定する並列処理がテストシステムとして実施される
ことを特徴とする。
【００１２】上記本発明に係る半導体装置の試験方法に
よれば、データの書き込み読み出しが繰り返し行われる
記憶部単体の機能試験に伴い、一時記憶部に取り込んだ
所定量データによって所定レベルの電圧信号出力に関す
る電気特性試験を並列して行わせる。
よれば、データの書き込み読み出しが繰り返し行われる
記憶部単体の機能試験に伴い、一時記憶部に取り込んだ
所定量データによって所定レベルの電圧信号出力に関す
る電気特性試験を並列して行わせる。
【００１３】
【発明の実施の形態】図１は、本発明の一実施形態に係
る半導体装置の要部構成を示す回路ブロック図である。
図は、メモリに蓄えられた所定量データに従った液晶表
示駆動のための制御信号を出力するＬＣＤドライバ（液
晶表示ドライバ）を示す要部構成である。
る半導体装置の要部構成を示す回路ブロック図である。
図は、メモリに蓄えられた所定量データに従った液晶表
示駆動のための制御信号を出力するＬＣＤドライバ（液
晶表示ドライバ）を示す要部構成である。
【００１４】ＬＣＤドライバ１００は次のような構成を
含む。ＭＰＵ系制御回路１１は、図示しないＭＰＵ（Mi
cro Processing Unit ）からの制御信号をＭＰＵインタ
フェース１２を介して取り込む。ＭＰＵ系制御回路１１
は、カラムアドレス制御回路１３、ページアドレス制御
回路１４及びＩ／Ｏバッファ１５に関する信号伝達を制
御する。
含む。ＭＰＵ系制御回路１１は、図示しないＭＰＵ（Mi
cro Processing Unit ）からの制御信号をＭＰＵインタ
フェース１２を介して取り込む。ＭＰＵ系制御回路１１
は、カラムアドレス制御回路１３、ページアドレス制御
回路１４及びＩ／Ｏバッファ１５に関する信号伝達を制
御する。
【００１５】Ｉ／Ｏバッファ１５は、カラムアドレス制
御回路１３の制御により、入出力バッファ１６やデータ
バスを介して所定の複数ビットのデータＤｎ（Ｄ０，Ｄ
１，Ｄ２，Ｄ３…）の授受を担う。かつ、Ｉ／Ｏバッフ
ァ１５は、表示データＲＡＭ１７に対しアクセスする場
合の双方向バッファとなる。複数ビットのデータＤｎは
カラムアドレス制御回路１３、ページアドレス制御回路
１４に従って格納される表示データＲＡＭ１７における
書き込みまたは読み出しのデータに対応する。
御回路１３の制御により、入出力バッファ１６やデータ
バスを介して所定の複数ビットのデータＤｎ（Ｄ０，Ｄ
１，Ｄ２，Ｄ３…）の授受を担う。かつ、Ｉ／Ｏバッフ
ァ１５は、表示データＲＡＭ１７に対しアクセスする場
合の双方向バッファとなる。複数ビットのデータＤｎは
カラムアドレス制御回路１３、ページアドレス制御回路
１４に従って格納される表示データＲＡＭ１７における
書き込みまたは読み出しのデータに対応する。
【００１６】ＬＣＤ系制御回路１８は、外部と液晶駆動
（または液晶表示；ＬＣＤ）に関する制御信号の発生と
伝達、及びページアドレス制御回路１４及びデコーダ回
路１９を制御する。デコーダ回路１９は、ＬＣＤ系制御
回路１８の制御により表示データＲＡＭ１７における所
定量データをデコードし、液晶駆動を行う上で必要な制
御信号を液晶駆動回路２０に伝達する。液晶駆動回路２
０は、デコーダ回路１９で決定されたドライバ制御信号
により液晶駆動電圧を選択し、出力端子Ｏｎ（Ｏ1 ，Ｏ
2 ，Ｏ3 ，…Ｏ100 ，Ｏ101 ，Ｏ102 ，…Ｏ150 ，Ｏ15
1 ，…）に液晶駆動信号を出力する。
（または液晶表示；ＬＣＤ）に関する制御信号の発生と
伝達、及びページアドレス制御回路１４及びデコーダ回
路１９を制御する。デコーダ回路１９は、ＬＣＤ系制御
回路１８の制御により表示データＲＡＭ１７における所
定量データをデコードし、液晶駆動を行う上で必要な制
御信号を液晶駆動回路２０に伝達する。液晶駆動回路２
０は、デコーダ回路１９で決定されたドライバ制御信号
により液晶駆動電圧を選択し、出力端子Ｏｎ（Ｏ1 ，Ｏ
2 ，Ｏ3 ，…Ｏ100 ，Ｏ101 ，Ｏ102 ，…Ｏ150 ，Ｏ15
1 ，…）に液晶駆動信号を出力する。
【００１７】このような出力端子Ｏｎからの液晶駆動信
号は、図示しないＬＣＤパネルのＸ軸駆動を制御するセ
グメント出力またはＹ軸駆動を制御するコモン出力、あ
るいは両方備えた信号として外部に出力される。
号は、図示しないＬＣＤパネルのＸ軸駆動を制御するセ
グメント出力またはＹ軸駆動を制御するコモン出力、あ
るいは両方備えた信号として外部に出力される。
【００１８】この実施形態ではデコーダ回路１９の前段
に、表示データＲＡＭ１７から所定量データを取り込む
レジスタ回路２１が設けられている。レジスタ回路２１
は、カラムアドレス制御回路１３及びページアドレス制
御回路１４に制御され、デコーダ回路１９でデコードさ
れる分の所定量データ（数バイト）が一時的に蓄積され
るようにラッチ回路群で構成される。
に、表示データＲＡＭ１７から所定量データを取り込む
レジスタ回路２１が設けられている。レジスタ回路２１
は、カラムアドレス制御回路１３及びページアドレス制
御回路１４に制御され、デコーダ回路１９でデコードさ
れる分の所定量データ（数バイト）が一時的に蓄積され
るようにラッチ回路群で構成される。
【００１９】上記ＬＣＤドライバ１００において、テス
トモードにされたとき、常時高速に書き込み読み出しさ
れる表示データＲＡＭ１７単体の機能試験が実施されて
いる最中でも、上記レジスタ回路２１に取り込んだ所定
量データを利用して液晶駆動回路２０から液晶レベル出
力が制御された出力端子Ｏｎへの液晶駆動信号が得られ
る。この液晶駆動信号に対し、正常な出力レベルが得ら
れるか否かの電気特性試験を実施することができる。
トモードにされたとき、常時高速に書き込み読み出しさ
れる表示データＲＡＭ１７単体の機能試験が実施されて
いる最中でも、上記レジスタ回路２１に取り込んだ所定
量データを利用して液晶駆動回路２０から液晶レベル出
力が制御された出力端子Ｏｎへの液晶駆動信号が得られ
る。この液晶駆動信号に対し、正常な出力レベルが得ら
れるか否かの電気特性試験を実施することができる。
【００２０】上記構成によれば、図示しない半導体測定
装置におけるテスタ本体のテストシステムを変更すれ
ば、表示データＲＡＭ１７単体の機能試験と液晶駆動信
号の電気特性試験を並列に処理できる。
装置におけるテスタ本体のテストシステムを変更すれ
ば、表示データＲＡＭ１７単体の機能試験と液晶駆動信
号の電気特性試験を並列に処理できる。
【００２１】図２は、本発明の一実施形態に係る半導体
装置の試験方法の要部を示す処理図である。半導体装置
は図示しない半導体測定装置により試験（テスト）され
る。半導体測定装置（図示せず）は、テスターと共に使
用されるプローバーやＩＣハンドラ等が考えられる。
装置の試験方法の要部を示す処理図である。半導体装置
は図示しない半導体測定装置により試験（テスト）され
る。半導体測定装置（図示せず）は、テスターと共に使
用されるプローバーやＩＣハンドラ等が考えられる。
【００２２】図示しないテスター本体には、被測定半導
体製品（ウェハやチップ）における機能試験や電気的特
性の検査に利用される信号の生成、解析に関係するテス
トシステムが構築されている。すなわち、テストシステ
ムとして各試験項目が記述された全プログラムに従っ
て、信号伝達系を介し被測定半導体製品に対して検査が
実施される。
体製品（ウェハやチップ）における機能試験や電気的特
性の検査に利用される信号の生成、解析に関係するテス
トシステムが構築されている。すなわち、テストシステ
ムとして各試験項目が記述された全プログラムに従っ
て、信号伝達系を介し被測定半導体製品に対して検査が
実施される。
【００２３】上記のようなテストシステムの一部とし
て、メモリ単体の機能試験用のテストパターン信号と、
所定出力に関する各種ＤＣ試験（電気特性試験）用の信
号とを同時に被測定半導体製品の対応する端子にそれぞ
れ供給するようにする。そして両試験は並列処理プログ
ラムとする。
て、メモリ単体の機能試験用のテストパターン信号と、
所定出力に関する各種ＤＣ試験（電気特性試験）用の信
号とを同時に被測定半導体製品の対応する端子にそれぞ
れ供給するようにする。そして両試験は並列処理プログ
ラムとする。
【００２４】図２を参照すると、例えば図１に示すよう
なＬＣＤドライバ１００に対し、テスト処理の流れの中
で、構成される全てのバッファや伝達系の各種ＤＣ試験
（電気特性試験；電圧、電流、抵抗などのアナログ値等
の測定、解析）に伴う信号測定、検査が実施される（Ｄ
Ｃ１）。
なＬＣＤドライバ１００に対し、テスト処理の流れの中
で、構成される全てのバッファや伝達系の各種ＤＣ試験
（電気特性試験；電圧、電流、抵抗などのアナログ値等
の測定、解析）に伴う信号測定、検査が実施される（Ｄ
Ｃ１）。
【００２５】その後、表示データＲＡＭ１７単体の機能
試験（ＦＵＮＣ１）及び液晶駆動信号出力のＤＣ試験
（ＤＣ２）が並列処理される。すなわち、ＦＵＮＣ１で
は、表示データＲＡＭ１７に対し、外部と入出力バッフ
ァ１６等を介してテストパターンの書き込み読み出しの
伝達動作が、テスト項目を満たすまで繰り返し行われ
る。その際、ＬＣＤ系制御回路１８に対し、特定の書き
込みデータをレジスタ回路２１に所定量データとして蓄
積するように制御信号を与える。
試験（ＦＵＮＣ１）及び液晶駆動信号出力のＤＣ試験
（ＤＣ２）が並列処理される。すなわち、ＦＵＮＣ１で
は、表示データＲＡＭ１７に対し、外部と入出力バッフ
ァ１６等を介してテストパターンの書き込み読み出しの
伝達動作が、テスト項目を満たすまで繰り返し行われ
る。その際、ＬＣＤ系制御回路１８に対し、特定の書き
込みデータをレジスタ回路２１に所定量データとして蓄
積するように制御信号を与える。
【００２６】これにより、表示データＲＡＭ１７単体の
機能試験と、所定のタイミングで取り込まれるレジスタ
回路２１のデータを利用して液晶駆動信号の所定レベル
の電圧信号を順次期待値と比較しその良否を判定するＤ
Ｃ試験（ＤＣ２）が並列処理可能になる。
機能試験と、所定のタイミングで取り込まれるレジスタ
回路２１のデータを利用して液晶駆動信号の所定レベル
の電圧信号を順次期待値と比較しその良否を判定するＤ
Ｃ試験（ＤＣ２）が並列処理可能になる。
【００２７】なお、上記液晶駆動信号のレベル出力試験
には、図示しないがディジタイザを用いた半導体スキャ
ナーによる各出力の逐次サンプリングが試験時間短縮に
寄与する。
には、図示しないがディジタイザを用いた半導体スキャ
ナーによる各出力の逐次サンプリングが試験時間短縮に
寄与する。
【００２８】上記のような各実施形態によれば、メモリ
を内蔵し、メモリに取り込まれたデータを用いて多数の
外部端子それぞれに所定レベルの信号を出力させる半導
体装置において、上記所定レベルの信号を出力させるデ
ータを蓄積しておくレジスタ回路のような一時記憶部を
追加する。これにより、データの書き込み読み出しが繰
り返し行われるメモリ単体の機能試験実施時、所定量デ
ータに関しては一時記憶部に取り込めるようになる。
を内蔵し、メモリに取り込まれたデータを用いて多数の
外部端子それぞれに所定レベルの信号を出力させる半導
体装置において、上記所定レベルの信号を出力させるデ
ータを蓄積しておくレジスタ回路のような一時記憶部を
追加する。これにより、データの書き込み読み出しが繰
り返し行われるメモリ単体の機能試験実施時、所定量デ
ータに関しては一時記憶部に取り込めるようになる。
【００２９】このようにすれば、メモリ単体の機能試験
及びメモリのデータに応じた所定出力に関する電気特性
試験両者を並列処理可能なように構成できる。今後、出
力数が多くなりメモリ容量も増大する半導体装置におけ
る試験時間の短縮、生産効率の向上に寄与する。
及びメモリのデータに応じた所定出力に関する電気特性
試験両者を並列処理可能なように構成できる。今後、出
力数が多くなりメモリ容量も増大する半導体装置におけ
る試験時間の短縮、生産効率の向上に寄与する。
【００３０】
【発明の効果】以上説明したように本発明によれば、内
蔵されたメモリのデータを用いて多数の外部端子それぞ
れに所定レベルの信号を出力させる半導体装置におい
て、ハード構成を少し変えることでメモリ単体の機能試
験及びメモリのデータに応じた所定出力に関する電気特
性試験両者を並列処理可能なように構成できる。もちろ
ん測定装置側もテストシステムを変更する必要がある。
この結果、検査時間をより短くし得る半導体装置及びそ
の試験方法を提供することができる。
蔵されたメモリのデータを用いて多数の外部端子それぞ
れに所定レベルの信号を出力させる半導体装置におい
て、ハード構成を少し変えることでメモリ単体の機能試
験及びメモリのデータに応じた所定出力に関する電気特
性試験両者を並列処理可能なように構成できる。もちろ
ん測定装置側もテストシステムを変更する必要がある。
この結果、検査時間をより短くし得る半導体装置及びそ
の試験方法を提供することができる。
【図１】本発明の一実施形態に係る半導体装置の要部構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図２】本発明の一実施形態に係る半導体装置の試験方
法の要部を示す処理図である。
法の要部を示す処理図である。
１００…ＬＣＤドライバ（液晶表示ドライバ） １１…ＭＰＵ系制御回路 １２…ＭＰＵインタフェース １３…カラムアドレス制御回路 １４…ページアドレス制御回路 １５…Ｉ／Ｏバッファ １６…入出力バッファ １７…表示データＲＡＭ １８…ＬＣＤ系制御回路 １９…デコーダ回路 ２０…液晶駆動回路 ２１…レジスタ回路 ＤＣ１，ＤＣ２…ＤＣ試験 ＦＵＮＣ１…機能試験
Claims (2)
- 【請求項１】 データの書き込み読み出しが可能な記憶
部を有し、そのうち所定量データのデコード結果より複
数の外部端子それぞれから所定レベルの電圧信号を出力
する半導体装置であって、 前記記憶部の他に前記所定量データを取り込む一時記憶
部を具備し、前記記憶部単体の機能試験実施に伴い前記
一時記憶部のデータを利用して前記所定レベルの電圧信
号出力に関する電気特性試験を並列して実施できるよう
にしたことを特徴とする半導体装置。 - 【請求項２】 データの書き込み読み出しが可能な記憶
部、前記データのうち所定量データを取り込む一時記憶
部を備え、所定量データのデコード結果より複数の外部
端子それぞれから所定レベルの電圧信号を出力する半導
体装置を試験する方法であって、 前記半導体装置において記憶部単体の機能試験を行う前
記記憶部に対する試験パターン信号の授受と共に前記一
時記憶部のデータを利用して前記外部端子それぞれから
得られる所定レベルの電圧信号を順次期待値と比較しそ
の良否を判定する並列処理がテストシステムとして実施
されることを特徴とする半導体装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392831A JP2002197899A (ja) | 2000-12-25 | 2000-12-25 | 半導体装置及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000392831A JP2002197899A (ja) | 2000-12-25 | 2000-12-25 | 半導体装置及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002197899A true JP2002197899A (ja) | 2002-07-12 |
Family
ID=18858756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000392831A Withdrawn JP2002197899A (ja) | 2000-12-25 | 2000-12-25 | 半導体装置及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002197899A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358953B2 (en) * | 2003-03-28 | 2008-04-15 | Renesas Technology Corp. | Semiconductor device and testing method of semiconductor device |
| CN117250484A (zh) * | 2023-11-20 | 2023-12-19 | 北京小米移动软件有限公司 | 芯片的测试方法、装置、测试芯片和存储介质 |
-
2000
- 2000-12-25 JP JP2000392831A patent/JP2002197899A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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