JP2006107071A - ロジックアナライザ内蔵型電子部品 - Google Patents

Abstract

【課題】テストポイントが用意できないような小型の電子部品や基板でも電子回路の入出力信号を取り込むことができるようにすること。
【解決手段】本発明は、ＣＰＵやダンピング抵抗、バスバッファ等、パッケージ内に組み込まれた所定機能を有するアプリケーション回路２９と、このパッケージ内に組み込まれ、アプリケーション回路２９に対する入出力信号を所定のタイミングで取り込んで蓄積するロジックアナライザ２０とを備えるロジックアナライザ内蔵型電子部品である。
【選択図】図２

Description

本発明は、所定機能を有する電子回路を収納するパッケージ内に、その電子回路に対する入出力信号を取り込む機能を組み込んだロジックアナライザ内蔵型電子部品に関する。

従来、デジタル回路のデバッグ方法は、プリント基板上にテストポイントを設け、そのテストポイントに波形解析を行うためのロジックアナライザを接続し、その波形を解析することで回路が正しく動作しない原因を見つけている。この方法はプリント基板上にテストポイント、即ち、ロジックアナライザのプローブを接続するための端子（パッド）を予め用意しておく必要がある。現在の回路は非常に高密度であり、これらのテストポイントを用意することが困難になりつつある。すなわち、これらのテストポイントはある程度の面積を要するため、限られた基板内に充分な数のテストポイントを設置することが難しいからである。また、ＩＣに内蔵させるロジックアナライザとしては、特許文献１に記載の「向上した埋め込みロジックアナライザ」という技術がある。

特開平１１−２９６４０３号公報

しかしながら、上記特許文献１に記載の技術では、ＰＬＤ（プログラマブル論理デバイス）の内部回路の解析を目的としており、すなわち、ＰＬＤへ書き込むアプリケーション回路の解析を目的としたものであり、外部の周辺回路の解析を目的としたものではない。また、この従来技術ではＰＬＤのコアの動作が設定通りになっているか否かを検証するものであり、コアの周辺に設けられる回路の解析には適用できない。

本発明はこのような課題を解決するために成されたものである。すなわち、本発明は、パッケージ内に組み込まれた所定機能を有する電子回路と、このパッケージ内に組み込まれ、電子回路に対する入出力信号を所定のタイミングで取り込んで蓄積するロジックアナライザとを備えるロジックアナライザ内蔵型電子部品である。

このような本発明では、パッケージ内にロジックアナライザが組み込まれているため、電子回路に対する入出力信号をこのロジックアナライザで取り込んで記憶でき、外部のコンピュータ等へ送ることができる。

したがって、本発明によれば、以下のような効果がある。すなわち、テストポイントが用意できないような小型の電子部品や基板であっても、内蔵のロジックアナライザで電子回路の入出力信号を取り込むことができ、部品不良や実装不良などの解析時間を大幅に短縮することが可能となる。また、回路設計時の開発・デバッグ解析時間を短縮することが可能となる。さらに、テストポイントが不要となるため、基板の小型化を図ることが可能となる。

以下、本発明の実施の形態を図に基づき説明する。図１は、本実施形態に係るロジックアナライザ内蔵型電子部品を説明する模式図である。このロジックアナライザ内蔵型電子部品は、ＣＰＵなどのＩＣや抵抗アレイ、バスバッファＩＣとして実現され、このデバイスのパッケージ内において、電子回路の入出力ピンに対する信号取り込み回路（ロジックアナライザ）をハードウェアとして組み込み、それらのデバイスから取り込んだ信号を外部のＰＣ（パーソナルコンピュータ）等に転送し、その波形を解析することを可能にしている。これにより、外部ロジックアナライザおよびその測定用プローブを接続するためのテストポイントを必要とせずに、デジタル信号解析を行うことが可能となる。

＜１＞システムおよび要部の説明
図１は、ロジックアナライザ内蔵型電子部品を用いたハードウェア構成を示す模式図である。この回路例では、ＣＰＵおよびバスバッファ、ダンピング抵抗に本実施形態であるロジックアナライザ内蔵型電子部品を適用している。

基板１は、本実施形態のロジックアナライザ内蔵型電子部品であるデバイスや、その他のデバイスが搭載されるプリント基板である。

ＣＰＵ２は、本実施形態に係るロジックアナライザ内蔵型電子部品を適用したもので、パッケージ内にロジックアナライザが組み込まれている。ここでＣＰＵのアーキテクチャーなどは特に問わない。

ダンピング抵抗３は、アドレス線、データ線などに直列に入れられる例えば22〜33Ω程度の抵抗である。一般的にＳＤＲＡＭは高速動作するため、その信号のオーバーシュートやアンダーシュートを減衰させるためにダンピング抵抗３を入れる。ダンピング抵抗３も、本実施形態に係るロジックアナライザ内蔵型電子部品を適用している。

ＳＤＲＡＭ４は、クロックに同期して動作する高速ＤＲＡＭ（Dynamic Random Access Memory）である。ＳＤＲＡＭ４の種類は問わない。ＳＤＲＡＭ４は本実施形態に係るロジックアナライザ内蔵型電子部品を適用していないが、これはロジックアナライザを内蔵しなくても最低限の解析が可能だからである。なお、ロジックアナライザを内蔵していれば更に詳細な解析が可能となる。

高速バスバッファ５は、ＳＤＲＡＭ４などの高速バスと分離させるためのバスバッファである。一般的に低速バスには後述するＦｌａｓｈ ＲＯＭや周辺Ｉ／Ｏなどの遅い速度のデバイスとのデータバス衝突を防ぐため、高速バスバッファ５を入れることが多い。高速バスバッファ５には、本実施形態に係るロジックアナライザ内蔵型電子部品を適用している。

Ｆｌａｓｈ ＲＯＭ６は、ＣＰＵ２のプログラムが格納されるメモリである。Ｆｌａｓｈ ＲＯＭ６は本実施形態に係るロジックアナライザ内蔵型電子部品を適用していないが、これはロジックアナライザを内蔵しなくても最低限の解析が可能だからである。なお、ロジックアナライザを内蔵していれば更に詳細な解析が可能になる。

周辺Ｉ／Ｏ７は、ＬＣＤ（Liquid Crystal Display）コントローラやLAN（Local Area Network）などの周辺入出力回路である。周辺Ｉ／Ｏ７は本実施形態に係るロジックアナライザ内蔵型電子部品を適用していないが、これはロジックアナライザを内蔵しなくても最低限の解析が可能だからである。なお、ロジックアナライザを内蔵していれば更に詳細な解析が可能になる。

通信線８は、電子部品に内蔵されるロジックアナライザと本外部ＰＣ（パーソナルコンピュータ）９との間で通信するための通信線である。これらの通信線の規格（プロトコル）は、I2CやUARTなど特に問わない。例えばI2Cを採用した場合は、SCLK,SDATAという２本の線をそれぞれ分岐接続すればよい。

外部ＰＣ９は、一般的なパーソナルコンピュータであり、ＯＳ（Operating System）などは特に問わない。

コネクタ１０は、通信線８と外部ＰＣ９とを接続するための連結部品もしくは電気的な端子（ランド）である。これは基板１上に用意しておく必要がある。コネクタ１０の形状などは特に問わない。

図２は、本実施形態に係るロジックアナライザ内蔵型電子部品のブロック図である。ロジックアナライザ２０は、本実施形態の電子部品の中心を構成する回路である。すなわち、ロジックアナライザ２０は、逓倍器２１、分周器２４、コントローラ２５、サンプラ２７、ＲＡＭ２８およびマルチプレクサ３１を備えている。

逓倍器２１は外部からのクロックを逓倍するための回路である。一般的にこの逓倍器２１はクロックを数倍から数十倍にする。なお、高速なサンプリング周波数を作るために逓倍器２１を備えているが、サンプリング周波数が低速でも充分な場合は逓倍器２１の有無は任意である。入力クロックはデバイス外部から外部クロック２２のように入力しても、内部のアプリケーションから外部クロック２３のように入力しても、どちらか一方が入力されれば良い。

分周器２４は、逓倍器２１で逓倍されたクロックを分周するための回路である。分周器２４はサンプリング周波数を決定するものである。例えばサンプリング周波数を固定にするのであれば、分周器２４は不要となる。

コントローラ２５はロジックアナライザ２０の中心的な動作を行う制御回路である。詳細は後述するので概要を示す。外部から通信線２６（図１に示す通信線８に対応）によって外部ＰＣ９から制御される。通信線２６はI2Cプロトコルを使用したと仮定している。

コントローラ２５は、通信線２６からの制御により、逓倍器２１の倍率を設定したり、分周器２４の分周比を設定したり、サンプラ２７の設定を行う。また、一般的なＣＰＵ回路などが含まれるアプリケーション回路２９より、バスインターフェース３０を経由し、通信線２６を使用せず、直接コントローラ２５に対する制御を行うことも可能である。

サンプラ２７は、対象となる電子回路の信号を取得するための回路である。詳細は後述するので概要を示す。サンプラ２７は分周器２４で生成されたサンプリング周波数に基づき、入力データをラッチする。また、ラッチしたデータをＲＡＭ２８に格納する機能を持つ。

ＲＡＭ２８は、取得した信号を格納するメモリである。メモリの種類はＳＲＡＭでもＤＲＡＭでも問わないし、同期式か非同期式かも問わない。この例では、同期式と仮定する。データバスの掛け数も任意であるが、１bitあたり１チャンネルのデータを格納する。例えば８bit幅の場合は、同時に８チャンネル分のデータを格納することができる。

マルチプレクサ３１は、各ピンからの入力信号を切り替える回路である。例えば８bitの入力を１ｂｉｔにマルチプレクスできるマルチプレクサ３１を８個搭載したと仮定する。すなわち、マルチプレクサ３１からの出力は８bitとなり、ＲＡＭ２８のデータバスが８bitと一致させる。この場合、８bit×８チャンネル＝６４チャンネルの入力から任意の８bit（８チャンネル）のデータを同時取得できる。

アプリケーション回路入出力部３２は、ロジックアナライザ２０と同一デバイス（同一パッケージ内）に存在すると仮定する。回路としてはアプリケーション回路入出力部３２とロジックアナライザ２０とは完全に独立している。

アプリケーション回路２９は、一般的なＣＰＵやタイマ、ＤＭＡコントローラなどの回路であり、特に回路の動作に指定はない。これらの回路からの入出力データが、測定対象の信号となる。

端子３５はアプリケーション回路２９で使われる端子（ピン）である。これらの端子３５は、バッファ３６を経由してアプリケーション回路に接続される。これらの信号がロジックアナライザ２０に接続される。

バッファ回路３３およびダンピング抵抗回路３４は、図１に示す高速バスバッファ５およびダンピング抵抗３と対応している。図２では、アプリケーション回路２９、バッファ回路３３およびダンピング抵抗回路３４に対して１つのロジックアナライザ２０が示されているが、これは紙面の関係であり、実際にはアプリケーション回路２９、バッファ回路３３およびダンピング抵抗回路３４の各々に対応してロジックアナライザ２０が設けられている。したがって、図１に示す高速バスバッファ５には、図２に示すロジックアナライザ２０と、バッファ回路３３とが内蔵されている。また、図１に示すダンピング抵抗３には、ロジックアナライザ２０とダンピング抵抗回路３４とが内蔵されている。

バッファ回路３３には、バッファ３７が内蔵されている。ロジックアナライザ２０は、バッファの入力部および出力部から測定する信号を取得している。

ダンピング抵抗回路３４は、ダンピング抵抗３８が内蔵されている。抵抗は22〜33Ω程度の一般的な抵抗である。ロジックアナライザ２０はダンピング抵抗３８の両端から測定する信号を取得している。

本実施形態では、このようなロジックアナライザ２０をハードウェアとして電子回路と同一パッケージ内に組み込んで構成しているため、各種の回路の動作における入出力信号を取り込んで記憶でき、外部の測定機器としてロジックアナライザを接続したり、この接続のためのテストポイントを設ける必要がなく、内蔵のロジックアナライザ２０に記憶されたデータを外部ＰＣ９で取り込むことで電子回路の動作を容易に解析できるようになる。

図３は、コントローラの詳細を説明する図である。コントローラで行う処理は、基本的にレジスタに対するリードとライト処理である。

プロトコルデコーダ２５０は、通信線２５１から与えられたコマンドを解釈するためのプロトコルデコーダである。通信線２５１の規格（プロトコル）は、I2CやUARTなど特に問わない。例えばI2Cを採用した場合は、SCLK,SDATAという２本の信号になる。通信線２５１を経由してレジスタに対するリードとライトコマンドがプロトコルデコーダ２５０に与えられると、プロトコルデコーダ２５０は書き込みか読込みかの方向、アドレス、書き込み時はそのデータに分離する。図４は、これらのコマンドフォーマット例である。それぞれ番地の値、データの値に意味は無い。この例では、プロトコルデコーダ２５０は、0x10000000番地のアドレスをリードする、0x2000FFFE番地にデータ0x1234を書き込むなどの意味にデコードする。

アドレスジェネレータ２５２は、プロトコルデコーダ２５０でデコードされたアドレスを出力する。データ入出力バッファ２５３は、双方向のバッファである。データのリード、ライト処理に従い、データの入出力を司る。

タイミングジェネレータ２５４は、外部からのクロックによる同期回路であり、書き込み信号や読込み信号を生成する。また、書き込み時、読込み時のバッファの制御も行う。これらの詳細なタイミングは、それぞれ接続するメモリなどに依存する。

アドレスデコーダ２５５は、プロトコルデコーダ２５０でデコードされたアドレスを元に、一般的なチップセレクト信号を生成する。デコードアドレスの詳細は、そのシステムに依存する。

図５は、サンプラおよびＲＡＭを詳細に説明するブロック図である。データ取り込みタイミングジェネレータ２７０は、トリガセレクタ２７１からのトリガを元に、ＲＡＭ２８へのデータ取り込み信号を生成するタイミングジェネレータである。図３のプロトコルデコーダ２５０によってトリガ待ちにセットされると、トリガセレクタ２７１からのトリガ待ち状態になる。トリガセレクタ２７１からトリガ信号を受信した場合、データ取り込みタイミングジェネレータ２７０はデータの取り込みを開始する。取り込み時はＲＡＭ２８に対してアドレスおよび書き込み信号を出力する。取り込んだデータを読込む場合は、読込み信号を出力する。

トリガセレクタ２７１は、計測対象となる入力信号のどれを取り込みのトリガにするかを選択する。また、計測対象となる信号の立ち上がり信号もしくは立下り信号を検出する。トリガセレクタ２７１に入力する信号数（データ幅）に特に指定はない。

ラッチ２７２0は、計測対象とする信号を一時ラッチする部分である。ラッチする信号数（データ幅）に特に指定はない。バッファ２７３は、一般的なデータバスバッファである。バッファ２７３はＲＡＭ２８へのデータ書き込み時はラッチ２７２からのデータをＲＡＭ２８に通し、ＲＡＭ２８からの読み込み時はトライステートになる。

＜２＞動作概要
以下に動作概要を説明する。
図６は、８bitの抵抗アレイに内蔵したロジックアナライザ２０を用い、抵抗アレイ上の信号解析を行うと仮定した場合の回路例である。基本的に図２と同じであるが、回路ブロックとしては、図２のロジックアナライザ２０が１個、ダンピング抵抗回路３４が８個として構成されている。

それぞれ測定対象となる信号はダンピング抵抗の両端となるので、１６個所が測定対象となる。また、ＲＡＭ２８のアドレス空間は３２bit、バス幅は８bitとし、８チャンネル分、すなわち、８bitの抵抗アレイのデータ両端から８bitを選択して取り込む。したがって、１６チャンネルから任意の２チャンネルを取り込むとする。取り込み対象チャンネルはチャンネル０とチャンネル１の合計２チャンネル分、トリガ信号はチャンネル１の立ち上がりとする。

＜２．１＞
ホストとなる外部ＰＣ９から、通信線８を経由し、コントローラ２５を通して逓倍器２１に倍率を設定する。逓倍器２１は内部にレジスタを持ち、そのレジスタに値を設定することで逓倍率を決められるとする。コントローラ２５には、このレジスタに任意の倍率を設定するレジスタ書き込みコマンドとして書き込まれる。

＜２．２＞
外部ＰＣ９から、通信線８を経由し、コントローラ２５を通して分周器２４に分周比を設定する。分周器２４はない部にレジスタを持ち、そのレジスタに値を設定することで分周比を決められるとする。コントローラ２５には、このレジスタに任意の分周比を設定するレジスタ書き込みコマンドとして書き込まれる。

＜２．３＞
外部ＰＣ９から、通信線８を経由し、コントローラ２５を通してマルチプレクサ３１に、どの信号を測定対象にするかを設定する。この回路例では、２本の信号から１本の信号を選択するマルチプレクサ３１が、８個内蔵されているとする。それぞれ２本の信号からどちらの信号を取得するかを設定する。マルチプレクサ３１が、８個内蔵されており、これらマルチプレクサが取り込み対象チャンネルの０〜７チャンネル分、合計８チャンネルとなる。本回路例では、この中から取り込み対象チャンネルはチャンネル０とチャンネル１の合計２チャンネル分、トリガ信号はチャンネル１とする。

＜２．４＞
外部ＰＣ９から、通信線８を経由し、コントローラ２５を通してトリガセレクタ41にどのトリガで取り込みを開始するかを設定する。トリガセレクタ２７１は内部にレジスタを持ち、そのレジスタに値を設定することでどの入力チャンネルをトリガにするか、本回路例では８チャンネルのうちのチャンネル１をトリガとして選択する。また、信号の立ち上がりか立下りかで信号取り込みを開始するかも決められるとする。

＜２．５＞
外部ＰＣ９から、通信線８を経由し、コントローラ２５を通してデータ取り込みタイミングジェネレータ２７０に、取り込みコマンドを書き込む。取り込みコマンドを受けたデータ取り込みタイミングジェネレータ２７０は、トリガセレクタ２７１からのトリガを待つ。

＜２．６＞
トリガセレクタ２７１内で信号取り込み条件が確立、即ち選択したトリガ信号チャンネルに、指定した立ち上がり信号もしくは立下り信号を検出すると、データ取り込みタイミングジェネレータ２７０にトリガ信号を伝える。

＜２．７＞
ラッチ２７１は、マルチプレクサ３１経由で測定信号を毎回ラッチする。

＜２．８＞
トリガセレクタ２７１からトリガ信号を受信したデータ取り込みタイミングジェネレータ２７０は、取り込んだ信号を格納するアドレスの先頭番地にアドレス信号をセットし、バッファ２７３をイネーブルにし、ラッチ２７２でラッチしたデータをＲＡＭ２８に伝える。

＜２．９＞
データ取り込みタイミングジェネレータ２７０は、ＲＡＭ２８に対し、書き込み信号を生成し、８bit分、すなわち８チャンネル分のデータを格納する。本回路例では取り込み対象チャンネルはチャンネル０とチャンネル１の合計２チャンネル分としているので、他の２〜７チャンネルのデータに関しては割愛して説明する。

＜２．１０＞
分周器２４から生成されたサンプリング周波数を元に、ＲＡＭ２８に対して８bit分（８チャンネル分）のデータを格納した後、データ取り込みタイミングジェネレータ２７０は次のアドレスにアドレスを＋１する。

＜２．１１＞
上記＜２．９＞との間を、ＲＡＭ２８の容量一杯まで繰り返す。

＜２．１２＞
データ取り込みタイミングジェネレータ２７０内部のステータスレジスタに、完了したことを示す値を設定する。これらステータスレジスタの実装方法は、特に指定しない。何らかの形で、外部ＰＣ９から取り込みの完了が終了したことを検知できれば良い。

＜２．１３＞
外部ＰＣ９から、通信線８を経由し、コントローラ２５を通してデータ取り込みタイミングジェネレータ２７０内部のステータスレジスタを読込む。

＜２．１４＞
上記＜２．１３＞で読んだステータスレジスタにより測定信号取り込みが完了していることを確認する。

＜２．１５＞
測定信号取り込みが完了していた場合、外部ＰＣ９から、通信線８を経由し、コントローラ２５を通してデータ取り込みタイミングジェネレータ２７０に対し、測定データ読み込みコマンドを書き込む。

＜２．１６＞
データ取り込みタイミングジェネレータ２７０は、取り込んだ信号の先頭番地にアドレス信号をセットし、バッファ２７３をディセーブルにし、ＲＡＭ２８に対して読込み信号を生成する。

＜２．１７＞
ＲＡＭ２８から読まれたデータはコントローラ２５に送られ、通信線８を経由して外部ＰＣ９に送られる。

取り込んだデータ例を図７に示す。サンプリング周波数５０は、分周器２４で生成されたサンプリングクロックである。このクロックを元に、データの取り込みが行われる。取り込みデータ５１は、上記例で示したチャンネル０から取り込んだデータである。それを数値化したのが取り込みデータ５２である。トリガデータ５３は、上記例で示したチャンネル０からデータ取り込むトリガとなるトリガデータである。それを数値化したのが取り込みデータ５４である。

これらのデータは、ＲＡＭ２８に対して、図８のように格納される。アドレス６０は、ＲＡＭ２８のアドレス空間を示す。この例では３２bitのアドレス空間と仮定している。取り込みデータ６１は、取り込んだデータである。これを２進数で表したものが、２進数表示データ６４である。データは、トリガが発生した時から取り込んでいる。この例では、トリガ信号がチャンネル１となっているので、チャンネル１がＨ，すなわち「１」になった時からデータを取り込んでいる。最上位ビット６２は、チャンネル７からの取り込みデータを意味する。この例ではbit7〜bit2までは使われていない。最下位ビット６３は、チャンネル０からの取り込みデータを意味する。

これら取り込みデータは、数字のまま外部ＰＣ９で解析したり、波形として表示させることが可能になる。外部ＰＣ９でのデータ加工方法は特に指定しない。図１の場合、ＣＰＵ２、ダンピング抵抗３、高速バスバッファ５の入出力データの信号が解析可能となる。すなわち、基板１上のバスデータのほぼ全ての信号が解析対象となる。

このようなロジックアナライザ２０をデバイス内に内蔵させることで、検査のための大きな治具設備が不要となり、例えばサービス窓口であってもある程度の不良解析が可能となる。これにより、工場に戻す必要があるレベルの不良かどうかを早期に判別することが可能となる。

また、デバイスにテストポイントが不要となるため、基板作成時のアートワークがシンプルになり、期間と費用が削減できる。また、基本的に計測器（ロジックアナライザ）が不要となり、開発用の測定器などの開発費用を縮小できる。さらに、工場などで使うテストや不良解析に使うピン治具が不要となり、治具の低価格化を達成できる。

本実施形態に係るロジックアナライザ内蔵型電子部品を説明する模式図である。 本実施形態に係るロジックアナライザ内蔵型電子部品のブロック図である。 コントローラの詳細を説明する図である。 コマンドフォーマット例を示す図である。 サンプラおよびＲＡＭを詳細に説明するブロック図である。 抵抗アレイ上の信号解析を行うと仮定した場合の回路例を示す図である。 取り込んだデータ例を示す図である。 ＲＡＭ内に格納されるデータ例を示す図である。

符号の説明

１…基板、２…ＣＰＵ、３…ダンピング抵抗、４…ＳＤＲＡＭ、５…高速バスバッファ、６…Ｆｌａｓｈ ＲＯＭ、７…周辺Ｉ／Ｏ、２０…ロジックアナライザ、２１…逓倍器、２４…分周器、２５…コントローラ、２７…サンプラ、２８…ＲＡＭ、２９…アプリケーション回路、３１…マルチプレクサ

Claims (3)

1. パッケージ内に組み込まれた所定機能を有する電子回路と、
   前記パッケージ内に組み込まれ、前記電子回路に対する入出力信号を所定のタイミングで取り込んで蓄積するロジックアナライザと
   を備えることを特徴とするロジックアナライザ内蔵型電子部品。
2. 前記ロジックアナライザは、所定のタイミングで前記入出力信号を取り込むサンプラと、前記サンプラで取り込んだ前記入出力信号を蓄積するメモリとを有する
   ことを特徴とする請求項１記載のロジックアナライザ内蔵型電子部品。
3. 前記ロジックアナライザで取り込み蓄積した前記入出力信号を外部へ出力する端子を備えている
   ことを特徴とする請求項１記載のロジックアナライザ内蔵型電子部品。
   

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