JPH11211793A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH11211793A JPH11211793A JP10011467A JP1146798A JPH11211793A JP H11211793 A JPH11211793 A JP H11211793A JP 10011467 A JP10011467 A JP 10011467A JP 1146798 A JP1146798 A JP 1146798A JP H11211793 A JPH11211793 A JP H11211793A
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Abstract
(57)【要約】
【課題】 本発明の課題は、１回のスキャン信号により
測定できるＤＵＴ数を可能な限り多くして測定時間を短
縮するＩＣ試験装置を提供することである。 【解決手段】 ドライバーボード３は、テストボード４
上のＤＵＴ４Ａ，・・・・と接続される任意数ｋ個のＩ／Ｏ
端子ｐ1 〜ｐk を有しており、各Ｉ／Ｏ端子にはコンパ
レータ機能とその判定を行う判定回路３Ａが接続されて
いるため、ＤＵＴ４Ａのアドレスピン、またはＩ／Ｏピ
ンのいずれに接続することも可能であり、ＤＵＴ４Ａの
アドレスビット数、及びＩ／Ｏビット数に従って各Ｉ／
Ｏ端子の接続先を適宜変更することが可能な構成であ
る。
測定できるＤＵＴ数を可能な限り多くして測定時間を短
縮するＩＣ試験装置を提供することである。 【解決手段】 ドライバーボード３は、テストボード４
上のＤＵＴ４Ａ，・・・・と接続される任意数ｋ個のＩ／Ｏ
端子ｐ1 〜ｐk を有しており、各Ｉ／Ｏ端子にはコンパ
レータ機能とその判定を行う判定回路３Ａが接続されて
いるため、ＤＵＴ４Ａのアドレスピン、またはＩ／Ｏピ
ンのいずれに接続することも可能であり、ＤＵＴ４Ａの
アドレスビット数、及びＩ／Ｏビット数に従って各Ｉ／
Ｏ端子の接続先を適宜変更することが可能な構成であ
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
試験するＩＣ試験装置に係り、詳細には、被測定デバイ
スの出力値を判定して半導体集積回路の機能及び電気的
特性の試験を行うＩＣ試験装置に関する。
試験するＩＣ試験装置に係り、詳細には、被測定デバイ
スの出力値を判定して半導体集積回路の機能及び電気的
特性の試験を行うＩＣ試験装置に関する。
【０００２】
【従来の技術】近年、様々な電子機器に用いられる回路
のＩＣ（Integrated Circuit：集積回路）化が急速に進
められてきた。ＩＣ、ＬＳＩ（Large Scale Integrated
circuit）等は、抵抗や、コンデンサ、トランジスタ等
の各素子の働きを、印刷、蒸着等の方法により形成した
回路によって実現するが、大量生産されるそれぞれの製
品間には多少の特性のばらつきが生じる。このようなＩ
ＣやＬＳＩの特性が、規格を満たしているか否かを試験
する装置がＩＣ試験装置である。
のＩＣ（Integrated Circuit：集積回路）化が急速に進
められてきた。ＩＣ、ＬＳＩ（Large Scale Integrated
circuit）等は、抵抗や、コンデンサ、トランジスタ等
の各素子の働きを、印刷、蒸着等の方法により形成した
回路によって実現するが、大量生産されるそれぞれの製
品間には多少の特性のばらつきが生じる。このようなＩ
ＣやＬＳＩの特性が、規格を満たしているか否かを試験
する装置がＩＣ試験装置である。
【０００３】以下、図４〜図６を参照して従来のＩＣ試
験装置について説明する。まず構成を説明する。図４
は、従来のＩＣ試験装置１０の回路構成を示す図であ
る。この図４において、ＩＣ試験装置１０は、ドライバ
ーボード１３、テストボード１４、アドレス信号発生回
路１５、及びデータ信号発生回路１６によって構成され
ている。
験装置について説明する。まず構成を説明する。図４
は、従来のＩＣ試験装置１０の回路構成を示す図であ
る。この図４において、ＩＣ試験装置１０は、ドライバ
ーボード１３、テストボード１４、アドレス信号発生回
路１５、及びデータ信号発生回路１６によって構成され
ている。
【０００４】ドライバーボード１３は、テストボード１
４上のＤＵＴ（Device Under Test：被測定デバイス）
１４Ａ，・・・・のアドレスピンと接続される任意数ｋ個の
アドレス端子ａ1 〜ａk 、及びＩ／Ｏピンと接続される
任意数ｍ個のデータ端子ｂ1〜ｂm を有している。そし
て、ドライバーボード１３は、試験を行うＤＵＴ１４Ａ
を順次選択するための選択信号であるスキャン信号を発
生して、テストボード１４上に実装されたそれぞれのＤ
ＵＴ１４Ａ，・・・・に対して出力するとともに、アドレス
信号発生回路１５から入力されるアドレス信号、及びデ
ータ信号発生回路１６から入力されるデータ信号を所定
のレベルに変換してテストボード１４上に実装されたそ
れぞれのＤＵＴ１４Ａ，・・・・に対して出力する。また、
前記スキャン信号によって選択されたＤＵＴ１４Ａから
出力される信号がデータ端子ｂ1〜ｂm に入力されると
判定回路１３Ａによって、データ信号発生回路１６から
入力される期待値データ信号との比較を行って結果の判
定を示す信号を生成し、上位コンピュータ１７に対して
出力する。
４上のＤＵＴ（Device Under Test：被測定デバイス）
１４Ａ，・・・・のアドレスピンと接続される任意数ｋ個の
アドレス端子ａ1 〜ａk 、及びＩ／Ｏピンと接続される
任意数ｍ個のデータ端子ｂ1〜ｂm を有している。そし
て、ドライバーボード１３は、試験を行うＤＵＴ１４Ａ
を順次選択するための選択信号であるスキャン信号を発
生して、テストボード１４上に実装されたそれぞれのＤ
ＵＴ１４Ａ，・・・・に対して出力するとともに、アドレス
信号発生回路１５から入力されるアドレス信号、及びデ
ータ信号発生回路１６から入力されるデータ信号を所定
のレベルに変換してテストボード１４上に実装されたそ
れぞれのＤＵＴ１４Ａ，・・・・に対して出力する。また、
前記スキャン信号によって選択されたＤＵＴ１４Ａから
出力される信号がデータ端子ｂ1〜ｂm に入力されると
判定回路１３Ａによって、データ信号発生回路１６から
入力される期待値データ信号との比較を行って結果の判
定を示す信号を生成し、上位コンピュータ１７に対して
出力する。
【０００５】テストボード１４は、複数のＤＵＴ１４
Ａ，・・・・を実装するボードであり、ドライバーボード１
３から入力されるスキャン信号、アドレス信号、及びデ
ータ信号によって、ＤＵＴ１４Ａが、順次所定の動作を
行って出力する信号をドライバーボード１３に対して出
力する。図４においては、スキャン信号Ｓ1 によって選
択されてイネーブル状態となるＤＵＴ１４Ａ1,1 〜ＤＵ
Ｔ１４Ａm,1 のように１列に配置されたｍ個のＤＵＴ１
４Ａをｎ列分実装可能となっており、一度にｍ×ｎ個の
ＤＵＴ１４Ａ，・・・・をテストボード１４上に実装するこ
とができる。
Ａ，・・・・を実装するボードであり、ドライバーボード１
３から入力されるスキャン信号、アドレス信号、及びデ
ータ信号によって、ＤＵＴ１４Ａが、順次所定の動作を
行って出力する信号をドライバーボード１３に対して出
力する。図４においては、スキャン信号Ｓ1 によって選
択されてイネーブル状態となるＤＵＴ１４Ａ1,1 〜ＤＵ
Ｔ１４Ａm,1 のように１列に配置されたｍ個のＤＵＴ１
４Ａをｎ列分実装可能となっており、一度にｍ×ｎ個の
ＤＵＴ１４Ａ，・・・・をテストボード１４上に実装するこ
とができる。
【０００６】アドレス信号発生回路１５は、テストボー
ド４に実装されたＤＵＴ１４Ａ，・・・・に印加されるアド
レス信号を発生させ、ドライバーボード１３のアドレス
端子ａ1 〜ａk に対して出力する。
ド４に実装されたＤＵＴ１４Ａ，・・・・に印加されるアド
レス信号を発生させ、ドライバーボード１３のアドレス
端子ａ1 〜ａk に対して出力する。
【０００７】データ信号発生回路１６は、テストボード
４に実装されたＤＵＴ１４Ａ，・・・・に印加されるデータ
信号を発生させ、ドライバーボード１３のデータ端子ｂ
1 〜ｂm 、及び各データ端子ｂ1 〜ｂm に対応する判定
回路１３Ａに対して出力する。
４に実装されたＤＵＴ１４Ａ，・・・・に印加されるデータ
信号を発生させ、ドライバーボード１３のデータ端子ｂ
1 〜ｂm 、及び各データ端子ｂ1 〜ｂm に対応する判定
回路１３Ａに対して出力する。
【０００８】上位コンピュータ１７は、ドライバーボー
ド１３の判定回路１３Ａによって不良と判定されたＩ／
Ｏピンに接続されているＤＵＴ１４Ａを判別することに
より全てのＤＵＴ１４Ａの良品、不良品の判定を行い、
判定結果を表示装置、あるいは印刷装置等に出力する。
ド１３の判定回路１３Ａによって不良と判定されたＩ／
Ｏピンに接続されているＤＵＴ１４Ａを判別することに
より全てのＤＵＴ１４Ａの良品、不良品の判定を行い、
判定結果を表示装置、あるいは印刷装置等に出力する。
【０００９】次に、ＤＵＴ１４Ａのアドレスピンが３２
本、Ｉ／Ｏピンが１本の場合、及びＤＵＴ１４Ａのアド
レスピンが０本、Ｉ／Ｏピンが８本の場合、のそれぞれ
の場合について具体的な動作を説明する。図５は、アド
レス端子３２本（ａ1 〜ａ32）、データ端子３２本（ｂ
1 〜ｂ32）の計６４本の端子を有するＩＣ試験装置１０
によって、アドレス信号３２本、Ｉ／Ｏ信号１本のＤＵ
Ｔ１４Ａを測定する場合について示す図である。
本、Ｉ／Ｏピンが１本の場合、及びＤＵＴ１４Ａのアド
レスピンが０本、Ｉ／Ｏピンが８本の場合、のそれぞれ
の場合について具体的な動作を説明する。図５は、アド
レス端子３２本（ａ1 〜ａ32）、データ端子３２本（ｂ
1 〜ｂ32）の計６４本の端子を有するＩＣ試験装置１０
によって、アドレス信号３２本、Ｉ／Ｏ信号１本のＤＵ
Ｔ１４Ａを測定する場合について示す図である。
【００１０】このような測定を行う場合には、図５に示
すように、ドライバーボード１３の３２本のアドレス端
子は、それぞれテストボード１４上の全てのＤＵＴ１４
Ａの３２本のアドレスピンＡ0 〜Ａ31に接続され、ま
た、ＤＵＴ１４ＡのＩ／Ｏ信号は１本であるので、３２
本のデータ端子のそれぞれが１つのＤＵＴ１４Ａに対し
て接続されるため、スキャン信号によって選択される１
列には３２個のＤＵＴ１４Ａを配置して同時に測定する
ことが可能となる。
すように、ドライバーボード１３の３２本のアドレス端
子は、それぞれテストボード１４上の全てのＤＵＴ１４
Ａの３２本のアドレスピンＡ0 〜Ａ31に接続され、ま
た、ＤＵＴ１４ＡのＩ／Ｏ信号は１本であるので、３２
本のデータ端子のそれぞれが１つのＤＵＴ１４Ａに対し
て接続されるため、スキャン信号によって選択される１
列には３２個のＤＵＴ１４Ａを配置して同時に測定する
ことが可能となる。
【００１１】まず、アドレス信号発生回路１５からは、
３２ビットのアドレス信号がドライバーボード１３のア
ドレス端子ａ1 〜ａ32に対して出力され、データ信号発
生回路６からは、１ビットのデータ信号がドライバーボ
ード１３のデータ端子ｂ1 〜ｂ32に対して出力される。
そして、ドライバーボード１３に入力された３２ビット
のアドレス信号は、所定のレベルに変換され、各ビット
毎にアドレス端子ａ1〜ａ32のそれぞれの端子からテス
トボード１４に対して出力される。また、ドライバーボ
ード１３に入力された、３２個のＤＵＴ１４Ａ分の１ビ
ットのデータ信号は、所定のレベルに変換され、データ
端子ｂ1 〜ｂ32のそれぞれの端子からテストボード１４
に対して出力される。
３２ビットのアドレス信号がドライバーボード１３のア
ドレス端子ａ1 〜ａ32に対して出力され、データ信号発
生回路６からは、１ビットのデータ信号がドライバーボ
ード１３のデータ端子ｂ1 〜ｂ32に対して出力される。
そして、ドライバーボード１３に入力された３２ビット
のアドレス信号は、所定のレベルに変換され、各ビット
毎にアドレス端子ａ1〜ａ32のそれぞれの端子からテス
トボード１４に対して出力される。また、ドライバーボ
ード１３に入力された、３２個のＤＵＴ１４Ａ分の１ビ
ットのデータ信号は、所定のレベルに変換され、データ
端子ｂ1 〜ｂ32のそれぞれの端子からテストボード１４
に対して出力される。
【００１２】ドライバーボード１３のアドレス端子ａ1
〜ａ32のそれぞれの端子から各ビット毎に出力された３
２ビットのアドレス信号は、テストボード１４に実装さ
れた全てのＤＵＴ１４Ａ（1,1 〜32,n）の３２ビットの
アドレスピンＡ0 〜Ａ31に入力される。また、ドライバ
ーボード１３のデータ端子ｂ1 〜ｂ32のそれぞれの端子
から出力された１ビットのデータ信号は、それぞれの端
子と接続されたテストボード１４上のＤＵＴ１４ＡのＩ
／ＯピンＩ／Ｏ0 に入力される。図５においては、ドラ
イバーボード１３のデータ端子ｂ1 は、１行目のＤＵＴ
１４Ａ（1,1 〜1,n ）と接続され、データ端子ｂ2 は、
２行目のＤＵＴ１４Ａ（2,1 〜2,n ）と接続され、以
下、一つの端子が行単位でＤＵＴ１４Ａに接続されて、
データ端子ｂ32は、３２行目のＤＵＴ１４Ａ（32,1〜3
2,n）と接続されている。
〜ａ32のそれぞれの端子から各ビット毎に出力された３
２ビットのアドレス信号は、テストボード１４に実装さ
れた全てのＤＵＴ１４Ａ（1,1 〜32,n）の３２ビットの
アドレスピンＡ0 〜Ａ31に入力される。また、ドライバ
ーボード１３のデータ端子ｂ1 〜ｂ32のそれぞれの端子
から出力された１ビットのデータ信号は、それぞれの端
子と接続されたテストボード１４上のＤＵＴ１４ＡのＩ
／ＯピンＩ／Ｏ0 に入力される。図５においては、ドラ
イバーボード１３のデータ端子ｂ1 は、１行目のＤＵＴ
１４Ａ（1,1 〜1,n ）と接続され、データ端子ｂ2 は、
２行目のＤＵＴ１４Ａ（2,1 〜2,n ）と接続され、以
下、一つの端子が行単位でＤＵＴ１４Ａに接続されて、
データ端子ｂ32は、３２行目のＤＵＴ１４Ａ（32,1〜3
2,n）と接続されている。
【００１３】一方、テストボード１４に実装されたＤＵ
Ｔ１４Ａ，・・・・は、ドライバーボード１３から入力され
るスキャン信号Ｓ1 〜Ｓn によって出力を制御されてお
り、まず、スキャン信号Ｓ1 によって１列目のＤＵＴ１
４Ａ（1,1 〜32,1）がイネーブル状態となり、内部で処
理されたデータ信号をそれぞれのＩ／ＯピンＩ／Ｏ0か
らドライバーボード１３に対して出力する。以降、スキ
ャン信号Ｓn によって、ｎ列目のＤＵＴ１４Ａ（1,n 〜
32,n）がイネーブル状態となるまで、順次、列毎のＤＵ
Ｔ１４Ａからドライバーボード１３に対してデータ信号
が出力される。
Ｔ１４Ａ，・・・・は、ドライバーボード１３から入力され
るスキャン信号Ｓ1 〜Ｓn によって出力を制御されてお
り、まず、スキャン信号Ｓ1 によって１列目のＤＵＴ１
４Ａ（1,1 〜32,1）がイネーブル状態となり、内部で処
理されたデータ信号をそれぞれのＩ／ＯピンＩ／Ｏ0か
らドライバーボード１３に対して出力する。以降、スキ
ャン信号Ｓn によって、ｎ列目のＤＵＴ１４Ａ（1,n 〜
32,n）がイネーブル状態となるまで、順次、列毎のＤＵ
Ｔ１４Ａからドライバーボード１３に対してデータ信号
が出力される。
【００１４】テストボード１４上の列毎のＤＵＴ１４Ａ
からドライバーボード１３のデータ端子ｂ1 〜ｂ32に入
力されたデータ信号は、それぞれの判定回路１３Ａによ
ってデータ信号発生回路１６から入力される期待値デー
タ信号と比較され、良品であるか否を判定されて、判定
結果を示す信号が上位コンピュータ１７に対して出力さ
れる。そして、上位コンピュータ１７に入力された判定
結果を示す信号は、上位コンピュータ１７によって解析
され、テストボード１４に実装された全てのＤＵＴ１４
Ａ，・・・・について良品であるか否かの判定結果が上位コ
ンピュータ１７の表示装置、あるいは印刷装置等から出
力される。
からドライバーボード１３のデータ端子ｂ1 〜ｂ32に入
力されたデータ信号は、それぞれの判定回路１３Ａによ
ってデータ信号発生回路１６から入力される期待値デー
タ信号と比較され、良品であるか否を判定されて、判定
結果を示す信号が上位コンピュータ１７に対して出力さ
れる。そして、上位コンピュータ１７に入力された判定
結果を示す信号は、上位コンピュータ１７によって解析
され、テストボード１４に実装された全てのＤＵＴ１４
Ａ，・・・・について良品であるか否かの判定結果が上位コ
ンピュータ１７の表示装置、あるいは印刷装置等から出
力される。
【００１５】
【発明が解決しようとする課題】上述したように、図５
に示すような測定の場合には、ドライバーボード１３の
アドレス端子ａ1 〜ａ32、及びデータ端子ｂ1 〜ｂ32の
全ての端子が有効に利用され、効率のよい測定を行うこ
とができる。しかしながら、図６に示すように、アドレ
ス端子３２本（ａ1 〜ａ32）、データ端子３２本（ｂ1
〜ｂ32）の計６４本の端子を有するＩＣ試験装置１０に
よって、アドレス信号０本、Ｉ／Ｏ信号８本のＤＵＴ１
４Ａを測定する場合には、以下に説明するように、未接
続の端子が生じてしまったり、一度に測定可能なＤＵＴ
１４Ａ，・・・・の数が少なくなってしまうなど、測定が非
効率になってしまっていた。
に示すような測定の場合には、ドライバーボード１３の
アドレス端子ａ1 〜ａ32、及びデータ端子ｂ1 〜ｂ32の
全ての端子が有効に利用され、効率のよい測定を行うこ
とができる。しかしながら、図６に示すように、アドレ
ス端子３２本（ａ1 〜ａ32）、データ端子３２本（ｂ1
〜ｂ32）の計６４本の端子を有するＩＣ試験装置１０に
よって、アドレス信号０本、Ｉ／Ｏ信号８本のＤＵＴ１
４Ａを測定する場合には、以下に説明するように、未接
続の端子が生じてしまったり、一度に測定可能なＤＵＴ
１４Ａ，・・・・の数が少なくなってしまうなど、測定が非
効率になってしまっていた。
【００１６】すなわち、図６に示すような測定を行う場
合には、ドライバーボード１３の３２本のアドレス端子
ａ1 〜ａ32は全て未接続となってしまう。また、ＤＵＴ
１４ＡのＩ／Ｏ信号は８本であるので、３２本のデータ
端子は、８端子ずつ１つのＤＵＴ１４Ａに対して接続さ
れるため、スキャン信号によって選択される１列には４
個のＤＵＴ１４Ａを配置することしかできなくなってし
まう。
合には、ドライバーボード１３の３２本のアドレス端子
ａ1 〜ａ32は全て未接続となってしまう。また、ＤＵＴ
１４ＡのＩ／Ｏ信号は８本であるので、３２本のデータ
端子は、８端子ずつ１つのＤＵＴ１４Ａに対して接続さ
れるため、スキャン信号によって選択される１列には４
個のＤＵＴ１４Ａを配置することしかできなくなってし
まう。
【００１７】したがって、一般的に、ドライバーボード
１３のアドレス端子は、ＤＵＴ１４Ａのアドレスピンの
数に関わらず、測定する可能性のある最大数の仕様が必
要となり、また、ＤＵＴ１４ＡのＩ／Ｏピン数が増加す
ると１回のスキャン信号で測定できるＤＵＴ１４Ａの数
が減ってしまう。そのため、ドライバーボード１３に備
えられた端子を有効に利用することができず、ＩＣ試験
装置１０における測定の効率が低下してしまい、必要数
のＤＵＴ１４Ａを測定するために多大な時間を要してし
まっていた。
１３のアドレス端子は、ＤＵＴ１４Ａのアドレスピンの
数に関わらず、測定する可能性のある最大数の仕様が必
要となり、また、ＤＵＴ１４ＡのＩ／Ｏピン数が増加す
ると１回のスキャン信号で測定できるＤＵＴ１４Ａの数
が減ってしまう。そのため、ドライバーボード１３に備
えられた端子を有効に利用することができず、ＩＣ試験
装置１０における測定の効率が低下してしまい、必要数
のＤＵＴ１４Ａを測定するために多大な時間を要してし
まっていた。
【００１８】そこで、本発明の課題は、１回のスキャン
信号により測定できるＤＵＴ数を可能な限り多くして測
定時間を短縮するＩＣ試験装置を提供することである。
信号により測定できるＤＵＴ数を可能な限り多くして測
定時間を短縮するＩＣ試験装置を提供することである。
【００１９】
【課題を解決するための手段】請求項１記載の発明は、
複数の出力端子を有し、被測定デバイスに対して印加す
るアドレス信号、及びデータ信号をそれぞれ任意の出力
端子から被測定デバイスに対して出力するアドレス／デ
ータ信号出力手段と、複数の出力端子を有し、被測定デ
バイスから出力された信号が所定値であるか否かの判定
を行うための基準信号である期待値データ信号を任意の
出力端子から被測定デバイスに対して出力する期待値デ
ータ信号出力手段と、被測定デバイスから入力された信
号と、前記期待値データ出力手段から入力された期待値
データ信号を比較することによって、当該被測定デバイ
スの良否を判定する判定手段と、を備えたことを特徴と
している。
複数の出力端子を有し、被測定デバイスに対して印加す
るアドレス信号、及びデータ信号をそれぞれ任意の出力
端子から被測定デバイスに対して出力するアドレス／デ
ータ信号出力手段と、複数の出力端子を有し、被測定デ
バイスから出力された信号が所定値であるか否かの判定
を行うための基準信号である期待値データ信号を任意の
出力端子から被測定デバイスに対して出力する期待値デ
ータ信号出力手段と、被測定デバイスから入力された信
号と、前記期待値データ出力手段から入力された期待値
データ信号を比較することによって、当該被測定デバイ
スの良否を判定する判定手段と、を備えたことを特徴と
している。
【００２０】請求項１記載の発明のＩＣ試験装置によれ
ば、アドレス／データ信号出力手段は、複数の出力端子
を有し、被測定デバイスに対して印加するアドレス信
号、及びデータ信号をそれぞれ任意の出力端子から被測
定デバイスに対して出力し、期待値データ信号出力手段
は、複数の出力端子を有し、被測定デバイスから出力さ
れた信号が所定値であるか否かの判定を行うための基準
信号である期待値データ信号を任意の出力端子から被測
定デバイスに対して出力し、判定手段は、被測定デバイ
スから入力された信号と、前記期待値データ出力手段か
ら入力された期待値データ信号を比較することによっ
て、当該被測定デバイスの良否を判定する。
ば、アドレス／データ信号出力手段は、複数の出力端子
を有し、被測定デバイスに対して印加するアドレス信
号、及びデータ信号をそれぞれ任意の出力端子から被測
定デバイスに対して出力し、期待値データ信号出力手段
は、複数の出力端子を有し、被測定デバイスから出力さ
れた信号が所定値であるか否かの判定を行うための基準
信号である期待値データ信号を任意の出力端子から被測
定デバイスに対して出力し、判定手段は、被測定デバイ
スから入力された信号と、前記期待値データ出力手段か
ら入力された期待値データ信号を比較することによっ
て、当該被測定デバイスの良否を判定する。
【００２１】したがって、それぞれの出力端子がアドレ
ス信号、あるいはデータ信号を選択的に出力できるた
め、備えられた出力端子を有効に活用することができ、
測定の効率を向上させることができる。また、被測定デ
バイスのアドレスピン数またはデータピン数が変化した
場合にも、当該ＩＣ試験装置の出力端子から出力する信
号に応じて回路を設計し直す必要がなく、新たな設計の
手間を省くことができる。
ス信号、あるいはデータ信号を選択的に出力できるた
め、備えられた出力端子を有効に活用することができ、
測定の効率を向上させることができる。また、被測定デ
バイスのアドレスピン数またはデータピン数が変化した
場合にも、当該ＩＣ試験装置の出力端子から出力する信
号に応じて回路を設計し直す必要がなく、新たな設計の
手間を省くことができる。
【００２２】請求項２記載の発明は、被測定デバイスに
対して印加するアドレス信号を発生するアドレス信号発
生手段と、被測定デバイスに対して印加するデータ信号
を発生するデータ信号発生手段と、複数の出力端子を有
し、各出力端子毎に、前記アドレス信号発生手段から入
力されるアドレス信号と、前記データ信号発生手段から
入力されるデータ信号との内いずれか一方を選択して被
測定デバイスに対して出力する第１の選択手段と、複数
の出力端子を有し、各出力端子毎に、前記データ信号発
生手段から入力されるデータ信号を出力するか否かのい
ずれか一方を選択して出力する第２の選択手段と、被測
定デバイスから入力された信号と、前記第２の出力手段
から入力されたデータ信号を比較することによって、当
該被測定デバイスの良否を判定する判定手段と、を備え
たことを特徴としている。
対して印加するアドレス信号を発生するアドレス信号発
生手段と、被測定デバイスに対して印加するデータ信号
を発生するデータ信号発生手段と、複数の出力端子を有
し、各出力端子毎に、前記アドレス信号発生手段から入
力されるアドレス信号と、前記データ信号発生手段から
入力されるデータ信号との内いずれか一方を選択して被
測定デバイスに対して出力する第１の選択手段と、複数
の出力端子を有し、各出力端子毎に、前記データ信号発
生手段から入力されるデータ信号を出力するか否かのい
ずれか一方を選択して出力する第２の選択手段と、被測
定デバイスから入力された信号と、前記第２の出力手段
から入力されたデータ信号を比較することによって、当
該被測定デバイスの良否を判定する判定手段と、を備え
たことを特徴としている。
【００２３】請求項２記載の発明のＩＣ試験装置によれ
ば、アドレス信号発生手段は、被測定デバイスに対して
印加するアドレス信号を発生し、データ信号発生手段
は、被測定デバイスに対して印加するデータ信号を発生
し、第１の選択手段は、複数の出力端子を有し、各出力
端子毎に、前記アドレス信号発生手段から入力されるア
ドレス信号と、前記データ信号発生手段から入力される
データ信号との内いずれか一方を選択して被測定デバイ
スに対して出力し、第２の選択手段は、複数の出力端子
を有し、各出力端子毎に、前記データ信号発生手段から
入力されるデータ信号を出力するか否かのいずれか一方
を選択して出力し、判定手段は、被測定デバイスから入
力された信号と、前記第２の出力手段から入力されたデ
ータ信号を比較することによって、当該被測定デバイス
の良否を判定する。
ば、アドレス信号発生手段は、被測定デバイスに対して
印加するアドレス信号を発生し、データ信号発生手段
は、被測定デバイスに対して印加するデータ信号を発生
し、第１の選択手段は、複数の出力端子を有し、各出力
端子毎に、前記アドレス信号発生手段から入力されるア
ドレス信号と、前記データ信号発生手段から入力される
データ信号との内いずれか一方を選択して被測定デバイ
スに対して出力し、第２の選択手段は、複数の出力端子
を有し、各出力端子毎に、前記データ信号発生手段から
入力されるデータ信号を出力するか否かのいずれか一方
を選択して出力し、判定手段は、被測定デバイスから入
力された信号と、前記第２の出力手段から入力されたデ
ータ信号を比較することによって、当該被測定デバイス
の良否を判定する。
【００２４】したがって、従来のＩＣ試験装置に対し
て、前記第１の選択手段、及び前記第２の選択手段を追
加することにより、それぞれの出力端子がアドレス信
号、あるいはデータ信号を選択的に出力できるような構
成に変更できるため、請求項１記載の発明と同様の効果
を従来のＩＣ試験装置に対する部分的な変更のみで容易
に実現できる。
て、前記第１の選択手段、及び前記第２の選択手段を追
加することにより、それぞれの出力端子がアドレス信
号、あるいはデータ信号を選択的に出力できるような構
成に変更できるため、請求項１記載の発明と同様の効果
を従来のＩＣ試験装置に対する部分的な変更のみで容易
に実現できる。
【００２５】また、請求項３記載の発明のように、請求
項２記載のＩＣ試験装置において、前記第１の選択手段
は、前記各出力端子毎に前記アドレス信号と前記データ
信号のいずれを選択するかを指定する第１の選択情報を
格納する第１の選択情報格納手段を有し、当該第１の選
択情報に基づいて選択処理を行い、前記第２の選択手段
は、前記各出力端子毎に前記データ信号を出力するか否
かのいずれを選択するかを指定する第２の選択情報を格
納する第２の選択情報格納手段を有し、当該第２の選択
情報に基づいて選択処理を行うこととしてもよい。
項２記載のＩＣ試験装置において、前記第１の選択手段
は、前記各出力端子毎に前記アドレス信号と前記データ
信号のいずれを選択するかを指定する第１の選択情報を
格納する第１の選択情報格納手段を有し、当該第１の選
択情報に基づいて選択処理を行い、前記第２の選択手段
は、前記各出力端子毎に前記データ信号を出力するか否
かのいずれを選択するかを指定する第２の選択情報を格
納する第２の選択情報格納手段を有し、当該第２の選択
情報に基づいて選択処理を行うこととしてもよい。
【００２６】この請求項３記載の発明のＩＣ試験装置に
よれば、前記第１、または第２の選択情報格納手段に格
納する前記第１、または第２の選択情報を変更すること
により、様々な種類の被測定デバイスに対応することが
できるため、請求項２記載の発明の効果を更に容易に実
現することができる。
よれば、前記第１、または第２の選択情報格納手段に格
納する前記第１、または第２の選択情報を変更すること
により、様々な種類の被測定デバイスに対応することが
できるため、請求項２記載の発明の効果を更に容易に実
現することができる。
【００２７】また、請求項４記載の発明のように、請求
項２、または３に記載のＩＣ試験装置において、複数の
被測定デバイスを同時に試験する際に、前記第１の選択
手段の複数の出力端子の内、当該被測定デバイスのアド
レスピン数と同数の出力端子をアドレス信号出力用とし
て選択して、該選択された出力端子を前記複数の被測定
デバイスに対して共通に接続し、残りの出力端子を当該
被測定デバイスのデータピン数に応じて複数の被測定デ
バイスに振り分けてそれぞれに個別に接続することとし
てもよい。
項２、または３に記載のＩＣ試験装置において、複数の
被測定デバイスを同時に試験する際に、前記第１の選択
手段の複数の出力端子の内、当該被測定デバイスのアド
レスピン数と同数の出力端子をアドレス信号出力用とし
て選択して、該選択された出力端子を前記複数の被測定
デバイスに対して共通に接続し、残りの出力端子を当該
被測定デバイスのデータピン数に応じて複数の被測定デ
バイスに振り分けてそれぞれに個別に接続することとし
てもよい。
【００２８】この請求項４記載の発明のＩＣ試験装置に
よれば、請求項２、または３に記載の発明の効果に加え
て、被測定デバイスのアドレスピンとデータピンの合計
数が前記第１の選択手段の出力端子数を超えないという
条件内であれば、被測定デバイスのアドレスピン数、ま
たはデータピン数による測定の制限を受けることがない
ため、様々な被測定デバイスの測定に柔軟に対応するこ
とができる。また、アドレスピンと接続されない出力端
子を全てデータピンとの接続用に使用することができる
ため、可能な限りで最大数の被測定デバイスを同時に測
定することができ、測定の効率を向上させることができ
る。
よれば、請求項２、または３に記載の発明の効果に加え
て、被測定デバイスのアドレスピンとデータピンの合計
数が前記第１の選択手段の出力端子数を超えないという
条件内であれば、被測定デバイスのアドレスピン数、ま
たはデータピン数による測定の制限を受けることがない
ため、様々な被測定デバイスの測定に柔軟に対応するこ
とができる。また、アドレスピンと接続されない出力端
子を全てデータピンとの接続用に使用することができる
ため、可能な限りで最大数の被測定デバイスを同時に測
定することができ、測定の効率を向上させることができ
る。
【００２９】
【発明の実施の形態】以下、図を参照して本発明に係る
ＩＣ試験装置の実施の形態を詳細に説明する。図１〜図
３は、本発明の一実施形態におけるＩＣ試験装置１を示
す図である。
ＩＣ試験装置の実施の形態を詳細に説明する。図１〜図
３は、本発明の一実施形態におけるＩＣ試験装置１を示
す図である。
【００３０】まず構成を説明する。図１は、ＩＣ試験装
置１の回路構成を示すブロック図である。この図１にお
いて、ＩＣ試験装置１は、選択回路２、ドライバーボー
ド３、テストボード４、アドレス信号発生回路５、デー
タ信号発生回路６、及び上位コンピュータ７によって構
成されている。
置１の回路構成を示すブロック図である。この図１にお
いて、ＩＣ試験装置１は、選択回路２、ドライバーボー
ド３、テストボード４、アドレス信号発生回路５、デー
タ信号発生回路６、及び上位コンピュータ７によって構
成されている。
【００３１】選択回路２は、アドレス信号発生回路５か
ら入力されるアドレス信号、及びデータ信号発生回路６
から入力されるデータ信号を適宜選択してドライバーボ
ード３に転送するための回路であり、アドレス／データ
選択回路２Ａ、期待値データ選択回路２Ｂ、レジスタ２
Ｃ、及びレジスタ２Ｄによって構成されている。
ら入力されるアドレス信号、及びデータ信号発生回路６
から入力されるデータ信号を適宜選択してドライバーボ
ード３に転送するための回路であり、アドレス／データ
選択回路２Ａ、期待値データ選択回路２Ｂ、レジスタ２
Ｃ、及びレジスタ２Ｄによって構成されている。
【００３２】アドレス／データ選択回路２Ａは、ドライ
バーボード３が有するＩ／Ｏ端子ｐ1 〜ｐk のそれぞれ
と接続されるｋ個のデータ出力端子ａ1 〜ａk を有して
おり、レジスタ２Ｃから入力される選択信号に従って、
各データ出力端子ａ1 〜ａk毎に、アドレス信号発生回
路５から入力されるアドレス信号、または、データ信号
発生回路６から入力されるデータ信号のいずれか一方を
選択し、ドライバーボード３に対して出力する。
バーボード３が有するＩ／Ｏ端子ｐ1 〜ｐk のそれぞれ
と接続されるｋ個のデータ出力端子ａ1 〜ａk を有して
おり、レジスタ２Ｃから入力される選択信号に従って、
各データ出力端子ａ1 〜ａk毎に、アドレス信号発生回
路５から入力されるアドレス信号、または、データ信号
発生回路６から入力されるデータ信号のいずれか一方を
選択し、ドライバーボード３に対して出力する。
【００３３】期待値データ選択回路２Ｂは、ドライバー
ボード３が有するＩ／Ｏ端子ｐ1 〜ｐk のそれぞれに対
応した判定回路３Ａ，・・・・と接続されるｋ個のデータ出
力端子ｂ1 〜ｂk を有しており、レジスタ２Ｄから入力
される選択信号に従って、各データ出力端子ｂ1 〜ｂk
毎に、データ信号発生回路６から入力されるデータ信号
を、ＤＵＴ４Ａが出力するデータ信号を判定するための
基準信号となる期待値データ信号として、出力するか否
かのいずれかを選択してドライバーボード３の判定回路
３Ａ，・・・・に対して出力する。
ボード３が有するＩ／Ｏ端子ｐ1 〜ｐk のそれぞれに対
応した判定回路３Ａ，・・・・と接続されるｋ個のデータ出
力端子ｂ1 〜ｂk を有しており、レジスタ２Ｄから入力
される選択信号に従って、各データ出力端子ｂ1 〜ｂk
毎に、データ信号発生回路６から入力されるデータ信号
を、ＤＵＴ４Ａが出力するデータ信号を判定するための
基準信号となる期待値データ信号として、出力するか否
かのいずれかを選択してドライバーボード３の判定回路
３Ａ，・・・・に対して出力する。
【００３４】レジスタ２Ｃ、及びレジスタ２Ｄは、それ
ぞれアドレス／データ選択回路２Ａ、または期待値デー
タ選択回路２Ｂに対して出力する選択信号を内部に保持
している。この選択信号は、例えば、各ビットがそれぞ
れアドレス／データ選択回路２Ａ、または期待値データ
選択回路２Ｂのそれぞれのデータ出力端子に対応するｋ
ビットのデータであり、該データのビットパターンによ
りアドレス／データ選択回路２Ａ、または期待値データ
選択回路２Ｂの選択動作を制御する。
ぞれアドレス／データ選択回路２Ａ、または期待値デー
タ選択回路２Ｂに対して出力する選択信号を内部に保持
している。この選択信号は、例えば、各ビットがそれぞ
れアドレス／データ選択回路２Ａ、または期待値データ
選択回路２Ｂのそれぞれのデータ出力端子に対応するｋ
ビットのデータであり、該データのビットパターンによ
りアドレス／データ選択回路２Ａ、または期待値データ
選択回路２Ｂの選択動作を制御する。
【００３５】ドライバーボード３は、テストボード４上
のＤＵＴ４Ａ，・・・・と接続される任意数ｋ個のＩ／Ｏ端
子ｐ1 〜ｐk を有しており、各Ｉ／Ｏ端子にはコンパレ
ータ機能とその判定を行う判定回路３Ａが接続されてい
るため、ＤＵＴ４Ａのアドレスピン、またはＩ／Ｏピン
のいずれに接続することも可能であり、ＤＵＴ４Ａのア
ドレスビット数、及びＩ／Ｏビット数に従って各Ｉ／Ｏ
端子の接続先を適宜変更することが可能な構成である。
図１においては、Ｉ／Ｏ端子ｐ1 〜ｐi がＤＵＴ４Ａ，
・・・・のアドレスピンと接続されており、Ｉ／Ｏ端子ｐj
〜ｐk がＤＵＴ４Ａ，・・・・のＩ／Ｏピンと接続されてい
る。
のＤＵＴ４Ａ，・・・・と接続される任意数ｋ個のＩ／Ｏ端
子ｐ1 〜ｐk を有しており、各Ｉ／Ｏ端子にはコンパレ
ータ機能とその判定を行う判定回路３Ａが接続されてい
るため、ＤＵＴ４Ａのアドレスピン、またはＩ／Ｏピン
のいずれに接続することも可能であり、ＤＵＴ４Ａのア
ドレスビット数、及びＩ／Ｏビット数に従って各Ｉ／Ｏ
端子の接続先を適宜変更することが可能な構成である。
図１においては、Ｉ／Ｏ端子ｐ1 〜ｐi がＤＵＴ４Ａ，
・・・・のアドレスピンと接続されており、Ｉ／Ｏ端子ｐj
〜ｐk がＤＵＴ４Ａ，・・・・のＩ／Ｏピンと接続されてい
る。
【００３６】そして、ドライバーボード３は、試験を行
うＤＵＴ４Ａを順次選択するための選択信号であるスキ
ャン信号を発生して、テストボード４上に実装されたそ
れぞれのＤＵＴ４Ａ，・・・・に対して出力するとともに、
選択回路２から入力されるアドレス信号、及びデータ信
号を所定のレベルに変換してテストボード４上に実装さ
れたそれぞれのＤＵＴ４Ａ，・・・・に対して出力する。ま
た、前記スキャン信号によって選択されたＤＵＴ４Ａか
ら出力される信号が入力されると判定回路３Ａによっ
て、選択回路２から入力される期待値データ信号との比
較を行って結果の判定を示す信号を生成し、上位コンピ
ュータ７に対して出力する。
うＤＵＴ４Ａを順次選択するための選択信号であるスキ
ャン信号を発生して、テストボード４上に実装されたそ
れぞれのＤＵＴ４Ａ，・・・・に対して出力するとともに、
選択回路２から入力されるアドレス信号、及びデータ信
号を所定のレベルに変換してテストボード４上に実装さ
れたそれぞれのＤＵＴ４Ａ，・・・・に対して出力する。ま
た、前記スキャン信号によって選択されたＤＵＴ４Ａか
ら出力される信号が入力されると判定回路３Ａによっ
て、選択回路２から入力される期待値データ信号との比
較を行って結果の判定を示す信号を生成し、上位コンピ
ュータ７に対して出力する。
【００３７】テストボード４は、複数のＤＵＴ４Ａ，・・
・・を実装するボードであり、ドライバーボード３から入
力されるスキャン信号、アドレス信号、及びデータ信号
によって、ＤＵＴ４Ａが、順次所定の動作を行って出力
する信号をドライバーボード３に対して出力する。図１
においては、スキャン信号Ｓ1 によって選択されてイネ
ーブル状態となるＤＵＴ４Ａ1,1 〜ＤＵＴ４Ａm,1 のよ
うに１列に配置されたｍ個のＤＵＴ４Ａをｎ列分実装可
能となっており、一度にｍ×ｎ個のＤＵＴ４Ａ，・・・・を
テストボード４上に実装することができる。また、この
テストボード４を恒温漕に設置することによって、様々
な温度条件下（特に高温）でのＩＣ試験を行うこともで
きる。
・・を実装するボードであり、ドライバーボード３から入
力されるスキャン信号、アドレス信号、及びデータ信号
によって、ＤＵＴ４Ａが、順次所定の動作を行って出力
する信号をドライバーボード３に対して出力する。図１
においては、スキャン信号Ｓ1 によって選択されてイネ
ーブル状態となるＤＵＴ４Ａ1,1 〜ＤＵＴ４Ａm,1 のよ
うに１列に配置されたｍ個のＤＵＴ４Ａをｎ列分実装可
能となっており、一度にｍ×ｎ個のＤＵＴ４Ａ，・・・・を
テストボード４上に実装することができる。また、この
テストボード４を恒温漕に設置することによって、様々
な温度条件下（特に高温）でのＩＣ試験を行うこともで
きる。
【００３８】アドレス信号発生回路５は、テストボード
４に実装されたＤＵＴ４Ａ，・・・・に印加されるアドレス
信号を発生させ、選択回路２のアドレス／データ選択回
路２Ａに対して出力する。
４に実装されたＤＵＴ４Ａ，・・・・に印加されるアドレス
信号を発生させ、選択回路２のアドレス／データ選択回
路２Ａに対して出力する。
【００３９】データ信号発生回路６は、テストボード４
に実装されたＤＵＴ４Ａ，・・・・に印加されるデータ信号
を発生させ、選択回路２のアドレス／データ選択回路２
Ａ、及び期待値データ選択回路２Ｂに対して出力する。
に実装されたＤＵＴ４Ａ，・・・・に印加されるデータ信号
を発生させ、選択回路２のアドレス／データ選択回路２
Ａ、及び期待値データ選択回路２Ｂに対して出力する。
【００４０】上位コンピュータ７は、ドライバーボード
３の判定回路３Ａによって不良と判定されたＩ／Ｏピン
に接続されているＤＵＴ４Ａを判別することにより全て
のＤＵＴ４Ａの良品、不良品の判定を行い、判定結果を
表示装置、あるいは印刷装置等に出力する。
３の判定回路３Ａによって不良と判定されたＩ／Ｏピン
に接続されているＤＵＴ４Ａを判別することにより全て
のＤＵＴ４Ａの良品、不良品の判定を行い、判定結果を
表示装置、あるいは印刷装置等に出力する。
【００４１】次に動作を説明する。図２は、６４本のＩ
／Ｏ端子を有するＩＣ試験装置１によって、アドレス信
号３２本、Ｉ／Ｏ信号１本のＤＵＴ４Ａを測定する場合
について示す図である。
／Ｏ端子を有するＩＣ試験装置１によって、アドレス信
号３２本、Ｉ／Ｏ信号１本のＤＵＴ４Ａを測定する場合
について示す図である。
【００４２】このような測定を行う場合には、図２に示
すように、ドライバーボード３の６４本のＩ／Ｏ端子の
内ｐ1 〜ｐ32がアドレス信号出力用に割り当てられ、残
りのｐ33〜ｐ64がデータ信号用に割り当てられることと
なる。そして、ＤＵＴ４ＡのＩ／Ｏ信号は１本であるの
で、ｐ33〜ｐ64の３２本のＩ／Ｏ端子のそれぞれが１つ
のＤＵＴ４Ａに対して接続されるため、スキャン信号に
よって選択される１列には３２個のＤＵＴ４Ａを配置し
て同時に測定することが可能となる。
すように、ドライバーボード３の６４本のＩ／Ｏ端子の
内ｐ1 〜ｐ32がアドレス信号出力用に割り当てられ、残
りのｐ33〜ｐ64がデータ信号用に割り当てられることと
なる。そして、ＤＵＴ４ＡのＩ／Ｏ信号は１本であるの
で、ｐ33〜ｐ64の３２本のＩ／Ｏ端子のそれぞれが１つ
のＤＵＴ４Ａに対して接続されるため、スキャン信号に
よって選択される１列には３２個のＤＵＴ４Ａを配置し
て同時に測定することが可能となる。
【００４３】まず、アドレス信号発生回路５からは、３
２ビットのアドレス信号が選択回路２のアドレス／デー
タ選択回路２Ａに対して出力され、データ信号発生回路
６からは、１ビットのデータ信号がアドレス／データ選
択回路２Ａ、及び期待値データ選択回路２Ｂに対して出
力される。
２ビットのアドレス信号が選択回路２のアドレス／デー
タ選択回路２Ａに対して出力され、データ信号発生回路
６からは、１ビットのデータ信号がアドレス／データ選
択回路２Ａ、及び期待値データ選択回路２Ｂに対して出
力される。
【００４４】レジスタ２Ｃには、アドレス／データ選択
回路２Ａのデータ出力端子ａ1 〜ａ32から出力する信号
として３２ビットのアドレス信号を選択し、データ出力
端子ａ33〜ａ64から出力する信号として１ビットのデー
タ信号を選択するようにアドレス／データ選択回路２Ａ
を制御するための選択信号が保持されている。すなわ
ち、アドレス信号発生回路５から入力される３２ビット
のアドレス信号は、データ出力端子ａ1 〜ａ32のそれぞ
れに１ビット毎に割り当てられて、ドライバーボード３
のＩ／Ｏ端子ｐ1 〜ｐ32に対応する入力端子に対して出
力され、データ信号発生回路６から入力される１ビット
のデータ信号は、データ出力端子ａ33〜ａ64のそれぞれ
の端子からドライバーボード３のＩ／Ｏ端子ｐ33〜ｐ64
に対応する入力端子に対して出力される。
回路２Ａのデータ出力端子ａ1 〜ａ32から出力する信号
として３２ビットのアドレス信号を選択し、データ出力
端子ａ33〜ａ64から出力する信号として１ビットのデー
タ信号を選択するようにアドレス／データ選択回路２Ａ
を制御するための選択信号が保持されている。すなわ
ち、アドレス信号発生回路５から入力される３２ビット
のアドレス信号は、データ出力端子ａ1 〜ａ32のそれぞ
れに１ビット毎に割り当てられて、ドライバーボード３
のＩ／Ｏ端子ｐ1 〜ｐ32に対応する入力端子に対して出
力され、データ信号発生回路６から入力される１ビット
のデータ信号は、データ出力端子ａ33〜ａ64のそれぞれ
の端子からドライバーボード３のＩ／Ｏ端子ｐ33〜ｐ64
に対応する入力端子に対して出力される。
【００４５】また、レジスタ２Ｄには、期待値データ選
択回路２Ｂのデータ出力端子ｂ1 〜ｂ32からは信号を出
力せず、データ出力端子ｂ33〜ｂ64からはデータ信号発
生回路６から入力されるデータ信号を期待値データ信号
として出力するように期待値データ選択回路２Ｂを制御
するための選択信号が保持されている。すなわち、デー
タ信号発生回路６から入力される１ビットのデータ信号
は、データ出力端子ｂ33〜ｂ64のそれぞれの端子からド
ライバーボード３のＩ／Ｏ端子ｐ33〜ｐ64に対応するそ
れぞれの判定回路３Ａに対して出力される。
択回路２Ｂのデータ出力端子ｂ1 〜ｂ32からは信号を出
力せず、データ出力端子ｂ33〜ｂ64からはデータ信号発
生回路６から入力されるデータ信号を期待値データ信号
として出力するように期待値データ選択回路２Ｂを制御
するための選択信号が保持されている。すなわち、デー
タ信号発生回路６から入力される１ビットのデータ信号
は、データ出力端子ｂ33〜ｂ64のそれぞれの端子からド
ライバーボード３のＩ／Ｏ端子ｐ33〜ｐ64に対応するそ
れぞれの判定回路３Ａに対して出力される。
【００４６】アドレス／データ選択回路２Ａからドライ
バーボード３に入力された３２ビットのアドレス信号
は、所定のレベルに変換され、各ビット毎にＩ／Ｏ端子
ｐ1 〜ｐ32のそれぞれの端子からテストボード４に対し
て出力される。また、アドレス／データ選択回路２Ａか
らドライバーボード３に入力された、３２個のＤＵＴ４
Ａ分の１ビットのデータ信号は、所定のレベルに変換さ
れ、Ｉ／Ｏ端子ｐ33〜ｐ64のそれぞれの端子からテスト
ボード４に対して出力される。
バーボード３に入力された３２ビットのアドレス信号
は、所定のレベルに変換され、各ビット毎にＩ／Ｏ端子
ｐ1 〜ｐ32のそれぞれの端子からテストボード４に対し
て出力される。また、アドレス／データ選択回路２Ａか
らドライバーボード３に入力された、３２個のＤＵＴ４
Ａ分の１ビットのデータ信号は、所定のレベルに変換さ
れ、Ｉ／Ｏ端子ｐ33〜ｐ64のそれぞれの端子からテスト
ボード４に対して出力される。
【００４７】ドライバーボード３のＩ／Ｏ端子ｐ1 〜ｐ
32のそれぞれの端子から各ビット毎に出力された３２ビ
ットのアドレス信号は、テストボード４に実装された全
てのＤＵＴ４Ａ（1,1 〜32,n）の３２ビットのアドレス
ピンＡ0 〜Ａ31に入力される。また、ドライバーボード
３のＩ／Ｏ端子ｐ33〜ｐ64のそれぞれの端子から出力さ
れた１ビットのデータ信号は、それぞれの端子と接続さ
れたテストボード４上のＤＵＴ４ＡのＩ／ＯピンＩ／Ｏ
0 に入力される。図２においては、ドライバーボード３
のＩ／Ｏ端子ｐ33は、１行目のＤＵＴ４Ａ（1,1 〜1,n
）と接続され、Ｉ／Ｏ端子ｐ34は、２行目のＤＵＴ４
Ａ（2,1 〜2,n ）と接続され、以下、一つの端子が行単
位でＤＵＴ４Ａに接続されて、Ｉ／Ｏ端子ｐ64は、３２
行目のＤＵＴ４Ａ（32,1〜32,n）と接続されている。
32のそれぞれの端子から各ビット毎に出力された３２ビ
ットのアドレス信号は、テストボード４に実装された全
てのＤＵＴ４Ａ（1,1 〜32,n）の３２ビットのアドレス
ピンＡ0 〜Ａ31に入力される。また、ドライバーボード
３のＩ／Ｏ端子ｐ33〜ｐ64のそれぞれの端子から出力さ
れた１ビットのデータ信号は、それぞれの端子と接続さ
れたテストボード４上のＤＵＴ４ＡのＩ／ＯピンＩ／Ｏ
0 に入力される。図２においては、ドライバーボード３
のＩ／Ｏ端子ｐ33は、１行目のＤＵＴ４Ａ（1,1 〜1,n
）と接続され、Ｉ／Ｏ端子ｐ34は、２行目のＤＵＴ４
Ａ（2,1 〜2,n ）と接続され、以下、一つの端子が行単
位でＤＵＴ４Ａに接続されて、Ｉ／Ｏ端子ｐ64は、３２
行目のＤＵＴ４Ａ（32,1〜32,n）と接続されている。
【００４８】一方、テストボード４に実装されたＤＵＴ
４Ａ，・・・・は、ドライバーボード３から入力されるスキ
ャン信号Ｓ1 〜Ｓn によって出力を制御されており、ま
ず、スキャン信号Ｓ1 によって１列目のＤＵＴ４Ａ（1,
1 〜32,1）がイネーブル状態となり、内部で処理された
データ信号をそれぞれのＩ／ＯピンＩ／Ｏ0 からドライ
バーボード３に対して出力する。以降、スキャン信号Ｓ
n によって、ｎ列目のＤＵＴ４Ａ（1,n 〜32,n）がイネ
ーブル状態となるまで、順次、列毎のＤＵＴ４Ａからド
ライバーボード３に対してデータ信号が出力される。
４Ａ，・・・・は、ドライバーボード３から入力されるスキ
ャン信号Ｓ1 〜Ｓn によって出力を制御されており、ま
ず、スキャン信号Ｓ1 によって１列目のＤＵＴ４Ａ（1,
1 〜32,1）がイネーブル状態となり、内部で処理された
データ信号をそれぞれのＩ／ＯピンＩ／Ｏ0 からドライ
バーボード３に対して出力する。以降、スキャン信号Ｓ
n によって、ｎ列目のＤＵＴ４Ａ（1,n 〜32,n）がイネ
ーブル状態となるまで、順次、列毎のＤＵＴ４Ａからド
ライバーボード３に対してデータ信号が出力される。
【００４９】テストボード４上の列毎のＤＵＴ４Ａから
ドライバーボード３のＩ／Ｏ端子ｐ33〜ｐ64に入力され
たデータ信号は、それぞれの判定回路３Ａによって選択
回路２の期待値データ選択回路２Ｂから入力される期待
値データ信号と比較され、良品であるか否を判定され
て、判定結果を示す信号が上位コンピュータ７に対して
出力される。そして、上位コンピュータ７に入力された
判定結果を示す信号は、上位コンピュータ７によって解
析され、テストボード４に実装された全てのＤＵＴ４
Ａ，・・・・について良品であるか否かの判定結果が上位コ
ンピュータ７の表示装置、あるいは印刷装置等から出力
される。
ドライバーボード３のＩ／Ｏ端子ｐ33〜ｐ64に入力され
たデータ信号は、それぞれの判定回路３Ａによって選択
回路２の期待値データ選択回路２Ｂから入力される期待
値データ信号と比較され、良品であるか否を判定され
て、判定結果を示す信号が上位コンピュータ７に対して
出力される。そして、上位コンピュータ７に入力された
判定結果を示す信号は、上位コンピュータ７によって解
析され、テストボード４に実装された全てのＤＵＴ４
Ａ，・・・・について良品であるか否かの判定結果が上位コ
ンピュータ７の表示装置、あるいは印刷装置等から出力
される。
【００５０】上述したように、図２に示すような測定を
行う場合のＩＣ試験装置１は、図５に示すような測定を
行う場合の従来のＩＣ試験装置１０と同じ処理能力であ
る。しかし、図３に示すような測定を行う場合には、図
６に示すような測定を行う場合の従来のＩＣ試験装置１
０と比較して、ＩＣ試験装置１の処理能力は向上するこ
ととなる。
行う場合のＩＣ試験装置１は、図５に示すような測定を
行う場合の従来のＩＣ試験装置１０と同じ処理能力であ
る。しかし、図３に示すような測定を行う場合には、図
６に示すような測定を行う場合の従来のＩＣ試験装置１
０と比較して、ＩＣ試験装置１の処理能力は向上するこ
ととなる。
【００５１】図３は、６４本のＩ／Ｏ端子を有するＩＣ
試験装置１によって、アドレス信号０本、Ｉ／Ｏ信号８
本のＤＵＴ４Ａを測定する場合について示す図である。
試験装置１によって、アドレス信号０本、Ｉ／Ｏ信号８
本のＤＵＴ４Ａを測定する場合について示す図である。
【００５２】このような測定を行う場合には、図３に示
すように、ドライバーボード３の６４本のＩ／Ｏ端子ｐ
1 〜ｐ64の全ての端子がデータ信号用に割り当てられる
こととなる。そして、ＤＵＴ４ＡのＩ／Ｏ信号は８本で
あるので、ドライバーボード３のＩ／Ｏ端子は８端子ず
つ１つのＤＵＴ４Ａに対して接続されるため、スキャン
信号によって選択される１列には８個のＤＵＴ４Ａを配
置することができるようになる。
すように、ドライバーボード３の６４本のＩ／Ｏ端子ｐ
1 〜ｐ64の全ての端子がデータ信号用に割り当てられる
こととなる。そして、ＤＵＴ４ＡのＩ／Ｏ信号は８本で
あるので、ドライバーボード３のＩ／Ｏ端子は８端子ず
つ１つのＤＵＴ４Ａに対して接続されるため、スキャン
信号によって選択される１列には８個のＤＵＴ４Ａを配
置することができるようになる。
【００５３】具体的には、ドライバーボード３のＩ／Ｏ
端子ｐ1 〜ｐ8 がテストボード４上の１行目のＤＵＴ４
Ａ（1,1 〜1,n ）のＩ／ＯピンＩ／Ｏ0 〜Ｉ／Ｏ7 と接
続され、Ｉ／Ｏ端子ｐ9 〜ｐ16がテストボード４上の２
行目のＤＵＴ４Ａ（2,1 〜2,n ）のＩ／ＯピンＩ／Ｏ0
〜Ｉ／Ｏ7 と接続され、以下、８端子ずつが行単位でＤ
ＵＴ４Ａに接続されて、Ｉ／Ｏ端子ｐ57〜ｐ64は、８行
目のＤＵＴ４Ａ（8,1〜8,n ）と接続されて、図２に示
すような場合の測定と同様の測定が行われる。
端子ｐ1 〜ｐ8 がテストボード４上の１行目のＤＵＴ４
Ａ（1,1 〜1,n ）のＩ／ＯピンＩ／Ｏ0 〜Ｉ／Ｏ7 と接
続され、Ｉ／Ｏ端子ｐ9 〜ｐ16がテストボード４上の２
行目のＤＵＴ４Ａ（2,1 〜2,n ）のＩ／ＯピンＩ／Ｏ0
〜Ｉ／Ｏ7 と接続され、以下、８端子ずつが行単位でＤ
ＵＴ４Ａに接続されて、Ｉ／Ｏ端子ｐ57〜ｐ64は、８行
目のＤＵＴ４Ａ（8,1〜8,n ）と接続されて、図２に示
すような場合の測定と同様の測定が行われる。
【００５４】その結果、ドライバーボード３の総端子数
を６４本とした同一条件下での測定において、従来のＩ
Ｃ試験装置１０による測定の場合の１回のスキャン信号
による測定個数４個と比較して、本発明のＩＣ試験装置
１による測定では、１回のスキャン信号による測定個数
は８個となり、測定効率を２倍にまで向上することがで
きる。すなわち、同一数のＤＵＴ４Ａの測定を行う場合
には、図３に示す例では、測定に要する時間を半分に短
縮することが可能となる。
を６４本とした同一条件下での測定において、従来のＩ
Ｃ試験装置１０による測定の場合の１回のスキャン信号
による測定個数４個と比較して、本発明のＩＣ試験装置
１による測定では、１回のスキャン信号による測定個数
は８個となり、測定効率を２倍にまで向上することがで
きる。すなわち、同一数のＤＵＴ４Ａの測定を行う場合
には、図３に示す例では、測定に要する時間を半分に短
縮することが可能となる。
【００５５】以上説明したように、本発明の一実施の形
態のＩＣ試験装置１によれば、アドレス／データ選択回
路２Ａは、ドライバーボード３が有するＩ／Ｏ端子ｐ1
〜ｐk のそれぞれと接続されるｋ個のデータ出力端子ａ
1 〜ａk を有しており、レジスタ２Ｃから入力される選
択信号に従って、各データ出力端子ａ1 〜ａk 毎に、ア
ドレス信号発生回路５から入力されるアドレス信号、ま
たは、データ信号発生回路６から入力されるデータ信号
のいずれか一方を選択し、ドライバーボード３に対して
出力する。また、期待値データ選択回路２Ｂは、ドライ
バーボード３が有するＩ／Ｏ端子ｐ1 〜ｐk のそれぞれ
に対応した判定回路３Ａ，・・・・と接続されるｋ個のデー
タ出力端子ｂ1 〜ｂk を有しており、レジスタ２Ｄから
入力される選択信号に従って、各データ出力端子ｂ1 〜
ｂk 毎に、データ信号発生回路６から入力されるデータ
信号を、ＤＵＴ４Ａが出力するデータ信号を判定するた
めの基準信号となる期待値データ信号として、出力する
か否かのいずれかを選択してドライバーボード３の判定
回路３Ａ，・・・・に対して出力する。そして、ドライバー
ボード３は、テストボード４上のＤＵＴ４Ａ，・・・・と接
続される任意数ｋ個のＩ／Ｏ端子ｐ1 〜ｐk を有してお
り、各Ｉ／Ｏ端子にはコンパレータ機能とその判定を行
う判定回路３Ａが接続されているため、ＤＵＴ４Ａのア
ドレスピン、またはＩ／Ｏピンのいずれに接続すること
も可能であり、ＤＵＴ４Ａのアドレスビット数、及びＩ
／Ｏビット数に従って各Ｉ／Ｏ端子の接続先を適宜変更
することが可能な構成である。
態のＩＣ試験装置１によれば、アドレス／データ選択回
路２Ａは、ドライバーボード３が有するＩ／Ｏ端子ｐ1
〜ｐk のそれぞれと接続されるｋ個のデータ出力端子ａ
1 〜ａk を有しており、レジスタ２Ｃから入力される選
択信号に従って、各データ出力端子ａ1 〜ａk 毎に、ア
ドレス信号発生回路５から入力されるアドレス信号、ま
たは、データ信号発生回路６から入力されるデータ信号
のいずれか一方を選択し、ドライバーボード３に対して
出力する。また、期待値データ選択回路２Ｂは、ドライ
バーボード３が有するＩ／Ｏ端子ｐ1 〜ｐk のそれぞれ
に対応した判定回路３Ａ，・・・・と接続されるｋ個のデー
タ出力端子ｂ1 〜ｂk を有しており、レジスタ２Ｄから
入力される選択信号に従って、各データ出力端子ｂ1 〜
ｂk 毎に、データ信号発生回路６から入力されるデータ
信号を、ＤＵＴ４Ａが出力するデータ信号を判定するた
めの基準信号となる期待値データ信号として、出力する
か否かのいずれかを選択してドライバーボード３の判定
回路３Ａ，・・・・に対して出力する。そして、ドライバー
ボード３は、テストボード４上のＤＵＴ４Ａ，・・・・と接
続される任意数ｋ個のＩ／Ｏ端子ｐ1 〜ｐk を有してお
り、各Ｉ／Ｏ端子にはコンパレータ機能とその判定を行
う判定回路３Ａが接続されているため、ＤＵＴ４Ａのア
ドレスピン、またはＩ／Ｏピンのいずれに接続すること
も可能であり、ＤＵＴ４Ａのアドレスビット数、及びＩ
／Ｏビット数に従って各Ｉ／Ｏ端子の接続先を適宜変更
することが可能な構成である。
【００５６】したがって、１回のスキャン信号で測定可
能なＤＵＴ４の数を、ＤＵＴ４Ａのアドレスピン数、及
びＩ／Ｏピン数によって定まる制限内で、可能な限り多
くすることができるため、ＩＣ試験装置１による測定の
効率を向上させることができる。また、各Ｉ／Ｏ端子の
接続先を適宜変更することが可能な構成であるため、Ｄ
ＵＴ４Ａのアドレスピン数またはＩ／Ｏピン数が変化し
た場合にも、ドライバーボード３を設計し直す必要がな
く、新たな設計の手間を省くことができる。
能なＤＵＴ４の数を、ＤＵＴ４Ａのアドレスピン数、及
びＩ／Ｏピン数によって定まる制限内で、可能な限り多
くすることができるため、ＩＣ試験装置１による測定の
効率を向上させることができる。また、各Ｉ／Ｏ端子の
接続先を適宜変更することが可能な構成であるため、Ｄ
ＵＴ４Ａのアドレスピン数またはＩ／Ｏピン数が変化し
た場合にも、ドライバーボード３を設計し直す必要がな
く、新たな設計の手間を省くことができる。
【００５７】なお、上記実施の形態において、図２、ま
たは図３に示す接続形態は、本発明の効果を説明する上
での一例であり、具体的な端子数、ＤＵＴ４Ａの配置方
法等の細部は、上述した内容に限定するものではなく、
本発明の趣旨を逸脱しない範囲内で適宜変更可能であ
る。
たは図３に示す接続形態は、本発明の効果を説明する上
での一例であり、具体的な端子数、ＤＵＴ４Ａの配置方
法等の細部は、上述した内容に限定するものではなく、
本発明の趣旨を逸脱しない範囲内で適宜変更可能であ
る。
【００５８】
【発明の効果】請求項１記載の発明によれば、それぞれ
の出力端子がアドレス信号、あるいはデータ信号を選択
的に出力できるため、備えられた出力端子を有効に活用
することができ、測定の効率を向上させることができ
る。また、被測定デバイスのアドレスピン数またはデー
タピン数が変化した場合にも、当該ＩＣ試験装置の出力
端子から出力する信号に応じて回路を設計し直す必要が
なく、新たな設計の手間を省くことができる。
の出力端子がアドレス信号、あるいはデータ信号を選択
的に出力できるため、備えられた出力端子を有効に活用
することができ、測定の効率を向上させることができ
る。また、被測定デバイスのアドレスピン数またはデー
タピン数が変化した場合にも、当該ＩＣ試験装置の出力
端子から出力する信号に応じて回路を設計し直す必要が
なく、新たな設計の手間を省くことができる。
【００５９】請求項２記載の発明によれば、従来のＩＣ
試験装置に対して、前記第１の選択手段、及び前記第２
の選択手段を追加することにより、それぞれの出力端子
がアドレス信号、あるいはデータ信号を選択的に出力で
きるような構成に変更できるため、請求項１記載の発明
と同様の効果を従来のＩＣ試験装置に対する部分的な変
更のみで容易に実現できる。
試験装置に対して、前記第１の選択手段、及び前記第２
の選択手段を追加することにより、それぞれの出力端子
がアドレス信号、あるいはデータ信号を選択的に出力で
きるような構成に変更できるため、請求項１記載の発明
と同様の効果を従来のＩＣ試験装置に対する部分的な変
更のみで容易に実現できる。
【００６０】請求項３記載の発明によれば、前記第１、
または第２の選択情報格納手段に格納する前記第１、ま
たは第２の選択情報を変更することにより、様々な種類
の被測定デバイスに対応することができるため、請求項
２記載の発明の効果を更に容易に実現することができ
る。
または第２の選択情報格納手段に格納する前記第１、ま
たは第２の選択情報を変更することにより、様々な種類
の被測定デバイスに対応することができるため、請求項
２記載の発明の効果を更に容易に実現することができ
る。
【００６１】請求項４記載の発明によれば、請求項２、
または３に記載の発明の効果に加えて、被測定デバイス
のアドレスピンとデータピンの合計数が前記第１の選択
手段の出力端子数を超えないという条件内であれば、被
測定デバイスのアドレスピン数、またはデータピン数に
よる測定の制限を受けることがないため、様々な被測定
デバイスの測定に柔軟に対応することができる。また、
アドレスピンと接続されない出力端子を全てデータピン
との接続用に使用することができるため、可能な限りで
最大数の被測定デバイスを同時に測定することができ、
測定の効率を向上させることができる。
または３に記載の発明の効果に加えて、被測定デバイス
のアドレスピンとデータピンの合計数が前記第１の選択
手段の出力端子数を超えないという条件内であれば、被
測定デバイスのアドレスピン数、またはデータピン数に
よる測定の制限を受けることがないため、様々な被測定
デバイスの測定に柔軟に対応することができる。また、
アドレスピンと接続されない出力端子を全てデータピン
との接続用に使用することができるため、可能な限りで
最大数の被測定デバイスを同時に測定することができ、
測定の効率を向上させることができる。
【図１】本発明の一実施の形態におけるＩＣ試験装置１
の回路構成を示すブロック図である。
の回路構成を示すブロック図である。
【図２】６４本のＩ／Ｏ端子を有するＩＣ試験装置１に
よって、アドレス信号３２本、Ｉ／Ｏ信号１本のＤＵＴ
４Ａを測定する場合について示す図である。
よって、アドレス信号３２本、Ｉ／Ｏ信号１本のＤＵＴ
４Ａを測定する場合について示す図である。
【図３】６４本のＩ／Ｏ端子を有するＩＣ試験装置１に
よって、アドレス信号０本、Ｉ／Ｏ信号８本のＤＵＴ４
Ａを測定する場合について示す図である。
よって、アドレス信号０本、Ｉ／Ｏ信号８本のＤＵＴ４
Ａを測定する場合について示す図である。
【図４】従来のＩＣ試験装置１０の回路構成を示す図で
ある。
ある。
【図５】アドレス端子３２本、データ端子３２本の計６
４本の端子を有するＩＣ試験装置１０によって、アドレ
ス信号３２本、Ｉ／Ｏ信号１本のＤＵＴ１４Ａを測定す
る場合について示す図である。
４本の端子を有するＩＣ試験装置１０によって、アドレ
ス信号３２本、Ｉ／Ｏ信号１本のＤＵＴ１４Ａを測定す
る場合について示す図である。
【図６】アドレス端子３２本、データ端子３２本の計６
４本の端子を有するＩＣ試験装置１０によって、アドレ
ス信号０本、Ｉ／Ｏ信号８本のＤＵＴ１４Ａを測定する
場合について示す図である。
４本の端子を有するＩＣ試験装置１０によって、アドレ
ス信号０本、Ｉ／Ｏ信号８本のＤＵＴ１４Ａを測定する
場合について示す図である。
１ ＩＣ試験装置 ２ 選択回路 ２Ａ アドレス／データ選択回路 ２Ｂ 期待値データ選択回路 ２Ｃ レジスタ ２Ｄ レジスタ ３ ドライバーボード ３Ａ 判定回路 ４ テストボード ４Ａ ＤＵＴ ５ アドレス信号発生回路 ６ データ信号発生回路 ７ 上位コンピュータ １０ ＩＣ試験装置 １３ ドライバーボード １３Ａ 判定回路 １４ テストボード １４Ａ ＤＵＴ １５ アドレス信号発生回路 １６ データ信号発生回路 １７ 上位コンピュータ
Claims (4)
- 【請求項１】複数の出力端子を有し、被測定デバイスに
対して印加するアドレス信号、及びデータ信号をそれぞ
れ任意の出力端子から被測定デバイスに対して出力する
アドレス／データ信号出力手段と、 複数の出力端子を有し、被測定デバイスから出力された
信号が所定値であるか否かの判定を行うための基準信号
である期待値データ信号を任意の出力端子から被測定デ
バイスに対して出力する期待値データ信号出力手段と、 被測定デバイスから入力された信号と、前記期待値デー
タ出力手段から入力された期待値データ信号を比較する
ことによって、当該被測定デバイスの良否を判定する判
定手段と、 を備えたことを特徴とするＩＣ試験装置。 - 【請求項２】被測定デバイスに対して印加するアドレス
信号を発生するアドレス信号発生手段と、 被測定デバイスに対して印加するデータ信号を発生する
データ信号発生手段と、 複数の出力端子を有し、各出力端子毎に、前記アドレス
信号発生手段から入力されるアドレス信号と、前記デー
タ信号発生手段から入力されるデータ信号との内いずれ
か一方を選択して被測定デバイスに対して出力する第１
の選択手段と、 複数の出力端子を有し、各出力端子毎に、前記データ信
号発生手段から入力されるデータ信号を出力するか否か
のいずれか一方を選択して出力する第２の選択手段と、 被測定デバイスから入力された信号と、前記第２の出力
手段から入力されたデータ信号を比較することによっ
て、当該被測定デバイスの良否を判定する判定手段と、 を備えたことを特徴とするＩＣ試験装置。 - 【請求項３】前記第１の選択手段は、前記各出力端子毎
に前記アドレス信号と前記データ信号のいずれを選択す
るかを指定する第１の選択情報を格納する第１の選択情
報格納手段を有し、当該第１の選択情報に基づいて選択
処理を行い、前記第２の選択手段は、前記各出力端子毎
に前記データ信号を出力するか否かのいずれを選択する
かを指定する第２の選択情報を格納する第２の選択情報
格納手段を有し、当該第２の選択情報に基づいて選択処
理を行うことを特徴とする請求項２記載のＩＣ試験装
置。 - 【請求項４】複数の被測定デバイスを同時に試験する際
に、前記第１の選択手段の複数の出力端子の内、当該被
測定デバイスのアドレスピン数と同数の出力端子をアド
レス信号出力用として選択して、該選択された出力端子
を前記複数の被測定デバイスに対して共通に接続し、残
りの出力端子を当該被測定デバイスのデータピン数に応
じて複数の被測定デバイスに振り分けてそれぞれに個別
に接続することを特徴とする請求項２、または３に記載
のＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011467A JPH11211793A (ja) | 1998-01-23 | 1998-01-23 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011467A JPH11211793A (ja) | 1998-01-23 | 1998-01-23 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11211793A true JPH11211793A (ja) | 1999-08-06 |
Family
ID=11778893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10011467A Withdrawn JPH11211793A (ja) | 1998-01-23 | 1998-01-23 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11211793A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6473345B2 (en) | 2001-01-23 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device which can be simultaneously tested even when the number of semiconductor memory devices is large and semiconductor wafer on which the semiconductor memory devices are formed |
| US8378698B2 (en) | 2009-12-02 | 2013-02-19 | Samsung Electronics Co., Ltd. | Integrated circuit testing apparatus and method |
| US9704862B2 (en) | 2014-09-18 | 2017-07-11 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for manufacturing the same |
| US9767248B2 (en) | 2014-09-18 | 2017-09-19 | Samsung Electronics, Co., Ltd. | Semiconductor having cross coupled structure and layout verification method thereof |
| US9811626B2 (en) | 2014-09-18 | 2017-11-07 | Samsung Electronics Co., Ltd. | Method of designing layout of semiconductor device |
| US10026661B2 (en) | 2014-09-18 | 2018-07-17 | Samsung Electronics Co., Ltd. | Semiconductor device for testing large number of devices and composing method and test method thereof |
| US10095825B2 (en) | 2014-09-18 | 2018-10-09 | Samsung Electronics Co., Ltd. | Computer based system for verifying layout of semiconductor device and layout verify method thereof |
-
1998
- 1998-01-23 JP JP10011467A patent/JPH11211793A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6473345B2 (en) | 2001-01-23 | 2002-10-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device which can be simultaneously tested even when the number of semiconductor memory devices is large and semiconductor wafer on which the semiconductor memory devices are formed |
| US8378698B2 (en) | 2009-12-02 | 2013-02-19 | Samsung Electronics Co., Ltd. | Integrated circuit testing apparatus and method |
| US9704862B2 (en) | 2014-09-18 | 2017-07-11 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for manufacturing the same |
| US9767248B2 (en) | 2014-09-18 | 2017-09-19 | Samsung Electronics, Co., Ltd. | Semiconductor having cross coupled structure and layout verification method thereof |
| US9811626B2 (en) | 2014-09-18 | 2017-11-07 | Samsung Electronics Co., Ltd. | Method of designing layout of semiconductor device |
| US10002223B2 (en) | 2014-09-18 | 2018-06-19 | Samsung Electronics Co., Ltd. | Method of designing layout of semiconductor device |
| US10026661B2 (en) | 2014-09-18 | 2018-07-17 | Samsung Electronics Co., Ltd. | Semiconductor device for testing large number of devices and composing method and test method thereof |
| US10095825B2 (en) | 2014-09-18 | 2018-10-09 | Samsung Electronics Co., Ltd. | Computer based system for verifying layout of semiconductor device and layout verify method thereof |
| US10242984B2 (en) | 2014-09-18 | 2019-03-26 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for manufacturing the same |
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|
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