JPH09171058A - Ｉｃ試験装置のパターン発生装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ゲート規模の膨大なＩＣに対しても容易に試
験用パターンデータを発生できるようにする。 【解決手段】 パターン発生メモリ２４は異なるアドレ
ス領域の割り当てられた４つのブロックから構成され
る。パターンデータ格納メモリ２３はこのパターン発生
メモリよりも大きい容量のメモリで構成され、多数のパ
ターンデータを格納している。ロード制御手段２１は、
第２ブロックからパターンデータが出力されているとき
に、そのアドレスよりも小さいパターンメモリアドレス
に対応するパターンデータを第１ブロックに格納し、そ
のアドレスよりも大きいパターンメモリアドレスに対応
するパターンデータを第３ブロックに格納しておき、パ
ターンメモリアドレスが第１又は第３ブロックのアドレ
スに到達した時点で残りの第４ブロックにパターンメモ
リアドレスに応じたパターンデータを書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置に係り、特に被測定Ｉ
Ｃの試験信号を作成するための基準となる試験用パター
ンデータを発生するＩＣ試験装置のパターン発生装置に
関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置における試験は直流
試験（ＤＣ測定試験）とファンクション試験（ＦＣ測定
試験）とに大別される。直流試験は被測定ＩＣの入出力
端子にＤＣ測定手段から所定の電圧又は電流を印加する
ことにより、被測定ＩＣの基本的動作に不良が無いかど
うかを検査するものである。一方、ファンクション試験
は被測定ＩＣの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ＩＣの
出力データを読み取り、被測定ＩＣの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定ＩＣ
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。

【０００３】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。テスタ部５０とＩＣ取付装
置７０との間は、ＩＣ取付装置７０の全入出力端子数
（ｍ個）に対応する複数本（ｍ本）の同軸ケーブル等か
ら成る信号線によって接続され、端子と同軸ケーブルと
の間の接続関係は図示していないリレーマトリックスに
よって対応付けられており、各種信号の伝送が所定の端
子と同軸ケーブルとの間で行なわれるように構成されて
いる。なお、この信号線は、物理的にはＩＣ取付装置７
０の全入出力端子数ｍと同じ数だけ存在する。ＩＣ取付
装置７０は、複数個の被測定ＩＣ７１をソケットに搭載
できるように構成されている。被測定ＩＣ７１の入出力
端子とＩＣ取付装置７０の入出力端子とはそれぞれ１対
１に対応付けられて接続されている。例えば、入出力端
子数２８個の被測定ＩＣ７１を１０個搭載可能なＩＣ取
付装置７０の場合は、全体で２８０個の入出力端子を有
することになる。

【０００４】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有する。制御手段５１は、
ＤＣ測定手段５２、タイミング発生手段５３、パターン
発生手段５４、ピン制御手段５５及びフェイルメモリ５
７にテスタバス（データバス、アドレスバス、制御バ
ス）６９を介して接続されている。制御手段５１は、直
流試験用のデータをＤＣ測定手段５２に、ファンクショ
ン試験開始用のタイミングデータをタイミング発生手段
５３に、テストパターン発生に必要なプログラムや各種
データ等をパターン発生手段５４に、期待値データ等を
ピン制御手段５５に、それぞれ出力する。この他にも制
御手段５１は各種のデータをテスタバス６９を介してそ
れぞれの構成部品に出力している。また、制御手段５１
は、ＤＣ測定手段５２内の内部レジスタ、フェイルメモ
リ５７及びピン制御手段５５内のパス／フェイル（ＰＡ
ＳＳ／ＦＡＩＬ）レジスタ６３Ｐから試験結果を示すデ
ータ（直流データやパス／フェイルデータＰＦＤ）を読
み出して、それらを解析し、被測定ＩＣ７１の良否を判
定する。

【０００５】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。内部レジスタに書き込まれたデー
タはテスタバス６９を介して制御手段５１に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、ＤＣ測定手段５２はピンエレクトロニクス
５６のドライバ６４及びアナログコンパレータ６５に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給す
る。タイミング発生手段５３は、制御手段５１からのタ
イミングデータを内部メモリに記憶し、それに基づいて
パターン発生手段５４、ピン制御手段５５及びフェイル
メモリ５７に高速の動作クロックＣＬＫを出力すると共
にデータの書込及び読出のタイミング信号ＰＨをピン制
御手段５５やフェイルメモリ５７に出力する。従って、
パターン発生手段５４及びピン制御手段５５の動作速度
は、この高速動作クロックＣＬＫによって決定し、被測
定ＩＣ７１に対するデータ書込及び読出のタイミングは
このタイミング信号ＰＨによって決定する。また、フェ
イルメモリ５７に対するパス／フェイルデータＰＦＤの
書込タイミングもこのタイミング信号ＰＨによって決定
する。従って、フォーマッタ６０からピンエレクトロニ
クス５６に出力される試験信号Ｐ２、及びＩ／Ｏフォー
マッタ６１から入出力切替手段５８に出力される切替信
号Ｐ６の出力タイミングもタイミング発生手段５３から
の高速動作クロックＣＬＫ及びタイミング信号ＰＨに応
じて制御される。また、タイミング発生手段５３は、パ
ターン発生手段５４からのタイミング切替用制御信号Ｃ
Ｈを入力し、それに基づいて動作周期や位相等を適宜切
り替えるようになっている。

【０００６】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。プログラム
方式は被測定ＩＣがＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）等の揮発性メモリの試験に対応し、
メモリストアド方式はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）等の不揮発性メモリの試験に対応してい
る。なお、メモリストアド方式の場合でも被測定ＩＣに
供給されるアドレスの発生はプログラム方式で行われ
る。

【０００７】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＩＬ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、フリップフロップ回路及び論理回路が多
段構成されたものであり、データセレクタ５９からの試
験信号作成データ（アドレスデータ・書込データ）Ｐ１
を加工して所定の印加波形を作成し、それを試験信号Ｐ
２としてタイミング発生手段５３からのタイミング信号
ＰＨに同期したタイミングでピンエレクトロニクス５６
のドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１も
フォーマッタ６０と同様にフリップフロップ回路及び論
理回路の多段構成されたものであり、データセレクタ５
９からの切替信号作成データＰ５を加工して所定の印加
波形を作成し、それを切替信号Ｐ６としてタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで入出力切替手段５８に出力する。

【０００８】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
デジタルの読出データＰ３と、データセレクタ５９から
の期待値データＰ４とを比較判定し、その判定結果を示
すパス／フェイルデータＰＦＤをパス／フェイルレジス
タ６３Ｐ及びフェイルメモリ５７に出力する。パス／フ
ェイルレジスタ６３Ｐは、ファンクション試験において
コンパレータロジック回路６２によってフェイル（ＦＡ
ＩＬ）と判定されたかどうかを記憶するレジスタであ
り、ＩＣ取付装置７０に搭載可能な被測定ＩＣ７１の個
数に対応したビット数で構成されている。すなわち、被
測定ＩＣ７１がＩＣ取付装置７０に最大３２個搭載可能
な場合には、パス／フェイルレジスタ６３Ｐは３２ビッ
ト構成となる。このパス／フェイルレジスタ６３Ｐの対
応するビットがハイレベル“１”のパス（ＰＡＳＳ）の
場合にはその被測定ＩＣ７１は良品であると判定され、
ローレベル“０”のフェイル（ＦＡＩＬ）の場合にはそ
の被測定ＩＣ７１には何らかの欠陥があり、不良品であ
ると判定される。従って、その不良箇所を詳細に解析す
る場合にはフェイルメモリ５７を用いる必要がある。

【０００９】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。ドライバ６４及びアナログコンパレータ６５はＩＣ
取付装置７０のそれぞれの入出力端子に対して１個ずつ
設けられており、入出力切替手段５８を介していずれか
一方が接続されるようになっている。入出力切替手段５
８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に応
じてドライバ６４及びアナログコンパレータ６５のいず
れか一方と、ＩＣ取付装置７０の入出力端子との間の接
続状態を切り替えるものである。すなわち、ＩＣ取付装
置７０の入出力端子の数がｍ個の場合、ドライバ６４、
アナログコンパレータ６５及び入出力切替手段５８はそ
れぞれｍ個で構成される。但し、メモリＩＣ等を測定す
る場合には、アドレス端子やチップセレクト端子等に対
してはアナログコンパレータは必要ないので、アナログ
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。

【００１０】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“Ｈ”又はローレベル“Ｌ”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。アナログコンパレータ６５は、被測定ＩＣ７
１のデータ出力端子から入出力切替手段５８を介して出
力される信号を入力し、それをタイミング発生手段５３
からのストローブ信号（図示せず）のタイミングで基準
電圧ＶＯＨ，ＶＯＬと比較し、その比較結果をハイレベ
ル“ＰＡＳＳ”又はローレベル“ＦＡＩＬ”のデジタル
の読出データＰ３としてコンパレータロジック回路６２
に出力する。通常、アナログコンパレータ６５は基準電
圧ＶＯＨ用と基準電圧ＶＯＬ用の２つのコンパレータか
ら構成されるが、図では省略してある。

【００１１】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄをパターン発生手段からのアドレス信号ＡＤに対応し
たアドレス位置にタイミング発生手段５３からのタイミ
ング信号ＰＨの入力タイミングで記憶するものである。
フェイルメモリ５７は被測定ＩＣ７１と同程度の記憶容
量を有する随時読み書き可能なＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ＭＯＳ）のＳＲＡＭで構成されてお
り、被測定ＩＣ７１が不良だと判定された場合にその不
良箇所などを詳細に解析する場合に用いられるものであ
る。従って、通常の簡単な良否判定においては、このフ
ェイルメモリ５７は使用されることはない。また、フェ
イルメモリ５７は、ＩＣ取付装置７０のデータ出力端子
に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたパス／フ
ェイルデータＰＦＤは制御手段５１によって読み出さ
れ、図示していないデータ処理用のメモリに転送され、
解析される。

【００１２】

【発明が解決しようとする課題】従来のＩＣ試験装置の
パターン発生手段は、被測定ＩＣの種類や形式が異なる
毎に、それに対応した試験用パターンデータを発生しな
ければならないため、それぞれの被測定ＩＣの種類や形
式に対応した試験用パターンデータを数十種類程度記憶
したパターンメモリを内蔵している。そして、パターン
発生手段は、このパターンメモリに記憶されている複数
の試験用パターンデータの中から被測定ＩＣの種類や形
式に応じたものを選択的に読み出すことによって、所望
の試験用パターンデータを発生している。また、パター
ンメモリは、被測定ＩＣの試験条件で試験用パターンデ
ータが読み出され、直接被測定ＩＣに送出される必要が
あるため、高速読み出し可能なＳＲＡＭで構成されてい
る。ところが、最近では被測定ＩＣのゲート規模が拡大
してきたために、試験用パターンデータの容量もそれに
伴って膨大なものとなり、例えば、ゲート数が１０Ｋの
場合で約２００Ｋワード、２０Ｋの場合で約２５０Ｋワ
ード、２５Ｋの場合で約３００Ｋワードの試験用パター
ンデータを必要とし、ゲート数１００Ｋの被測定ＩＣに
至っては、試験用パターンデータとして約１Ｍワードを
必要とする。従って、従来のＩＣ試験装置の中にはパタ
ーンメモリのハードウェア上の制限から試験不可能なゲ
ート規模のＩＣが存在するようになってきた。このよう
にゲート規模の大きなＩＣを試験するためには、パター
ン発生手段のパターンメモリ自身の容量を単純に大きく
すればよいのだが、前述のようにパターンメモリは高価
で高速読み出し可能なＳＲＡＭで構成されているため、
容量の増大が直接コストの上昇に反映してしまうので、
単純にパターンメモリの容量を増大することには問題が
あった。

【００１３】本発明は上述の点に鑑みてなされたもので
あり、高価で高速読み出し可能なＳＲＡＭで構成された
パターンメモリ自身の容量を増大させることなく、ゲー
ト規模の膨大なＩＣに対しても容易に試験用パターンデ
ータを発生することのできるＩＣ試験装置のパターン発
生装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のＩＣ試験装置の
パターン発生装置は、パターンメモリアドレスを順次出
力するシーケンスコントロール手段と、４つのブロック
領域から少なくとも構成され、前記パターンメモリアド
レスに応じていずれか一つのブロック領域に格納されて
いるパターンデータを順次出力するパターン発生メモリ
と、複数のパターンデータを格納しているパターンデー
タ格納メモリと、前記パターンデータ出力中の第２のブ
ロック領域に格納されているパターンデータのアドレス
よりも小さいパターンメモリアドレスに対応するパター
ンデータを第１のブロック領域に格納し、前記第２のブ
ロック領域に格納されているパターンデータのアドレス
よりも大きいパターンメモリアドレスに対応するパター
ンデータを第３のブロック領域に格納し、前記シーケン
スコントロール手段から出力される前記パターンメモリ
アドレスが前記第１又は第３のブロック領域のアドレス
に到達した時点で残りの第４のブロック領域に前記パタ
ーンメモリアドレスに応じたパターンデータを前記パタ
ーンデータ格納メモリから転送して書き込み、前記パタ
ーンメモリアドレスが到達しなかった方のブロック領域
を次回のパターンデータの転送書き込み対象のブロック
領域とするロード制御手段とを備えたものである。

【００１５】シーケンスコントロール手段は、各種命令
に応じたパターンメモリアドレスを順次出力する。パタ
ーン発生メモリはそれぞれ異なるアドレス領域の割り当
てられた４つのブロック領域（第１〜第４のブロック領
域）から少なくとも構成される。従って、パターン発生
メモリはパターンメモリアドレスに対応したパターンデ
ータをいずれか一つのブロック領域から出力する。パタ
ーンデータ格納メモリはこのパターン発生メモリよりも
大きい容量のメモリで構成され、多数のパターンデータ
を格納している。ロード制御手段は、パターン発生メモ
リの第２のブロック領域からパターンデータが出力され
ているときに、その出力中の第２のブロック領域に格納
されているパターンデータのアドレスよりも小さいパタ
ーンメモリアドレスに対応するパターンデータを第１の
ブロック領域に格納し、第２のブロック領域に格納され
ているパターンデータのアドレスよりも大きいパターン
メモリアドレスに対応するパターンデータを第３のブロ
ック領域に格納しておく。そして、ロード制御手段はシ
ーケンスコントロール手段から出力されるパターンメモ
リアドレスが第１又は第３のブロック領域のアドレスに
到達した時点で残りの第４のブロック領域（転送書き込
み対象ブロック領域）にパターンメモリアドレスに応じ
たパターンデータをパターンデータ格納メモリから転送
して書き込み、パターンメモリアドレスが到達しなかっ
た方のブロック領域を次回のパターンデータの転送書き
込み対象ブロック領域とする。例えば、パターンメモリ
アドレスがインクリメント状態にある場合には、パター
ンメモリアドレスは第３のブロック領域のアドレスに到
達するので、第３のブロック領域に格納されているパタ
ーンデータに対応するパターンメモリアドレスよりも大
きいアドレスからパターンデータを読み出して第４のブ
ロック領域に格納し、第１のブロック領域を次のパター
ンデータの転送書き込み対象ブロック領域とする。逆に
パターンメモリアドレスがデクリメント状態にある場合
には、パターンメモリアドレスは第１のブロック領域の
アドレスに到達するので、第１のブロック領域に格納さ
れているパターンデータに対応するパターンメモリアド
レスよりも小さいアドレスからパターンデータを読み出
して第４ブロック領域に格納し、第３のブロック領域を
次のパターンデータの転送書き込み対象ブロック領域と
する。このように３つのブロック領域の真ん中のブロッ
ク領域からパターンデータが読み出されるようにし、真
ん中のブロック領域からパターンメモリアドレスがずれ
た時点で転送書き込み対象ブロック領域に新たなパター
ンデータを書き込むようにしたので、パターン発生メモ
リ自体の容量を大きくしなくても、パターンデータ格納
メモリ内に格納されているパターンデータを順次高速で
読み出すことができる。

【００１６】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って詳細に説明する。図１は本発明のＩＣ試
験装置に係るパターン発生手段の概略構成を示す図であ
る。パターン発生手段は、大別してシーケンスコントロ
ール部１とパターンメモリ部２から構成される。シーケ
ンスコントロール部１はシーケンスコントロールメモリ
に格納されているシーケンスコントロール命令に従って
所定のパターンメモリアドレスＰＭＡを生成し、それを
パターンメモリ部２のロード制御装置２１及び遅延素子
２２に出力する。パターンメモリ部２はロード制御手段
（Ｌｏａｄ Ｃｏｎｔｒｏｌ）２１、遅延素子（Ｄｅｌ
ａｙ）２２、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）２３
及び高速読み書き可能なＳＲＡＭ２４から構成される。
ロード制御手段２１は、シーケンスコントロール部１か
らのパターンメモリアドレスＰＭＡを入力し、それを転
送アドレスとしてＳＤＲＡＭ２３に供給し、ＳＤＲＡＭ
２３に記憶されているテストパターンデータをＳＲＡＭ
２４のブロックＳＲＡＭ＃１〜ＳＲＡＭ＃４に書き込
む。遅延素子２２はシーケンスコントロール部１から順
次出力されるパターンメモリアドレスＰＭＡを所定の時
間だけ遅延させて、それを実際の実行アドレスとしてＳ
ＲＡＭ２４の各ブロックＳＲＡＭ＃１〜ＳＲＡＭ＃４に
供給する。

【００１７】ＳＤＲＡＭ２３はロード制御手段２１から
の転送アドレスを入力し、その転送アドレスの位置に記
憶されているテストパターンデータＰＤを周波数１００
ＭＨｚの高速クロックに同期してＳＲＡＭ２４に出力す
る。ＳＤＲＡＭ２３はＳＲＡＭ２４の数十倍から数百倍
の記憶容量を有する。ＳＤＲＡＭ２３には被測定デバイ
ス７１の種類に応じたテストパターンデータＰＤが制御
手段５１によって予め格納される。なお、制御手段５１
から一々テストパターンデータＰＤを転送しなくてもよ
いように、ＳＤＲＡＭ２３の記憶容量をＳＲＡＭ２４の
数百倍から数千倍程度とし、被測定デバイス７１の種類
に応じたものを予め多数記憶しておいてもよい。ＳＲＡ
Ｍ２４は１つのブロックが２５６ステップの記憶容量か
らなる４つのブロック＃１〜＃４で構成されている。Ｓ
ＲＡＭ２４はロード制御手段２１によってブロック＃１
〜＃４のいずれか１つが選択され、ＳＤＲＡＭ２３から
のテストパターンデータＰＤが書き込まれ、また、遅延
素子２２を経由したパターンメモリアドレスＰＭＡ（実
行アドレス）の位置に記憶されているテストパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。なお、ＳＤＲＡＭ２３からＳＲＡＭ２４にテス
トパターンデータＰＤを転送する際に、ＳＤＲＡＭ２３
は転送アドレスに対して２ビット分のデータ、すなわち
パターンメモリアドレスＰＭＡの２アドレス分のデータ
を同時にＳＲＡＭ２４に出力し、ＳＲＡＭ２４はその２
アドレス分のデータをパターンメモリアドレスＰＭＡの
順番に従って書き込むようになっている。従って、パタ
ーンメモリアドレスＰＭＡが１２８ステップ分進むこと
によってＳＲＡＭ２４の１つのブロックに対するテスト
パターンデータＰＤの転送が終了することになる。

【００１８】次に、このパターン発生手段の動作につい
て図２の動作概念図を用いて説明する。まず、ロード制
御手段２１は、パターン発生手段によって最初に実行さ
れるパターンメモリアドレスＰＭＡよりも２５６ステッ
プ分だけ前のテストパターンデータＰＤをＳＲＡＭ２４
のブロック＃１に転送し、それよりも５１２ステップ分
だけ後のテストパターンデータＰＤをＳＲＡＭ２４のブ
ロック＃２及び＃３に予め転送する。例えば、パターン
発生手段によって最初に実行されるパターンメモリアド
レスＰＭＡが『４００』の場合には、ＳＤＲＡＭ２３の
アドレス『３００』〜『３７Ｆ』に記憶されている２５
６ステップ分のテストパターンデータＰＤがＳＲＡＭ２
４のブロック＃１に、ＳＤＲＡＭ２３のアドレス『４０
０』〜『４７Ｆ』に記憶されている２５６ステップ分の
テストパターンデータＰＤがＳＲＡＭ２４のブロック＃
２に、ＳＤＲＡＭ２３のアドレス『５００』〜『５７
Ｆ』に記憶されている２５６ステップ分のテストパター
ンデータＰＤがＳＲＡＭ２４のブロック＃３に、それぞ
れ転送記憶される。

【００１９】そして、シーケンスコントロール部１がパ
ターンメモリアドレスＰＭＡとして最初に『４００』を
出力し、以下順次変化するパターンメモリアドレスＰＭ
Ａをパターンメモリ部２に出力すると、そのパターンメ
モリアドレスＰＭＡは遅延素子２２を介して実行アドレ
スとしてＳＲＡＭ２４に入力するようになるので、ＳＲ
ＡＭ２４のブロック＃２からは所定時間経過後に実行ア
ドレスに対応した位置から所定のテストパターンデータ
ＰＤが出力されるようになる。このときの、ＳＲＡＭ２
４の状態が図２（Ａ）に示されている。図では、ＳＲＡ
Ｍ２４のブロック＃２はパターン発生実行（ＰＧ実行）
状態であり、ＳＲＡＭ２４のブロック＃４はＳＤＲＡＭ
２３からの転送待ち状態である。このようにして、順次
変化する実行アドレスに応じてＳＲＡＭ２４のブロック
＃２からテストパターンデータＰＤが読み出されている
ときに、シーケンスコントロール部１からのパターンメ
モリアドレスＰＭＡがＳＲＡＭ２４のブロック＃１の最
終アドレス『３ＦＦ』、又はブロック＃３の先頭アドレ
ス『５００』に達すると、その時点でロード制御手段２
１はシーケンスコントロール部１からのパターンメモリ
アドレスＰＭＡに応じてテストパターンデータＰＤの転
送を開始する。例えば、シーケンスコントロール部１か
らのパターンメモリアドレスＰＭＡが『５００』になる
と、それと同時にロード制御手段２１はＳＤＲＡＭ２３
のアドレス『６００』から２アドレス分のテストパター
ンデータＰＤをＳＲＡＭ２４のブロック＃４に転送記憶
する。以下、順次変化するパターンメモリアドレスＰＭ
Ａに従って、２アドレス分のテストパターンデータをＳ
ＤＲＡＭ２３からＳＲＡＭ２４のブロック＃４に転送す
る。なお、ここでのテストパターンデータＰＤの転送処
理はパターンメモリアドレスＰＭＡの１２８ステップ分
で終了する。図２（Ｂ）はこのような転送処理が終了し
た時点のＳＲＡＭ２４の状態を示すものである。図で
は、ＳＲＡＭ２４のブロック＃３がパターン発生実行
（ＰＧ実行）状態であり、ＳＲＡＭ２４のブロック＃１
がＳＤＲＡＭ２３からの転送待ち状態である。

【００２０】そして、シーケンスコントロール部１から
のパターンメモリアドレスＰＭＡがブロック＃４の先頭
アドレス『６００』になると、今度はその時点で、ロー
ド制御手段２１はＳＤＲＡＭ２３のアドレス『７００』
から２アドレス分のテストパターンデータＰＤをＳＲＡ
Ｍ２４のブロック＃１に転送記憶する。以下、順次変化
するパターンメモリアドレスＰＭＡに従って、２アドレ
ス分のテストパターンデータをＳＤＲＡＭ２３からＳＲ
ＡＭ２４のブロック＃１に転送する。図２（Ｃ）はこの
ような転送処理が終了した時点のＳＲＡＭ２４の状態を
示すものである。図では、ＳＲＡＭ２４のブロック＃４
がパターン発生実行（ＰＧ実行）状態であり、ＳＲＡＭ
２４のブロック＃２がＳＤＲＡＭ２３からの転送待ち状
態である。

【００２１】なお、上述の実施の形態では、パターン発
生手段が一度に実行できる範囲が、ＳＲＡＭ２４の３ブ
ロック分すなわち７６８ステップ分に制限されているた
めに、ジャンプの飛び先も同様に制限されることにな
る。すなわち、ジャンプの飛び先がパターン発生実行中
のＳＲＡＭのブロック内の場合には自由にジャンプ可能
であるが、ブロックを越えた連続ジャンプを行う場合に
は、ジャンプ命令とジャンプ命令との間にＳＤＲＡＭ２
３からＳＲＡＭ２４に対するテストパターンデータＰＤ
の転送記憶に要する時間以上の間隔を設ける必要があ
る。上述の実施の形態では、ＳＤＲＡＭを例に説明した
が、通常のＤＲＡＭでもよいことはいうまでもない。ま
た、上述の実施の形態では、ＳＲＡＭの記憶容量を２５
６ステップのものを４ブロック設けた場合について説明
したが、これ以外の記憶容量のものを４ブロック以上設
けてもよいことはいうまでもない。

【００２２】

【発明の効果】本発明によれば、高価で高速読み出し可
能なＳＲＡＭで構成されたパターンメモリ自身の容量を
増大させることなく、ゲート規模の膨大なＩＣに対して
も容易に試験用パターンデータを発生することができる
という効果がある。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置のパターン発生手段の
概略構成を示す図。

【図２】 図１のパターン発生手段の動作の概念を示す
図。

【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図。

【符号の説明】

１…シーケンスコントロール部、２…パターンメモリ
部、２１…ロード制御手段、２２…遅延素子、２３…Ｓ
ＤＲＡＭ、２４…ＳＲＡＭ、５０…テスタ部、５１…制
御手段、５２…ＤＣ測定手段、５３…タイミング発生手
段、５４…パターン発生手段、５５…ピン制御手段、５
６…ピンエレクトロニクス、５７…フェイルメモリ、５
８…入出力切替手段、５９…データセレクタ、６０…フ
ォーマッタ、６１…Ｉ／Ｏフォーマッタ、６２…コンパ
レータロジック回路、６３Ｐ…パス／フェイルレジス
タ、６４…ドライバ、６５…アナログコンパレータ、６
９…テスタバス、７０…ＩＣ取付装置、７１…被測定Ｉ
Ｃ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 パターンメモリアドレスを順次出力する
   シーケンスコントロール手段と、 ４つのブロック領域から少なくとも構成され、前記パタ
   ーンメモリアドレスに応じていずれか一つのブロック領
   域に格納されているパターンデータを順次出力するパタ
   ーン発生メモリと、 複数のパターンデータを格納しているパターンデータ格
   納メモリと、 前記パターンデータ出力中の第２のブロック領域に格納
   されているパターンデータのアドレスよりも小さいパタ
   ーンメモリアドレスに対応するパターンデータを第１の
   ブロック領域に格納し、前記第２のブロック領域に格納
   されているパターンデータのアドレスよりも大きいパタ
   ーンメモリアドレスに対応するパターンデータを第３の
   ブロック領域に格納し、前記シーケンスコントロール手
   段から出力される前記パターンメモリアドレスが前記第
   １又は第３のブロック領域のアドレスに到達した時点で
   残りの第４のブロック領域に前記パターンメモリアドレ
   スに応じたパターンデータを前記パターンデータ格納メ
   モリから転送して書き込み、前記パターンメモリアドレ
   スが到達しなかった方のブロック領域を次回のパターン
   データの転送書き込み対象のブロックとするロード制御
   手段とを備えたことを特徴とするＩＣ試験装置のパター
   ン発生装置。
2. 【請求項２】 さらに、前記シーケンスコントロールか
   ら出力されるパターンメモリアドレスを所定時間だけ遅
   延して前記パターン発生メモリに供給する遅延手段を設
   けたことを特徴とする請求項１に記載のＩＣ試験装置の
   パターン発生装置。
3. 【請求項３】 前記パターン発生メモリはＳＲＡＭで構
   成され、前記パターンデータ格納メモリはＳＤＲＡＭで
   構成されていることを特徴する請求項１に記載のＩＣ試
   験装置のパターン発生装置。