JP3185187B2 - Ｉｃ試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣデバイス（集
積回路）の電気的特性を検査するＩＣ試験装置に係り、
特に試験時にＩＣデバイスから出力される読出データと
期待値データとを比較判定する判定領域に改良を加えた
ＩＣ試験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置における試験は直流
試験（ＤＣ測定試験）とファンクション試験（ＦＣ測定
試験）とに大別される。直流試験は被測定ＩＣの入出力
端子にＤＣ測定手段から所定の電圧又は電流を印加する
ことにより、被測定ＩＣの基本的動作に不良が無いかど
うかを検査するものである。一方、ファンクション試験
は被測定ＩＣの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ＩＣの
出力データを読み取り、被測定ＩＣの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定ＩＣ
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。

【０００３】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。制御手段５１はＩＣ試験装
置全体の制御、運用及び管理等を行うものであり、マイ
クロプロセッサ構成になっている。従って、図示してい
ないが、制御手段５１はシステムプログラムを格納する
ＲＯＭや各種データ等を格納するＲＡＭ等を有する。制
御手段５１は、ＤＣ測定手段５２、タイミング発生手段
５３、パターン発生手段５４、ピン制御手段５５及びフ
ェイルメモリ５７にテスタバス（データバス、アドレス
バス、制御バス）６９を介して接続されている。制御手
段５１は、直流試験用のデータをＤＣ測定手段５２に、
ファンクション試験開始用のタイミングデータをタイミ
ング発生手段５３に、テストパターン発生に必要なプロ
グラムや各種データ等をパターン発生手段５４に出力す
る。この他にも制御手段５１は各種のデータをテスタバ
ス６９を介してそれぞれの構成部品に出力している。ま
た、制御手段５１は、ＤＣ測定手段５２内の内部レジス
タ、フェイルメモリ５７及びピン制御手段５５内のパス
／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから
試験結果を示すデータ（直流データやパス／フェイルデ
ータＰＦＤ）を読み出して、それらを解析し、被測定Ｉ
Ｃ７１の良否を判定する。

【０００４】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。内部レジスタに書き込まれたデー
タはテスタバス６９を介して制御手段５１に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、ＤＣ測定手段５２はピンエレクトロニクス
５６のドライバ６４及びアナログコンパレータ６５に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給す
る。タイミング発生手段５３は、制御手段５１からのタ
イミングデータを内部メモリに記憶し、それに基づいて
パターン発生手段５４、ピン制御手段５５及びフェイル
メモリ５７に高速の動作クロックＣＬＫを出力すると共
にデータの書込及び読出のタイミング信号ＰＨをピン制
御手段５５やフェイルメモリ５７に出力する。従って、
パターン発生手段５４、ピン制御手段５５及びフェイル
メモリ５７の動作速度は、この高速動作クロックＣＬＫ
によって決定し、被測定ＩＣ７１に対するデータ書込及
び読出のタイミングはこのタイミング信号ＰＨによって
決定する。フォーマッタ６０からピンエレクトロニクス
５６に出力される試験信号Ｐ２、及びＩ／Ｏフォーマッ
タ６１から入出力切替手段５８に出力される切替信号Ｐ
６の出力タイミングはタイミング発生手段５３からのタ
イミング信号ＰＨに応じて制御される。また、タイミン
グ発生手段５３は、パターン発生手段５４からのタイミ
ング切替用制御信号ＣＨを入力し、それに基づいて動作
周期や位相等を適宜切り替えるようになっている。

【０００５】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。ピン制御手
段５５はデータセレクタ５９、フォーマッタ６０、Ｉ／
Ｏフォーマッタ６１、コンパレータロジック回路６２及
びパス／フェイル（ＰＡＳＳ／ＦＡＬＩ）レジスタ６３
Ｐから構成される。データセレクタ５９は、各種の試験
信号作成データ（アドレスデータ・書込データ）Ｐ１、
試験信号作成データＰ５及び期待値データＰ４を記憶し
たメモリで構成されており、パターン発生手段５４から
のパターンデータをアドレスとして入力し、そのアドレ
スに応じた試験信号作成データＰ１及び切替信号作成デ
ータＰ５をフォーマッタ６０及びＩ／Ｏフォーマッタ６
１に、期待値データＰ４をコンパレータロジック回路６
２にそれぞれ出力する。フォーマッタ６０は、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｐ１をタイミング発生手段５３からのタ
イミング信号ＰＨに同期したタイミングで加工して所定
の印加波形を作成し、それを試験信号Ｐ２としてピンエ
レクトロニクス５６のドライバ６４に出力する。Ｉ／Ｏ
フォーマッタ６１はデータセレクタ５９からの切替信号
作成データＰ５をタイミング発生手段５３からのタイミ
ング信号ＰＨに同期したタイミングで加工して所定の印
加波形を作成し、それを切替信号Ｐ６として入出力切替
手段５８に出力する。

【０００６】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
出力（試験データ）Ｐ３と、データセレクタ５９からの
期待値データＰ４とをタイミング発生手段５３からのタ
イミングで比較判定し、その判定結果を示すパス／フェ
イルデータＰＦＤをパス／フェイルレジスタ６３Ｐ及び
フェイルメモリ５７に出力する。パス／フェイルレジス
タ６３Ｐは、ファンクション試験においてコンパレータ
ロジック回路６２によってフェイル（ＦＡＩＬ）と判定
されたかどうかを記憶するレジスタである。ピンエレク
トロニクス５６は、複数のドライバ６４及びアナログコ
ンパレータ６５から構成される。アナログコンパレータ
６５はＩＣ取付装置７０のそれぞれの入出力端子に対し
て１個ずつ設けられており、入出力切替手段５８を介し
てドライバ６４といずれか一方が接続されるようになっ
ている。入出力切替手段５８は、Ｉ／Ｏフォーマッタ６
１からの切替信号Ｐ６に応じてドライバ６４及びアナロ
グコンパレータ６５のいずれか一方と、ＩＣ取付装置７
０の入出力端子との間の接続状態を切り替えるものであ
る。ドライバ６４は、ＩＣ取付装置７０の入出力端子、
すなわち被測定ＩＣ７１のアドレス端子、データ入力端
子、チップセレクト端子、ライトイネーブル端子等の信
号入力端子に、入出力切替手段５８を介して、ピン制御
手段５５のフォーマッタ６０からの試験信号Ｐ２に応じ
たレベルの信号を印加し、所望のテストパターンを被測
定ＩＣ７１に書き込む。アナログコンパレータ６５は、
被測定ＩＣ７１のデータ出力端子から入出力切替手段５
８を介して出力される信号を入力し、基準電圧ＶＯＨ，
ＶＯＬと比較し、その比較結果を読出データＰ３として
コンパレータロジック回路６２に出力する。通常、アナ
ログコンパレータ６５は基準電圧ＶＯＨ用と基準電圧Ｖ
ＯＬ用の２つのコンパレータから構成されるが、図では
省略してある。フェイルメモリ５７は、コンパレータロ
ジック回路６２から出力されるパス／フェイルデータＰ
ＦＤをパターン発生手段からのアドレス信号ＡＤに対応
したアドレス位置にタイミング発生手段５３からの高速
動作クロックＣＬＫのタイミングで記憶するものであ
る。フェイルメモリ５７は被測定ＩＣ７１が不良だと判
定された場合にその不良箇所などを詳細に解析する場合
に用いられるものである。このフェイルメモリ５７に記
憶されたパス／フェイルデータＰＦＤは制御手段５１に
よって読み出され、図示していないデータ処理用の装置
に転送され、解析される。

【０００７】

【発明が解決しようとする課題】上述のようなＩＣ試験
装置においては、被測定ＩＣの特定の入出力端子（Ｉ／
Ｏ）については判定を行わないように設定したり、所定
のファンクション試験については判定を行わないように
設定することができる。また、従来は、一連のファンク
ション試験の途中で、特定の入出力端子（Ｉ／Ｏ）につ
いてだけ検査を行い、その他の入出力端子（Ｉ／Ｏ）に
ついては検査を行わないようにする場合、その他の入出
力端子（Ｉ／Ｏ）から出力されるであろう読出データＰ
３を考慮して各入出力端子（Ｉ／Ｏ）に対応した期待値
データＰ４を発生するようにパターン発生手段５４のパ
ターン作成用のデータ（マイクロプログラム又はパター
ンデータ）を作成していた。すなわち、図４に示すよう
に、第１のサイクルＣＹＣ１では第１から第４の入出力
端子（Ｉ／Ｏ１〜Ｉ／Ｏ４）に対してデータを書込み、
第２のサイクルＣＹＣ２ではその書き込まれたデータを
第１から第４の入出力端子（Ｉ／Ｏ１〜Ｉ／Ｏ４）から
読み出して、期待値Ｐ４１〜Ｐ４４との比較判定を行
い、次の第３のサイクルＣＹＣ３では第１の入出力端子
（Ｉ／Ｏ１）だけにデータを書込み、第４のサイクルＣ
ＹＣ４ではその書き込まれたデータを第１の入出力端子
（Ｉ／Ｏ１）だけから読み出して、期待値Ｐ４１との比
較判定を行いたい場合に、従来は、他の第２から第４の
入出力端子（Ｉ／Ｏ２〜Ｉ／Ｏ４）については第３のサ
イクルＣＹＣ３でデータが書き込まれていないので、第
１のサイクルＣＹＣ１で書き込まれたデータを他の第２
から第４の入出力端子（Ｉ／Ｏ２〜Ｉ／Ｏ４）の期待値
データＰ４２〜Ｐ４４として、それに基づいて第４のサ
イクルＣＹＣ４で比較判定を行い、他の第２から第４の
入出力端子（Ｉ／Ｏ２〜Ｉ／Ｏ４）の比較判定の結果が
全てパスとなるように、パターン作成用のデータ（マイ
クロプログラム又はパターンデータ）を作成していた。
これによって、他の入出力端子の検査結果はパスとなる
ので、特定の入出力端子についてだけ検査を行うことが
できた。ところが、従来は、比較判定に直接関係しない
部分の期待値データを考慮しながらパターン作成用デー
タを作成していたので、その作成に多大の時間を費やす
という問題がある。また、上述のように特定の入出力端
子だけを検査し、その他の入出力端子については検査し
たくない場合であっても、その他の入出力端子から出力
された読出データ自体にエラーが発生した場合、特定の
入出力端子の検査結果がパスであったとしても、他の入
出力端子によってフェイルと判定され、他の入出力端子
の出力の影響を受けてしまい、特定の入出力端子だけを
検査したことにならないという不具合があった。本発明
は上述の点に鑑みてなされたものであり、他の入出力端
子の期待値を考慮してパターン作成データを作成しなく
ても、ファンクション試験の途中で特定の入出力端子に
ついてだけ検査を行うことのできるＩＣ試験装置を提供
することを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るＩＣ試験
装置は、被測定ＩＣのアドレスを指定するための指定ア
ドレス、前記指定アドレスに書き込むべき書込データ、
前記指定アドレスから読み出されるであろう期待値デー
タ及び判定手段の動作状態を選択するためのモード選択
信号などの試験信号を発生する試験信号発生手段と、前
記指定アドレス及び書込データを入力し、それに基づい
た所定のテストパターンを前記被測定ＩＣに対して書き
込み、書き込まれたテストパターンを前記指定アドレス
に応じて読み出し、前記読出データとして出力する読み
書き制御手段と、前記試験信号発生手段から出力される
前記期待値データと前記読み書き制御手段によって読み
出された前記被測定ＩＣの各入出力端子毎の読出データ
とを前記被測定ＩＣの入出力端子毎に入力される判定モ
ード信号に従って比較判定し、その判定結果を示すパス
／フェイルデータを出力する判定手段と、前記入出力端
子毎に設けられ、少なくとも２ビット分のデータを格納
する複数のマスクレジスタ群と、前記入出力端子毎に設
けられ、前記試験信号発生手段からの前記モード選択信
号を共通に入力し、それに基づいて前記マスクレジスタ
に格納されているデータの１ビットを選択的に前記判定
モード信号として前記判定手段に出力する選択手段群
と、前記判定手段から出力されるパス／フェイルデータ
に基づいて前記被測定ＩＣの電気的特性を検査する制御
手段とを具えたものである。マスクレジスタは、被測定
ＩＣの各入出力端子毎に設けられており、少なくとも２
ビット分のデータを格納する。従って、マスクレジスタ
が２ビット分のデータを格納可能な場合には、『００』
『０１』『１０』『１１』の４通りの組合せのいずれか
１つだけが格納される。なお、３ビット分のデータを格
納可能な場合には８通りの組合せのいずれか１つが、４
ビット分のデータを格納可能な場合には１６通りの組合
せのいずれか１つが格納されることになる。選択手段は
被測定ＩＣの各入出力端子毎に設けられており、モード
選択信号を共通に入力し、それに基づいてマスクレジス
タに格納されているデータの１ビットを選択的に判定モ
ード信号として判定手段に出力する。モード選択信号
は、マスクレジスタが２ビット構成の場合には１本の信
号線によって、マスクレジスタが３又は４ビット構成の
場合には２本の信号線によってそれぞれの選択手段に供
給される。従って、マスクレジスタが２ビット構成であ
って、『１１』が格納されている場合には、モード選択
信号とは無関係にイネーブルの判定モード信号が判定手
段に供給される。『０１』が格納されている場合には、
モード選択信号がローレベル“０”の場合にイネーブル
の判定モード信号が供給され、ハイレベル“１”の場合
にディセーブルの判定モード信号が供給される。『１
０』の場合はこの逆である。また、『００』の場合はモ
ード選択信号とは無関係にディセーブルの判定モード信
号が判定手段に供給されるようになる。モード選択信号
は、試験信号発生手段の発生する試験信号の一部なの
で、このモード選択信号を試験の途中で変更することに
よって、容易に判定手段の動作状態（イネーブル／ディ
セーブル）を変更制御することができるようになる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って詳細に説明する。図１は、本発明に係るＩ
Ｃ試験装置において、コンパレータロジック回路の動作
を制御するシステムの概略構成を示す図である。コンパ
レータロジック回路６２１〜６２４は被測定ＩＣ７１の
４つの入出力端子にそれぞれ対応して設けられる。実際
は、被測定ＩＣ７１の入出力端子に対応した数のコンパ
レータロジック回路が設けられるが、ここでは説明の便
宜上４入出力端子について説明する。コンパレータロジ
ック回路６２１〜６２４は、各入出力端子に対応するア
ナログコンパレータからの出力（試験データ）Ｐ３１〜
Ｐ３４と、データセレクタからの期待値データＰ４１〜
Ｐ４４とをタイミング発生手段５３からのタイミングで
比較判定し、その判定結果を示すパス／フェイルデータ
ＰＦＤ１〜ＰＦＤ４をパス／フェイルレジスタ６３Ｐ及
びフェイルメモリ５７に出力する。ピンイネーブルレジ
スタ（ＰＥＲ１〜ＰＥＲ４）２１〜２４は、コンパレー
タロジック回路６２１〜６２４をイネーブル状態又はデ
ィセーブル状態に設定するためのレジスタである。すな
わち、このピンイネーブルレジスタ２１〜２４にハイレ
ベル“１”が格納されている場合には、コンパレータロ
ジック回路６２１〜６２４はイネーブル状態となり、ロ
ーレベル“０”が格納されている場合にはディセーブル
状態となる。従って、被測定ＩＣの特定の入出力端子
（Ｉ／Ｏ）については検査を行わないように設定した
り、所定のファンクション試験については検査を行わな
いように設定する場合には、このピンイネーブルレジス
タ２１〜２４をローレベル“０”に設定すればよい。

【００１０】リアルタイムマスクレジスタ（ＲＴＭＲ）
３１〜３４は、一連のファンクション試験の途中で、特
定の入出力端子（Ｉ／Ｏ）についてだけ検査を行い、そ
の他の入出力端子（Ｉ／Ｏ）については検査を行わない
ように設定するための４ビット構成のレジスタである。
リアルタイムマスクレジスタ３１〜３４の各ビットの設
定は制御手段５１によって行われる。マルチプレクサ４
１〜４４は、リアルタイムレジスタ３１〜３４の４ビッ
ト出力の内、第１出力を第１端子００に、第２出力を第
２端子０１に、第３出力を第３端子１０に、第４出力を
第４端子１１にそれぞれ入力し、選択制御端子Ｓ０及び
Ｓ１に入力するリアルタイムマスク信号Ｒ０及びＲ１に
応じて、リアルタイムレジスタ３１〜３４の第１出力か
ら第４出力のいずれか１つを選択的にオア回路８１〜８
４に出力する。リアルタイムマスク信号Ｒ０及びＲ１は
パターン発生手段５４によって出力される。オア回路８
１〜８４は、マルチプレクサ４１〜４４からの出力と、
ピンイネーブルレジスタ２１〜３４からの出力との論理
和を取り、それをコンパレータロジック回路６２１〜６
２４のイネーブル端子ＥＮ１〜ＥＮ４に出力する。従っ
て、イネーブル端子ＥＮ１〜ＥＮ４にハイレベル“１”
のイネーブル信号を入力したコンパレータロジック回路
６２１〜６２４は、イネーブル状態となり、ローレベル
“０”のイネーブル信号を入力したものはディセーブル
状態となる。この実施の形態では、リアルタイムマスク
信号Ｒ０及びＲ１が４つのマルチプレクサ４１〜４４に
対して共通に供給されているので、リアルタイムマスク
レジスタ３１〜３４の第１出力から第４出力までのいず
れか１つのデータがオア回路８１〜８４を介しコンパレ
ータロジック回路６２１〜６２４に供給される。すなわ
ち、リアルタイムマスク信号Ｒ０及びＲ１が共にローレ
ベル“０”の場合には、各リアルタイムレジスタ８１〜
８４の第１出力がコンパレータロジック回路６２１〜６
２４に供給され、リアルタイムマスク信号Ｒ０及びＲ１
が共にハイレベル“１”の場合には、各リアルタイムレ
ジスタ８１〜８４の第４出力がコンパレータロジック回
路６２１〜６２４に供給される。従って、リアルタイム
マスクレジスタ３１〜３４の格納データの内容を適宜設
定することによって、コンパレータロジック回路６２１
〜６２４のどれをイネーブル状態とし、ディセーブル状
態とするのか、そのパターンを１６種類の中から所望の
４種類を設定することができ、設定されたパターンをリ
アルタイムマスク信号Ｒ０及びＲ１を制御することによ
って、一連のファンクション試験の中で種々変化させる
ことができる。

【００１１】次に図２のタイムチャート図を用いて本実
施の形態の動作を説明する。まず、図１のようにリアル
タイムマスクレジスタ３１の第１ビットは『１』、第２
ビットは『０』、第３ビットは『１』、第４ビットは
『０』、リアルタイムマスクレジスタ３２の第１ビット
は『１』、第２ビットは『１』、第３ビットは『０』、
第４ビットは『１』、リアルタイムマスクレジスタ３３
の第１ビットは『１』、第２ビットは『０』、第３ビッ
トは『１』、第４ビットは『０』、リアルタイムマスク
レジスタ３４の第１ビットは『１』、第２ビットは
『０』、第３ビットは『０』、第４ビットは『１』のよ
うに設定されたとする。そして、図２のようにファンク
ション試験の途中でリアルタイムマスク信号Ｒ０及びＲ
１を変化させる。すなわち、第１サイクルＣＹＣ１及び
第２サイクルＣＹＣ２ではＲ０及びＲ１が『０』、第３
サイクルＣＹＣ３及び第４サイクルＣＹＣ４ではＲ０が
『１』、Ｒ１が『０』、第５サイクルＣＹＣ５及び第６
サイクルＣＹＣ６ではＲ０が『０』、Ｒ１が『１』、第
７サイクルＣＹＣ７及び第８サイクルＣＹＣ８ではＲ０
及びＲ１が『１』に変化する。従って、第１サイクルＣ
ＹＣ１及び第２サイクルＣＹＣ２では、マルチプレクサ
４１〜４４はリアルタイムマスクレジスタ３１〜３４の
第１出力としてハイレベル“１”のイネーブル信号をオ
ア回路８１〜８４を介して各コンパレータロジック回路
６２１〜６２４のイネーブル端子ＥＮ１〜ＥＮ４に出力
するようになる。従って、各コンパレータロジック回路
６２１〜６２４はイネーブル状態となり、第１サイクル
ＣＹＣ１で全ての入出力端子（Ｉ／Ｏ１〜Ｉ／Ｏ４）に
データが書き込まれ、書き込まれたデータは第２サイク
ルＣＹＣ２で読み出され、読み出されたデータＰ３１〜
Ｐ３４と期待値Ｐ４１〜Ｐ４４との間で比較判定が行わ
れるようになる。第３サイクルＣＹＣ３及び第４サイク
ルＣＹＣ４では、マルチプレクサ４１〜４４はリアルタ
イムマスクレジスタ３１〜３４の第２出力をオア回路８
１〜８４を介して各コンパレータロジック回路６２１〜
６２４のイネーブル端子ＥＮ１〜ＥＮ４に出力する。こ
のとき、リアルタイムマスクレジスタ３２の第２出力だ
けがハイレベル“１”であり、他のリアルタイムマスク
レジスタ３１，３３，３４の第２出力はローレベル
“０”である。従って、コンパレータロジック回路６２
２だけがイネーブル状態となり、第３サイクルＣＹＣ１
で入出力端子（Ｉ／Ｏ２）だけにデータが書き込まれ、
書き込まれたデータが第４サイクルＣＹＣ２で読み出さ
れ、読み出されたデータＰ３２と期待値Ｐ４２との間で
比較判定が行われる。その他の入出力端子（Ｉ／Ｏ１，
Ｉ／Ｏ３，Ｉ／Ｏ４）に接続されたコンパレータロジッ
ク回路６２１，６２３，６２４はマスクされた状態（デ
ィセーブル状態）になる。

【００１２】第５サイクルＣＹＣ５及び第６サイクルＣ
ＹＣ６では、マルチプレクサ４１〜４４はリアルタイム
マスクレジスタ３１〜３４の第３出力をオア回路８１〜
８４を介して各コンパレータロジック回路６２１〜６２
４のイネーブル端子ＥＮ１〜ＥＮ４に出力する。このと
き、リアルタイムマスクレジスタ３１及び３３の第３出
力はハイレベル“１”であり、リアルタイムマスクレジ
スタ３２，３４の第３出力はローレベル“０”である。
従って、コンパレータロジック回路６２１及び６２３が
イネーブル状態となるので、第５サイクルＣＹＣ５で第
１及び第３の入出力端子（Ｉ／Ｏ１，Ｉ／Ｏ３）にデー
タが書き込まれ、書き込まれたデータが第６サイクルＣ
ＹＣ６で読み出され、読み出されたデータＰ３１及びＰ
３３と期待値Ｐ４１及びＰ４３との間で比較判定が行わ
れる。他の入出力端子（Ｉ／Ｏ２，Ｉ／Ｏ４）に接続さ
れたコンパレータロジック回路６２２，６２４はマスク
された状態（ディセーブル状態）になる。第７サイクル
ＣＹＣ７及び第８サイクルＣＹＣ８では、マルチプレク
サ４１〜４４はリアルタイムマスクレジスタ３１〜３４
の第４出力をオア回路８１〜８４を介して各コンパレー
タロジック回路６２１〜６２４のイネーブル端子ＥＮ１
〜ＥＮ４に出力する。このとき、リアルタイムマスクレ
ジスタ３２及び３４の第４出力だけがハイレベル“１”
であり、他のリアルタイムマスクレジスタ３１，３３の
第４出力はローレベル“０”である。従って、コンパレ
ータロジック回路６２１及び６２３がイネーブル状態と
なるので、第７サイクルＣＹＣ７で第２及び第４の入出
力端子（Ｉ／Ｏ２，Ｉ／Ｏ４）にデータが書き込まれ、
書き込まれたデータが第８サイクルＣＹＣ８で読み出さ
れ、読み出されたデータＰ３２及びＰ３４と期待値Ｐ４
２及びＰ４４との間で比較判定が行われる。残りの入出
力端子（Ｉ／Ｏ１，Ｉ／Ｏ３）に接続されたコンパレー
タロジック回路６２１，６２３はマスクされた状態（デ
ィセーブル状態）になる。

【００１３】以上のように、この実施の形態では、リア
ルタイムマスク信号Ｒ０及びＲ１を試験の途中で種々変
更することによって、コンパレータロジック回路の動作
状態をイネーブル又はディセーブルに容易に変更するこ
とができる。なお、上述の実施の形態では、リアルタイ
ムマスクレジスタとして４ビット構成のものを例に説明
したが、これに限らず、２ビット構成又はそれ以上のビ
ット構成のものでもよい。２ビっト構成にした場合に、
１本の信号線でリアルタイム信号を送信すればよく、５
〜８ビット構成の場合に３本の信号線でリアルタイム信
号を送信すればよい。なお、２ビット構成にした場合の
選択可能なパターンは４種類、３ビット構成にした場合
は８種類、４ビット構成にした場合は１６種類というよ
うに、そのビット構成に応じて選択可能なパターン数が
増加する。また、この実施の形態では、リアルタイム信
号を４つの入出力端子毎に送信する場合について説明し
たが、これ以上の入出力端子に共通に送信するようにし
てもよい。また、この実施の形態では、ピンイネーブル
レジスタ２１〜３４を有する場合について説明したが、
リアルタイムマスクレジスタの格納値を全て『０』にす
ることによって、これに対応するコンパレータロジック
回路をリアルタイムマスク信号とは無関係に常にディセ
ーブルにすることができるので、ピンイネーブルレジス
タを省略することが可能となる。

【００１４】

【発明の効果】本発明によれば、他の入出力端子の期待
値を考慮してパターン作成データを作成しなくても、フ
ァンクション試験の途中で特定の入出力端子についてだ
け検査を行うことができるという効果がある。

【図面の簡単な説明】

【図１】 コンパレータロジック回路の動作を制御する
システムの概略構成を示す図である。

【図２】 図１のシステムの動作例を示すタイミングチ
ャート図である。

【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【図４】 従来のコンパレータロジック回路の動作例を
示す図である。

【符号の説明】

２１〜２４…ピンイネーブルレジスタ、３１〜３４…リ
アルタイムマスクレジスタ、４１〜４４…マルチプレク
サ、８１〜８４…オア回路、５０…テスタ部、５１…制
御手段、５２…ＤＣ測定手段、５３…タイミング発生手
段、５４…パターン発生手段、５５…ピン制御手段、５
６…ピンエレクトロニクス、５７，５７ａ〜５７ｄ…フ
ェイルメモリ、５８…入出力切替手段、５９…データセ
レクタ、６０…フォーマッタ、６１…Ｉ／Ｏフォーマッ
タ、６２，６２１，６２２，６２３，６２４…コンパレ
ータロジック回路、６３Ｐ…パス／フェイルレジスタ、
６４…ドライバ、６５…アナログコンパレータ、６９…
テスタバス、７０…ＩＣ取付装置、７１…被測定ＩＣ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 被測定ＩＣのアドレスを指定するための
   指定アドレス、前記指定アドレスに書き込むべき書込デ
   ータ、前記指定アドレスから読み出されるであろう期待
   値データ及び判定手段の動作状態を選択するためのモー
   ド選択信号などの試験信号を発生する試験信号発生手段
   と、 前記指定アドレス及び書込データを入力し、それに基づ
   いた所定のテストパターンを前記被測定ＩＣに対して書
   き込み、書き込まれたテストパターンを前記指定アドレ
   スに応じて読み出し、前記読出データとして出力する読
   み書き制御手段と、 前記試験信号発生手段から出力される前記期待値データ
   と前記読み書き制御手段によって読み出された前記被測
   定ＩＣの各入出力端子毎の読出データとを前記被測定Ｉ
   Ｃの入出力端子毎に入力される判定モード信号に従って
   比較判定し、その判定結果を示すパス／フェイルデータ
   を出力する判定手段と、 前記入出力端子毎に設けられ、少なくとも２ビット分の
   データを格納する複数のマスクレジスタ群と、 前記入出力端子毎に設けられ、前記試験信号発生手段か
   らの前記モード選択信号を共通に入力し、それに基づい
   て前記マスクレジスタに格納されているデータの１ビッ
   トを選択的に前記判定モード信号として前記判定手段に
   出力する選択手段群と、 前記判定手段から出力されるパス／フェイルデータに基
   づいて前記被測定ＩＣの電気的特性を検査する制御手段
   とを具えたことを特徴とするＩＣ試験装置。
2. 【請求項２】 前記判定手段は、前記判定モード信号が
   イネーブルである入出力端子についてのみ前記比較判定
   を行い、前記判定モード信号がディセーブルである入出
   力端子については前記比較判定を行わずにパスデータを
   出力することを特徴とする請求項１に記載のＩＣ試験装
   置。