JP3240913B2 - Ｉｃ試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣデバイス（集
積回路）の電気的特性を検査するＩＣ試験装置に係り、
特に試験時にＩＣデバイスから出力される読出データと
期待値データとを比較判定する判定領域に改良を加えた
ＩＣ試験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置における試験は直流
試験（ＤＣ測定試験）とファンクション試験（ＦＣ測定
試験）とに大別される。直流試験は被測定ＩＣの入出力
端子にＤＣ測定手段から所定の電圧又は電流を印加する
ことにより、被測定ＩＣの基本的動作に不良が無いかど
うかを検査するものである。一方、ファンクション試験
は被測定ＩＣの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ＩＣの
出力データを読み取り、被測定ＩＣの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定ＩＣ
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。

【０００３】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。制御手段５１はＩＣ試験装
置全体の制御、運用及び管理等を行うものであり、マイ
クロプロセッサ構成になっている。従って、図示してい
ないが、制御手段５１はシステムプログラムを格納する
ＲＯＭや各種データ等を格納するＲＡＭ等を有する。制
御手段５１は、ＤＣ測定手段５２、タイミング発生手段
５３、パターン発生手段５４、ピン制御手段５５及びフ
ェイルメモリ５７にテスタバス（データバス、アドレス
バス、制御バス）６９を介して接続されている。制御手
段５１は、直流試験用のデータをＤＣ測定手段５２に、
ファンクション試験開始用のタイミングデータをタイミ
ング発生手段５３に、テストパターン発生に必要なプロ
グラムや各種データ等をパターン発生手段５４に出力す
る。この他にも制御手段５１は各種のデータをテスタバ
ス６９を介してそれぞれの構成部品に出力している。ま
た、制御手段５１は、ＤＣ測定手段５２内の内部レジス
タ、フェイルメモリ５７及びピン制御手段５５内のパス
／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから
試験結果を示すデータ（直流データやパス／フェイルデ
ータＰＦＤ）を読み出して、それらを解析し、被測定Ｉ
Ｃ７１の良否を判定する。

【０００４】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。内部レジスタに書き込まれたデー
タはテスタバス６９を介して制御手段５１に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、ＤＣ測定手段５２はピンエレクトロニクス
５６のドライバ６４及びアナログコンパレータ６５に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給す
る。タイミング発生手段５３は、制御手段５１からのタ
イミングデータを内部メモリに記憶し、それに基づいて
パターン発生手段５４、ピン制御手段５５及びフェイル
メモリ５７に高速の動作クロックＣＬＫを出力すると共
にデータの書込及び読出のタイミング信号ＰＨをピン制
御手段５５やフェイルメモリ５７に出力する。従って、
パターン発生手段５４、ピン制御手段５５及びフェイル
メモリ５７の動作速度は、この高速動作クロックＣＬＫ
によって決定し、被測定ＩＣ７１に対するデータ書込及
び読出のタイミングはこのタイミング信号ＰＨによって
決定する。フォーマッタ６０からピンエレクトロニクス
５６に出力される試験信号Ｐ２、及びＩ／Ｏフォーマッ
タ６１から入出力切替手段５８に出力される切替信号Ｐ
６の出力タイミングはタイミング発生手段５３からのタ
イミング信号ＰＨに応じて制御される。また、タイミン
グ発生手段５３は、パターン発生手段５４からのタイミ
ング切替用制御信号ＣＨを入力し、それに基づいて動作
周期や位相等を適宜切り替えるようになっている。

【０００５】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。ピン制御手
段５５はデータセレクタ５９、フォーマッタ６０、Ｉ／
Ｏフォーマッタ６１、コンパレータロジック回路６２及
びパス／フェイル（ＰＡＳＳ／ＦＡＬＩ）レジスタ６３
Ｐから構成される。データセレクタ５９は、各種の試験
信号作成データ（アドレスデータ・書込データ）Ｐ１、
試験信号作成データＰ５及び期待値データＰ４を記憶し
たメモリで構成されており、パターン発生手段５４から
のパターンデータをアドレスとして入力し、そのアドレ
スに応じた試験信号作成データＰ１及び切替信号作成デ
ータＰ５をフォーマッタ６０及びＩ／Ｏフォーマッタ６
１に、期待値データＰ４をコンパレータロジック回路６
２にそれぞれ出力する。フォーマッタ６０は、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｐ１をタイミング発生手段５３からのタ
イミング信号ＰＨに同期したタイミングで加工して所定
の印加波形を作成し、それを試験信号Ｐ２としてピンエ
レクトロニクス５６のドライバ６４に出力する。Ｉ／Ｏ
フォーマッタ６１はデータセレクタ５９からの切替信号
作成データＰ５をタイミング発生手段５３からのタイミ
ング信号ＰＨに同期したタイミングで加工して所定の印
加波形を作成し、それを切替信号Ｐ６として入出力切替
手段５８に出力する。

【０００６】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
出力（試験データ）Ｐ３と、データセレクタ５９からの
期待値データＰ４とをタイミング発生手段５３からのタ
イミングで比較判定し、その判定結果を示すパス／フェ
イルデータＰＦＤをパス／フェイルレジスタ６３Ｐ及び
フェイルメモリ５７に出力する。図４は、このコンパレ
ータロジック回路６２の概略構成を示す図である。図５
はこのコンパレータロジック回路６２の動作例を示すタ
イミングチャート図である。コンパレータロジック回路
６２は、エクスクルーシブオア回路１１、アンド回路１
２及びＲ−Ｓフリップフロップ回路１３から構成され
る。エクスクルーシブオア回路１１は期待値データＰ４
と試験データＰ３の排他的論理和を取り、それをアンド
回路１２の第１入力端子に出力する。一方、Ｒ−Ｓフリ
ップフロップ回路１３はタイミング発生手段５３から出
力される判定領域スタート信号ＰＨｓをセット端子Ｓ
に、これよりも位相の遅れた判定領域エンド信号ＰＨｅ
をリセット端子Ｒに入力し、両信号の立上り時点に同期
してセット状態又はリセット状態となり、その状態に応
じた出力を端子Ｑからアンド回路１２の第２入力端子に
出力する。アンド回路１２はＲ−Ｓフリップフロップ回
路１３がセット状態にある場合、すなわち判定領域の間
だけエクスクルーシブオア回路１１から出力される排他
的論理和信号をパス／フェイルデータＰＦＤとして出力
する。従って、コンパレータロジック回路６２は、判定
領域スタート信号ＰＨｓの立上り時点から判定領域エン
ド信号ＰＨｅの立上がり時点までの判定領域内において
試験データＰ３と期待値データＰ４が一致しているかど
うかの誤動作不良を検出する。

【０００７】パス／フェイルレジスタ６３Ｐは、ファン
クション試験においてコンパレータロジック回路６２に
よってフェイル（ＦＡＩＬ）と判定されたかどうかを記
憶するレジスタである。ピンエレクトロニクス５６は、
複数のドライバ６４及びアナログコンパレータ６５から
構成される。アナログコンパレータ６５はＩＣ取付装置
７０のそれぞれの入出力端子に対して１個ずつ設けられ
ており、入出力切替手段５８を介してドライバ６４とい
ずれか一方が接続されるようになっている。入出力切替
手段５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ
６に応じてドライバ６４及びアナログコンパレータ６５
のいずれか一方と、ＩＣ取付装置７０の入出力端子との
間の接続状態を切り替えるものである。ドライバ６４
は、ＩＣ取付装置７０の入出力端子、すなわち被測定Ｉ
Ｃ７１のアドレス端子、データ入力端子、チップセレク
ト端子、ライトイネーブル端子等の信号入力端子に、入
出力切替手段５８を介して、ピン制御手段５５のフォー
マッタ６０からの試験信号Ｐ２に応じたレベルの信号を
印加し、所望のテストパターンを被測定ＩＣ７１に書き
込む。アナログコンパレータ６５は、被測定ＩＣ７１の
データ出力端子から入出力切替手段５８を介して出力さ
れる信号を入力し、基準電圧ＶＯＨ，ＶＯＬと比較し、
その比較結果を読出データＰ３としてコンパレータロジ
ック回路６２に出力する。通常、アナログコンパレータ
６５は基準電圧ＶＯＨ用と基準電圧ＶＯＬ用の２つのコ
ンパレータから構成されるが、図では省略してある。フ
ェイルメモリ５７は、コンパレータロジック回路６２か
ら出力されるパス／フェイルデータＰＦＤをパターン発
生手段からのアドレス信号ＡＤに対応したアドレス位置
にタイミング発生手段５３からの高速動作クロックＣＬ
Ｋのタイミングで記憶するものである。フェイルメモリ
５７は被測定ＩＣ７１が不良だと判定された場合にその
不良箇所などを詳細に解析する場合に用いられるもので
ある。このフェイルメモリ５７に記憶されたパス／フェ
イルデータＰＦＤは制御手段５１によって読み出され、
図示していないデータ処理用の装置に転送され、解析さ
れる。

【０００８】

【発明が解決しようとする課題】上述のようなＩＣ試験
装置においては、期待値データと判定領域は一対のもの
として処理されており、同じ期待値データが連続してい
る場合でも、個別に判定領域を設定し、その判定領域内
における試験信号の良／不良のみを検査していた。従っ
て、図５のように、判定領域と判定領域との間に判定に
関与しない無判定領域すなわち狭間領域が発生してい
た。例えば、図５の読出データＰ３のようにタイミング
ｔ２とタイミングｔ３の間の無判定領域内で誤動作信号
が発生したとしても、それは無視され、正確な判定を行
うことができなかった。本発明は上述の点に鑑みてなさ
れたものであり、期待値データが同一で連続している場
合に無判定領域を無くし、正確な判定を行うことのでき
るＩＣ試験装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】この発明に係るＩＣ試験
装置は、動作クロック信号、判定領域スタート信号及び
判定領域エンド信号などを出力するタイミング信号発生
手段と、被測定ＩＣのアドレスを指定するための指定ア
ドレス、前記指定アドレスに書込むべき書込データ及び
前記指定アドレスから読み出されるであろう期待値デー
タなどの試験信号を発生する試験信号発生手段と、前記
被測定ＩＣに対して前記指定アドレス及び書込データを
入力し、それに基づいた所定のテストパターンを書込
み、書き込まれたテストパターンを前記指定アドレスに
応じて読み出し、前記読出データとして出力する読み書
き制御手段と、前記試験信号発生手段から出力される前
記期待値データと前記読み書き制御手段によって読み出
された読出データとを前記判定領域スタート信号と前記
判定領域エンド信号によって指定される判定領域内で比
較判定し、その判定結果を示すパス／フェイルデータを
出力する判定手段と、前記期待値データが同一の場合に
前記判定領域エンド信号をマスクし、前記判定領域を拡
張する判定領域拡張手段と、前記判定手段から出力され
るパス／フェイルデータに基づいて前記被測定ＩＣの電
気的特性を検査する制御手段とを具えたものである。判
定手段は、判定領域スタート信号の入力に応じて判定を
開始し、判定領域エンド信号の入力に応じて判定を終了
する。すなわち、判定手段は判定領域スタート信号から
次の判定領域エンド信号までを判定領域として期待値デ
ータと読出データとの比較判定を行い、判定領域エンド
信号から次の判定領域スタート信号までは無判定領域と
して判定を行わない。従来は期待値データが変化しても
しなくても必ず無判定領域内を設け、期待値データを変
更する場合にはその無判定領域内で行うようにしてい
た。この発明では、期待値データが変化しないで同じ値
を継続する場合、すなわち期待値データが同一の場合に
は、無判定領域を設定する必要がないことに着目し、判
定領域拡張手段によって判定領域エンド信号をマスク
し、判定領域エンド信号が判定手段に入力しなくなるよ
うにする。これによって、判定手段は判定領域スタート
信号の入力に応じて比較判定の状態を維持するようにな
り、判定領域が拡張され、判定不可能であった無判定領
域での判定を行うことができるようになる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って詳細に説明する。図１は、本発明に係るコ
ンパレータロジック回路の詳細構成を示す図である。図
２はこのコンパレータロジック回路の動作例を示すタイ
ミングチャート図である。本発明に係るコンパレータロ
ジック回路はエクスクルーシブオア回路１１、アンド回
路１２、Ｒ−Ｓフリップフロップ回路１３、判定継続情
報メモリ１４、アンド回路１５、選択回路１６及びＲ−
Ｓフリップフロップ回路１７から構成される。エクスク
ルーシブオア回路１１は期待値データＰ４Ｄと試験デー
タＰ３の排他的論理和を取り、それをアンド回路１２の
第１入力端子に出力する。判定継続情報メモリ１４は同
じ値の期待値データＰ４Ｄが連続する場合に、判定領域
ＣＡを複数サイクルに渡って設定するかどうかのモード
を選択するための継続情報ＣＤを格納したメモリであ
る。すなわち、判定継続情報メモリ１４は、図２のよう
にハイレベル“Ｈ”の期待値データＰ４Ｄが次のサイク
ルでローレベル“Ｌ”に変化する場合には、その変化す
るサイクルの直前の継続情報ＣＤとしてハイレベル
“１”を記憶し、逆にローレベル“Ｌ”の期待値データ
Ｐ４が複数サイクルに渡って変化せずに出現する場合に
判定領域を複数サイクルＣＹＣに渡って拡張するため
に、継続情報ＣＤとしてローレベル“０”を記憶する。
アンド回路１５は、タイミング発生手段５３からの判定
領域エンド信号ＰＨｅを第１入力端子に、判定継続情報
メモリ１４からの継続情報ＣＤを第２入力端子に入力
し、両者の論理積信号をＲ−Ｓフリップフロップ回路１
３のリセット端子Ｒに出力する。すなわち、アンド回路
１５は、継続情報ＣＤがハイレベル“１”の場合、すな
わち次のサイクルＣＹＣで期待値データＰ４が変化する
場合には、判定領域エンド信号ＰＨｅをＲ−Ｓフリップ
フロップ回路１３のリセット端子Ｒに出力するが、ロー
レベル“０”の場合、すなわち次のサイクルＣＹＣの期
待値データＰ４と現サイクルＣＹＣの期待値データＰ４
が同一であり変化しない場合には、判定領域エンド信号
ＰＨｅをＲ−Ｓフリップフロップ回路１３のリセット端
子Ｒに入力しないようにマスクする。Ｒ−Ｓフリップフ
ロップ回路１３は、タイミング発生手段５３からの判定
領域スタート信号ＰＨｓをセット端子Ｓに入力し、この
信号の立上りに同期してセット状態となり、アンド回路
１５の論理積信号（すなわちアンド回路１５を通過して
きたこれよりも位相の遅れた判定領域エンド信号ＰＨ
ｅ）をリセット端子Ｒに入力し、この信号の立上りに同
期してリセット状態となり、その状態に応じた出力を端
子Ｑからアンド回路１２の第２入力端子に出力する。ア
ンド回路１２はＲ−Ｓフリップフロップ回路１３がセッ
ト状態にある場合はエクスクルーシブオア回路１１の排
他的論理和信号をパス／フェイルデータＰＦＤとしてＲ
−Ｓフリップフロップ回路１７のセット端子Ｓに出力
し、リセット状態にある場合は排他的論理和信号をマス
クする。選択回路１６は、タイミング発生手段５３から
の判定領域スタート信号ＰＨｓを端子Ａに、サイクルＣ
ＹＣに同期したクロック信号ＣＬＫを端子Ｂにそれぞれ
入力し、判定継続情報メモリ１４からの継続情報ＣＤが
ハイレベル“１”の場合には端子Ａを選択し、ローレベ
ル“０”の場合には端子Ｂを選択して、Ｒ−Ｓフリップ
フロップ回路１７のリセット端子Ｒに出力する。Ｒ−Ｓ
フリップフロップ回路１７は、アンド回路１２からのパ
ス／フェイルデータＰＦＤをセット端子Ｓに入力し、こ
の信号の立上りに同期してセット状態となり、選択回路
１６によって選択された判定領域スタート信号ＰＨｓ又
はクロック信号ＣＬＫをリセット端子Ｒに入力し、いず
れか一方の信号の立上りに同期してリセット状態とな
り、その状態に応じた出力を端子Ｑから最終的なパス／
フェイルデータＰＦＤとして出力する。

【００１１】以下、図２のタイミングチャートを用いて
この実施の形態に係るコンパレータロジック回路の動作
を説明する。図２の期待値データＰ４Ｄに示すように、
サイクルＤＴｍの期待値はハイレベル“Ｈ”であり、サ
イクルＤＴｍ＋１，ＤＴｍ＋２，・・・，ＤＴｍ＋ｎの
期待値はローレベル“Ｌ”であり、その次のサイクルの
期待値はハイレベル“Ｈ”であると仮定する。そして、
継続情報ＣＤは、この期待値データＰ４Ｄに対応して、
サイクルＤＴｍではハイレベル“１”、サイクルＤＴ
ｍ，ＤＴｍ＋１，・・・，ＤＴｍ＋（ｎ−１）ではロー
レベル“０”、サイクルＤＴｍ＋ｎではハイレベル
“１”である。すなわち、サイクルＤＴｍからサイクル
ＤＴｍ＋（ｎ−１）までは期待値データが変化しないこ
とを意味する。サイクルＤＴｍでは、継続情報ＣＤがハ
イレベル“１”なので、アンド回路１５は判定領域エン
ド信号ＰＨｅをフリップフロップ回路１３のリセット端
子Ｒに出力し、選択回路１６はクロック信号ＣＬＫをフ
リップフロップ回路１７のリセット端子Ｒに出力するよ
うになる。この状態で、判定領域スタート信号ＰＨｓ及
び判定領域エンド信号ＰＨｅがタイミング発生手段５３
から出力されると、図２に示すような判定領域ＣＡ１が
形成され、その判定領域ＣＡ１内における試験データＰ
３の誤動作や不良などが検出される。次のサイクルＤＴ
ｍ＋１からサイクルＤＴｍ＋（ｎ−１）の間では、継続
情報ＣＤがローレベル“０”なので、アンド回路１５は
判定領域エンド信号ＰＨｅをマスクし、選択回路１６は
判定領域スタート信号ＰＨｓをフリップフロップ回路１
７のリセット端子Ｒに出力するようになる。この状態
で、判定領域スタート信号ＰＨｓ及び判定領域エンド信
号ＰＨｅがタイミング発生手段５３から出力されても、
判定領域エンド信号ＰＨｅはアンド回路１５によってマ
スクされているので、図２に示すような判定領域ＣＡ２
が形成される。そして、この判定領域ＣＡ２内における
試験データＰ３の誤動作や不良などが検出される。例え
ば、サイクルＤＴｍ＋２内で図２の試験データＰ３のよ
うな異常信号が発生した場合、それに応じてそのサイク
ルはフェイル（ＦＡＩＬ）と判定され、パス／フェイル
データＰＦＤは図２のようになる。このような異常信号
は、判定領域スタート信号ＰＨｓ及び判定領域エンド信
号ＰＨｅによって形成される判定領域内では検出不可能
なものであるが、この実施の形態のようにすることによ
って、従来判定不可能な異常信号の発生などを容易に検
出することができるようになる。

【００１２】

【発明の効果】本発明によれば、期待値データが同一で
連続している場合に無判定領域を無くし、正確な判定を
行うことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明に係るコンパレータロジック回路の詳
細構成を示す図である。

【図２】 図１のコンパレータロジック回路の動作例を
示すタイミングチャート図である。

【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【図４】 従来のコンパレータロジック回路の概略構成
を示す図である。

【図５】 従来のコンパレータロジック回路の動作例を
示すタイミングチャート図である。

【符号の説明】

１１…エクスクルーシブオア回路、１２，１５…アンド
回路、１３，１７…Ｒ−Ｓフリップフロップ回路、１４
…判定継続情報メモリ、１６…選択回路、５０…テスタ
部、５１…制御手段、５２…ＤＣ測定手段、５３…タイ
ミング発生手段、５４…パターン発生手段、５５…ピン
制御手段、５６…ピンエレクトロニクス、５７，５７ａ
〜５７ｄ…フェイルメモリ、５８…入出力切替手段、５
９…データセレクタ、６０…フォーマッタ、６１…Ｉ／
Ｏフォーマッタ、６２…コンパレータロジック回路、６
３Ｐ…パス／フェイルレジスタ、６４…ドライバ、６５
…アナログコンパレータ、６９…テスタバス、７０…Ｉ
Ｃ取付装置、７１…被測定ＩＣ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 動作クロック信号、判定領域スタート信
   号及び判定領域エンド信号などを出力するタイミング信
   号発生手段と、 被測定ＩＣのアドレスを指定するための指定アドレス、
   前記指定アドレスに書込むべき書込データ及び前記指定
   アドレスから読み出されるであろう期待値データなどの
   試験信号を発生する試験信号発生手段と、 前記被測定ＩＣに対して前記指定アドレス及び書込デー
   タを入力し、それに基づいた所定のテストパターンを書
   込み、書き込まれたテストパターンを前記指定アドレス
   に応じて読み出し、前記読出データとして出力する読み
   書き制御手段と、 前記試験信号発生手段から出力される前記期待値データ
   と前記読み書き制御手段によって読み出された読出デー
   タとを前記判定領域スタート信号と前記判定領域エンド
   信号によって指定される判定領域内で比較判定し、その
   判定結果を示すパス／フェイルデータを出力する判定手
   段と、 前記期待値データが同一の場合に前記判定領域エンド信
   号をマスクし、前記判定領域を拡張する判定領域拡張手
   段と、 前記判定手段から出力されるパス／フェイルデータに基
   づいて前記被測定ＩＣの電気的特性を検査する制御手段
   とを具えたことを特徴とするＩＣ試験装置。
2. 【請求項２】 前記判定領域拡張手段は、 前記期待値データが同一の場合に前記判定領域を拡張す
   るか否かの継続情報を記憶する継続情報メモリと、 前記継続情報メモリからの継続情報に基づいて前記判定
   領域エンド信号をマスクするマスク手段とから構成され
   ることを特徴とする請求項１に記載のＩＣ試験装置。
3. 【請求項３】 前記判定手段は、前記判定領域エンド信
   号がマスクされた場合に、前記判定手段から出力される
   前記パス／フェイルデータを前記判定領域スタート信号
   に同期して出力する手段を有することを特徴とする請求
   項１又は２に記載のＩＣ試験装置。