JP3098700B2

JP3098700B2 - Ｉｃ試験装置

Info

Publication number: JP3098700B2
Application number: JP07351905A
Authority: JP
Inventors: 整磯野
Original assignee: 日立電子エンジニアリング株式会社
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 2000-10-16
Anticipated expiration: 2015-12-27
Also published as: JPH09178813A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣデバイス（集
積回路）の電気的特性を検査するＩＣ試験装置に係り、
特にフェイルメモリのデータ書込み及び読出しをインタ
ーリーブ動作で行うのに適したＩＣ試験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置におけるファンクシ
ョン試験は被測定ＩＣの入力端子にパターン発生手段か
ら所定の試験用パターンデータを与え、それによる被測
定ＩＣの出力データを読み取り、被測定ＩＣの基本的動
作及び機能に問題が無いかどうかを検査するものであ
る。すなわち、ファンクション試験は、アドレス、デー
タ、書込みイネーブル信号、チップセレクト信号などの
被測定ＩＣの各入力信号の入力タイミングや振幅などの
入力条件などを変化させて、その出力タイミングや出力
振幅などを試験したりするものである。

【０００３】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。

【０００４】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有する。制御手段５１は、
ＤＣ測定手段５２、タイミング発生手段５３、パターン
発生手段５４、ピン制御手段５５及びフェイルメモリ５
７にテスタバス（データバス、アドレスバス、制御バ
ス）６９を介して接続されている。制御手段５１は、直
流試験用のデータをＤＣ測定手段５２に、ファンクショ
ン試験開始用のタイミングデータをタイミング発生手段
５３に、テストパターン発生に必要なプログラムや各種
データ等をパターン発生手段５４に出力する。この他に
も制御手段５１は各種のデータをテスタバス６９を介し
てそれぞれの構成部品に出力している。また、制御手段
５１は、ＤＣ測定手段５２内の内部レジスタ、フェイル
メモリ５７及びピン制御手段５５内のパス／フェイル
（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから試験結果を
示すデータ（直流データやパス／フェイルデータＰＦ
Ｄ）を読み出して、それらを解析し、被測定ＩＣ７１の
良否を判定する。

【０００５】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７の動作速度は、この高速動作クロッ
クＣＬＫによって決定し、被測定ＩＣ７１に対するデー
タ書込及び読出のタイミングはこのタイミング信号ＰＨ
によって決定する。フォーマッタ６０からピンエレクト
ロニクス５６に出力される試験信号Ｐ２、及びＩ／Ｏフ
ォーマッタ６１から入出力切替手段５８に出力される切
替信号Ｐ６の出力タイミングはタイミング発生手段５３
からのタイミング信号ＰＨに応じて制御される。また、
タイミング発生手段５３は、パターン発生手段５４から
のタイミング切替用制御信号ＣＨを入力し、それに基づ
いて動作周期や位相等を適宜切り替えるようになってい
る。

【０００６】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。

【０００７】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、データセレクタ５９からの試験信号作成
データ（アドレスデータ・書込データ）Ｐ１をタイミン
グ発生手段５３からのタイミング信号ＰＨに同期したタ
イミングで加工して所定の印加波形を作成し、それを試
験信号Ｐ２としてピンエレクトロニクス５６のドライバ
６４に出力する。Ｉ／Ｏフォーマッタ６１はデータセレ
クタ５９からの切替信号作成データＰ５をタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで加工して所定の印加波形を作成し、それを切替信
号Ｐ６として入出力切替手段５８に出力する。

【０００８】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
出力Ｐ３と、データセレクタ５９からの期待値データＰ
４とをタイミング発生手段５３からのタイミングで比較
判定し、その判定結果を示すパス／フェイルデータＰＦ
Ｄをパス／フェイルレジスタ６３Ｐ及びフェイルメモリ
５７に出力する。パス／フェイルレジスタ６３Ｐは、フ
ァンクション試験においてコンパレータロジック回路６
２によってフェイル（ＦＡＩＬ）と判定されたかどうか
を記憶するレジスタである。ピンエレクトロニクス５６
は、複数のドライバ６４及びアナログコンパレータ６５
から構成される。アナログコンパレータ６５はＩＣ取付
装置７０のそれぞれの入出力端子に対して１個ずつ設け
られており、入出力切替手段５８を介してドライバ６４
といずれか一方が接続されるようになっている。入出力
切替手段５８は、Ｉ／Ｏフォーマッタ６１からの切替信
号Ｐ６に応じてドライバ６４及びアナログコンパレータ
６５のいずれか一方と、ＩＣ取付装置７０の入出力端子
との間の接続状態を切り替えるものである。

【０００９】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたレベルの信号を印加し、所望のテストパター
ンを被測定ＩＣ７１に書き込む。アナログコンパレータ
６５は、被測定ＩＣ７１のデータ出力端子から入出力切
替手段５８を介して出力される信号を入力し、基準電圧
ＶＯＨ，ＶＯＬと比較し、その比較結果を読出データＰ
３としてコンパレータロジック回路６２に出力する。通
常、アナログコンパレータ６５は基準電圧ＶＯＨ用と基
準電圧ＶＯＬ用の２つのコンパレータから構成される
が、図では省略してある。

【００１０】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄをパターン発生手段からのアドレス信号ＡＤに対応し
たアドレス位置にタイミング発生手段５３からの高速動
作クロックＣＬＫのタイミングで記憶するものである。
フェイルメモリ５７は被測定ＩＣ７１が不良だと判定さ
れた場合にその不良箇所などを詳細に解析する場合に用
いられるものである。このフェイルメモリ５７に記憶さ
れたパス／フェイルデータＰＦＤは制御手段５１によっ
て読み出され、図示していないデータ処理用の装置に転
送され、解析される。

【００１１】

【発明が解決しようとする課題】上述のようなＩＣ試験
装置においては、フェイルメモリ５７は容量が大きいの
で、比較的安価なＣＭＯＳのＳＲＡＭで構成されてい
る。従って、高速で試験を行う場合にはインタリーブ書
込み動作にてパス／フェイルデータＰＦＤを書き込むこ
とで対応していた。そして、このフェイルメモリ５７に
格納されたパス／フェイルデータＰＦＤは制御手段５１
によって読み出され、図示していないデータ処理用の装
置に転送され、そこで不良情報の詳細な解析を行ってい
た。ところが、最近ではフェイルメモリ５７に格納され
たパス／フェイルデータＰＦＤをコンパレータロジック
回路６２の判定マスクや被測定ＩＣ７１に印加する際の
書込みデータとして使用することを前提としたＩＣ試験
装置が開発されている。従って、このようなＩＣ試験装
置ではインターリーブ書込み動作にてパス／フェイルデ
ータＰＦＤを一旦格納した後に、高速のインタリーブ読
出し動作に備えてフェイルメモリ５７を構成する各セク
ションのメモリの内容を全て同じにする必要がある。例
えば、図４に示すように被測定ＩＣ７１Ａが全部で１６
のアドレスで構成され、その中の８ヵ所がフェイルデー
タＦだと仮定する。図ではこのフェイルの箇所に「Ｆ」
の文字が付してある。従って、この被測定ＩＣ７１Ａを
試験し、そのパス／フェイルデータＰＦＤを４Ｗａｙイ
ンターリーブ動作にて４セクション構成のフェイルメモ
リ５７ａ〜５７ｄに格納すると、フェイルデータ「Ｆ」
は各フェイルメモリ５７ａ〜５７ｄに分散されて格納さ
れることになる。このように各フェイルメモリ５７ａ〜
５７ｄの内容が異なると、インターリーブ動作時はアド
レスの有効サイクルがどのフェイルメモリ５７ａ〜５７
ｄのアクセスサイクルか決まっていないため、正常なイ
ンターリーブ読出し動作を行うことができない。そこ
で、フェイルメモリ５７ａ〜５７ｄの内容を同じにする
ため、各フェイルメモリ５７ａ〜５７ｄの内容のオア論
理情報を一旦別のバッファメモリ５７Ｅに書き込み、今
度はそのバッファメモリ５７Ｅの内容を各フェイルメモ
リ５７ａ〜５７ｄに逆に書き込むという動作を行ってい
た。従って、この２回の書込み動作に要する時間（以
下、インターリーブ補正時間という）が全体の試験時間
に占める割合が大きいため、ＩＣ試験装置全体のスルー
プット向上の障害となっていた。

【００１２】本発明は上述の点に鑑みてなされたもので
あり、フェイルメモリにインターリーブ動作で高速にパ
ス／フェイルデータを書き込んだり読出したりする際の
インターリーブ補正時間を短縮し、試験時間のスループ
ットを向上させることのできるＩＣ試験装置を提供する
ことを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るＩＣ試験
装置は、複数のフェイルメモリにインターリーブ動作で
書き込まれたパス／フェイルデータをインターリーブ動
作で読み出せるように前記複数のフェイルメモリ内のデ
ータを補正するインターリーブ格納データ補正機能を備
えたＩＣ試験装置において、インターリーブ動作でパス
／フェイルデータの書き込まれた前記複数のフェイルメ
モリに共通のアドレスを供給するアドレス供給手段と、
前記アドレス供給手段による前記アドレスの供給に応じ
て前記複数のフェイルメモリからそれぞれ出力される複
数のパス／フェイルデータの論理和信号を出力する論理
和手段と、前記アドレス供給手段が前記複数のフェイル
メモリに前記アドレスを供給している間に前記論理和手
段からの論理和信号に基づいて前記複数のフェイルメモ
リに同時にパス／フェイルデータを書き込む書込み手段
とを具えたものである。複数のフェイルメモリを使って
インターリーブ動作でパス／フェイルデータを書き込む
と、前述のようにパス／フェイルデータが複数のフェイ
ルメモリに分散されて格納される。このように複数のフ
ェイルメモリにパス／フェイルデータが分散して格納さ
れていると、前述の理由からインターリーブ動作でその
パス／フェイルデータを正常に読み出すことができな
い。そこで、アドレス供給手段によって複数のフェイル
メモリに共通のアドレスを供給し、パス／フェイルデー
タを別々に出力させ、別々に出力した複数のパス／フェ
イルデータの論理和信号を論理和手段で出力する。そし
て、アドレス供給手段がアドレスを供給している間に書
込み手段によって論理和手段からの論理和信号に基づい
て複数のフェイルメモリに同時にパス／フェイルデータ
を書き込むようにした。これによって、分散格納されて
いるパス／フェイルデータを複数のフェイルメモリから
１回読み出すだけで各フェイルメモリに同じパス／フェ
イルデータを同時に書き込むことができ、インターリー
ブ格納データ補正処理に要する時間を大幅に短縮するこ
とができるという効果がある。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って詳細に説明する。図１は、本発明のＩＣ試
験装置に対応するフェイルメモリの詳細構成を示す図で
ある。このフェイルメモリは４Ｗａｙ又は２Ｗａｙイン
ターリーブ動作でパス／フェイルデータＰＦＤの書込み
及び読出しを行うことのできるインターリーブ格納デー
タ自動補正処理機能を備えている。なお、図ではこのよ
うなフェイルメモリの最小単位の構成のみが示されてお
り、その他のデバイスに関しては図示を省略してある。

【００１５】フェイルメモリ５７ａ〜５７ｄは、所定容
量のメモリで構成されており、複数ブロック分存在す
る。フェイルメモリ５７ａ〜５７ｄは、データ入力端子
Ｄｉａ〜Ｄｉｄ（図示せず）とデータ出力端子Ｄｏａ〜
Ｄｏｄがそれぞれ別個に設けられている。フェイルメモ
リ５７ａ〜５７ｄのアドレス端子Ａａ〜Ａｄにはインタ
ーリーブアドレス制御回路４からのアドレス信号が入力
する。フェイルメモリ５７ａ〜５７ｄは、インターリー
ブアドレス制御回路４からのアドレス信号を入力してい
る間はそのアドレスに格納されているパス／フェイルデ
ータＰＦＤをデータ出力端子Ｄｏａ〜Ｄｏｄから出力す
る。また、フェイルメモリ５７ａ〜５７ｄは、アドレス
端子Ａａ〜Ａｄにインターリーブアドレス制御回路４か
らのアドレス信号が入力している間にライトイネーブル
端子ＷＥａ〜ＷＥｄにナンド回路９ａ〜９ｄからローパ
ルスの書込みイネーブル信号ＷＥが入力する（書込みイ
ネーブルが有効になる）と、その時点でそのアドレスに
フェイルデータＦ（データ入力端子Ｄｉａ〜Ｄｉｄに入
力中のハイレベル“１”）が書き込まれる。

【００１６】マルチプレクサ１はパターン発生手段５４
からのアドレス信号ＡＤとアドレスカウンタ２からのア
ドレス信号ＡＤ１とを入力し、いずれか一方のアドレス
信号ＡＤ又はＡＤ１の上位アドレスＭＡＤを一致回路５
に、その残りの下位アドレスＬＡＤをインターリーブア
ドレス制御回路４に出力する。本発明では、マルチプレ
クサ１はパス／フェイルデータＰＦＤをフェイルメモリ
５７ａ〜５７ｄに高速で書き込むインターリーブ書込み
動作時やメモリに格納したデータを高速で読み出すイン
ターリーブ読出し動作時にはパターン発生手段５４から
のアドレス信号ＡＤを選択する。また、マルチプレクサ
１は、インターリーブ書込動作時に書き込まれたパス／
フェイルデータＰＦＤを高速で読み出す前の各フェイル
メモリ５７ａ〜５７ｄの内容を補正するインターリーブ
格納データ自動補正処理時には、アドレスカウンタ２か
らのアドレス信号ＡＤ１を選択する。アドレスカウンタ
２はインターリーブ格納データ自動補正処理を行う際の
低速のアドレス信号ＡＤ１を発生し、マルチプレクサ１
に出力する。インターリーブカウンタ３は２ビットのバ
イナリカウンタで構成され、インターリーブ動作時に高
速の動作クロックＣＬＫをカウントし、そのカウント値
をインターリーブアドレス制御回路４に供給する。４Ｗ
ａｙインターリーブの場合にはそのカウント値の２ビッ
トが、２Ｗａｙインターリーブの場合にはそのカウント
値の下位１ビットだけがインターリーブアドレス制御回
路４で使用される。

【００１７】インターリーブアドレス制御回路４は、イ
ンターリーブ動作時にマルチプレクサ１によって選択さ
れたアドレス信号ＡＤの下位アドレスＬＡＤをインター
リーブカウンタ３からのカウント値に基づいてラッチ
し、ラッチされたアドレスを選択的にフェイルメモリ５
７ａ〜５７ｄのアドレス端子Ａａ〜Ａｄに出力する。４
Ｗａｙインターリーブ動作時にはフェイルメモリ５７ａ
〜５７ｄのアドレス端子Ａａ〜Ａｄに順番に巡回的に出
力する。２Ｗａｙインターリーブ動作時にはフェイルメ
モリ５７ａ及び５７ｂのアドレス端子Ａａ及びＡｂ、又
はフェイルメモリ５７ｃ及び５７ｄのアドレス端子Ａｃ
及びＡｄに、交互に出力する。ノンインターリーブ動作
時にはマルチプレクサ１からのアドレス信号ＡＤの最下
位から２ビットをフェイルメモリ５７ａ〜５７ｄのアド
レス端子Ａａ〜Ａｄのいずれか１つに選択的に出力す
る。一方、インターリーブアドレス制御回路４は、イン
ターリーブ格納データ自動補正処理時にはアドレス信号
ＡＤ１の下位アドレスをそのままフェイルメモリ５７ａ
〜５７ｄに並列的に出力する。

【００１８】一致回路５は内部レジスタ（図示せず）に
格納されているブロックアドレスと、マルチプレクサ１
によって選択されたアドレス信号ＡＤの上位アドレスＭ
ＡＤとが一致しているかどうかを判定し、一致している
場合にはハイレベル“１”の一致信号をアンド回路６に
出力する。すなわち、一致回路５は複数ブロックの中か
らどのブロックのフェイルメモリ５７ａ〜５７ｄにアク
セスするのかを選択するブロックセレクト回路として動
作する。アンド回路６はこの一致回路５からの一致信号
とコンパレータロジック回路６２からのパス／フェイル
データＰＦＤとの論理積を取り、その論理積信号をイン
ターリーブイネーブル制御回路７に出力する。インター
リーブイネーブル制御回路７は、インターリーブアドレ
ス制御回路４からの制御信号に同期してアンド回路６か
らの論理積信号をマルチプレクサ８ａ〜８ｄを介してナ
ンド回路９ａ〜９ｄに巡回的に出力する。

【００１９】マルチプレクサ８ａ〜８ｄはインターリー
ブイネーブル制御回路７を介して入力するアンド回路６
の論理積信号と、アンドオア回路１１からの論理和信号
とのいずれか一方をナンド回路９ａ〜９ｄに出力する。
ナンド回路９ａ〜９ｄはインターリーブイネーブル制御
回路７及びマルチプレクサ８ａ〜８ｄを介して入力する
アンド回路６の論理積信号又はアンドオア回路１１から
の論理和信号と、書込みイネーブル信号ＷＥとの論理積
を取り、その否定信号を各フェイルメモリ５７ａ〜５７
ｄのライトイネーブル端子ＷＥａ〜ＷＥｄに出力する。
すなわち、ナンド回路９ａ〜９ｄは、マルチプレクサ８
ａ〜８ｄがハイレベル“１”の論理積信号又は論理和信
号を出力している場合に、書込みイネーブル信号ＷＥを
フェイルメモリ５７ａ〜５７ｄのライトイネーブル端子
ＷＥａ〜ＷＥｄに出力する。

【００２０】アンドオア回路１１はフェイルメモリ５７
ａ〜５７ｄのデータ出力端子Ｄｏａ〜Ｄｏｄから出力さ
れるパス／フェイルデータＰＦＤを入力し、それをイン
ターリーブモードに応じた論理演算を行って得られたパ
ス／フェイルデータＰＦＤ１を出力する。４Ｗａｙイン
ターリーブモードでフェイルメモリ５７ａ〜５７ｄに書
き込まれたパス／フェイルデータＰＦＤをインターリー
ブ格納データ自動補正処理にて補正する場合に、アンド
オア回路１１はフェイルメモリ５７ａ〜５７ｄの各デー
タ出力端子Ｄｏａ〜Ｄｏｄから出力されるパス／フェイ
ルデータＰＦＤの論理和を取り、それをマルチプレクサ
８ａ〜８ｄを介してナンド回路９ａ〜９ｄに並列的に出
力する。２Ｗａｙインターリーブモードで書き込まれた
パス／フェイルデータＰＦＤをインターリーブ格納デー
タ自動補正処理にて補正する場合にはフェイルメモリ５
７ａ及び５７ｂのデータ出力端子Ｄｏａ及びＤｏｂから
出力されるパス／フェイルデータＰＦＤの論理和を取
り、それをマルチプレクサ８ａ及び８ｂを介してナンド
回路９ａ及び９ｂに並列的に出力する。フェイルメモリ
５７ｃ及び５７ｄについても同様である。一方、アンド
オア回路１１は高速インターリーブ動作にてパス／フェ
イルデータＰＦＤを読み出す場合には、各フェイルメモ
リ５７ａ〜５７ｄから巡回的に出力されるパス／フェイ
ルデータＰＦＤをインターリーブアドレス制御回路４か
らの制御信号により選択し、動作クロックＣＬＫに同期
して出力する。

【００２１】以下、図２のタイミングチャートを用いて
この実施の形態に係るフェイルメモリの動作を説明す
る。まず、４Ｗａｙインターリーブ動作にて高速にパス
／フェイルデータＰＦＤを書き込む場合について図２
（Ａ）を用いて説明する。この場合、インターリーブア
ドレス制御回路４の内部レジスタを４Ｗａｙインターリ
ーブモードとし、マルチプレクサ１をパターン発生手段
５４側に設定し、マルチプレクサ８ａ〜８ｄをインター
リーブイネーブル制御回路７側に設定する。パターン発
生手段５４からのアドレス信号ＡＤと高速動作クロック
ＣＬＫとの関係は図２（Ａ）に示すようになっている。
高速動作クロックＣＬＫに同期してアドレス信号ＡＤが
図のように変化する場合、インターリーブカウンタ３の
カウント値ＩＲＣは高速動作クロックＣＬＫに同期して
“００”、“０１”、“１０”、“１１”のように巡回
的に変化する。但し、動作クロックＣＬＫの開始とアド
レスＡＤの値が『０』から１だけインクリメントすると
は限らないので、アドレス信号ＡＤの値とカウント値Ｉ
ＲＣは常に同じ状態とは限らない。つまり、アドレス信
号ＡＤが『０』でカウント値ＩＲＣが“０１”の時もあ
れば、カウント値ＩＲＣが“１１”の時もある得る。イ
ンターリーブアドレス制御回路４はカウント値が“０
０”の時点でラッチされたアドレス『０』をフェイルメ
モリ５７ａのアドレス端子Ａａに、“０１”の時点でラ
ッチされたアドレス『１』をフェイルメモリ５７ｂのア
ドレス端子Ａｂに、“１０”の時点でラッチされたアド
レス『２』をフェイルメモリ５７ｃのアドレス端子Ａｃ
に、“１１”の時点でラッチされたアドレス『３』をフ
ェイルメモリ５７ｄのアドレス端子Ａｄに、次のの“０
０”の時点でラッチされたアドレス『４』をフェイルメ
モリ５７ａのアドレス端子Ａａに、“０１”の時点でラ
ッチされたアドレス『５』をフェイルメモリ５７ｂのア
ドレス端子Ａｂに、“１０”の時点でラッチされたアド
レス『６』をフェイルメモリ５７ｃのアドレス端子Ａｃ
に、“１１”の時点でラッチされたアドレス『７』をフ
ェイルメモリ５７ｄのアドレス端子Ａｄに、図２（Ａ）
のように高速動作クロックＣＬＫの１周期ずつ遅れたタ
イミングで順番に出力する。そして、書込みイネーブル
信号発生器１０はフェイルメモリ５７ａ〜５７ｄのアド
レス端子Ａａ〜Ａｄにアドレスが入力してからメモリの
アドレスセットアップ時間が経過した時点で書込みイネ
ーブル信号ＷＥをハイレベルにしてナンド回路９ａ〜９
ｄに順次出力する。そして、メモリのライトアクセス時
間経過した後に書込みイネーブル信号ＷＥをローレベル
にする。なお、図ではパス／フェイルデータＰＦＤが全
てフェイルデータＦだと仮定すると、ナンド回路９ａ〜
９ｄからは図２（Ａ）のようなタイミングで各フェイル
メモリ５７ａ〜５７ｄのライトイネーブル端子ＷＥａ〜
ＷＥｄに書込みイネーブル信号が入力するようになる。
この書込みイネーブル信号が入力すると、それに応じて
各フェイルメモリ５７ａ〜５７ｄの該当するアドレスに
フェイルデータＦが書き込まれるようになる。

【００２２】このようにインターリーブ書込み動作の終
了後、インターリーブ格納データ自動補正処理にて各フ
ェイルメモリ５７ａ〜５７ｄ内の格納データをインター
リーブ読出しに備えて補正する場合について図２（Ｂ）
を用いて説明する。この場合、インターリーブアドレス
制御回路４の内部レジスタを無効（ディセーブル）状態
とし、マルチプレクサ１をアドレスカウンタ２側に設定
し、マルチプレクサ８ａ〜８ｄをアンドオア回路１１側
に設定する。アドレスカウンタ２は低速（メモリのアク
セスに充分な速度）のクロックＣＬＫ１にて動作し、図
２（Ｂ）のようなアドレス信号ＡＤ１をインターリーブ
アドレス制御回路４に出力する。アドレス信号ＡＤ１は
各フェイルメモリ５７ａ〜５７ｄのアドレス端子Ａａ〜
Ａｄに並列的に供給される。フェイルメモリ５７ａ〜５
７ｄはアドレス端子Ａａ〜Ａｄに入力したアドレス信号
ＡＤ１に対応したアドレスに格納されているパス／フェ
イルデータＰＦＤをアンドオア回路１１に出力する。ア
ンドオア回路１１は各フェイルメモリ５７ａ〜５７ｄか
ら出力されるパス／フェイルデータＰＦＤの論理和を取
り、それをマルチプレクサ８ａ〜８ｄを介してナンド回
路９ａ〜９ｄに出力する。そして、書込みイネーブル信
号発生器１０はフェイルメモリ５７ａ〜５７ｄのアドレ
ス端子Ａａ〜Ａｄにアドレスが入力してから所定時間
（メモリのアドレスセットアップ時間）が経過した時点
でハイレベル“１”の書込みイネーブル信号ＷＥをナン
ド回路９ａ〜９ｄに順次出力する。このとき、フェイル
メモリ５７ａ〜５７ｄのいずれか１つにフェイルデータ
Ｆが格納されていると、アンドオア回路１１の論理和出
力はハイレベル“１”となる。従って、ナンド回路９ａ
〜９ｄは書込みイネーブル信号発生器１０からのハイレ
ベル“１”の書込みイネーブル信号の入力に応じてロー
レベル“０”の書込み信号ＷＥを各フェイルメモリ５７
ａ〜５７ｄの書込みイネーブル端子ＷＥａ〜ＷＥｄに出
力するようになるので、各フェイルメモリ５７ａ〜５７
ｄのアドレスＡＤ１には同時にフェイルデータＦが書き
込まれる。以下、にフェイルメモリ５７ａ〜５７ｄの全
てのアドレスに対して同様の処理が行われ、各フェイル
メモリ５７ａ〜５７ｄ内の格納データ（パス／フェイル
データＰＦＤ）は全て同じ内容となる。このようにし
て、インターリーブ格納データ補正処理の終了後、今度
はフェイルメモリ５７ａ〜５７ｄからパス／フェイルデ
ータＰＦＤが４Ｗａｙインターリーブ動作にて高速に読
み出される。

【００２３】

【発明の効果】本発明によれば、フェイルメモリにイン
ターリーブ動作にて高速にパス／フェイルデータを書き
込んだり読出したりする際のインターリーブ補正時間を
短縮し、試験時間のスループットを向上させることがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明のＩＣ試験装置に対応するフェイルメ
モリの詳細構成を示す図である。

【図２】図１の動作を説明するためのタイミングチャ
ート図である。

【図３】従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【図４】従来のインターリーブ格納データ補正動作例
の概念を示す図である。

【符号の説明】

１，８ａ〜８ｄ…マルチプレクサ、２…アドレスカウン
タ、３…インターリーブカウンタ、４…インターリーブ
アドレス制御回路、５…一致回路、６…アンド回路、７
…インターリーブイネーブル制御回路、９ａ〜９ｄ…ナ
ンド回路、１０…書込みイネーブル信号発生器、１１…
ナンドオア回路、５０…テスタ部、５１…制御手段、５
２…ＤＣ測定手段、５３…タイミング発生手段、５４…
パターン発生手段、５５…ピン制御手段、５６…ピンエ
レクトロニクス、５７，５７ａ〜５７ｄ…フェイルメモ
リ、５８…入出力切替手段、５９…データセレクタ、６
０…フォーマッタ、６１…Ｉ／Ｏフォーマッタ、６２…
コンパレータロジック回路、６３Ｐ…パス／フェイルレ
ジスタ、６４…ドライバ、６５…アナログコンパレー
タ、６９…テスタバス、７０…ＩＣ取付装置、７１…被
測定ＩＣ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 G11C 29/00 G06F 12/06

Claims

(57)【特許請求の範囲】

【請求項１】複数のフェイルメモリにインターリーブ
動作で書き込まれたパス／フェイルデータをインターリ
ーブ動作で読み出せるように前記複数のフェイルメモリ
内のデータを補正するインターリーブ格納データ補正機
能を備えたＩＣ試験装置において、インターリーブ動作でパス／フェイルデータの書き込ま
れた前記複数のフェイルメモリに共通のアドレスを供給
するアドレス供給手段と、前記アドレス供給手段による前記アドレスの供給に応じ
て前記複数のフェイルメモリからそれぞれ出力される複
数のパス／フェイルデータの論理和信号を出力する論理
和手段と、前記アドレス供給手段が前記複数のフェイルメモリに前
記アドレスを供給している間に前記論理和手段からの論
理和信号に基づいて前記複数のフェイルメモリに同時に
パス／フェイルデータを書き込む書込み手段とを具えた
ことを特徴とするＩＣ試験装置。