JPH09219099A - 半導体メモリのセルフバーンイン回路 - Google Patents
半導体メモリのセルフバーンイン回路Info
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- JPH09219099A JPH09219099A JP8011145A JP1114596A JPH09219099A JP H09219099 A JPH09219099 A JP H09219099A JP 8011145 A JP8011145 A JP 8011145A JP 1114596 A JP1114596 A JP 1114596A JP H09219099 A JPH09219099 A JP H09219099A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/46—Test trigger logic
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 バーンインテスト動作に必要な各種制御信号
及びテストデータ等がチップの内部で発生されるように
して、印加される外部電圧が所定のレベルを越え外部か
ら正常のバーンインテストを知らせる信号が入力されな
ければ自らバーンイン動作を遂行するようにして半導体
メモリのセルフバーンイン回路を提供することである。 【解決手段】 所定のセルフバーンインテスト条件が満
たされると、バーンインテストのための所定の制御信
号、アドレス信号及びテストデータを発生するバーンイ
ン感知部と、前記制御信号の制御によって、前記アドレ
ス信号に応じて選択されるメモリセルで前記テストデー
タがライト／リードされることによりバーンインテスト
が遂行されるメモリセルアレーとを含んで構成される。
及びテストデータ等がチップの内部で発生されるように
して、印加される外部電圧が所定のレベルを越え外部か
ら正常のバーンインテストを知らせる信号が入力されな
ければ自らバーンイン動作を遂行するようにして半導体
メモリのセルフバーンイン回路を提供することである。 【解決手段】 所定のセルフバーンインテスト条件が満
たされると、バーンインテストのための所定の制御信
号、アドレス信号及びテストデータを発生するバーンイ
ン感知部と、前記制御信号の制御によって、前記アドレ
ス信号に応じて選択されるメモリセルで前記テストデー
タがライト／リードされることによりバーンインテスト
が遂行されるメモリセルアレーとを含んで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリのセル
フバーンイン回路に関するもので、特に所定のセルフバ
ーンインテスト条件が充足されると、バーンインテスト
のための制御信号、アドレス、テストデータ等をチップ
の内部で発生させてセルフバーンインテスト動作に使用
するようにした半導体メモリのセルフバーンイン回路に
関するものである。
フバーンイン回路に関するもので、特に所定のセルフバ
ーンインテスト条件が充足されると、バーンインテスト
のための制御信号、アドレス、テストデータ等をチップ
の内部で発生させてセルフバーンインテスト動作に使用
するようにした半導体メモリのセルフバーンイン回路に
関するものである。
【０００２】
【従来の技術】一般に、バーンインテストは半導体チッ
プの初期不良を短時間内に漉すため、正常動作時より高
い電圧と温度をチップに加えてチップの不良有無をテス
トする過程である。ところで、半導体素子の微細化に伴
う信頼性の低下を防止し、低消費電力を具現するため、
半導体チップに内部電源発生器を設置して、正常動作時
は、印加される外部電圧より低い電圧でチップ内部の素
子を駆動することが一般的な傾向になっている。前記内
部電源発生器はチップの信頼性と動作の安定性を確保す
るため、正常動作領域では外部電源の変化にかかわらず
一定電圧を維持する特性を有する。従って、バーンイン
テストを可能にするためには、チップ内の全ての素子に
正常動作時より高い電圧を印加すべきである。従って、
外部電圧のレベルが正常動作領域を越えてバーンインテ
スト領域に入ると、一定電圧を維持する内部電圧発生器
が外部電圧の変化に比例する電圧を発生させなければな
らない。このように、バーンイン回路は、チップに印加
される外部電圧のレベルが正常動作領域を越えてバーン
イン電圧に至る場合、これを感知しチップの動作状態を
バーンインモードに転換させる一方、外部電圧が正常動
作領域に還元される場合、チップの動作状態を正常動作
モードに還元させる役割をする。 前記のようなバーン
インテストのための従来のバーンイン回路は、印加され
る外部電圧のレベルが所定レベル以上に昇圧されると、
バーンイン感知手段がバーンイン動作の開始を感知し、
外部からの制御信号、セルアレーを選択するためのアド
レス、かつセルの動作をテストするためのテストデータ
を受け、セルエージング（Cell Aging）のための動作を
遂行する。
プの初期不良を短時間内に漉すため、正常動作時より高
い電圧と温度をチップに加えてチップの不良有無をテス
トする過程である。ところで、半導体素子の微細化に伴
う信頼性の低下を防止し、低消費電力を具現するため、
半導体チップに内部電源発生器を設置して、正常動作時
は、印加される外部電圧より低い電圧でチップ内部の素
子を駆動することが一般的な傾向になっている。前記内
部電源発生器はチップの信頼性と動作の安定性を確保す
るため、正常動作領域では外部電源の変化にかかわらず
一定電圧を維持する特性を有する。従って、バーンイン
テストを可能にするためには、チップ内の全ての素子に
正常動作時より高い電圧を印加すべきである。従って、
外部電圧のレベルが正常動作領域を越えてバーンインテ
スト領域に入ると、一定電圧を維持する内部電圧発生器
が外部電圧の変化に比例する電圧を発生させなければな
らない。このように、バーンイン回路は、チップに印加
される外部電圧のレベルが正常動作領域を越えてバーン
イン電圧に至る場合、これを感知しチップの動作状態を
バーンインモードに転換させる一方、外部電圧が正常動
作領域に還元される場合、チップの動作状態を正常動作
モードに還元させる役割をする。 前記のようなバーン
インテストのための従来のバーンイン回路は、印加され
る外部電圧のレベルが所定レベル以上に昇圧されると、
バーンイン感知手段がバーンイン動作の開始を感知し、
外部からの制御信号、セルアレーを選択するためのアド
レス、かつセルの動作をテストするためのテストデータ
を受け、セルエージング（Cell Aging）のための動作を
遂行する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
バーンインテストにおいては、メモリチップをバーンイ
ンテスト装置に連結した状態で、前記バーンインテスト
装置からチップの内部に制御信号、アドレス、テストデ
ータ等が提供される。従って、バーンインテスト装置の
バーンインテストボードには前記信号等を供給するため
のラインが備えられなければならないため、テストボー
ドが複雑になり、よって一度にテスト可能なチップの数
が制限されるだけでなく、テストプロセスが複雑になる
問題点があった。 従って、本発明の目的は所定のセル
フバーンインテスト条件が充足されると、バーンインテ
ストに必要な各種制御信号、アドレス及びテストデータ
等がチップの内部で発生するようにしてセルフバーンイ
ンテスト動作が遂行されるようにした半導体メモリのセ
ルフバーンイン回路を提供することにある。
バーンインテストにおいては、メモリチップをバーンイ
ンテスト装置に連結した状態で、前記バーンインテスト
装置からチップの内部に制御信号、アドレス、テストデ
ータ等が提供される。従って、バーンインテスト装置の
バーンインテストボードには前記信号等を供給するため
のラインが備えられなければならないため、テストボー
ドが複雑になり、よって一度にテスト可能なチップの数
が制限されるだけでなく、テストプロセスが複雑になる
問題点があった。 従って、本発明の目的は所定のセル
フバーンインテスト条件が充足されると、バーンインテ
ストに必要な各種制御信号、アドレス及びテストデータ
等がチップの内部で発生するようにしてセルフバーンイ
ンテスト動作が遂行されるようにした半導体メモリのセ
ルフバーンイン回路を提供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、所定のセルフバーンインテスト条件が満
たされると、バーンインテストのための所定の制御信
号、アドレス信号及びテストデータを発生するバーンイ
ン感知部と、前記制御信号の制御によって、前記アドレ
ス信号に応じて選択されるメモリセルで前記テストデー
タがライト／リードされることによりバーンインテスト
が遂行されるメモリセルアレーとを含んで構成される。
め、本発明は、所定のセルフバーンインテスト条件が満
たされると、バーンインテストのための所定の制御信
号、アドレス信号及びテストデータを発生するバーンイ
ン感知部と、前記制御信号の制御によって、前記アドレ
ス信号に応じて選択されるメモリセルで前記テストデー
タがライト／リードされることによりバーンインテスト
が遂行されるメモリセルアレーとを含んで構成される。
【０００５】
【発明の実施の形態】以下、本発明を添付図面に参照し
て詳細に説明する。
て詳細に説明する。
【０００６】図１は本発明による半導体メモリのセルフ
バーンイン回路を示す回路図で、メモリセルアレー１０
と、外部の電圧が一定レベル以上に昇圧された状態で、
一般のバーンインテスト動作を知らせるバーンインテス
トモード信号（ＴＭ）が入力されなければ、セルフバー
ンインテストのための制御信号、アドレス、テストデー
タを出力するバーンイン感知部２０と、前記バーンイン
感知部２０から出力される制御信号をバッファーリング
して出力する制御信号バッファー３０と、前記バーンイ
ン感知部２０から出力されるアドレスをバッファーリン
グして出力するアドレスバッファー４０と、前記制御信
号バッファー３０から入力される信号に応じて、前記ア
ドレスバッファー４０から入力されるアドレスをデコー
ディングして前記メモリセルアレー１０のワードライン
及びビットラインをそれぞれ選択するコラン（column)
デコーダー５０及びロー（row ）デコーダー５０と、前
記メモリセルアレー１０からリードされて出力されるデ
ータと前記バーンイン感知部２０から出力されるデータ
を比較するデータ比較部７０とから構成される。
バーンイン回路を示す回路図で、メモリセルアレー１０
と、外部の電圧が一定レベル以上に昇圧された状態で、
一般のバーンインテスト動作を知らせるバーンインテス
トモード信号（ＴＭ）が入力されなければ、セルフバー
ンインテストのための制御信号、アドレス、テストデー
タを出力するバーンイン感知部２０と、前記バーンイン
感知部２０から出力される制御信号をバッファーリング
して出力する制御信号バッファー３０と、前記バーンイ
ン感知部２０から出力されるアドレスをバッファーリン
グして出力するアドレスバッファー４０と、前記制御信
号バッファー３０から入力される信号に応じて、前記ア
ドレスバッファー４０から入力されるアドレスをデコー
ディングして前記メモリセルアレー１０のワードライン
及びビットラインをそれぞれ選択するコラン（column)
デコーダー５０及びロー（row ）デコーダー５０と、前
記メモリセルアレー１０からリードされて出力されるデ
ータと前記バーンイン感知部２０から出力されるデータ
を比較するデータ比較部７０とから構成される。
【０００７】ここで、前記バーンイン感知部２０は、外
部の電圧が一定レベル以上に昇圧された状態で、外部か
らバーンインテスト動作を知らせるテストモード信号
（ＴＭ）が外部から入力されなければ、バーンインテス
トのためのセルフバーンインテスト信号（ＳＢＩＴＭ）
を出力するバーンイン感知器２１と、前記バーンイン感
知器２１からセルフバーンインテスト信号が入力される
につれて一定周期のクロックパルスを発生するパルス発
生器２２と、前記セルフバーンインテスト信号が入力さ
れるにつれて、前記クロックパルスを用いてＲＡＳ（Ro
w Address Strobe）とＣＡＳ（Column Address Strobe
）を発生し、後述するアドレスカウンター２４のアド
レスを用いてライト／リードイネーブル信号（ＷＥ）、
（ＯＥ）を発生する制御信号発生器２３と、前記セルフ
バーンインテスト信号が入力されるにつれてクロックパ
ルスを用いてアドレスを発生し、その発生されたアドレ
スを前記ＲＡＳとＣＡＳに同期させて出力するアドレス
カウンター２４と、前記セルフバーンインテスト信号が
入力されるにつれて前記アドレスからテストデータをリ
ードして前記データ比較部７０に出力するデータ発生器
２５とから構成される。
部の電圧が一定レベル以上に昇圧された状態で、外部か
らバーンインテスト動作を知らせるテストモード信号
（ＴＭ）が外部から入力されなければ、バーンインテス
トのためのセルフバーンインテスト信号（ＳＢＩＴＭ）
を出力するバーンイン感知器２１と、前記バーンイン感
知器２１からセルフバーンインテスト信号が入力される
につれて一定周期のクロックパルスを発生するパルス発
生器２２と、前記セルフバーンインテスト信号が入力さ
れるにつれて、前記クロックパルスを用いてＲＡＳ（Ro
w Address Strobe）とＣＡＳ（Column Address Strobe
）を発生し、後述するアドレスカウンター２４のアド
レスを用いてライト／リードイネーブル信号（ＷＥ）、
（ＯＥ）を発生する制御信号発生器２３と、前記セルフ
バーンインテスト信号が入力されるにつれてクロックパ
ルスを用いてアドレスを発生し、その発生されたアドレ
スを前記ＲＡＳとＣＡＳに同期させて出力するアドレス
カウンター２４と、前記セルフバーンインテスト信号が
入力されるにつれて前記アドレスからテストデータをリ
ードして前記データ比較部７０に出力するデータ発生器
２５とから構成される。
【０００８】このように構成された本発明の作用及び効
果を添付図面に基づいて説明すると次のようである。
果を添付図面に基づいて説明すると次のようである。
【０００９】パワーが印加される時、バーンイン感知器
２１が外部から印加される電源電圧（Ｖｃｃ）が所定レ
ベル以上に高くなったかを判断する。バーンイン感知器
２１は前記電源電圧のレベルが所定のレベルより高くな
るとバーンインテストのためのバーンインモードと判断
し、そうでなければ正常動作モードと判断する。従っ
て、前記バーンイン感知器２１がバーンインモードを感
知するとバーンインテストに関連する動作が遂行され、
そうでなければ正常動作が遂行される。次いで、前記バ
ーンイン感知器２１は外部から入力されるバーンインテ
スト動作があるかを判断する。仮に、一般のバーンイン
テスト動作を知らせるテストモード信号（ＴＭ）が外部
から入力されると、バーンイン感知器２１は従来のよう
な方法でバーンインテストが遂行されるようにし、そう
でなければセルフバーンインテストのためのセルフバー
ンインテスト信号（ＳＢＩＴＭ）を発生することにな
る。
２１が外部から印加される電源電圧（Ｖｃｃ）が所定レ
ベル以上に高くなったかを判断する。バーンイン感知器
２１は前記電源電圧のレベルが所定のレベルより高くな
るとバーンインテストのためのバーンインモードと判断
し、そうでなければ正常動作モードと判断する。従っ
て、前記バーンイン感知器２１がバーンインモードを感
知するとバーンインテストに関連する動作が遂行され、
そうでなければ正常動作が遂行される。次いで、前記バ
ーンイン感知器２１は外部から入力されるバーンインテ
スト動作があるかを判断する。仮に、一般のバーンイン
テスト動作を知らせるテストモード信号（ＴＭ）が外部
から入力されると、バーンイン感知器２１は従来のよう
な方法でバーンインテストが遂行されるようにし、そう
でなければセルフバーンインテストのためのセルフバー
ンインテスト信号（ＳＢＩＴＭ）を発生することにな
る。
【００１０】前記バーンイン感知器２１がセルフバーン
インテスト信号（ＳＢＩＴＭ）を出力すると、パルス発
生器２２がオシレータ等を用いて一定周期のクロックパ
ルスを発生する。次いで、制御信号発生器２３が前記セ
ルフバーンインテスト信号に応じてイネーブルされて前
記クロックパルスを所定の周期に分周しセルフバーンイ
ンテスト用ＲＡＳとＣＡＳを発生して制御信号バッファ
ー３０に出力する。そして、アドレスカウンター２４が
前記セルフバーンインテスト信号（ＳＢＩＴＭ）に応じ
てイネーブルされ前記クロックパルスを用いてＭビット
のローアドレス（Row Address ）とＮビットのコランア
ドレスを発生させる。この時に発生するローアドレス及
びコランアドレスの形態は、図３に示すように、それぞ
れＭ、Ｎビットでなる。前記Ｍ、Ｎビットのアドレスの
ビットの上位にはライト動作とリード動作の区分を示す
ライト／リード選択ビット（Write/Read Selection Bi
t）があり、最上位ビットには前記Ｍ、Ｎビットのアド
レスにより選択されたセルでライト／リードされるべき
テストデータが置かれることになる。このような形態の
アドレスは前記制御信号発生器２３から発生されたＲＡ
ＳとＣＡＳに同期されてアドレスバッファー４０に出力
される。又、前記制御信号発生器２３は前記アドレスの
ライト／リード選択ビットによってライトイネーブル信
号（ＷＥ）及びリードイネーブル信号（ＯＥ）を発生し
て前記制御信号バッファー３０に出力する。
インテスト信号（ＳＢＩＴＭ）を出力すると、パルス発
生器２２がオシレータ等を用いて一定周期のクロックパ
ルスを発生する。次いで、制御信号発生器２３が前記セ
ルフバーンインテスト信号に応じてイネーブルされて前
記クロックパルスを所定の周期に分周しセルフバーンイ
ンテスト用ＲＡＳとＣＡＳを発生して制御信号バッファ
ー３０に出力する。そして、アドレスカウンター２４が
前記セルフバーンインテスト信号（ＳＢＩＴＭ）に応じ
てイネーブルされ前記クロックパルスを用いてＭビット
のローアドレス（Row Address ）とＮビットのコランア
ドレスを発生させる。この時に発生するローアドレス及
びコランアドレスの形態は、図３に示すように、それぞ
れＭ、Ｎビットでなる。前記Ｍ、Ｎビットのアドレスの
ビットの上位にはライト動作とリード動作の区分を示す
ライト／リード選択ビット（Write/Read Selection Bi
t）があり、最上位ビットには前記Ｍ、Ｎビットのアド
レスにより選択されたセルでライト／リードされるべき
テストデータが置かれることになる。このような形態の
アドレスは前記制御信号発生器２３から発生されたＲＡ
ＳとＣＡＳに同期されてアドレスバッファー４０に出力
される。又、前記制御信号発生器２３は前記アドレスの
ライト／リード選択ビットによってライトイネーブル信
号（ＷＥ）及びリードイネーブル信号（ＯＥ）を発生し
て前記制御信号バッファー３０に出力する。
【００１１】次いで、前記制御信号バッファー３０が前
記制御信号発生器２３から出力されるＲＡＳ、ＣＡＳ及
びライトイネーブル信号（ＷＥ）をコランデコーダー５
０及びローデコーダー６０にそれぞれ出力し、アドレス
バッファー４０が前記アドレスカウンター２４から出力
されるアドレス及びテストデータをコランデコーダー５
０及びローデコーダー６０にされざれ出力する。従っ
て、コランデコーダー５０及びローデコーダー６０が前
記制御信号に応じて前記ローアドレス及びコランアドレ
スをデコーディングしてメモリセルアレー１０の該当セ
ルを選択し、そのセルにテストデータを記録する。この
ように全てのセルにテストデータが記録されると、その
記録されたテストデータが前記制御信号発生器２３から
発生するリードイネーブル信号（ＯＥ）の制御によって
リードされデータ比較部７０に出力される。データ比較
部７０は、前記メモリセルアレー１０のセルでリードさ
れて出力されるテストデータとデータ発生器２５から出
力されるテストデータを入力受けて二つのデータを比較
する。ここで、前記データ発生器２５は前記アドレスカ
ウンター２４のアドレスの最上位ビットに置かれたテス
トデータを読み取ってデータ比較部７０に出力すること
になる。比較結果、前記二つのデータが同一であれば該
当セルが正常であると判断し、同一でなければ該当セル
でエラーが発生したと判断してエラーフラグを発生させ
る。従って、本発明では、図１に示すように、バーンイ
ンテスト時、従来には外部のテスト装置から印加された
ＲＡＳ、ＣＡＳ、ライトイネーブル信号（ＷＥ）、リー
ドイネーブル信号（ＯＥ）及びアドレスがバーンイン感
知部２０から発生することになる。
記制御信号発生器２３から出力されるＲＡＳ、ＣＡＳ及
びライトイネーブル信号（ＷＥ）をコランデコーダー５
０及びローデコーダー６０にそれぞれ出力し、アドレス
バッファー４０が前記アドレスカウンター２４から出力
されるアドレス及びテストデータをコランデコーダー５
０及びローデコーダー６０にされざれ出力する。従っ
て、コランデコーダー５０及びローデコーダー６０が前
記制御信号に応じて前記ローアドレス及びコランアドレ
スをデコーディングしてメモリセルアレー１０の該当セ
ルを選択し、そのセルにテストデータを記録する。この
ように全てのセルにテストデータが記録されると、その
記録されたテストデータが前記制御信号発生器２３から
発生するリードイネーブル信号（ＯＥ）の制御によって
リードされデータ比較部７０に出力される。データ比較
部７０は、前記メモリセルアレー１０のセルでリードさ
れて出力されるテストデータとデータ発生器２５から出
力されるテストデータを入力受けて二つのデータを比較
する。ここで、前記データ発生器２５は前記アドレスカ
ウンター２４のアドレスの最上位ビットに置かれたテス
トデータを読み取ってデータ比較部７０に出力すること
になる。比較結果、前記二つのデータが同一であれば該
当セルが正常であると判断し、同一でなければ該当セル
でエラーが発生したと判断してエラーフラグを発生させ
る。従って、本発明では、図１に示すように、バーンイ
ンテスト時、従来には外部のテスト装置から印加された
ＲＡＳ、ＣＡＳ、ライトイネーブル信号（ＷＥ）、リー
ドイネーブル信号（ＯＥ）及びアドレスがバーンイン感
知部２０から発生することになる。
【００１２】図４はセルフバーンイン動作に関連する各
信号のタイミングを示すものである。図４Ａはバーンイ
ン感知器２１に印加される電源電圧（Ｖｃｃ）を示すも
ので、電源電圧（Ｖｃｃ）が所定のレベルを上回ると、
バーンイン感知器２１がバーンインモードであることを
感知する。又、バーンイン感知器２１は外部から入力さ
れるテストモード信号（ＴＭ）があるかをチェックす
る。仮に、図４Ｂのように外部から印加されるテストモ
ード信号（ＴＭ）がロー状態であると、バーンイン感知
器２１は図４Ｃのようなセルフバーンインテスト信号
（ＳＢＩＴＭ）を発生することになる。従って、パルス
発生器２２が前記セルフバーンインテスト信号（ＳＢＩ
ＴＭ）に応じてイネーブルされ、図４Ｄのように所定の
クロックパルスを発生する。又、制御信号発生器２３が
前記セルフバーンインテスト信号（ＳＢＩＴＭ）に応じ
てイネーブルされ、前記クロックパルスを所定の比に分
周し、図４Ｅ、図Ｆのようにセルフバーンインテスト用
ＲＡＳ信号（ＳＢＩＲＡＳＢ）とＣＡＳ（ＳＢＩＣＡＳ
Ｂ）を発生する。アドレスカウンター２４は前記セルフ
バーンインテスト信号（ＳＢＩＴＭ）に応じてイネーブ
ルされ前記クロックパルスを分周して図４Ｇのようなア
ドレスを発生し、これを前記セルフバーンイン用ＲＡＳ
（ＳＢＩＲＡＳＢ）とＣＡＳ（ＳＢＩＣＡＳＢ）に同期
して出力する。
信号のタイミングを示すものである。図４Ａはバーンイ
ン感知器２１に印加される電源電圧（Ｖｃｃ）を示すも
ので、電源電圧（Ｖｃｃ）が所定のレベルを上回ると、
バーンイン感知器２１がバーンインモードであることを
感知する。又、バーンイン感知器２１は外部から入力さ
れるテストモード信号（ＴＭ）があるかをチェックす
る。仮に、図４Ｂのように外部から印加されるテストモ
ード信号（ＴＭ）がロー状態であると、バーンイン感知
器２１は図４Ｃのようなセルフバーンインテスト信号
（ＳＢＩＴＭ）を発生することになる。従って、パルス
発生器２２が前記セルフバーンインテスト信号（ＳＢＩ
ＴＭ）に応じてイネーブルされ、図４Ｄのように所定の
クロックパルスを発生する。又、制御信号発生器２３が
前記セルフバーンインテスト信号（ＳＢＩＴＭ）に応じ
てイネーブルされ、前記クロックパルスを所定の比に分
周し、図４Ｅ、図Ｆのようにセルフバーンインテスト用
ＲＡＳ信号（ＳＢＩＲＡＳＢ）とＣＡＳ（ＳＢＩＣＡＳ
Ｂ）を発生する。アドレスカウンター２４は前記セルフ
バーンインテスト信号（ＳＢＩＴＭ）に応じてイネーブ
ルされ前記クロックパルスを分周して図４Ｇのようなア
ドレスを発生し、これを前記セルフバーンイン用ＲＡＳ
（ＳＢＩＲＡＳＢ）とＣＡＳ（ＳＢＩＣＡＳＢ）に同期
して出力する。
【００１３】図示したように、前記アドレスは一つのコ
ランアドレスに対してローアドレスを順次変更すること
により、該当コランアドレスに対する全てのセルを選択
する。一つのコランアドレスに対するセルの選択が完了
されると、次のコランアドレスに対して前記のような方
法で全てのセルの選択する。このようにメモリセルアレ
ー１０の全てのセルにテストデータ（ＳＢＩＤｉｎ）を
ライトすると、そのライトされたデータ（ＳＢＩＤｉ
ｎ）をリードする過程が図４Ｈのように遂行される。前
記テストデータがライト／リードされる時点は、前記ア
ドレスカウンター２４から出力されるアドレスで制御信
号発生器２３がライト／リード選択ビットを読んで決定
する。前記メモリセルアレー１０のモードセルでテスト
データをライト／リードする間、前記データ発生器２５
から発生する前記テストデータ（ＳＢＩＤｉｎ）は図４
Ｉのように同一データを維持し続ける。なぜならば、前
記ライトされたテストデータはリードサイクルでリード
され元のテストデータがデータ比較部７０で比較、確認
される過程が遂行されるためである。そして、全てのセ
ルに前記テストデータ（ＳＢＩＤｉｎ）がライト／リー
ドされると、前記アドレスのデータビットの値は″０″
←→″１″のように変わるので、その次の動作では以前
の値と反転された状態のデータが前記の方法でライト／
リードされる。
ランアドレスに対してローアドレスを順次変更すること
により、該当コランアドレスに対する全てのセルを選択
する。一つのコランアドレスに対するセルの選択が完了
されると、次のコランアドレスに対して前記のような方
法で全てのセルの選択する。このようにメモリセルアレ
ー１０の全てのセルにテストデータ（ＳＢＩＤｉｎ）を
ライトすると、そのライトされたデータ（ＳＢＩＤｉ
ｎ）をリードする過程が図４Ｈのように遂行される。前
記テストデータがライト／リードされる時点は、前記ア
ドレスカウンター２４から出力されるアドレスで制御信
号発生器２３がライト／リード選択ビットを読んで決定
する。前記メモリセルアレー１０のモードセルでテスト
データをライト／リードする間、前記データ発生器２５
から発生する前記テストデータ（ＳＢＩＤｉｎ）は図４
Ｉのように同一データを維持し続ける。なぜならば、前
記ライトされたテストデータはリードサイクルでリード
され元のテストデータがデータ比較部７０で比較、確認
される過程が遂行されるためである。そして、全てのセ
ルに前記テストデータ（ＳＢＩＤｉｎ）がライト／リー
ドされると、前記アドレスのデータビットの値は″０″
←→″１″のように変わるので、その次の動作では以前
の値と反転された状態のデータが前記の方法でライト／
リードされる。
【００１４】
【発明の効果】以上説明したように、本発明による半導
体メモリのセルフバーンイン回路は、外部電圧が所定の
レベルを上回り外部でバーンインテスト動作が強制され
ない場合、自らセルフバーンインテストが遂行されるよ
うにすることにより、特用メモリ（ＡＳＭ：Applicatio
n Specific Memory ）のバーンインテストに有用に使用
できる効果がある。又、一般のバーンインテスト過程で
必要な各種制御信号がチップの内部で発生されるように
して、外部で強制される一般のテスト動作においてもバ
ーンインテスト時間を減らすことができ、一度にテスト
されるチップの数を増加させることができる効果があ
る。
体メモリのセルフバーンイン回路は、外部電圧が所定の
レベルを上回り外部でバーンインテスト動作が強制され
ない場合、自らセルフバーンインテストが遂行されるよ
うにすることにより、特用メモリ（ＡＳＭ：Applicatio
n Specific Memory ）のバーンインテストに有用に使用
できる効果がある。又、一般のバーンインテスト過程で
必要な各種制御信号がチップの内部で発生されるように
して、外部で強制される一般のテスト動作においてもバ
ーンインテスト時間を減らすことができ、一度にテスト
されるチップの数を増加させることができる効果があ
る。
【図面の簡単な説明】
【図１】 本発明による半導体メモリのセルフバーンイ
ン回路を示すブロック図である。
ン回路を示すブロック図である。
【図２】 本発明による半導体メモリのセルフバーンイ
ン回路の動作を説明するための動作順序図である。
ン回路の動作を説明するための動作順序図である。
【図３】 図１において、発生されるアドレス及びテス
トデータの構成を示す図面である。
トデータの構成を示す図面である。
【図４】 図１の各部から発生される信号を示すタイミ
ング図である。
ング図である。
１０ メモリセルアレー ２０ バーンイン感知部 ２１ バーンイン感知器 ２２ パルス発生器 ２３ 制御信号発生器 ２４ アドレスカウンター ２５ データ発生器 ３０ 制御信号バッファー ４０ アドレスバッファー ５０ コランデコーダー ６０ ローデコーダー ７０ データ比較部
Claims (9)
- 【請求項１】 所定のセルフバーンインテスト条件が満
たされると、バーンインテストのための所定の制御信
号、アドレス信号及びテストデータを発生するバーンイ
ン感知部と、 前記制御信号の制御によって、前記アドレス信号に応じ
て選択されるメモリセルで前記テストデータがライト／
リードされることによりバーンインテストが遂行される
メモリセルアレーとを含むことを特徴とする半導体メモ
リのセルフバーンイン回路。 - 【請求項２】 前記メモリセルアレーでリードされたテ
ストデータと前記バーンイン感知部から出力されたテス
トデータとを比較するデータ比較部をさらに含むことを
特徴とする請求項１記載の半導体メモリのセルフバーン
イン回路。 - 【請求項３】 前記バーンイン感知部は、 所定のセルフバーンインテスト条件が満たされると、セ
ルフバーンインテスト信号を発生するバーンイン感知器
と、 前記セルフバーンインテスト信号が入力されるにつれて
クロックパルスを発生するパルス発生器と、 前記セルフバーンインテスト信号が入力されるにつれて
前記クロックパルスを用いてアドレスを発生するアドレ
スカウンターと、 前記セルフバーンインテスト信号が入力されるにつれて
前記クロックパルスとアドレスを用いてＲＡＳ、ＣＡ
Ｓ、ライトイネーブル信号及びリードイネーブル信号を
発生する制御信号発生器と、 前記セルフバーンインテスト信号が入力されるにつれて
前記アドレスからテストデータを読み取って前記データ
比較部に出力するデータ発生器とを含むことを特徴とす
る請求項２記載の半導体メモリのセルフバーンイン回
路。 - 【請求項４】 前記所定のセルフバーンインテスト条件
は印加される外部電圧が所定のレベルを上回り外部から
正常のバーンインテスト動作を知らせるテストモード信
号が入力されない場合であることを特徴とする請求項３
記載の半導体メモリのセルフバーンイン回路。 - 【請求項５】 前記テストモード信号が入力されると、
正常のバーンインテスト動作が遂行されるようにするこ
とを特徴とする請求項４記載の半導体メモリのセルフバ
ーンイン回路。 - 【請求項６】 前記アドレスは最上位ビットとその次の
ビットにテストデータとライト／リード選択ビットを含
むことを特徴とする請求項３記載の半導体メモリのセル
フバーンイン回路。 - 【請求項７】 前記ライト／リードビットは前記メモリ
セルアレーでテストデータがライト／リードされる時点
を決定することを特徴とする請求項６記載の半導体メモ
リのセルフバーンイン回路。 - 【請求項８】 前記テストデータは、前記メモリセルア
レーでライト／リード動作が反復的に遂行される場合、
現在ライト／リードされるテストデータは以前状態の値
に反転された状態の値となることを特徴とする請求項６
記載の半導体メモリのセルフバーンイン回路。 - 【請求項９】 前記アドレスは前記ＲＡＳとＣＡＳによ
りイネーブルされて出力されることを特徴とする請求項
３記載の半導体メモリのセルフバーンイン回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950056430A KR100214466B1 (ko) | 1995-12-26 | 1995-12-26 | 반도체 메모리의 셀프 번인회로 |
| KR95P56430 | 1995-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219099A true JPH09219099A (ja) | 1997-08-19 |
| JP2938797B2 JP2938797B2 (ja) | 1999-08-25 |
Family
ID=19444345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8011145A Expired - Fee Related JP2938797B2 (ja) | 1995-12-26 | 1996-01-25 | 半導体メモリのセルフバーンイン回路 |
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|---|---|
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| JP (1) | JP2938797B2 (ja) |
| KR (1) | KR100214466B1 (ja) |
| DE (1) | DE19603107B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753050B1 (ko) * | 2005-09-29 | 2007-08-30 | 주식회사 하이닉스반도체 | 테스트장치 |
Families Citing this family (11)
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|---|---|---|---|---|
| KR100554112B1 (ko) * | 1997-05-30 | 2006-02-20 | 미크론 테크놀로지,인코포레이티드 | 256 메가 다이내믹 랜덤 액세스 메모리 |
| KR100510480B1 (ko) * | 1999-02-25 | 2005-08-26 | 삼성전자주식회사 | 번-인 모드 데이터 기입회로 |
| DE10014388A1 (de) | 2000-03-23 | 2001-10-04 | Infineon Technologies Ag | Verfahren zur Durchführung eines Burn-in-Prozesses eines Speichers |
| DE10129625A1 (de) * | 2001-06-20 | 2003-01-02 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Testen einer Einrichtung zum Speichern von Daten |
| KR100406555B1 (ko) * | 2001-06-29 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 테스트 방법 |
| US6910162B2 (en) * | 2003-05-12 | 2005-06-21 | Kingston Technology Corp. | Memory-module burn-in system with removable pattern-generator boards separated from heat chamber by backplane |
| KR100873613B1 (ko) * | 2006-11-14 | 2008-12-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전압 생성 회로 및 방법 |
| KR100864624B1 (ko) * | 2007-03-31 | 2008-10-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| CN109346119B (zh) * | 2018-08-30 | 2021-07-23 | 武汉精鸿电子技术有限公司 | 一种半导体存储器老化测试核心板 |
| US12067257B2 (en) * | 2022-09-21 | 2024-08-20 | Micron Technology, Inc. | Testing operations for memory systems |
| CN117746963B (zh) * | 2023-11-03 | 2024-08-20 | 深圳三地一芯电子股份有限公司 | 自我老化方法、装置、设备及存储介质 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63184989A (ja) * | 1987-01-28 | 1988-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02276090A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 半導体メモリ集積回路 |
| JPH033200A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830269B2 (ja) * | 1990-01-12 | 1998-12-02 | ソニー株式会社 | ディスク装置 |
| KR950004858B1 (ko) * | 1992-03-17 | 1995-05-15 | 삼성전자 주식회사 | 내부전원전압 발생회로 |
| KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
| JP2557594B2 (ja) * | 1992-04-16 | 1996-11-27 | 株式会社東芝 | 半導体記憶装置 |
| KR960005387Y1 (ko) * | 1992-09-24 | 1996-06-28 | 문정환 | 반도체 메모리의 번 인 테스트(Burn-In Test) 장치 |
| KR970010658B1 (ko) * | 1993-11-26 | 1997-06-30 | 삼성전자 주식회사 | 번-인회로를 가지는 반도체메모리장치 및 그 번-인방법 |
| US5375091A (en) * | 1993-12-08 | 1994-12-20 | International Business Machines Corporation | Method and apparatus for memory dynamic burn-in and test |
-
1995
- 1995-12-26 KR KR1019950056430A patent/KR100214466B1/ko not_active IP Right Cessation
-
1996
- 1996-01-19 US US08/587,746 patent/US6473346B1/en not_active Expired - Fee Related
- 1996-01-25 JP JP8011145A patent/JP2938797B2/ja not_active Expired - Fee Related
- 1996-01-29 DE DE19603107A patent/DE19603107B4/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63184989A (ja) * | 1987-01-28 | 1988-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02276090A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 半導体メモリ集積回路 |
| JPH033200A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753050B1 (ko) * | 2005-09-29 | 2007-08-30 | 주식회사 하이닉스반도체 | 테스트장치 |
| US7543199B2 (en) | 2005-09-29 | 2009-06-02 | Hynix Semiconductor, Inc. | Test device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19603107B4 (de) | 2013-01-31 |
| DE19603107A1 (de) | 1997-07-03 |
| KR970051423A (ko) | 1997-07-29 |
| US6473346B1 (en) | 2002-10-29 |
| JP2938797B2 (ja) | 1999-08-25 |
| KR100214466B1 (ko) | 1999-08-02 |
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