KR100554112B1 - 256 메가 다이내믹 랜덤 액세스 메모리 - Google Patents

256 메가 다이내믹 랜덤 액세스 메모리

Info

Publication number
KR100554112B1
KR100554112B1 KR19997010681A KR19997010681A KR100554112B1 KR 100554112 B1 KR100554112 B1 KR 100554112B1 KR 19997010681 A KR19997010681 A KR 19997010681A KR 19997010681 A KR19997010681 A KR 19997010681A KR 100554112 B1 KR100554112 B1 KR 100554112B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
meg
dynamic
random
access
memory
Prior art date
Application number
KR19997010681A
Other languages
English (en)
Other versions
KR20010012720A (ko )
Inventor
스콧제이. 더너
프랭크에프. 로스
존에스. 멀린
레인지. 벙커
레이몬드제이. 베파
브렌트 키이스
래리디. 킨스만
로널드엘. 테일러
Original Assignee
미크론 테크놀로지,인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by G11C11/00
    • G11C5/06Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076Timing circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4097Bit-line organisation, e.g. bit-line layout, folded bit lines
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4099Dummy cell treatment; Reference voltage generators
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46Test trigger logic
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by G11C11/00
    • G11C5/02Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by G11C11/00
    • G11C5/14Power supply arrangements, e.g. Power down/chip (de)selection, layout of wiring/power grids, multiple supply levels
    • G11C5/145Applications of charge pumps ; Boosted voltage circuits ; Clamp circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by G11C11/00
    • G11C5/14Power supply arrangements, e.g. Power down/chip (de)selection, layout of wiring/power grids, multiple supply levels
    • G11C5/147Voltage reference generators, voltage and current regulators ; Internally lowered supply level ; Compensation for voltage drops
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/108Dynamic random access memory structures
    • H01L27/10805Dynamic random access memory structures with one-transistor one-capacitor memory cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0407Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

본 발명은 집적 회로 메모리 설계에 관한 것이다. 특히, 다이내믹 랜덤 액세스 메모리(DRAM) 설계에 관한 것이다.

Description

256 메가 다이내믹 랜덤 액세스 메모리{256 MEG DYNAMIC RANDOM ACCESS MEMORY}

본 발명은 집적 회로 메모리 설계에 관한 것이다. 특히, 다이내믹 랜덤 액세스 메모리(DRAM) 설계에 관한 것이다.

1. 소개

랜덤 액세스 메모리(RAM)는 컴퓨터로부터 장난감까지 수많은 전자장치에 사용되고 있다. 아마도, 이러한 전자 장치에 대한 가장 폭넓게 사용되는 용도는 고밀도 메모리 장치가 고속 및 저출력에서 작동하는 데 필요한 컴퓨터 응용품일 것이다. 변하는 응용품의 요구에 부합하기 위하여, 두 개의 기본 종류의 RAM이 개발되었다. 다이내믹 랜덤 액세스 메모리(DRAM)는, 간단하게 말하자면, 스위치로 작용하는 트랜지스터와 조합된 커패시터이다. 이 조합은 디지트라인을 통해 연결되고, 워드라인과 함께 결정된 전압은 트랜지스터 상태를 제어한다. 워드라인의 신호가 트랜지스터를 전도성으로 할 때, 디지트라인은 커패시터에 정보를 쓰거나, 커패시터로부터 정보를 읽는다.

이와는 대비되게, 래치를 포함하는 좀더 정밀한 구조의 스태틱 랜덤 액세스 메모리(SRAM)가 존재한다. SRAM 구조는 각각의 개별 메모리 셀까지 정보를 운반하 기 위해, 그리고 각각의 개별 메모리 셀로부터 정보를 읽기 위해 디지트라인을 또한 사용한다. 그리고 제어 신호를 운반하기 위해 워드라인을 사용한다.

DRAM과 SRAM 장치 사이에는 수많은 상호 선택적인 면이 있다. DRAM 장치는 주기적으로 리프레시되어야 하고, 그렇지 않을 경우 저장된 데이터가 날라간다. SRAM 장치는 유사한 크기의 DRAM 장치보다 더 빠른 액세스 시간을 가지는 경향이 있다. DRAM 구조는 매우 간단하여 고밀도로 제작 가능하기 때문에, SRAM 장치는 좀더 비싼 경향이 있다. 이러한 이유로, SRAM 장치는 캐시 메모리로 사용되는 경향이 있는 반면, DRAM 장치는 메모리의 대부분을 제공하는 데 사용되는 경향이 있다. 가격 경쟁력 있는 고밀도 장치를 생산하기 위해 DRAM 장치의 생산자에 엄청난 압력이 있다.

2. DRAM 구조

DRAM 칩은 어레이와 주변 장치의 두 부분으로 구성된다고 볼 수 있는 정밀한 장치이다. 상기 어레이는 데이터 저장을 위한 다수의 개별 메모리 셀로 이루어진다. 또한, 상기 주변 장치는 어레이 내외의 정보를 읽고 칩의 다른 기능을 지원하기 위한, 모든 회로이다. 주변 장치는 데이터 경로 요소, 어드레스 경로 요소, 그리고 (전압 레귤레이터, 전압 펌프, 용장 회로, 테스트 로직 등과 같은) 모든 다른 회로로 분할될 수도 있다.

A. 어레이

어레이를 먼저 생각해 보자. 현대의 DRAM 어레이(1)의 형태가 도 1에 도시된다. 어레이(1)는 다수의 셀(2)로 이루어지고, 각각의 셀은 유사한 형태의 구조를 가진다. 각각의 셀은 사각형 액티브 영역으로 구성되고, 도 1에서 상기 액티브 영역은 N+ 액티브 영역이다. 점선의 박스(3)는 하나의 트랜지스터/커패시터 쌍이 제작되는 곳을 도시하고, 점선의 박스(4)는 제 2 트랜지스터/커패시터 쌍이 제작되는 곳을 도시한다. 워드라인 WL1은 점선 박스(3)를 통해 이어지고, 워드라인이 N+ 액티브 영역 위에 놓일 때의 한 개 이상의 부분은 트랜지스터 게이트가 형성되는 곳이다. 점선 박스(3)의 워드라인 WL1의 좌측에서, 트랜지스터의 한 단자가 커패시터를 형성하는 저장 노드(5)에 연결된다. 커패시터의 다른 한 단자는 셀 플레이트에 연결된다. 워드라인 WL1의 우측에서, 트랜지스터의 다른 한 단자는 디지트라인 접촉부(6)의 디지트라인 D2에 연결된다. 점선 박스(4)의 트랜지스터/커패시터 쌍은 점선 박스(3)의 트랜지스터/커패시터 쌍의 미러 이미지이다. 점선 박스(4) 내의 트랜지스터는 점선 박스(3)의 트랜지스터로 디지트라인 접촉부(6)를 나누는 동안, 자체 워드라인 WL2에 연결된다.

워드라인 WL1과 WL2는 다결정 실리콘으로 구성되고, 디지트라인은 다결정 실리콘이나 금속으로 구성된다. 커패시터는 두 다결정 실리콘 사이에 산화물-질화물-산화물-유전체로 형성된다. 몇몇 과정에서, 워드라인 다결정 실리콘은 규소화합되어, 속도에 영향을 주지않으면서 더 긴 워드라인 세그먼트를 허용하는 저항을 줄인다.

디지트라인 간의 공간과 디지트라인의 폭으로 이루어지는 디지트라인 피치는 액티브 영역 피치와 커패시터 피치를 관리한다. 트랜지스터 드라이브를 최대화하고 트랜지스터-트랜지스터 틈을 최소화하기 위하여, 공정 엔지니어는 액티브 영역 폭 과 수반되는 필드 옥사이드 폭을 조절한다. 유사한 방식으로, 워드라인 피치는 디지트라인 접촉부, 트랜지스터 길이, 액티브 영역 길이, 필드 폴리 폭, 그리고 커패시터 길이에 적합한 공간을 관리한다. 커패시턴스와 일드를 최대화하고 틈을 최소화하기 위하여, 각각의 이러한 특징은 공정 엔지니어에 의해 유사하게 균형잡힌다.

B. 데이터 경로 요소

데이터 경로는 데이터 읽기 경로와 데이터 쓰기 경로로 분할된다. 데이터 읽기 경로의 제 1 요소와 데이터 쓰기 경로의 최종 요소는 센스 증폭기이다. 센스 증폭기는 DRAM 어레이의 디지트라인까지 주어지는 회로의 실제 집합이다. 즉, 센스 증폭기 내의 각각의 회로의 물리적 레이아웃은 디지트라인 피치에 의해 제한된다. 예를 들어, 특정 디지트라인 쌍에 대한 센스 증폭기는 네 개의 디지트라인의 공간 내에 일반적으로 펼쳐진다. 매 네 디지트라인에 대한 하나의 센스 증폭기는 쿼터 피치 또는 4 피치로 언급된다.

센스 증폭기로 구성되는 회로는 고립, 트랜지스터, 디지트라인 평형과 바이어스를 위한 회로, 한 개 이상의 N-센스 증폭기, 한 개 이상의 P-센스 증폭기, 그리고 I/O 신호 라인에 디지트라인을 연결하는 I/O 트랜지스터를 포함한다. 상기 회로들의 각각이 앞으로 기술될 것이다.

고립 트랜지스터는 두 가지 기능을 제공한다. 먼저, 센스 증폭기가 두 어레이 사이에 위치하고 두 어레이에 연결되면, 센스 증폭기는 두 어레이 중 하나를 전기적으로 고립시킨다. 두 번째로, 고립 트랜지스터는 센스 증폭기와 높은 충전 상태의 디지트라인 사이에 저항을 제공하여, 센스 증폭기를 안정시키고, 감지 작동의 속도를 높인다. 고립 트랜지스터는 고립 드라이버에 의해 생성되는 신호에 반응한다. 고립 드라이버는 고립 신호를 공급 전위까지 안내하고, 고립 트랜지스터의 한계 전압과 디지트 라인의 전하값과 같은 펌핑된 전위까지 신호를 안내한다. 평형 및 바이어스 회로의 목적은 읽기 작용이 실행가능한 적절한 전압에 놓이는 것을 보장하는 것이다. N-센스 증폭기와 P-센스 증폭기는 함께 작용하여, 읽기 작용의 디지트라인에 나타나는 신호 전압을 감지하고, 쓰기 작용의 디지트라인을 국부적으로 안내한다. 마지막으로, I/O 트랜지스터는 디지트라인과 I/O 신호 라인 사이에서 데이터가 전송되게 한다.

데이터가 M비트로부터 읽혀지고 센스 증폭기에 의해 래치된 후에, 데이터는 I/O 신호 라인 상의 I/O 트랜지스터를 통해 DC 센스 증폭기로 전파된다. I/O 라인은 주변 전압 Vcc에 가까운 전압으로 바이어스되고 평형을 이룬다. DC 센스 증폭기는 데이터 증폭기나 읽기 증폭기로 가끔 명명된다. DC 센스 증폭기는 I/O 라인 상에 나타나는 매우 작은 읽기 신호를 풀 CMOS 데이터 신호 입력으로 출력 데이터 버퍼까지 증폭하기 위한 고속, 고이득 차동 증폭기이다. 대부분의 설계에서, 어레이 센스 증폭기는 매우 제한된 드라이브 능력을 가지고, I/O 라인을 신속하게 구동할 수 없다. DC 센스 증폭기가 매우 높은 이득을 가지기 때문에, I/O 라인의 최소한의 분리조차 풀 CMOS 레벨로 증폭한다.

읽기 데이터 경로는 DC 센스 증폭기로부터 출력 버퍼까지 직접 또는 데이타 읽기 멀티플레서(먹스)를 통해 진행된다. 데이터 읽기 먹스는 다중 부분 구조에서 단일 설계의 장점을 수용하기 위해 일반적으로 사용된다. x16 부분에서, 각각의 출 력 버퍼는 단 하나의 데이터 읽기 라인 쌍에 접속을 가진다. x8 부분에서, 8개의 출력 버퍼 각각은 사용가능한 두 쌍의 데이터 라인을 가지고, 각각의 출력에 의해 접속가능한 m비트의 양을 두 배로 한다. 유사하게, x4 부분에서, 네 개의 출력 버퍼는 네 쌍의 사용가능한 데이터라인을 가지고, 다시 각각의 출력에 대해 사용가능한 m비트의 양을 두 배로 한다.

읽기 데이터 경로의 최종 요소는 출력 버퍼 회로이다. 출력 버퍼 회로는 출력 래치와 출력 드라이버 회로로 구성된다. 출력 드라이버 회로는 정해진 전압, 즉, 일반적으로 로직 레벨 1 또는 로직 레벨 0을 각각 나타내는 Vccx 또는 접지 전압으로 출력 패드를 구동하는 다수의 트랜지스터를 사용한다.

전형적인 DRAM 데이터 경로는 양방향성이고, 데이터를 어레이로부터 읽을 수 있고 어레이에 쓸 수 있다. 그러나, 몇몇 회로는 실제로 양방향성이고, 데이터 방향에 관계없이 동일하게 작용한다. 이러한 양방향 회로의 예는 센스 증폭기이다. 그러나, 대부분의 회로는 단방향성이어서, 읽기 작용이나 쓰기 작용에서만 데이터를 작동한다. DC 센스 증폭기, 데이터 읽기 먹스, 그리고 출력 버퍼 회로는 단방향성 회로의 예이다. 그러므로, 양방향으로의 데이터 흐름을 지원하기 위하여, 단방향성 회로는 보완 쌍에서 제공되어야 하고, 그 쌍 중 하나는 읽기를 위해, 다른 하나는 쓰기를 위해 제공된다. 데이터 쓰기 경로에 제공되는 보완 회로는 데이타 입력 버퍼, 데이터 쓰기 먹스, 그리고 쓰기 드라이버 회로이다.

데이터 입력 버퍼는 기본적으로 한쌍의 직렬 인버터를 형성하는 nMOS/pMOS 트랜지스터로 이루어진다. 데이터 읽기 먹스와 유사하게 데이터 쓰기 먹스는 설계 의 다양성을 넓히기 위해 자주 사용된다. 몇몇 DRAM 설계가 입력 버퍼를 쓰기 드라이버 회로에 직접 연결할 때, 대부분의 구조는 입력 버퍼와 쓰기 드라이버 사이에 데이터 쓰기 먹스 블록을 위치시킨다. 먹스는 x4, x8, x16과 같은 다중 구조를 주어진 DRAM 설계가 지원하게 한다. x16 작용에 대해서, 각각의 입력 버퍼는 한 세트의 데이터 쓰기 라인으로 멀티플렉스된다. x8 작용에 대해서, 각각의 입력 버퍼는 두 세트의 데이터 쓰기 라인으로 멀티플렉스되어, 각각의 입력 버퍼에 사용가능한 m비트의 양을 두배로 한다. x4 작용에서, 각각의 입력 버퍼는 네 세트의 데이터 쓰기라인에 멀티플렉스되어, 나머지 네 개의 입력 버퍼에서 사용가능한 m비트의 양을 두배로 한다. 입력 버퍼의 양이 감소됨에 따라, 열 어드레스 공간의 양은 나머지 버퍼에 대해 증가한다.

I/O 라인의 다중 세트가 추가적인 먹스를 통해 단일 쓰기 드라이버에 의해 주어지지 않으면, 주어진 쓰기 드라이버는 단 한 세트의 I/O 라인에 일반적으로 연결된다. 쓰기 드라이버는 I/O 라인에 연결하는 삼상 출력 스테이지를 사용한다. I/O 라인이 쓰기와 읽기 작용을 위해 사용되기 때문에, 삼상 출력이 필요하다. "쓰기"로 표시된 신호가 높지 않으면, 쓰기 드라이버는 높은 임피던스 상태를 유지한다. 드라이브 트랜지스터는 그 크기가 충분하여, 신속하고 효율적인 쓰기 작용을 보장한다. 데이터 쓰기 경로의 나머지 요소는 어레이에 직접 연결되는 양방향성 센스 증폭기이다.

C. 어드레스 경로 요소

지금까지 우리는 데이터 경로에 대해 논의하였다. 어레이 내의 특정 위치 내 외로의 데이터의 움직임은 어드레스 정보의 제어하에 실행된다. 이제는 어드레스 경로 요소에 대해 논의할 것이다.

DRAM의 4Kb 생성으로 인해, DRAM은 멀티플렉스된 어드레스를 사용하였다. DRAM의 멀티플렉스는 DRAM 작동이 순서적이기 때문에 가능하다. 즉, 열 작용이 행 작용을 따른다. 그러므로, 식별된 행에 대한 센스 증폭기가 래치될 때까지 열 어드레스는 필요하지 않고, 워드라인이 사용된 얼마 뒤까지 래치는 일어나지 않는다. 전체 페이지(행 어드레스)가 각각의 행 액세스로 개방되기 때문에, DRAM은 멀티플렉스된 어드레싱으로 더 높은 전류 레벨에서 작동한다. 그 단점은 멀티플렉스된 어드레스와 관련된 더 낮은 패키징 가격에 의해 극복된다. 추가적으로, 열 어드레스 스트로브 신호(CAS*)의 존재로 인해, 열 작용은 행 작용에 독립적이고, 다중 고속 열 액세스를 위해 페이지 개방 상태를 유지하게 한다. 열 액세스 시간이 행 액세스 시간보다 상당히 짧기 때문에, 작동의 상기 페이지 모드는 시스템 성능을 향상시킨다. 페이지 모드 작동은 확장 데이터 출력(EDO)과 버스트 EDO(BEDO)와 같은 좀 더 개선된 형태로 나타나고, 효과적인 열 액세스 시간의 감소를 통해 시스템 성능을 더욱 개선시킬 수 있다.

DRAM의 어드레스 경로는 행 어드레스 경로와 열 어드레스 경로의 두 부분으로 나누어진다. 각각의 경로의 설계는 고유한 세트의 요구사항에 의해 관리된다. 어드레스 경로는 데이터 경로와 달리, 단방향성을 가진다. 즉, 어드레스 정보는 반드시 DRAM 내로만 이동한다. 어드레스 경로는 DRAM 설계의 모든 다른 측면과 마찬가지로, 최소의 출력과 다이 영역을 가지는 높은 레벨의 성능을 얻어야 한다. 두 경로는 전파 지연을 최소화시키고 DRAM 성능을 최대화시키도록 설계된다. 행 어드레스 경로는 어드레스 입력 패드로부터 워드라인 드라이버까지 모든 회로를 둘러싼다. 이 회로는 행 어드레스 입력 버퍼, RAS 카운터 앞의 CAS(CBR 카운터), 프리디코드 로직, 어레이 버퍼, 용장 로직(아래에서 따로 설명), 행 디코더, 그리고 위상 드라이버를 포함한다.

행 어드레스 버퍼는 행 어드레스 경로에 대해 요구되는 기능을 구현하는 데 필요한 추가적인 회로와 표준 입력 버퍼로 이루어진다. CBR 카운터는 단일 인버터와 한 쌍의 쓰기 드라이버 래치로 이루어지고, 상기 한 쌍의 인버터 래치는 한 개의 비트 카운터를 형성하기 위해 한 쌍의 보완 먹스에 연결된다. 각각의 행 어드레스 버퍼로부터의 모든 CBR 카운터는 직렬로 연결되어, CBR 리플 카운터를 형성한다. 최소의 클럭 펄스로 모든 가능한 행 어드레스 조합을 순환함으로서, CBR 리플 카운터는 단일한 수단의 내부적으로 발생되는 리프레시 어드레스를 제공한다.

행 어드레스 경로를 위해 사용되는 여러 가지 종류의 프리디코드 로직이 있다. 프리디코딩된 어드레스 라인은 표 1에서 도시되는 바와 같이 논리적으로 결합하는 (AND) 어드레스에 의해 형성될 수 있다.

표 1 프리디코딩된 어드레스 진리표

삭제

나머지 어드레스는 RA<12>인 경우를 제외하고 동일하게 코딩된다. RA<12>는 "상관하지 않는다"는 의미이다. 프리디코딩된 어드레스의 장점은 어드레스 디코딩에 필요한 감소된 수의 트랜지스터로 인한 높은 효율과, 어드레스 변화시의 전이를 이끄는 극소수의 신호로 인한 낮은 출력을 포함한다. 프리디코딩은 용장 회로에서 특히 유익하다. 프리디코딩된 어드레스는 대부분의 DRAM 설계에서 사용된다.

어레이 버퍼는 프리디코딩된 어드레스 신호를 행 디코더로 구동한다. 일반적으로, 버퍼는 더 이상 직렬 컨버터가 아니며, 몇몇 경우에 행 디코더 요구상항에 따라 스태틱 로직 게이트나 레벨 트랜슬레이터를 포함할 수 있다.

행 디코더는 m비트 어레이까지 올려져야 한다. 여러 가지 구현 방법이 있으나, 워드라인 드라이버와 어드레스 디코더 트리로 이루어지는 행 디코더가 구현된다. 워드라인 드라이버에 관해, 세가지의 구조, 즉, NOR 드라이버, 인버터 (CMOS) 드라이버, 그리고 부트스트랩 드라이버가 있다. 어떤 종류의 로직도 어드레스 디코더 트리를 위해 사용될 수 있다. 스태틱 로직, (충전 및 평가 로직과 같은) 다이내믹 로직, 패스 게이트 로직, 또는 이의 어떤 조합은 프리디코딩된 어드레스 신호를 디코딩하기 위해 제공될 수 있다.

추가적으로, 드라이버와 이에 연관된 디코드 트리는 각각의 어레이 섹션에 대한 국부 행 디코드나, 다수의 어레이 섹션을 구동하는 전체 행 디코드로의 구조를 가질 수 있다.

행 디코더의 워드라인 드라이버는 "위상"으로 불리는 신호에 반응하여 워드라인을 구동하게 할 수 있다. 본질적으로, "위상" 신호는 워드라인 드라이버에 도착하기 위한 최종 어드레스 터엄이다. 그 타이밍은 제어 로직에 의해 신중하게 결 정된다. "위상"은 행 어드레스가 디코드 트리에 설정되기 전까지는 구동되지 않는다. 일반적으로, 위상의 타이밍은 현재의 어드레스를 행 용장 회로가 평가하기에 충분한 시간을 또한 포함한다. 위상 드라이버는 표준 스태틱 로직 게이트로 구성된다.

열 어드레스 경로는 입력 버퍼, 어드레스 변화 감지(ATD) 회로, 프리코드 로직, 용장 로직(아래에서 설명), 그리고 열 디코더로 이루어진다. 열 어드레스 입력 버퍼는 행 어드레스 입력 버퍼와 구조 및 작동 상태에서 유사하다. ATD 회로는 회로가 제공되는 어드레스 핀에 나타나는 어떤 변화도 감지한다. 모든 열 어드레스로부터의 ATD 출력 신호는 평형 드라이버 회로에 연결된다. 평형 드라이버 회로는 DRAM을 위한 한 세트의 평형 신호를 발생시킨다. 이 신호들 중 제 1 신호는 I/O 라인의 평형을 이끌기 위해 어레이에서 사용되는 평형 I/O 신호(EQIO)이다. 평형 드라이버에 의해 발생되는 제 2 신호는 평형 센스 증폭(EQSA)으로 불린다. 상기 신호는 최소한의 어드레스를 포함하는 모든 열 어드레스에 발생하는 어드레스 변화로부터 발생된다.

열 어드레스는 행 어드레스 프리디코드 로직과 상당히 유사한 프리디코드 로직 내로 주어진다. 프리디코드 로직으로부터 발생하는 어드레스 신호는 버퍼링되고 다이 전체에 분포되어, 열 디코더를 공급한다. 열 디코더는 어레이 m비트에 올려져야 하는 최종 요소를 나타낸다. 행 디코더 구현과 달리, 열 디코더 구현은 간단하고 수월하다. 스태틱 로직 게이트는 디코드 트리 요소와 드라이버 출력 모두를 위해 사용될 수 있다. 스태틱 로직은 열 어드레싱의 성질로 인해 주로 사용된다. 다 음 사이클까지 충전 주기에서 RAS* 사이클 동안 한 번 일어나는 행 어드레싱의 경우와는 달리, 열 어드레싱은 RAS* 사이클 동안 여러번 발생한다. 각각의 열은 다음 열이 나타날 때까지 개방상태를 유지한다. 전형적인 구현에서, 어드레스 트리는 NAND 또는 NOR 게이트의 조합으로 이루어진다. 열 디코더 출력 드라이버는 간단한 CMOS 인버터이다.

행/열 어드레싱 계획은 DRAM을 위한 리프레시율에 영향을 미친다. 일반적으로, 리프레시율이 DRAM에서 변화할 때, 높은 차수의 어드레스가 "상관 없음" 어드레스로 처리되어, 행 어드레스 공간을 감소시키지만, 열 어드레스 공간을 증가시킨다. 예를 들어, 4Mb x4 부분으로 결합되는 16 Mb DRAM은 1K, 2K, 4K 등의 여러 리프레시율로 구체화된다. 하기의 표 2는 행/열 어드레싱이 예를 들어 16Mb에 대한 리프레시율에 관계하는 방법을 보여준다. 이 실시예에서, 2K 리프레시율은 스퀘어 어드레싱으로 가끔씩 언급되는 동일한 수의 행/열 어드레스를 가지기 때문에 더욱 인기있다.

표 2 행/열 어드레스에 대한 리프레시율

리프레시율 행 어드레스 열 어드레스
4K 4096 1024 12 10
2K 2048 2048 11 11
1K 1024 4096 10 12

D. 다른 회로

여러 가지 다른 특징을 보여주기 위해 다른 회로가 제공된다. 예를 들어, 테스트 모드를 작동하게 하는 회로는 속도 성분 테스팅과 같은 테스트 능력을 확장하기 위해, 그리고 정상 작동시에 나타나지 않는 상황에 부품을 종속시키기 위해 DRAM 설계에 포함된다. 두 실시예는 데이터 경로의 설계에 의해 일반적으로 지원되는 두 개의 특정 테스트 모드인 데이터 압축과 어드레스 압축이다. 압축 테스트 모드는 다중 어레이 위치로부터의 데이터가 칩 상에서 테스트되고 압축되도록 함으로서 테스트 시간을 짧게 하여, 효율적인 메모리 크기를 감소시킨다. 테스트 모드를 구현하는 추가적인 회로의 비용은 테스트 시간의 감소로 얻을 수 있는 비용 이득에 대해 균형을 맞추어야 한다. 테스트 모드의 작용이 비테스트 모드의 작용에 100% 연관되도록 하는 것이 또한 중요하다. 추가적인 회로가 압축시에 잡음과 다이 출력 특성을 수정하면서 활성화되어야 하기 때문에, 상관관계를 얻는 것이 어려운 경우가 자주 있다.

용장도를 제공하기 위해 추가적인 회로가 DRAM에 추가된다. 향상될 256Kb 발생이 생기기 때문에, 용장도가 DRAM 설계에 사용되어 왔다. 용장도는 각각 파괴로 판명되는 정상 행/열을 위한 대치물로 사용되는 스패어 행/열의 생성을 포함한다. 추가적인 회로는 파괴 자치에 대한 사용가능 장치의 대치를 가능하게 하는 물리적 인코딩을 제어하기 위해 제공된다. 메모리 밀도와 크기가 증가함에 따라 용장도의 중요성은 계속된다.

행 용장도의 개념은 양호한 워드라인으로 불량한 워드라인을 대치하는 과정을 포함한다. 수리되어야할 행은 물리적으로 대치되지 않고, 논리적으로 대치된다. 본질적으로, 행 어드레스가 RAS*에 의해 DRAM 내로 스트로빙될 때마다, 어드레스는 공지된 불량한 행의 어드레스와 비교된다. 어드레스가 일치하면, 대치 워드라인은 정상(불량) 워드라인의 자리로 들어간다. 대치 워드라인은 DRAM의 어디에도 자리할 수 있다. 구조적 고려가 그 범위를 제한함에도 불구하고, 그 위치는 정상 워드라인을 포함하는 어레이에 제한되지 않는다. 일반적으로, 용장도 워드라인과 정상 워드라인이 동일 서브어레이에 항상 존재해야 한다면, 용장도는 국부적으로 이해된다.

열 용장도는 대부분의 DRAM 설계에서 사용가능한 수리의 제 2 형태이다. 열이 액세스하는 리콜은 RAS* 주기동안 여러번 발생한다. 각각의 열은 다음 열이 나타날 때까지 개방 상태를 유지한다. 그 이유로, 행 용장도에서 나타난 회로와 매우 다른 회로가 열 용장도를 구현하기 위해 사용된다.

DRAM 회로는 회로 전체에 사용되는 다양한 전압을 제공하기 위한 다수의 회로를 또한 운반한다.

3. 설계 고려사항

1995년 8월 17일에 출원되고 본 발명에서와 같은 양수인이 출원한 "단일 증착 레이어 금속 다이내믹 랜덤 액세스 메모리"의 명칭을 가지는 본 발명미국 특허 출원 제 08/460,234 호는 16 메가 DRAM을 지향한다. 1995년 6월 4일 출원되고 본 발명에서와 같은 양수인을 가지며 "다이내믹 랜덤 액세스 메모리"의 명칭을 가지는 미국 특허 출원 제 08/420,943 호는 64 메가 DRAM을 지향한다. 상기 두 개의 특허 출원의 비교로부터 보여지는 바와 같이, DRAM의 크기를 네배로 하는 것은 간단한 일이 아니다. 64메가 DRAM을 256 메가 DRAM으로 4배화하는 것은 설계 엔지니어에게 상당한 수의 문제점을 제공한다. 예를 들어, 부품을 표준화하여, 다른 제작자로부터의 256 메가 DRAM이 상호교환될 수 있기 위해, 표준 핀 구조가 구축되어야 한다. 핀의 위치는 회로가 다이에 놓이는 위치에 관해 설계 엔지니어의 제한이 있어야 한다. 그러므로, 칩의 전체 배치는 와이어 런을 최소화하고 핫 스팟을 제거하며, 그리고 구조를 간단화하기 위해 다시 처리되어야 할 것이다.

256 메가 DRAM을 설계할 때 설계 엔지니어가 직면하는 또다른 문제점은 어레이 자체의 설계이다. 기존 어레이 구조를 사용하는 것은 어레이까지 올려져야 하는 모든 구성부품을 위한 충분한 공간을 제공하지 못한다.

다른 하나의 문제점은 데이터 경로의 설계에 관계한다. 출력 패드와 셀 사이의 데이터 경로는 최대로 짧아서, 부품 작동의 속도를 증가시키기 위해 라인 길이를 최소화시켜야 한다. 동시에 기존의 공정과 장치를 사용하여 제작될 수 있는 설계를 제시하여야 한다.

설계 엔지니어가 직면하는 또다른 문제점은 용장도의 문제를 포함한다. 256 메가 DRAM은 수많은 개별 소자의 제작과 수많은 접촉부의 제작을 상호연결되게 하는 것을 필요로 한다. 다수의 구성부품과 상호연결로, 매우 작은 고장률조차 다이 당의 수많은 결함을 일으킬 수 있다. 따라서, 이러한 고장을 보상하기 위해 용장도 계획을 설계하는 것이 필요하다. 그러나, 부품 제작과 고장 발생 가능성이 높은 것에 대한 실제 경험없이, 제공되어야 하는 용장도의 양과 종류를 예측하는 것은 어렵다.

펌핑된 전위가 접지로 이끌어질 때 고립 드라이버 회로의 래치-업이 또하나의 문제점이다. 공급 전위와 접지 사이의 저저항 경로의 구축을 와류 구성부품이 제공할 때, 래치-업이 발생한다. 저저항 경로에서의 다량의 전류 흐름과 장치 고장 이 유발될 수 있다.

온-칩 테스트 능력을 설계하는 것 역시 문제점을 제공한다. 정상 작동 모드에 반대되는 테스트 모드는 테스트 메모리 집적 회로에 사용된다. 테스트되어야 하는 다수의 구성부품과 사용가능한 제한된 수의 핀으로 인해, 어떤 종류의 테스트 비교 구조가 없으면, 각각의 DRAM이 테스트 픽스쳐에서 소요되는 시간은 너무나 길어서, 상업적으로 비합리적일 것이다. 메모리 집적 회로에 소요되는 시간의 양을 감소시키기 위해 테스트 모드를 사용하는 것과, 메모리 집적 회로가 성능 요구사항을 만족시키는 것을 보장하는 것이 공지되어 있다. 메모리 집적 회로를 테스트 모드에 놓는 것은 Walther의 "메모리 집적 회로 테스트 모드 스위칭"의 명칭을 가지는 미국 특허 제 5,155,704 호에 기술된다. 그러나, 테스트 모드는 메모리 내부에서 작동하기 때문에, 메모리 집적 회로가 한 개이상의 테스트 모드를 성공적으로 완료했는 지를 결정하는 것이 어렵다. 그러므로, 테스트 모드의 성공적 실행을 확인하는 방법이 또한 요구된다. 더욱이, 이러한 방법이 추가적인 회로에 영향을 미치지 않는 것이 바람직하다. 이러한 테스트에 요구되는 전류가 어레이를 지원하는 전력 트랜지스터를 파괴할지도 모르기 때문에, 모든 행 하이 테스트 모드(an all row high test mode)와 같은 어떤 테스트 모드는 256 메가 칩과 같이 큰 부품에 대해 제고되어야 한다.

256 메가 DRAM과 같은 큰 칩에 전력을 제공하는 것은 그 자체로 문제점을 또한 제공한다. 리프레시율은 필요한 전력을 매우 크게 변화시킨다. 필요한 전력을 제공하기에 충분한 크기를 발생시키고 전압 펌프를 제공하는 것은 최대 전력이 필요하지 않을 때 부적절한 부작용과 잡음을 발생시킨다. 또한, 구성부품 고장의 경 우에 사용가능한 부품을 획득하기 위해 DRAM을 재설정하는 것은 더 작은 부분에 대해 잘못된 크기를 가지는 전압 펌프와 제너레이터를 발생시킨다.

장치의 전력을 높이는 것과 마찬가지로 기본적인 것조차, 256 메가 DRAM과 같은 대형 정밀 소자의 상황에서 재고되어야 한다. 기존 타이밍 회로는 RC 회로를 사용하여, 시간의 정해진 주기를 기다리고 여러 가지 전압 펌프와 제너레이터를 보이지 않게 키운다. 이러한 시스템은 피드백을 수용하지 않아서, 전력 상승시의 문제에 상관이 없다. 또한, 작동의 신뢰성을 위해, 몇몇 전압 펌프나 제너레이터가 다른것보다 더 느리게 작동한 경우에 이러한 시스템은 보수적이다. 그 결과, 대부분의 경우에, 전력 상승 순서는 요구되는 바보다 더 시간 소요가 컸다. 256 메가 DRAM과 같이 정교한 장치에서, 최소의 시간으로 장치를 적절하게 작동시키는 방식으로 장치의 전력 상승을 보장할 필요가 있다.

앞서의 모든 문제점은 모든 메모리 설계 엔지니어가 액세스 시간, 전력 소모 등과 같은 메모리 설정 패러미터를 만족시키기 위해 직면하는 문제점 위에 있는 것이고, 동시에 일드(yield)를 최대화하고, 결함을 최소화하는 방식으로 수배만개의 구성부품과 그 상호 연결을 펼친 것이다. 그러므로, 앞서 기술된 문제점을 극복하는 256 메가 DRAM에 대한 요구가 존재한다.

본 발명은 256 메가 DRAM에 관한 것이다. 그러나, 여기서 공개되는 회로와 구조는 다른 크기의 메모리 크기나 다른 종류의 회로에서 사용될 수 있는 점을 당 분야의 통상적인 지식을 가진 자는 알 수 있을 것이다.

본 발명은 삼중 다결정 실리콘, 256 메가의 이중 금속 메인 어레이로 구성되는 메모리 장치에 관한 것이다. 메모리 어레이는 각각 64 메가의 네 어레이 4분할체로 분할된다. 각각의 어레이 분할체는 두 개의 32 메가 어레이 블록으로 나누어진다. 그러므로, 전체적으로는 8개의 32 메가 어레이 블록이 존재한다. 각각의 32 메가 어레이 블록은 128개의 256 K 비트 서브어레이로 이루어진다. 그러므로, 전체적으로는 1024개의 256K 비트 서브어레이가 존재한다. 각각의 32 메가 어레이 블록은 단일 p-센스 증폭기와 부스트 워드라인 전압 Vccp 고립 트랜지스터를 가지는 센스 증폭 스트립을 특징으로 한다. 국부 행 디코드 드라이버는 워드라인 구동을 위해 사용되고, 어레이 외부의 회로에 데이터라인 루팅을 위한 "스트리트"를 제공하기 위해 사용된다. 센스 증폭기를 통해 전달되는 I/O 라인은 두 개의 서브어레이 블록 너머로 확장된다. 이는 갭 셀에 필요한 데이타 먹스의 수에서 50% 감소를 가져온다. 데이터 먹스는 데이터라인의 데이터 내용이 없는 32 메가 블록마다 두 개의 행의 파이어링을 지원하도록 주의깊게 프로그래밍된다. 또한, 본 발명의 구조는 정상 행의 신속한 해제를 보장하기 위해 두 개의 금속 센스 증폭기를 따라 용장 워드라인 작동 신호를 루틴한다. 정상 위상 라인은 신호의 효율적 재사용을 위한 적절한 용장 워드라인 드라이버에 다시 일치한다.

또한, 어레이로부터 정보를 읽고 어레이에서 정보를 쓰기 위한 데이터 경로는 데이터 경로의 길이를 최소화시키고 전체 작동 속도를 증가시키도록 고안되었다. 특히, 읽기 데이터 경로의 출력 버퍼는 자체-시간 경로를 포함하여, 부트 커패시터가 부팅되지 않기 전에 부트 커패시터와 부스트 전압 Vccp 사이에 연결되는 보 지 트랜지스터가 꺼지는 것을 보장한다. 이 수정은 로직 "1" 레벨을 끌 때, Vccp 소스로부터 변화가 제거되지 않는 것을 보장한다.

본 발명의 전력 수송 계획은 패드 영역으로부터의 전압 중앙 분배에 기초한다. 온-칩 전압 공급장치는 주변 전력과 어레이 전력의 발생을 위한 중앙 패드 영역 전반에 분포된다. 어레이 전압은 중앙 웹으로부터 어레이 분포를 위한 설계의 중심에서 발생된다. 바이어스와 부스트 전압은 타이어 로직 전반에 분포하기 위한 어레이 전압을 생성하는 레귤레이터의 양 측부에서 발생된다. 웹은 효율적 저저항 분포를 위한 각각의 32 메가 어레이 블록을 둘러싼다. 32 메가 어레이는 양호한 IR과 전자 이동 성능을 위해 완전히 그리드된 전력 분포를 특징으로 한다.

발명은 동시에 발생하는 (상태) 정보나 프로그래밍된 정보를 제공하기 위한 방법과 장치를 포함한다. 특히, 어드레스 정보가 테스트 키로 사용될 수 있다. 디코딩 회로와 전기적으로 교류하는 감지 회로는 비표준 액세스 전압의 감지를 활성화시키는 작동 신호를 수신한다. 비표준 또는 액세스 전압에 의해, 로직 레벨 범위(즉, 트랜지스터-트랜지스터 로직) 외부의 전압이 테스트 로직을 위해 사용되는 것이 의미를 가진다. 디코딩 회로는 정보의 선택된 종류를 액세스하는 벡터로 어드레스 정보를 사용한다. 이러한 벡터로, 저장된 정보를 가지는 뱅크는 다수의 뱅크로부터 선택되고, 선택된 뱅크 내의 비트는 액세스된다. 선택된 테스트 모드에 따라, 프로그래밍된 정보나 상태 정보가 액세스될 것이다. 디코딩 회로와 감지 회로는 테스트 모드 작동과 표준 메모리 작동 사이의 선택을 위한 선택 회로와 전기적으로 교류한다(즉, 메모리 읽기 작용).

256 메가 DRAM의 전력과 전압 요구사항은 다른 작은 DRAM에서 사용되는 방식으로 모든 행 하이 테스트에 들어오는 것을 방지한다. 전류 요구사항을 감소시키기 위해, 본 발명에서는 행의 서브세트만이 단번에 높게 들어온다. 행의 서브세트의 타이밍은 사이클링 CAS에 의해 좌우된다. RAS 카운터 앞의 CAS나 다른 카운터는 어느 서브세트의 행이 각각의 CAS 주기에서 높게 들어오는 지를 결정하기 위해 사용된다. 여러 가지 테스트 비교 특징이 상기 구조로 또한 설계된다.

본 발명은 적절한 순서로 전력 상승 순서가 발생하는 것을 보장하기 위해 전력 상승 순서 회로를 또한 포함한다. 순서 회로의 입력은 전압 펌프의 순서 레벨, 전압 제너레이터, 전압 레귤레이터, 그리고 부품 전력 상승에 중요한 다른 회로이다. 순서 회로를 제어하기 위한 로직은 아날로그 회로와 레벨 감지기를 사용하여 구성되어, 낮은 전압에서 예견가능한 반응을 보장한다. 회로는 초기 전력 상승동안과 그 이후에 전력의 순간적 이상을 또한 조작할 수 있다.

고장의 양이나 정도가 어레이 블록 수리 능력을 초과하면, 메인 어레이로 이루어지는 32메가 어레이 블록은 각각 셧다운될 수 있다. 이 셧다운은 논리적이면서도 물리적이다. 물리적 셧다운은 주변 전압 Vcc, 디지트라인 바이어스 전압 DVC2, 그리고 워드라인 바이어스 전압 Vccp와 같은 전압을 제거하는 단계를 포함한다. 블록으로부터 전력을 분리시키는 스위치는 몇몇 설계에서, 상기 블록을 위한 분리 커패시터의 앞에 놓여야 한다. 그러므로, 다이에서 사용가능한 분리 커패시턴스의 전체 양은 작동할 수 없는 각각의 어레이 블록과 함께 감소된다. 전압 레귤레이터의 안정성이 대부분, 사용가능한 분리 커패시턴스의 양에 따라 좌우되기 때문에, 32 메가 어레이 블록이 사용불가능해지면, 상응하는 전압 레귤레이터 섹션이 유사하게 사용불가능해진다. 본 발명의 전압 레귤레이터는 전체 12개의 전력 증폭기를 가진다. 12개중 8개에서, 8개 중 하나는 8개의 어레이 블록 중 하나와 연관된다. 네 개의 나머지 전력 증폭기는 어레이 스위치에 의해 영향받지 않는 분리 커패시터와 연관된다. 더욱이, 전체 로드 전류가 분리되는 각각의 32 메가 어레이 블록으로 감소되기 때문에, 추가적인 전력 증폭기에 대한 요구도 감소된다.

본 발명은 부분 다이를 위한 연속적인 어드레스 공간을 보장하기 위해 어드레스 재매핑 과정을 또한 실행한다. 이 설계는 DQ 제거보다 어드레스 공간을 감소시킴으로서 부분 어레이를 실현할 수 있다.

본 발명은 고유한 온-칩 전압 레귤레이터를 또한 포함한다. 전압 레귤레이터의 전력 증폭기는 1.5의 폐쇄 루프 이득을 가진다. 각각의 증폭기는 차동 쌍 바이어스 전류를 증가시킴으로서 증폭기의 슬루율을 증가시키는 부스트 회로를 가진다. 설계는 추가적인 증폭기를 또한 포함하는 데, 상기 추가적인 증폭기는 펌프가 파이어링 될 때 그리고 매우 낮은 Icc가 증폭기를 기다릴 때 작동하도록 특성화되어 있다. 이 설계는 필요한만큼 추가적인 증폭기를 작동하게 함으로서 다중 리프레시 작동을 가능하게 한다.

본 발명은 안정한 저전압 레퍼런스를 발생시키기 위해 조절가능한 슈도 다이오드 스택(pseudo-diode stack)과 연관하여 외부 공급 전압 Vccx에 관련된 전류를 이용하는 삼각 영역 전압 레퍼런스를 추가로 포함한다.

본 발명은 여러가지 리프레시 옵션에 대해 구성가능한 Vccp 전압 펌프의 고 유한 설계를 추가로 포함한다. 256 메가 칩은 8k 리프레시 모드의 Iccp 전류의 6.5 mA를 필요로하고, 4k 리프레시 모드의 12.8 mA를 넘을 수도 있다. 로드 전류의 상당한 변화는 4k 리프레시 모드로 더 많은 펌프 섹션을 가져옴으로서 최적으로 관리된다. 따라서, 본 발명의 Vccp 전압 펌프의 설계는 8k 리프레시 모드의 세 펌프 회로와 4k 리프레시 모드의 여섯 펌프 회로를 사용한다. 8k 모드에 대한 여섯 펌프 회로의 사용은 잡음 스탠드포인트로부터 수용불가능하고, 펌프가 가볍게 로딩될 때 과잉 Vccp 리플을 실제로 생성한다.

본 발명은 출력 상태 센서를 가지는 고유한 DVC2 셀 플레이트/디지트라인 바이어스 제너레이터를 추가로 포함한다. 앞서 기술한 전력 상승 순서 회로는 각각의 전력 공급이 전력 상승시에 그 상태에 관해 감시되어야 함을 필요로 한다. 본 발명의 가르침에 따라 구성된 DVC2 제너레이터는 전압과 전류 감지의 이용을 통해 그 상태가 결정되게 한다. 전압 감지는 출력 전압이 접지 Vss 위의 전압 Vt인지, 어레이 전압 Vcca 아래의 전압 Vt인지를 결정하는 윈도우 감지기이다. 전류 감지는 시간의 함수로 출력 전류의 변화 측정에 기반을 둔다. 출력 전류가 안정한 스테디 스테이트 레벨에 도달하면, 전류 센서는 스테디 스테이트 상황을 나타낸다. 추가적으로, DC 전류 모니터는 전력상승 순서에서 사용될 수 있고, 행에서 열까지를 구별하거나 셀플레이트와 어레이의 디지트라인 쇼트를 구별하는 데 사용될 수 있다. 전력 상승 순서를 종료한 이후에, 센서 출력 상태는 작동불능이 된다.

본 발명은 고립 드라이버 회로의 부분적인 어레이 전력 하강을 지원하기 위한 장치를 또한 포함한다. 장치는 전압 Vccp에서 어떤 전류 경로도 생성되지 않는 다는 것을 보장하고, 이 장치는 고립 트랜지스터를 제어하는 데 사용되고, 접지로 안내되며, 그리고 래치-업을 피할 수 있다. 또한, 드라이버가 작동불능 상태일 때 전압 Vccp에 연결되는 고립 드라이버의 모든 구성성분이 작동불능 상태에 빠진다는 것을 장치는 보장한다.

본 발명의 구조와 회로는 이 분야의 본질적인 진보를 나타낸다. 예를 들어, 어레이 구조는 여러면에서 향상된 점을 보여준다. 첫째로, 데이터는 부품 속도를 향상시키고 데이터 경로를 짧게 하는 주변 회로에 직접 연결된다. 둘째로, I/O 라인 길이를 두배로 하는 것은 갭 셀 배치를 간단하게 하고, 4k 작동을 위한 프레임웍, 즉 32 메가 블록의 두 행을 제공한다. 세 번째로, 센스 증폭기를 통해 적색 신호를 보내는 것은 더 빠른 작동을 제공하고, 위상 신호 재매핑과 연루될 때 좀 더 효율적인 설계를 얻을 수 있다.

본 발명의 구조와 회로로부터 나오는 다른 장점은 다음을 포함한다. 포트가 테스트 모드 주기의 단부에서 바람직한 테스트 모드로 여전히 존재한다는 것을 상태 정보의 발생은 우리에게 확인시켜주고, 매 작동하는 테스트 모드를 점검하게 한다. 퓨트 ID 정보와 이를 조합하는 것은 영역 페널티를 감소시킨다. 모든 행 하이 테스트 모드 동안, 행의 타이밍은 CAS 주기를 이용하여 적절하게 제어될 수 있다. 또한, 높게 가져올 수 있는 행 서브세트의 수는 4 이상이다. 전력 상승 순서 회로는 DRAM의 매우 간단한 작동을 위해 제공된다. 전력 상승 순서 회로는 전력상승과 정상 작동 시 모두에서 전력 고장을 조작할 수도 있다. 상응하는 전압 레귤레이터 섹션과 함께 하는 32 메가 어레이 블록의 작동불능은, 분리 커패시턴스에 출력 스테이지를 적절한 비율로 유지하면서, 부분 어레이 구현으로부터 뻗어나오는 부분 구종의 변화에도 불구하고 전압 레귤레이터 안정성을 보장한다. 온-칩 전압 레귤레이터는 낮은 스탠바이 전류, 전체 작동 범위의 향상된 작동 특성, 그리고 양호한 유동성을 제공한다. 전체 전압 범위에서 출력 증폭기가 선형으로 작동하는 것을 보장하는 방식으로 조절가능한 삼각 영역 전압 레퍼런스는 전압을 생성한다. 더욱이, 이득을 출력 증폭기까지 옮기는 것은 전체 전압 특성과 공통 모드 범위를 개선시킨다. 또한, PMOS 다이오드의 사용은 바람직한 버언-인 특성을 생성한다. 가변적인 커패서티 전압 펌프 회로는, 그 커패서티가 필요할 때만 라인상에 호출되고, 리프레시 모드에 따라 필요한 레벨에 작동 전류를 유지하고, 8k 리프레시 모드의 잡음 레벨을 낮춘다. 셀플레이트/디지트라인 바이어스 제너레이터는 전력상승 순서 회로의 지원을 받는 DVC2 상태의 결정을 허용한다. 본 발명의 이러한 장점과 이점은 아래의 선호되는 실시예의 기술로부터 명백해질 것이다.

도 1은 기존 기술에서 발견된 어레이 구조의 한 종류의 형태를 도시하는 도면.

256 메가 DRAM 구조(섹션 II 참조)

도 2는 발명의 가르침에 따라 구축된 256 메가 DRAM을 도시하는 블록 다이어그램.

도 3A-3E는 도 2에서 나타나는 256 메가 DRAM으로 이루어지는 네 개의 64 메가 어레이 중 하나의 도면.

어레이 구조(섹션 III 참조)

도 4는 32 메가 어레이 블록 중 하나를 구성하는 개별 256k 어레이의 8 X 16 어레이를 도시하는 블록 다이어그램.

도 5는 행 디코더와 센스 증폭기에 연관된 256k 어레이의 블록 다이어그램.

도 6A는 도 5에 도시되는 256k 어레이의 상세도.

도 6B는 도 5에 도시되는 행 디코더 중 하나의 상세도.

도 6C는 도 5에 도시되는 센스 증폭기 중 하나의 상세도.

도 6D는 도 5에 도시되는 센스 증폭기 드라이버 중 하나와 한 개의 어레이 멀티플렉서의 상세도.

데이터 및 테스트 경로(섹션 IV 참조)

도 7은 32 메가 어레이 블록 중 하나 내의 데이터 멀티플렉서에 의해 구성되는 연결부를 도시하는 다이어그램.

도 8은 어레이 I/O 블록으로부터 데이터 패드 드라이버가지 데이터 읽기 경로를, 그리고 버퍼 백의 데이터로부터 어레이 I/O 블록까지의 데이터 쓰기 경로를 도시하는 블록 다이어그램.

도 9는 도 8에 나타나는 어레이 I/O 블록을 도시하는 블록 다이어그램.

도 10A - 10D는 도 9에 나타나는 어레이 I/O 블록의 연결 상세도.

도 11은 도 9에 나타나는 데이터 선택 블록의 상세도.

도 12A와 12B는 도 9에 나타나는 데이터 블록의 상세도.

도 13A와 13B는 데이터 블록에 나타나는 DC 센스 증폭기와 연관되어 사용되는 DC 센스 증폭 제어의 상세도.

도 14는 도 13A에 도시되는 먹스 디코드 A 회로의 상세도.

도 15는 도 13A에 도시되는 먹스 디코드 B 회로의 상세도.

도 16A-C는 도 8에 도시되는 데이터 읽기 먹스의 상세도.

도 17은 도 8에 도시되는 데이터 읽기 먹스 제어 회로의 상세도.

도 18은 도 8에 도시되는 데이터 출력 버퍼의 상세도.

도 19는 도 8에 도시되는 데이터 출력 제어 회로의 상세도.

도 20은 도 8에 도시되는 데이터 패드 드라이버의 상세도.

도 21은 도 8에 도시되는 데이터 읽기 버스 바이어스 회로의 상세도.

도 22는 도 8에 도시되는 버퍼 내의 데이터와 버퍼내에서 작동하는 데이터의 상세도.

도 23은 도 8에 도시되는 데이터 쓰기 먹스의 상세도.

도 24는 도 8에 도시되는 데이터 쓰기 먹스 제어의 상세도.

도 25는 도 9에 도시되는 데이터 테스트 성분 회로의 상세도.

도 26은 도 8에 도시되는 데이터 테스트 블록의 상세도.

도 27은 도 8과 도 26에 도시되는 데이터 경로 테스트 블록을 도시하는 도 면.

도 28은 도 27에 도시되는 데이터 테스트 DC 21 회로의 상세도.

도 29는 도 27에 도시되는 데이터 테스트 블록의 상세도.

제품 구조와 예시된 설계 특성(섹션 V 참조)

도 30은 256 메가 어레이에 어드레스 비트를 매핑하는 과정의 도면.

도 31A-C는 x4, x8, x16 부품을 위한 핀 할당을 도시하는 본딩 다이어그램.

도 32A는 본 발명의 256 메가 메모리 장치를 위한 열 어드레스 맵을 도시하는 도면.

도 32B는 64 메가 4분할체를 위한 행 어드레스 맵을 도시하는 도면.

버스 구조(섹션 VI 참조)

도 33A-C는 제 1 전력 버스 배치를 도시하는 다이어그램.

도 33D-E는 패드, 32 메가 어레이, 그리고 전압 공급원의 적절한 위치를 도시하는 다이어그램.

도 34A-C는 전력 버스에 연결되는 패드를 도시하는 다이어그램.

전압 공급원(섹션 VII 참조)

도 35는 주변 전압 Vcc와 어레이 전압 Vcca을 생성하기 위해 사용되는 전압 레귤레이터를 도시하는 블록 다이어그램.

도 36A는 도 35에 도시되는 삼각-영역 전압 레퍼런스의 상세도.

도 36B는 주변 전압 Vcc와 외부에서 공급되는 전압 Vccx 사이의 관계 그래프.

도 36C는 도 35에 도시되는 로직 회로(1)의 상세도.

도 36D는 도 35에 도시되는 Vccx 감지 회로의 상세도.

도 36E는 도 35에 도시되는 논리 회로(2)의 상세도.

도 36F는 도 35에 도시되는 전력 증폭기의 상세도.

도 36G는 도 35에 도시되는 부스트 증폭기의 상세도.

도 36H는 도 35에 도시되는 스탠바이 증폭기의 상세도.

도 36I는 도 35에 도시되는 12 개의 전력 증폭기 그룹의 전력 증폭기의 상세도.

도 37은 다이를 위한 역 바이어스로 사용되는 전압 Vbb를 생성하기 위해 사용되는 전압 펌프를 도시하는 블록 다이어그램.

도 38A는 도 37에서 도시되는 펌프 회로의 상세도.

도 38B는 도 37에서 도시되는 Vbb 발진기 회로의 상세도.

도 38C는 도 37에 도시되는 Vbb reg 선택의 상세도.

도 38D는 도 37에 도시되는 Vbb 차동 레귤레이터(2) 회로의 상세도.

도 38E는 도 37에 도시되는 Vbb 레귤레이터(2)의 상세도.

도 39는 워드라인 드라이버를 위한 부스트 전압을 생성하기 위해 이용되는 Vcc 펌프를 도시하는 블록 다이어그램.

도 40A는 도 39에서 도시되는 Vccp 레귤레이터 선택 회로의 상세도.

도 40B는 도 39에 도시되는 Vccp 버언-인 회로의 상세도.

도 40C는 도 39에 도시되는 Vccp 풀업 회로의 상세도.

도 40D는 도 39에 도시되는 Vccp 클램프의 상세도.

도 40E는 도 39에 도시되는 Vccp 펌프 회로의 상세도.

도 40F는 도 40E에 도시되는 Vccp Lim2 회로의 상세도.

도 40G는 도 40E에 도시되는 Vccp Lim3 회로의 상세도.

도 40H는 도 39에 도시되는 Vccp 발진기의 상세도.

도 40I는 도 39에 도시되는 Vccp 레귤레이터(3) 회로의 상세도.

도 40J는 도 39에 도시되는 Vccp 차동 레귤레이터 회로의 상세도.

도 41은 셀플레이트(AVC2)와 디지트라인(DVC2)을 위한 바이어스 전압을 생성하기 위해 사용되는 DVC2 제너레이터를 도시하는 블록 다이어그램.

도 42A는 도 41에 도시되는 전압 제너레이터의 상세도.

도 42B는 도 41에 도시되는 작동(1) 회로의 상세도.

도 42C는 도 41에 도시되는 작동(2) 회로의 상세도.

도 42D는 도 41에 도시되는 전압 감지 회로의 상세도.

도 42E는 도 41에 도시되는 풀업 전류 모니터의 상세도.

도 42F는 도 41에 도시되는 풀다운 전류 모니터의 상세도.

도 42G는 도 41에 도시되는 출력 로직의 상세도.

중앙 로직(섹션 VIII 참조)

도 43은 도 2의 중앙 로직을 나타내는 블록 다이어그램.

도 44는 도 43에 나타나는 RAS 체인 회로를 도시하는 블록 다이어그램.

도 45A는 도 44에 도시되는 RAS D 제너레이터 회로의 상세도.

도 45B는 도 44에 도시되는 작동 위상 회로의 상세도.

도 45C는 도 44에 도시되는 ra 작동 회로의 상세도.

도 45D는 도 44에 도시되는 wl 트래킹 회로의 상세도.

도 45E는 도 44에 도시되는 센스 증폭기 작동 회로의 상세도.

도 45F는 도 44에 도시되는 RAS 록아웃 회로의 상세도.

도 45G는 도 44에 도시되는 작동 열 회로의 상세도.

도 45H는 도 44에 도시되는 평형 회로의 상세도.

도 45I는 도 44에 도시되는 고립 회로의 상세도.

도 45J는 도 44에 도시되는 읽기/쓰기 제어 회로의 상세도.

도 45K는 도 44에 도시되는 쓰기 타임아웃 회로의 상세도.

도 45L은 도 44에 도시되는 래치 (하이) 회로 내의 데이터의 상세도.

도 45M은 도 44에 도시되는 래치 (로우) 회로 내의 데이터의 상세도.

도 45O는 도 44에 도시되는 CAS L RAS H 회로의 상세도.

도 45P는 도 44에 도시되는 RAS-RASB 회로의 상세도.

도 46은 도 44에 도시되는 제어 로직을 나타내는 블록 다이어그램.

도 47A는 도 46에 도시되는 RAS 버퍼 회로의 상세도.

도 47B는 도 46에 도시되는 퓨즈 펄스 제너레이터 회로의 상세도.

도 47C는 도 46에 도시되는 출력 작동 버퍼 회로의 상세도.

도 47D는 도 46에 도시되는 CAS 버퍼 회로의 상세도.

도 47E는 도 46에 도시되는 2중 CAS 버퍼 회로의 상세도.

도 47F는 도 46에 도시되는 쓰기 작동 버퍼 회로의 상세도.

도 47G는 도 46에 도시되는 QED 논리 회로의 상세도.

도 47H는 도 46에 도시되는 데이터 출력 래치의 상세도.

도 47I는 도 46에 도시되는 행 퓨즈 충전 회로의 상세도.

도 47J는 도 46에 도시되는 CBR 회로의 상세도.

도 47K는 도 46에 도시되는 pcol 회로의 상세도.

도 47L은 도 46에 도시되는 쓰기 작동 회로(하이)의 상세도.

도 47M은 도 46에 도시되는 쓰기 작동 회로(로우)의 상세도.

도 48A-B는 도 43에 도시되는 행 어드레스 블록을 나타내는 블록 다이어그램.

도 49A-C는 도 48A에 도시되는 행 어드레스 버퍼의 상세도.

도 50A-C는 도 48B의 드라이버와 NAND P 디코더의 상세도.

도 51A-B는 도 43에 도시되는 열 어드레스 블록을 나타내는 블록 다이어그램.

도 52A-D는 도 51A의 열 어드레스 버퍼와 이를 위한 입력 회로의 상세도.

도 53은 도51B의 열 프리디코더의 상세도.

도 54A와 54B는 도 51B의 16 메가/32 메가 선택 회로에 대한 각각의 상세도.

도 55는 도 51B의 eq 드라이버 회로의 상세도.

도 56은 도 43의 테스트 모드 로직을 나타내는 다이어그램.

도 57A는 도 56에 도시되는 테스트 모드 리셋 회로의 상세도.

도 57B는 도 56에 도시되는 테스트 모드 작동 래치 회로의 상세도.

도 57C는 도 56에 도시되는 테스트 옵션 로직 회로의 상세도.

도 57D는 도 56에 도시되는 수퍼볼트 회로의 상세도.

도 57E는 도 56에 도시되는 테스트 모드 디코드 회로의 상세도.

도 57F는 도 56의 SV 테스트 모드 디코드(2) 회로와 이에 연관 된 버스 및 optprog 드라이버 회로의 상세도.

도 57G는 도 56에 도시되는 용장도 테스트 리셋 회로의 상세도.

도 57H는 도 56에 도시되는 Vccp 클램프 시프트 회로의 상세도.

도 57I는 도 56에 도시되는 DVC2 업/다운 회로의 상세도.

도 57J는 도 56에 도시되는 DVC2 오프 회로의 상세도.

도 57K는 도 56에 도시되는 패스 Vcc 회로의 상세도.

도 57L은 도 56에 도시되는 TTLSV 회로의 상세도.

도 57M은 도 56에 도시되는 무시 회로의 상세도.

도 58A-B는 도 43의 옵션 로직을 나타내는 블록 다이어그램.

도 59A-B는 도 58A에 도시되는 퓨즈2 회로의 상세도.

도 59C는 도 58A에 도시되는 SGND 회로 중 하나의 상세도.

도 59D는 도 58A의 에콜 지연 회로와 앤티퓨즈 취소 작동 회로를 나타내는 도면.

도 59E는 도 58A의 CGND 회로를 나타내는 도면.

도 59F는 도 58A의 앤티퓨즈 프로그램 작동, 패스게이트, 그리고 관련된 회 로를 도시하는 도면.

도 59G는 도 58A의 본드 옵션 회로와 본드 옵션 로직을 도시하는 도면.

도 59H는 도 58B의 레이저 퓨즈 옵션 회로를 도시하는 도면.

도 59I는 도 58B의 레이저 퓨즈 옵션 2 회로와 reg 프리테스트 회로를 도시하는 도면.

도 59J는 도 58A의 4k 로직 회로를 도시하는 도면.

도 59K와 59L은 도 58A의 퓨즈 ID 회로를 도시하는 도면.

도 59M은 도 58A의 DVC2E 회로를 나타내는 도면.

도 59N은 도 58A의 DVC2GEN 회로를 도시하는 도면.

도 59O는 도 43에 도시되는 스페어 회로를 도시하는 도면.

도 59P는 도 43에 도시되는 다방면 신호 입력 회로를 도시하는 도면.

광역 센스 증폭기 드라이버(섹션 IX 참조)

도 60은 도 3C에 도시되는 광역 센스 증폭기 드라이버를 나타내는 블록 다이어그램.

도 61은 도 60의 센스 증폭기 드라이버 블록 중 하나의 회로도도.

도 62는 도 60의 행 갭 드라이버 중 하나의 회로도도.

도 63은 도 62의 고립 드라이버의 회로도도.

우측 및 좌측 로직(섹션 X 참조)

도 64A는 도 2의 우측 로직의 좌측부를 나타내는 블록 다이어그램.

도 64B는 도 2의 우측 로직의 우측부를 나타내는 블록 다이어그램.

도 65A는 도 2의 좌측 로직의 우측부를 나타내는 블록 다이어그램.

도 65B는 도 2의 좌측 로직의 우측부를 나타내는 블록 다이어그램.

도 66은 도 64A와 65B의 우측 로직 회로 및 좌측 로직 회로에서 나타나는 128 메가 드라이버 블록 A의 상세도.

도 67은 도 64A와 65B의 우측/좌측 로직 회로에서 나타나는 128 메가 드라이버 블록 B의 블록 다이어그램.

도 68A는 도 67에 도시되는 행 어드레스 드라이버의 상세도.

도 68B는 도 67에 도시되는 열 어드레스 지연 회로의 상세도.

도 69는 도 64A와 65B의 우측/좌측 로직 회로에서 나타나는 분리 요소의 상세도.

도 70은 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에서 나타나는 홀/짝 드라이버의 상세도.

도 71A는 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에서 나타나는 어레이 V 드라이버의 상세도.

도 71B는 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에서 나타나는 어레이 V 스위치의 상세도.

도 72A는 도 64B와 65A의 우측/좌측 로직 회로에 나타나는 DVC2 스위치의 상세도.

도 72B는 도 64B와 도 65A의 우측/좌측 로직 회로에 나타나는 DVC2 업/다운 회로의 상세도.

도 73은 도 64A와 65B의 우측/좌측 로직 회로에 나타나는 DVC2 NOR 회로의 상세도.

도 74는 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에 나타나는 열 어드레스 드라이버 블록의 블록 다이어그램.

도 75A는 도 74에 나타나는 작동 회로의 상세도.

도 75B는 도 74에 나타나는 지연 회로의 상세도.

도 75C는 도 74에 나타나는 열 어드레스 드라이버의 상세도.

도 76은 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에 나타나는 열 어드레스 드라이버 블록(2)을 나타내는 블록 다이어그램.

도 77은 도 76에 나타나는 열 어드레스 드라이버의 상세도.

도 78은 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에 나타나는 열 용장도 블록을 나타내는 블록 다이어그램.

도 79는 도 78에 나타나는 열 뱅크의 상세도.

도 80A는 도 79에 도시되는 열 퓨즈 회로를 나타내는 블록 다이어그램.

도 80B는 도 80A에 도시되는 출력 회로의 상세도.

도 80C는 도 80C에 도시되는 열 퓨즈 회로의 상세도.

도 80D는 도 80A에 도시되는 작동 회로의 상세도.

도 81A는 도 79에 도시되는 열 전기 퓨즈 회로의 상세도.

도 81B는 도 79에 도시되는 열 전기 퓨즈 블록 작동 회로의 상세도.

도 81C는 도 79에 도시되는 퓨즈 블록 선택 회로의 상세도.

도 81D는 도 79에 도시되는 CMATCH 회로의 상세도.

도 82는 도 645A, 64B, 65A, 65B의 우측/좌측 로직 회로에 나타나는 광역 열 디코더의 블록 다이어그램.

도 83A는 도 82에 도시되는 행 드라이버 블록의 상세도.

도 83B는 도 82에 도시되는 열 디코드 CMAT 드라이버의 상세도.

도 83C는 도 82에 도시되는 열 디코드 CA01 드라이버의 상세도.

도 83D는 도 82에 도시되는 광역 열 디코드 섹션의 상세도.

도 84A는 도 83D에 도시되는 열 선택 드라이버의 상세도.

도 84B는 도 83D에 도시되는 R 열 선택 드라이버의 상세도.

도 85는 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에 나타나는 행 용장도 블록을 나타내는 블록 다이어그램.

도 86은 도 85의 블록 다이어그램에 나타나는 용장도 로직의 도면.

도 87은 도 85에 나타나는 행 뱅크의 상세도.

도 88은 도 87에 나타나는 rsect 로직의 상세도.

도 89는 도 87에 나타나는 행 전기 블록을 나타내는 블록 다이어그램.

도 90A는 도 89에 도시되는 전기 뱅크의 상세도.

도 90B는 도 89에 도시되는 용장도 작동 회로의 상세도.

도 90C는 도 89에 도시되는 선택 회로의 상세도.

도 90D는 도 89에 도시되는 전기 뱅크(2)의 상세도.

도 90E는 도 89에 도시되는 출력 회로의 상세도.

도 91은 도 87에 도시되는 행 퓨즈 블록을 나타내는 블록 다이어그램.

도 92A는 도 91에 도시되는 퓨즈 뱅크의 상세도.

도 92B는 도 91에 도시되는 용장도 작동 회로의 상세도.

도 92C는 도 91에 도시되는 선택 회로의 상세도.

도 92D는 도 91에 도시되는 퓨즈 뱅크(2)의 상세도.

도 92E는 도 91에 도시되는 출력 회로의 상세도.

도 93A는 도 87의 블록 다이어그램에 도시되는 입력 로직의 상세도.

도 93B는 도 87의 블록 다이어그램에 도시되는 행 전기 퓨즈 블록 작동 회로의 상세도.

도 93C는 도 87의 블록 다이어그램에 도시되는 행 전기 퓨즈의 상세도.

도 93D는 도 87의 블록 다이어그램에 도시되는 행 전기 쌍의 상세도.

도 94는 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에 나타나는 행 용장도 버퍼의 상세도.

도 95는 도 64A, 64B, 65A, 65B의 우측/좌측 로직 회로에 나타나는 토포 디코더의 상세도.

도 96은 도 65A의 좌측 로직 회로에 나타나는 데이터 퓨즈 id의 상세도.

그 이외의 도면(섹션 XI 참조)

도 97은 어레이 데이터 형태의 도면.

도 98은 도 97에 도시되는 메모리 셀 중 하나의 상세도.

도 99는 본 발명의 전력 상승을 제어하는 데 사용되는 전력 상승 순서 회로 의 상태 다이어그램.

도 100은 전력 상승 순서 회로와 선택적인 구성부품의 블록 다이어그램.

도 101A는 도 100에 도시되는 전압 감지기의 상세도.

도 101B와 101C는 도 101A에 도시되는 전압 감지기의 작동을 나타내는 전압 다이어그램.

도 101D는 도 100에 도시되는 리셋 로직의 상세도.

도 101E는 도 101D에 도시되는 지연 회로 중 하나의 도면.

도 101F는 도 100에 도시되는 RC 타이밍 회로 중 하나의 상세도.

도 101G는 도 100에 도시되는 RC 타이밍 회로 중 다른 하나의 상세도.

도 101H는 도 100에 도시되는 출력 로직의 상세도.

도 101I는 도 100에 도시되는 본드 옵션의 상세도.

도 101J는 도 100의 상태 기계 회로의 상세도.

도 102A는 도 100에 도시되는 전력 상승 순서 회로와 연관된 외부 공급 전압 Vccx의 타이밍 다이어그램.

도 102B는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 UNDERVOLT*의 타이밍 다이어그램.

도 102C는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 CLEAR*의 타이밍 다이어그램.

도 102D는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 VBBON의 타이밍 다이어그램.

도 102E는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 DVC2EN*의 타이밍 다이어그램.

도 102F는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 DVC2OKR의 타이밍 다이어그램.

도 102G는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 VCCPEN*의 타이밍 다이어그램.

도 102H는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 VCCPON의 타이밍 다이어그램.

도 102I는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 PWRRAS*의 타이밍 다이어그램.

도 102J는 도 100에 도시되는 전력 상승 순서 회로와 연관된 신호 RASUP의 타이밍 다이어그램.

도 102K는 도 100에 도시되는 전력 상승 순서 회로와 연관된 TLSGHPWRDUP*의 타이밍 다이어그램.

도 103은 테스트 모드 엔트리 타이밍 다이어그램.

도 104는 모든 행 하이(ALLROW high)/반 행 하이(HALFROW high) 테스트 모드의 타이밍 다이어그램.

도 105는 칩이 테스트 모드에 있을 때의 정보 출력 다이어그램.

도 106은 REGPRETM 테스트 모드의 타이밍을 도시하는 타이밍 다이어그램.

도 107은 OPTPROG 테스트 모드의 타이밍을 도시하는 타이밍 다이어그램.

도 108은 모든 행 하이 테스트 모드와 연관되어 기술되는 어레이 슬라이스를 나타내는 도 4의 재생성 도면.

도 109는 모든 행 하이 테스트 모드를 설명하는 용도로 도시되는 행 디코더와 센스 증폭기를 가지는 도 6A의 재생성 다이어그램.

도 110은 본 발명의 칩을 위한 여러 예시된 치수의 식별 도면.

도 111은 칩과 리드 프레임 사이의 본딩 연결 도면.

도 112는 본 발명에 따라 구조화된 다수의 칩을 운반하는 기판의 도면.

도 113은 마이크로프로세서를 기반으로 하는 시스템에 사용되는 본 발명의 DRAM의 도면.

마이크로피시 부록

여기서는 전체 52개의 프레임을 가지는 9개의 마이크로피시를 포함하는 부록을 참조로 한다. 부록은 도 1-113에 도시되는 것과 동일한 정보를 도시하는, 그러나 한층 더 일관된 형태의, 33개의 그림을 포함한다.

선호되는 실시예의 기술은 다음의 섹션으로 분할된다.

I. 소개

II. 256 메가 DRAM 구조

III. 어레이 구조

IV. 데이터 및 테스트 경로

V. 제품 구조와 예시된 설계 특성

VI. 버스 구조

VII. 전압 공급원

VIII. 중앙 로직

IX. 광역 센스 증폭 드라이버

X. 우측 및 좌측 로직

XI. 그 이외의 도면

XII. 결론

I. 소개

다음의 내용에서, 공개된 메모리 장치의 여러 가지 측면이 다른 도면을 통해 기술되고, 가끔씩은 동일 구성성분이 본 발명의 여러 가지 측면을 기술하는 용도를 위해 다른 도면에서 다른 방법과 다른 수준으로 상세히 기술된다. 그러나, 한 개 이상의 도면에서 묘사되는 어떤 구성성분도 각각 동일한 참조 번호를 가진다.

여기서 사용되는 명칭에 관하여, 도면과 명세서 상에서, "CA<x>"와 "RA<y>"는 주어진 열 어드레스의 비트 x와, 주어진 행 어드레스의 비트 y를 각각 나타내는 것으로 이해되어야 할 것이다. DLa<0>, DLb<0>, DLc<0>, DLd<0>에 대한 참조는 내게의 특성있는 메모리 위치로부터의 n 비트 바이트의 상당한 비트를 나타내는 것으로 이해되어야 한다. 여러 신호 라인 표시가 도면에서 일관성있게 사용된다고 이해되어야 한다. 즉, 두 개이상의 도면에서 나타나는 동일한 신호 라인 표시(예를 들어, "Vcc", "CAS", 등)는 도식적인 쓰기 또는 블록 다이어그램에 관한 종래의 관습 에 따라 상기 도면에서 표시되는 라인 사이의 연결을 나타내는 것으로 이해되어야 할 것이다. 최종적으로, 애스터리스크를 가지는 신호는 이 신호가 애스터리스크를 가지지 않는 동일한 표시의 신호의 논리적 보정인 점을 나타낸다. 즉, CMAT*는 열 일치 신호 CMAT의 논리적 보정이다.

본 발명의 DRAM을 통해 사용되는 다수의 전압이 있다. 이 전압의 생성은 섹션 VII - 공급 전압원에서 상세히 기술될 것이다. 그러나, 전압은 도면을 통해 나타나고, 어떤 경우에는 섹션 VII 이전의 특정 회로의 작동과 연관하여 기술된다. 그러므로, 혼동을 최소화하기 위하여, 여러 가지 전압을 여기서 소개하고 정의한다.

Vccx 외부적으로 공급된 전압

Vccq 데이터 출력 패드 드라이버를 위한 전력

Vcca 어레이 전압(도 35의 전압 레귤레이터(220)에 의해 생성됨)

Vcc 주변 전압(도 35의 전압 레귤레이터(220)에 의해 생성됨)

Vccp 워드라인 바이어싱 용도의 Vcc 부스트 버전(도 39의 Vccp 펌프(400)에 의해 생성됨)

Vbb 역 바이어스 전압(도 37의 Vbb 펌프(280)에 의해 생성됨)

Vss 접지에 가까운 전압(외부적으로 공급됨)

Vssq 데이터 출력 패드 드라이버를 위한 접지 전압

DVC2 디지트라인 바이어싱 용도의 Vcc의 반(도 41의 DVC2 제너레이터(500-507)에 의해 생성됨)

AVC2 DVC2와 같은 값의 셀플레이트 전압으로 사용되는 Vcc의 반

전압이나 신호 앞의 접두사 "맵(map)"은 전압이나 신호가 스위칭되는 것을 나타낸다. 즉, 꺼지거나 켜지는 것을 의미한다.

선호되는 실시예의 기술에서 식별되는 신호나 구성성분은 다른 이름으로 산업 분야에서 알려져 있다. 예를 들어, 실시예에서 디지트라인으로 명명되는 어레이의 컨덕터는 가끔씩 산업 현장에서 비트라인으로 불린다. 용어 "열"은 열을 구성하는 두 개의 컨덕터를 실제로 언급한다. 또다른 예로는 행라인으로 여기서 언급되는 컨덕터가 있다. 이 컨덕터는 워드라인으로 산업분야에 알려져 있다. 여기서 사용된 용어가 본 발명의 실시에를 설명하기 위해 사용되는 것이지 본 발명을 제한하기 위해 사용되는 것이 아니라는 것을 당 분야의 통상적인 지식을 가진 자는 인식할 것이다. 이 문서에서 사용한 용어는 산업 분야에서 공통적으로 사용되는 신호나 부품의 다른 이름을 포함하는 것을 의도한다.

II. 256 메가 DRAM 구조

도 2는 본 발명에 따라 제작되는 256 메가 DRAM(10)을 도시하는 높은 수준의 블록 다이어그램이다. 다음의 내용이 발명의 선호되는 실시예에 대한 것이지만, 본 발명의 구조와 회로는 다른 크기, 다른 용량을 가지는 반도체 메모리에도 유익하게 적용될 수 있다. 추가적으로, 여기서 공개된 일부 회로, 예를 들어, 전력 상승 순서 회로, 전압 펌프 등은 메모리 장치와는 다른 회로에서도 사용할 수 있다.

도 2에서, 칩(10)은 메인 메모리(12)로 이루어진다. 메인 메모리(12)는 네 개의 동일 크기 어레이 4분할체로 구성되고, 상기 4분할체는 차례로, 상부 우측 코 너의 어레이 4분할체(14), 하부 우측 코너의 어레이 4분할체(15), 하부 좌측 코너의 어레이 4분할체(16), 그리고 상부 좌측 코너의 어레이 4분할체(17)로 구성된다. 어레이 4분할체(14,15) 사이에는 우측 로직(19)이 존재한다. 어레이 4분할체(16,17) 사이에는 좌측 로직(21)이 존재한다. 우측 로직(19)과 좌측 로직(21) 사이에는 중앙 로직(23)이 자리잡는다. 중앙 로직(23)은 섹션 VIII에서 상세히 기술될 것이다. 우측 및 좌측 로직(19,21)은 각각 섹션 X에서 상세히 기술될 것이다.

어레이 4분할체(14)는 도 3A-E에서 상세히 도시된다. 나머지 어레이 4분할체(15,16,17)의 각각은 어레이 4분할체(14)의 구조와 작동 면에서 동일하다. 그러므로, 어레이 4분할체(14)만이 상세히 기술된다.

어레이 4분할체(14)는 좌측 32 메가 어레이 블록(25)과 우측 32 메가 어레이 블록(27)으로 이루어진다. 어레이 블록(25,27)은 동일하다. 좌측 32 메가 어레이 블록(25)을 향한 신호나 그로부터의 출력은 표시 L을 운반하고, 우측 32 메가 어레이 블록(27)은 표시 R을 운반한다. 광역 센스 증폭기 드라이버(29)는 좌측 어레이 블록(25)과 우측 어레이 블록(27) 사이에 위치한다. 도 2로 되돌아가서, 어레이 4분할체(15)는 좌측 32 메가 어레이 블록(31)과, 우측 32 메가 어레이 블록(33), 그리고 광역 센스 증폭기 드라이버(35)로 구성된다. 어레이 4분할체(16)는 좌측 32 메가 어레이 블록(38)과, 우측 32 메가 어레이 블록(40), 그리고 광역 센스 증폭기 드라이버(42)로 구성된다. 어레이 4분할체(17)는 좌측 32 메가 어레이 블록(45)과, 우측 32 메가 어레이 블록(47), 그리고 광역 센스 증폭기 드라이버(49)로 구성된 다. 네 개의 어레이 4분할체의 각각에는 두 개의 32 메가 어레이 블록이 있기 때문에, 8개의 32 메가 어레이 블록이 칩(10) 내에 운반된다.

도 3A에서, 좌측 32 메가 어레이(25)는 스위치(48) 상태를 제어함으로서 어레이(25)에 전압을 공급하는 다양한 전압 공급 장치로부터 물리적으로 분리될 수 있다. 스위치(48)는 스위치 어레이 전압(mapVcca), 스위치 부스트 어레이 전압(mapVccp)(mapVccp와 연관된 스위치(48)는 도면에 도시되지 않음), 스위치 디지트라인 바이어스 전압(mapDVC2), 그리고 스위치 셀플레이트 바이어스 전압(mapAVC2) 장치를 제어한다. 32 메가 어레이(25)는 한 개이상의 분리 커패시터(44)를 추가로 포함한다. 분리 커패시터의 용도는 전압공급원에 대해 충전적 로드를 제공하는 것이고, 이는 섹션 VII에서 더욱 상세히 기술될 것이다. 하지만 지금은, 분리 커패시터(44)는 전압 공급 장치로부터 스위치의 반대 측부 상에 위치하는 것을 아는 것으로 충분하다. 우측 32 메가 어레이(27)와 모든 다른 32 메가 어레이(31, 33, 38, 40, 45, 47)에는, 어레이 전압, 부스트 어레이 전압, 디지트라인 바이어스 전압, 그리고 셀플레이트 바이어스 전압의 스위치 버전과 분리 커패시터(44)가 유사하게 제공된다.

III. 어레이 구조

도 4는 각각 256 k의 개별 어레이(50)의 8 x 16 어레이를 도시하는 32 메가 어레이 블록(25)의 블록 다이어그램이다. 개별 어레이(50)의 각각의 행 사이에는 센스 증폭기(52)가 위치한다. 개별 어레이(50)의 각각의 열 사이에는 행 디코더(54)가 위치한다. 갭에는 멀티플렉서(55)가 위치한다. 도 4에서 어두운 부분 은 도 5에서 더욱 상세히 도시될 것이다.

도 5에서, 개별 어레이(50) 중 하나가 도시된다. 개별 어레이(50)는 좌측 행 디코더(56)와 우측 행 디코더(58)에 의해 제공된다. 개별 어레이(50)는 "탑" N-P 센스 증폭기(60)와 "바텀" N-P 센스 증폭기(62)에 의해 또한 제공된다. 탑 센스 증폭기 드라이버(64)와 바텀 센스 증폭기 드라이버(66)가 또한 제공된다.

개별 어레이(50)와 N-P 센스 증폭기(60) 사이에는 다수의 디지트라인이 있고, 다수의 디지트라인 중 두 개(68, 68', 69, 69')가 도시된다. 당 분야에서 공지된 바와 같이, 디지트라인은 어레이(50)를 통해 센스 증폭기(60)로 연장된다. 디지트라인은 한쌍의 라인으로 이루어지고, 상기 라인 중 하나는 신호를 운반하고, 다른 하나의 라인은 신호 보완을 운반한다. 두 라인 사이의 차를 감지하는 것은 N-P 센스 증폭기(60)의 기능이다. 센스 증폭기(60)는 다수의 디지트라인을 통해 어레이(50) 위에 위치하는 256k 어레이(도 5에 도시되지 않음)로 작용하고, 다수의 디지트라인 중 두 개(70, 70', 71, 71')가 도시된다. 상부 N-P 센스 증폭기(60)는 I/O 라인(72, 72', 74, 74')상에 여러 가지 디지트라인에 감지된 신호를 위치시킨다(디지트라인과 마찬가지로, 프라임으로 표시되는 I/O 라인은 프라임 표시없이 동일 참조 번호를 가지는 I/O 라인에 의해 운반되는 신호의 보완을 운반한다). I/O 라인은 멀티플렉서('먹스'로도 칭함)(76,78)를 통해 이어진다. 먹스(76)는 I/O 라인(72, 72', 74, 74') 상에서 데이터를 취하고, 데이터라인 상에 데이터를 위치시킨다. 데이터라인(79, 79', 80, 80', 81, 81', 82, 82')은 먹스(76)에 반응한다(I/O 라인을 위해 사용되는 동일 참조 번호는 데이터라인에 적용된다. 즉, 데이터라인(79')은 데이터라인(79) 상에 운반되는 신호의 보완을 운반한다).

유사한 방식으로, N-P 센스 증폭기(62)는 참조 번호(86, 87)에 의해 일반적으로 표시되는 디지트라인 상의 신호를 감지하고, 참조 번호(88)로 표시되는 I/O 라인에 신호를 위치시키며, 멀티플렉서(90, 92)에 입력한다. 멀티플렉서(90)는 멀티플렉서(76)와 마찬가지로, 데이터라인(79, 79', 80, 80', 81, 81', 82, 82')에 신호를 위치시킨다.

도 5의 블록 다이어그램에 도시되는 256k 개별 어레이(50)는 도 6A에 상세히 도시된다. 개별 어레이(50)는 도 1과 연관하여 앞서 기술된 바와 같이 다수의 개별 셀로 이루어진다. 개별 어레이(50)는 공지된 바와 같이 참조 번호 (84)에 의해 표시되는 비틀림을 포함할 수 있다. 비틀림은 신호-잡음 특성을 향상시킨다. 도 6A에 도시되는 비틀림(84)을 위해 사용될 수 있는 단일 표준, 삼각 표준, 복합 등의 다양한 비틀림이 있고, 산업적으로도 이용되고 있다(어레이(50)의 구조에 관해 좀더 상세하게 알고싶으면, 어레이(50)의 형태학적 측면을 도시하는 도 97과 그 기술 내용을 참조하고, 셀을 보여주는 도 98과 그 기술 내용을 참조할 수 있다).

도 6B는 도 5에 도시되는 행 디코더(56)를 도시한다. 행 디코더(56)의 용도는 칩(10)에 의해 수용되는 어드레스 정보에서 식별되는 개별 어레이(50) 내의 워드라인 중 하나를 파이어링 하는 것이다. 국부 행 디코더의 사용은 전체 어드레스를 보내게 하고, 금속 레이어를 제거한다. 당 분야의 통상적인 지식을 가진 자는 도 6B의 검사로부터 행 디코더(56)의 작동을 이해할 것이다. 그러나, RED(용장도) 라인이 금속(2)의 센스 증폭기(60)를 통해 이어지고, 정상 워드라인을 끄고 용장도 워드라인을 켜는 용도를 위한 행 디코더(56)의 용장도 워드라인 드라이버 회로(97)와 lph 드라이버 회로(96)에 입력되는 것이 중요하다.

도 6C는 도 5에 상세히 도시되는 센스 증폭기(60)를 도시한다. 센스 증폭기(60)의 용도는, 저장 요소의 워드라인이 파이어링되고 디지트라인(68, 68')에 연결될 때, 저장요소가 로직 "1"이나 "0"을 가지는 지를 결정하기 위해 디지트라인 사이의 차를 감지하는 것이다. 도 6C에 도시되는 설계에서, 센스 증폭기는 고립 트랜지스터(83) 내에 위치한다. 장치 내로 충만한 Vcc의 쓰기가 작동되게 하기 위해 충만한 Vcc를 고립 트랜지스터(83)가 작동되게 하기 위해 충분히 높은 전압으로 고립 트랜지스터(83)에 게이팅하는 것이 필요하다. 그러므로, 전압 Vcc를 통과하고 전압 Vcc-Vth를 통과하지 않게 트랜지스터(83)를 높게 게이팅하는 것이 필요하다. 그러므로, 부스트 전압 Vccp은 고립 트랜지스터에 게이팅하기 위해 사용된다. 센스 증폭기(60)의 작용은 도 6C에서 당 분야의 통상적인 지식을 가진 자에 의해 일해될 것이다.

도 6D는 상세히 도 5에 도시되는 센스 증폭기 드라이버(64)와 어레이 멀티플렉서(78)를 도시한다. 앞서 언급한 바와 같이, 멀티플렉서(78)의 용도는 어레이의 I/O 라인에서 사용가능한 신호중 어느 것이 어레이의 데이터라인에 위치해야하는 지를 결정하는 것이다. 이는 (63)으로 표시되는 영역의 스위치를 프로그래밍함으로서 달성될 수 있다. 이러한 "소프트스위칭"은 하드웨어 변화를 요구하지않고 다른 종류의 매핑을 허용한다. 센스 증폭기 드라이버(64)는 N-P 센스 증폭기(60)에 공지된 제어 신호(ACT, ISO, LEQ 등)를 제공한다. 도 6D에서, 어레이 멀티플렉서와 센 스 증폭기 드라이버(64)의 작동과 구조를 이해할 수 있을 것이다.

IV. 데이터 및 테스트 경로

데이터 읽기 경로는 256k 어레이 중 하나 내의 개별 저장 요소에서 시작한다. 상기 요소의 데이터는 도 6C의 센스 증폭기(60)와 같이 N-P 센스 증폭기에 의해 감지된다. N-P 센스 증폭기(60) 내의 I/O 스위치(85)의 적절한 작동을 통해, 상기 데이터는 I/O 라인 72, 72', 74, 74'에 위치한다. I/O 라인에서, 칩(10)의 출력 패드까지 데이터의 "여행"이 시작된다.

도 7로 돌아와서, 도 4에 나타나는 32 메가 어레이(25)가 도시된다. 도 7에서, 256 k 개별 어레이(50)의 8 x 16 어레이는 다시 도시된다. 어레이(50)의 열 사이에서 도 7에 수직으로 연장되는 라인은 데이터 라인이다. 행 디코더가 개별 어레이(50)의 열 사이에 또한 위치한다는 것을 도 5로부터 돌아볼 수 있다. 도 6B에서, 데이터라인이 행 디코더를 통해 루팅하는 방법이 상세하게 도시된다. 이 방식으로, 행 디코더는 공지된 바와 같이 워드라인 구동을 위해 사용되고, 주변 회로에 데이터라인 루팅을 "스트리트"에 제공하기 위해 사용된다.

센스 증폭기가 어레이(50)의 행 사이의 공간에 위치하기 때문에, I/O 라인은 도 6C에 도시되는 바와 같이 센스 증폭기를 통해 루팅되어야 한다. I/O 라인으로부터 신호를 취하여 데이터라인에 신호를 위치시키는 것이 도 5와 연관하여 앞서 기술된 멀티플렉서의 기능이다. 어레이(25) 내의 멀티플렉서의 위치설정은 도 7에 도시된다. 도 7에서, 노드(94)는 데이터라인과 I/O 라인의 교차점에서 도 6D에 도시되는 종류의 멀티플렉서의 위치설정을 나타낸다. 도 7에서 알수 있는 바와 같이, 센스 증폭기를 통해 루팅되는 I/O 라인은 멀티플렉서에 입력되기 전에 두 어레이(50) 너머로 연장된다. 그 구조는 갭 셀에 요구되는 데이터 먹스의 수를 50% 감소시킨다. 데이타 먹스는 단 두 행의 파이어링을 지원하기 위해 주의 깊게 프로그래밍되고, 데이터라인에 데이터를 포함하지 않으면서 32 메가 블록 당 정해진 수의 어레이에 의해 분리된다. 예를 들어, 행은 어레이 0과 8, 그리고 1과 9 등에 파이어링될 수 있다. 파이어와 수리는 동일 관련 그룹에서 행해진다. 추가적으로, 앞서 언급한 바와 같이, 본 발명의 구조는 정상 행의 신속한 해제를 보장하기 위해 금속(2)의 센스 증폭기 스트립을 통해 용장도 워드라인 작동 신호(도 6B에 도시됨)를 루팅한다. 최종적으로, 정상 위상 라인은 신호의 효율적 재사용을 위한 용장부 워드라인 드라이버를 적절히 하기 위해 도 61에 도시되는바와 같이 재매핑된다.

도 7에 도시되는 구조는 다른 32 메가 어레이 블록(27, 31, 33, 38, 40, 45, 47)에서 반복된다. 도 7에서 도시되는 구조의 사용은, 데이터 경로를 줄이고 부품 작동의 속도를 높이는 주면 회로에 직접 데이터가 루팅되게 한다. 둘째로, 멀티플렉서를 적절히 위치설정함으로서 I/O 라인 길이를 2배로 하는 것은 갭 셀 배치를 간단하게 하고, 4k 작동을 위한, 즉 32 메가 블록 당 두 행을 위한 편리한 프레임웍을 제공한다. 세 번째로, 센스 증폭기를 통해 RED 신호를 보내는 것은 상기 기술된 위상 신호 재매핑과 조합될 때 더 빨라진다.

데이터가 I/O 라인으로부터 데이터 라인까지 전달된 이후에, 상기 데이터는 도 8에 도시되는 바와 같이 어레이 I/O 블록(100)에 입력된다. 어레이 I/O 블록(100)은 도 2에 도시되는 어레이 4분할체(14)를 제공한다. 유사한 방식으로, 어레이 I/O 블록(102)은 어레이 4분할체(15)를 제공하고, 어레이 I/O 블록(104)은 어레이 4분할체(16)를 제공하며, 어레이 I/O 블록(106)은 어레이 4분할체(17)를 제공한다. 그러므로, 각각의 어레이 I/O 블록(100,102,104,106)은 각각의 4분할체의 32 메가 어레이 블록과 도 8에 도시되는 데이터 경로의 나머지 사이의 인터페이스로 작용한다.

도 8에서, 어레이 I/O 블록 이후에, 데이터 읽기 경로의 다음 요소는 데이터 읽기 먹스(108)이다. 데이터 읽기 먹스(108)는 데이터 읽기 먹스 제어 회로(112)에 의해 생성되는 제어 신호에 따라 출력 데이터 버퍼(110)에 데이터 입력을 결정한다. 출력 데이터 버퍼(110)는 데이터 출력 제어 회로(116)에 따라 데이터 패드 드라이버(114)에 데이터를 출력한다. 데이터 패드 드라이버(114)는 출력 패드 상에 로직 레벨 "1"이나 로직 레벨 "0"을 나타내는 Vccq나 Vssq까지 데이터 패드를 구동한다.

쓰기 데이터 경로에 관해서, 상기 데이터 경로는 데이터 인 버퍼 제어 회로(120)의 제어 하에 있는 데이터 인 버퍼(data in buffer)(118)를 포함한다. 상기 데이터 인 버퍼(118) 내의 데이터는 데이터 쓰기 먹스 제어 회로(124)의 제어 하에 있는 데이터 쓰기 먹스(122)에 입력된다. 데이터 쓰기 먹스(122)로부터, 입력 데이터는 어레이 I/O 블록(100,102,104,106)에 입력되고, 칩(10)에 의해 수용되는 어드레스 정보에 따라 어레이 4분할체(14,15,16,17)에 결국 쓰여진다.

데이터 테스트 경로는 데이터 읽기 먹스(108)와 어레이 I/O 블록(100, 102, 104, 106) 사이에 연결되는 데이터 경로 테스트 블록(128)과 데이터 테스트 블록(126)으로 이루어진다.

도 8의 블록 다이어그램의 기술을 완료하면서, 데이타 읽기 버스 바이어스 회로(130), DC 센스 증폭기 제어 회로(132), 그리고 데이터 테스트 DC 작동 회로(134) 역시 제공된다. 회로(130, 132, 134)는 도 8에 도시되는 여러 블록에 다른 신호와 제어를 제공한다. 도 8에 도시되는 각각의 블록은 이제부터 상세하게 기술될 것이다.

어레이 블록(100) 중 하나는 도 9의 블록 다이어그램 형태로 도시되고, 도 10A-D에서 와이어링 도식으로 나타난다. I/O 블록(100)은 다수의 데이터 선택 블록(136)으로 구성된다. 사용가능한 데이터 선택 블록(136)의 한 종류의 회로도는 도 11에 도시된다. 도 11에서, EQIO 라인은 열이 차징되어야 할 때나 쓰기 회복을 위해 파이어링된다. 두 트랜지스터(137, 138)가 전도성이면, 라인 LIOA와 LIOA*의 전압은 Vcc 이하의 Vth로 클램핑된다.

도 9에서, I/O 블록(100)은 다수의 데이터 블록(140)과 데이터 테스트 구성 회로(141)을 추가로 포함한다. 데이터 테스트 구성 회로(141)는 도 25와 연계하여 아래에서 기술될 것이다. 사용될 수 있는 데이터 블록(140)의 종류는 도 12A와 12B의 회로도에서 상세히 도시된다. 데이터 블록(140)은 도 12A에 도시되는 쓰기 드라이버(142)와 도 12B에 도시되는 DC 센스 증폭기(143)를 포함할 수 있다. 쓰기 드라이버(142)는 쓰기 데이터의 일부이고, DC 센스 증폭기(143)는 데이터 읽기 경로의 일부분이다.

쓰기 드라이버(142)는 이름이 제시하는 바와 같이, 특정 메모리 위치에 데이 터를 쓴다. 쓰기 드라이버(142)는 I.O 라인의 한 세트에만 연결되지만, I/O 라인의 다중 세트는 먹스를 통한 단일 쓰기 드라이버 회로에 의해 공급된다. 쓰기 드라이버(142)는 I/O 라인에 연결하기 위한 삼상 출력 스테이지를 사용한다. I/O 라인이 읽기와 쓰기 작용을 위해 사용되기 때문에, 삼상 출력이 필요하다. 쓰기 드라이버(142)는, "쓰기"로 표시된 신호가 높지 않으면, 높은 임피던스 상태를 유지한다. 도 12A에서, 쓰기 드라이버(142)는 특정 열 어드레스, 쓰기 신호, 그리고 데이터 쓰기(DW) 신호에 의해 제어된다.

쓰기 드라이버(142)는 topinv와 topinv*를 또한 수용한다. 토포 신호의 용도는 로직 신호가 부품에 입력될 때 로직 신호가 쓰여지는 것을 보장하는 것이다. 토포 신호를 생성하는 토포 디코더 회로는 어떤 m-비트가 디지트와 디지트*라인에 연결되는 지를 안다. 토포 디코더 회로는 도 95에 도시된다. 각각의 어레이 I/O 블록은 네 개의 토포 신호를 얻는다.

드라이브 트랜지스터는 쓰기 주기동안 어레이 센스 증폭기가 온 상태를 유지하기 때문에 중요한, 신속하고 효율적인 쓰기 작용을 보장하기에 충분할 만큼 큰 크기를 가진다. 도 12A의 IOA, IOA* 라인에 위치하는 신호는 도 11의 상부 좌측부에 도시되는 바와 같이 데이터 선택 블록(136)에 입력되는 신호(LIOA, LIOA*)이다.

도 12B에 도시되는 DC 센스 증폭기(143)는 데이트 증폭기나 읽기 증폭기로 가끔 명명된다. 이러한 증폭기능 여러 가지 구조를 가질 수 있음에도 중요한 구성성분이다. DC 센스 증폭기(143)의 용도는 고속, 고이득, 차동 증폭기를 제공하는 것이고, 상기 차동 증폭기는 데이터 읽기 먹스(108)에 사용되는 충만한 CMOS 데이 터 신호로 I/O 라인 상에 나타나는 매우 작은 읽기 신호를 증폭한다. 대부분의 설계에서, 센스 증폭기에 연결되는 I/O 라인은 매우 충전적이다. 어레이 센스 증폭기는 매우 제한된 드라이브 능력을 가지고, 상기 라인들을 신속하게 구동할 수 없다. DC 센스 증폭기가 매우 높은 이득을 가지기 때문에, 충만한 CMOS 레벨로 I/O 라인의 미세한 분리조차 증폭하고, I/O 라인과 연관된 어떤 지연도 다시 이득을 취한다. 도시된 센스 증폭기는 15 mV와 같이 작은 입력 신호로 충만한 레일-레일 신호를 출력할 수 있다.

도 12B에서, DC 센스 증폭기(143)는 네 개의 차동 쌍 증폭기와 자체 바이어싱 CMOS 스테이지(144, 144', 145, 145')로 이루어진다. 차동 쌍은 두 세트의 균형이룬 증폭기의 구조를 가진다. 상기 증폭기는 pMOS 액티브 로드와 nMOS 전류 미러를 사용하여 nMOS 차동 쌍으로 구축된다. nMOS 트랜지스터가 작은 트랜지스터와 낮은 와류 로드를 제공하는 높은 유동성을 가지기 때문에, nMOS 증폭기는 pMOS 증폭기보다 더 빠른 작동을 제공한다. 더욱이, Vth 매칭은 좀더 균형을 이룬 설계를 제공하는 nMOS 트랜지스터를 위해 좀더 적합하다. 제 1 세트의 증폭기는 어레이(IOA*, IOA)로부터의 I/O 라인으로부터 신호를 공급받고, 제 2 세트의 증폭기는 DAX, DAX*로 표시되는 제 1 쌍으로부터 출력 신호를 공급받는다. 각각의 스테이지로의 바이어스 레벨은 최적의 성능을 제공하기 위해 조심스럽게 제어된다.

DAY로 표시되는 제 2 스테이지로부터의 출력은 빠른 작동을 제공하는 자체 바이어싱 CMOS 인버터 스테이지(147, 147')로 공급된다. 최종 출력 스테이지는 주어진 세트의 데이터 읽기 라인(DR<n>과 DR*<n>)을 다중 세트의 DC 센스 증폭기가 구동하도록 하기 위해 삼상 작동을 할 수 있다. 전체 DC 센스 증폭기(143)는 작동 이전에 평형을 이루고, EQSA, EQSA*, EQSA2로 표시되는 신호에 의해 자체 바이어싱 CMOS 인버터 스테이지(147, 147')응 포함한다. 입력 신호가 가해지기 전에 DC 센스 증폭기(1443)가 전기적으로 균형을 이루고 적절히 바이어스되는 것을 보장하기 위해 평형이 필요하다. 작동 센스 증폭기 신호 ENSA*가 낮게 불려오고, 전류 미러 바이어스 회로(148)와 출력 스테이지(도 12A 참조)를 켤 때마다, DC 센스 증폭기(143)는 기능한다. 상기 전류 미로 바이어스 회로는 CM으로 표시되는 신호를 통해 차동 증폭기에 연결된다.

도 12B에서, 신호 DRT와 DRT*의 생성은 도면의 좌측부에서 도시된다. 신호 DRT와 DRT*는 데이터 압축 테스트를 위해 사용되고, 정상 데이터 경로가 바이패스되게 한다.

데이터 블록(140)은 적절한 작동을 보장하기 위해 수많은 제어 신호를 필요로한다. 상기 신호들은 도 8에 도시되는 DC 센스 증폭기 제어 회로(132)에 의해 발생된다. 상기 DC 센스 증폭기 제어 회로(132)는 도 13A와 13B의 회로도에서 상세하게 도시된다. 도 13A와 13B에서, 다수의 신호들이 수신되고, 도면에서와 같이 로직 게이트의 적절한 조합을 통해 상기 다수의 신호들이 데이터 블록(140)을 위해 필요한 제어 신호를 생성하도록 조합된다. 도 13A에서, DC 센스 증폭기 제어 회로(132)는 먹스 디코드 A 회로(150)와 먹스 디코드 B 회로(151)를 포함한다. 사용가능한 이러한 회로의 한 종류의 회로도는 도 14와 15에서 각각 제공된다. 먹스 디코드 A 회로(150)와 먹스 디코드 B 회로(151)는 어레이로부터의 어떤 데이터 라 인이 각각의 어레이 블록에 읽기/쓰기 액세스를 위해 사용될 수 있는 지를 결정하기 위해 행 어드레스를 사용한다. 그러므로, 먹스 디코드 A 회로(150)와 먹스 디코드 B 회로(151)는 어레이 IO 블록(100, 102, 104, 106) 내에 나타나는 먹스를 제어하기 위한 신호를 생성한다.

읽기 모드에서 데이터 블록(140)의 용도는 도 8의 데이터 읽기 먹스(108)로 공급되는 라인 상에, 어레이로 나가는 데이터 라인으로부터의 데이터 선택 블록(136)에서 나오는 데이터를 위치시키는 것이다. 데이터 읽기 먹스(108)는 도 16A, 16B, 16C에서 상세히 도시된다. 데이터 읽기 먹스의 용도는 데이터 출력 버퍼(110)가 더 많은 데이터에 반응하게 함으로서 더 큰 부품 유동성을 제공하는 것이다. 예를 들어, x16 작동에서, 각각의 출력 버퍼(110)는 오직 하나의 데이터 읽기(DR) 라인 쌍에 액세스한다. x8 작동에서, 8개의 출력 버퍼(110) 각각은 두 쌍의 사용가능한 데이터 읽기 라인을 가지고, 각각의 출력 버퍼에 의해 처리가능한 m비트의 양을 두배로 한다. 유사한 방식으로, x4 작동에서, 네 개의 출력 버퍼는 사용가능한 네쌍의 데이터 읽기 라인을 가지고, 각각의 출력에 이용가능한 m비트의 양을 다시 두배로 한다. 이용가능한 다중 쌍의 상기 구조에서, 어느 데이터 읽기 라인 쌍이 데이터 버퍼에 연결되는 지를 어드레스 라인이 제어한다. 데이터 읽기 먹스(108)는, 도 17에서 도시되는 종류의 회로도에서, 데이터 읽기 먹스 제어 회로(112)로부터 제어 신호를 수신한다. 데이터 읽기 먹스 제어 회로(112)의 용도는 데이터 버퍼(110) 출력용의 적절한 데이터 신호를 선택하도록 데이터 읽기 먹스(108)를 작동시키는 제어 신호를 생성하는 것이다. 도 17에서, 먹스(108)의 입력 신호를 위한 DR로부터 먹스(108)의 출력 신호용의 LDQ까지 신호 고지의 변화를 주목할 필요가 있다.

데이터 버퍼(110)의 회로도가 도 18에 제공된다. 데이터 출력 버퍼(116)의 작동을 제어하는 제어 신호는 데이터 출력 제어 회로(116)에 의해 발생되고, 그 회로도가 도 19에 도시된다. 데이터 출력 제어 회로(116)는 사용가능한 한 종류이다. 다른 종류의 제어 신호도 사용될 수 있다.

도 18에서, 데이터 출력 버퍼(110)는 출력해야 하는 데이터를 수용하기 위한 래치 회로(160)로 이루어진다. 래치 회로(160)는 DC 센스 증폭기(143)와, 출력 용의 다음 데이터를 얻기 위한 다른 회로 업스트림을 자유롭게 한다. 래치에의 입력은 데이터 읽기 먹스(108)로부터 오는 LQD, LQD* 신호에 연결된다. 래치 회로(160)는 여러 가지 형태로 나타나고, 그 각각은 특정 용도나 구조에 대한 필요성을 해소한다. 데이터 경로는 버스트 모드와 같이 특정 모드의 작동을 지원하는 추가적인 래치를 포함한다.

로직 회로(162)는 드라이브 트랜지스터 섹션(164)의 다수의 드라이브 트랜지스터의 상황(전도성, 비전도성)을 제어하기 위한 래치(160)에 반응한다. 드라이브 트랜지스터 섹션(164)의 드라이브 트랜지스터의 적절한 작동에 의해, 풀업 단자(167)는 전압 Vcc까지 풀업되고, 풀다운 단자(183)는 접지까지 풀다운된다. 단자(167,183)에서 각각 사용가능한 신호 PUP와 PDN은 도 20에서 도시되는 데이타 패드 드라이버(114)를 제어하는 데 사용된다. PUP 단자와 PDN 단자가 풀다운되면, 삼상이거나, 높은 임피던스 상황이 나타난다.

PUP 단자를 풀업하는 출력 드라이브 트랜지스터의 게이트에서 사용가능한 충분한 전압을 보장하기 위해서, 부트 커패시터(168)가 사용된다. 부트 커패시터(168)를 충전하고 내재된 갈라짐 효과를 막기 위하여, 홀딩 트랜지스터(170)에 의해 부팅 업 수준이나 완전히 충전된 수준에 유지된다. 홀딩 트랜지스터는 부스트 전압 VCCP에 연결되고, 이 전압은 전압 Vcc보다 크며, 이 전압은 아래에서 기술되는 종류의 전압 펌프에 의해 개발된다. 상태 변화시에, 부트 커패시터(168)는 부팅되지 않는다. 기존 기술의 회로에서, 과도 현상 효과 때문에, 부트 커패시터가 부팅되지 않았거나 부팅되지 않은 상태에 있음에도, 홀딩 트랜지스터(170)는 전도를 계속하고 전압 펌프로부터 전력을 이끌어내기 쉽다. 이 상황은 바람직하지 않으며, 본 발명의 이러한 측면은 자체 시간 경로(172)를 제공함으로서 상기 문제점을 해결할 수 있다. 홀딩 트랜지스터(170)가 완전히 꺼질 때까지, 자체 시간 경로는 부팅되지 않는다.

자체 시간 회로 경로(172)는 부트 커패시터(168)의 하부와 트랜지스터(170)의 게이트 사이에 연결된다. 경로(172)는 한개의 인버터(174)로 이루어지고, 상기 인버터(174)는 NAND 게이트(176)의 입력 단자 중 하나에 연결되는 출력 단자를 가지고, 또한 상기 인버터(174)는 트랜지스터(170)의 게이트에 연결되는 입력 단자를 가진다. 상기 방식으로, 홀딩 트랜지스터(170)의 게이트 전위는 연속적으로 감시되고 NAND 게이트(176)로 공급된다. NAND 게이트(176)의 출력단자는 부트 커패시터(168)의 하부에 연결된다. 경로(172)는 임의 적인 시간 지연에 의존하는 것보다 트랜지스터(170)의 상황에 따라 직접 반응하기 때문에 자체 시간적이라고 불린다.

NAND 게이트(176)의 제 2 입력 단자는 인버터(178)의 출력 단자에 연결된다. 인버터(178)는 로직 회로(162)의 일부이고, PUP 트랜지스터(166)의 게이트 단자와 래치(160) 사이의 경로에 위치한다. 인버터(178)는 PUP 트랜지스터(166)의 상태를 직접 제어하고, 그러므로 단자(167)의 상태를 직접 제어한다. PUP 트랜지스터(166)는 pMOS 트랜지스터일 수 있고, 상기 pMOS 트랜지스터의 부트 커패시터 전압은 데이터 패드 드라이버(114)의 트랜지스터를 구동하기에 충분한 전압 출력을 보장하기 위해 사용된다. 홀딩 트랜지스터(170)가 "온" 상태일 때, 로직 "1"은 인버터(174)에 입력되어, NAND 게이트(176)의 제 1 입력 단자에 로직 "0"이 나타나게 한다. 제 1 입력 단자에서 로직 "0"일 때, 출력 단자에서 이용가능한 신호는 높고, 제 2 입력 단자에서 이용가능한 신호는 미미하다..

인버터(178)의 출력 단자에서 이용가능한 신호가 높아서 PUP 트랜지스터(166)를 셧오프시킬 때, 로직 "1"은 NAND 게이트(176)의 제 2 입력 단자에 입력된다. 상기 로직 "1"은 도 18의 상부에 도시되는 회로를 통해 또한 전파되고, 트랜지스터(170)를 끄는 로직 "0"이 된다. 트랜지스터(170)를 끄는 로직 "0"은 인버터(174)에 입력되어, 로직 "1"이 NAND 게이트(176)의 제 1 입력 단자에 입력된다. 두 입력 단자의 입력 신호가 높을 때, NAND 게이트(176)의 출력 단자에서 이용가능한 신호는 낮아져서, 커패시터(168)를 언부팅시킨다.

트랜지스터(190, 192, 194, 196, 198)의 스트링은 부트 커패시터(168)의 최대 전압을 제한하기 위한 버퍼 클램프 회로로 작용한다. 트랜지스터(199)는 홀딩 트랜지스터(170)의 작동과 부스트 전압 Vccp의 응용 이전에, 부트 커패시터(168)를 충전하기 위한 주변 전압 Vcc에 연결된다. 도 18에 도시되는 부가적인 특징은 풀업 단자(167)가 스위치(180)를 통해 부가적으로 조절될 수 있어서, PUP 풀다운 트랜지스터(182)가 부트 커패시터(168)의 바닥의 신호 상태에 따라 자체 타이밍에 종속된다.

단자(167, 181, 183)는 도 20에 도시되는 회로도에서 데이터 패드 드라이버(114)에 전기적으로 연결된다. 데이터 패드 드라이버(114)는 데이터 출력/데이터 입력 패드 DQn을 구동한다. 데이터 출력/ 데이터 입력 패드 DQn은 데이터 출력 경로의 단부를 나타낸다.

데이터 읽기 버스 바이어스 회로(130)는 도 21에 상세히 도시된다. 데이터 읽기 버스 바이어스 회로(130)의 용도는 사용중이 아닐 때 부동으로부터 DR라인을 유지하는 것이다. EQSA* 신호가 센스 증폭기를 작동하지 않게 할 때, 회로(130)는 정해진 전압에서 DR 라인을 유지하고 상기 상황을 감시한다.

데이터 쓰기 경로는 입/출력 패드에서 시작하고, 도 22에 함께 도시되는 데이터 인 버퍼 작동 제어 회로(120)의 제어하에 있는 데이터-인 버퍼(data in buffer)(118)로 계속된다. 상기 버퍼(118)는 상기 도면에 도시되는 래치를 주축으로 구성된다. 8 비트 폭(x8)의 DRAM에 대해서, 여덟 개의 입력 버퍼가 있고, DW<n>으로 표시되는 신호(n이 특정 데이터 비트 0-15에 상응할 때의 데이터 쓰기)를 통해 한 개 이상의 쓰기 드라이버로 각각이 이어진다. 버퍼 작동 제어 회로(120)의 데이터는 부품의 종류에 따라 제어신호를 생성한다.

본 발명에서, 데이터 쓰기 먹스(122)가 도 23에 도시되는 바와 같이 제공된다. 몇몇 DRAM 설계가 쓰기 드라이버 회로에 직접 입력 버퍼를 연결할 때, 입력 버퍼와 쓰기 드라이버 사이의 데이터 쓰기 먹스 블록은 x4, x8, x16과 같은 다중 구조를 DRAM 설계가 지원하게 한다. 도 23에 도시되는 바와 같이, 먹스는 OPTx4, OPTx8, OPTx16으로 표시되는 본드 옵션 제어 신호에 따라 프로그래밍된다. x16 작동에서, 각각의 입력 버퍼(110)는 오직 한 세트의 DW 라인에 먹스된다. x8 작동에서, 각각의 입력 버퍼는 두 세트의 DW 라인으로 먹스되고, 결국 각각의 입력 버퍼에 이용가능한 m비트의 양을 두배로 한다. x4 작동에서, 각각의 입력 버퍼는 네 세트의 DW 라인으로 먹스되고, 나머지 네 개의 작동가능한 입력 버퍼에 이용가능한 m비트의 수를 다시 두배로 한다. 본질적으로, 입력 버퍼의 양이 감소함에 따라, 열 어드레스 공간의 양은 나머지 버퍼에 대해 증가된다.

데이터 쓰기 먹스(122)는 도 24에 상세히 기술되는 데이터 쓰기 먹스 제어 회로(124)의 제어하에 있다. 도 23과 24에서, 데이터 쓰기 먹스(122)(DW)로부터 출력되는 신호와, 데이터 쓰기 먹스(122)(DIN)에 입력되는 신호 사이의 변화를 주목할 필요가 있다.

데이터 쓰기 먹스(122)로부터, 쓰여지는 데이터는 도 12와 관련하여 앞서 기술한, 데이터 블록(140) 내의 쓰기 드라이버(142)에 입력된다. 이때 DW 신호는 도 12A의 상부 좌측 코너에 입력된다. 쓰기 드라이버(142)는 센스 증폭기를 통해 어레이 내로 신호가 역작동하게 하는 I/O 라인 상에서 쓰여지도록 데이터를 위치시킨다.

지금까지는 데이터 쓰기 및 데이터 읽기 경로가 기술되었고, 앞으로는 압축 상황에 대해 기술할 것이다. 어드레스 압축과 데이터 압축은 테스트 경로 설계에 의해 지원되는 두 개의 특정 테스트 모드이다. DRAM 설계는 테스트 능력, 속도 성분 테스트를 확장하는 테스트 경로를 포함하고, 정상 작동시에 드러나지 않는 상황에 부품을 종속시키는 테스트 경로를 포함한다. 다중 어레이 위치로부터의 데이터를 칩 상에서 압축하고 테스트하게 함으로서, 압축 테스트 모드는 더 짧은 테스트 시간을 가질 수 있고, 그러므로 128이나 그 이상의 요소 만큼 효과적인 메모리 크기를 감소시킨다. 4x에서 32x까지의 정도를 가지는 어드레스 압축은 "상관없음" 어드레스로 어떤 어드레스 비트를 내부적으로 다룸으로서 달성된다. 특정 DQ 핀에 상응하는 모든 "상관없음" 어드레스 위치로부터의 데이터는 특정 일치 회로와 함께 비교된다. 일치 회로는 NAND와 NOR 로직 게이트로 실현된다. 일치 회로는 일치나 고장으로 각각의 DQ 핀에 결과를 보고하면서 각각의 데이터 위치로부터의 데이터가 동일한 지를 결정한다. 데이터 경로는 데이터 압축의 바람직한 수준을 지원하도록 고안되어야 한다. 이는 더 많은 DC 센스 증폭기 회로, 로직, 그리고 정상 작동에 필요한 것과는 다른 경로법을 필요로 한다.

테스트 압축의 제 2 형태는 데이터 압축이다. 즉, 출력 드라이버의 데이터 업스트림 조합이다. 데이터 압축은 DQ 핀의 수를 4가지 감소시키고, 이는 부가적인 부품을 병렬로 테스트함으로서 시간당 처리량을 증가시키고 각각의 부품에 요구되는 테스트 핀의 수를 감소시킨다. 그러므로, x16 부품은 4x 데이터 압축을 수용하고, x8 부품은 2x 데이터 압축을 수용한다. 어드레스와 데이터 압축을 구현하는 추가적인 회로의 비용은 테스트 시간 감소에 의해 얻을 수 있는 비용 이득과 균형을 이루어야 한다. 테스트 모드의 작동이 비-테스트 모드의 작동과 100% 상관성을 이루는 것이 또한 중요하다. 추가적인 회로가 압축 시에 활성화되어야 하기 때문에, 상관성을 이루기 어려운 경우가 자주 있으나, 다이의 잡음과 전력 특성을 수정시킨다.

도 25, 26, 27, 28, 29의 기술에서, 데이터 압축 문제를 주의깊게 관찰해야 할 것이다. 어드레스 압축의 문제는 아래에서 부가적으로 다뤄질 것이다.

도 25에서, 어레이 I/O 블록(100)에 나타나는 데이터 테스트 비교 회로(141) 중 하나가 도시된다. 회로(141)는 도 8에 또한 도시되는 데이터 테스트 DC 작동 회로(134)로부터 데이터 신호를 수신한다. 데이터 테스트 비교 회로(141)의 용도는 제 1 비교 레벨을 제공하는 것이다.

여러 가지 어레이 I/O 블록(100, 102, 104, 106)에 의해 출력되는 신호는 도 26의 중심에 도시되는 데이터 테스트 블록 b(126)에 입력된다. 데이터 테스트 블록 b(126)의 용도는 추가적인 압축을 제공하는 것이고, 또한 제공되어야 하는 트랙의 수를 감소시키는 것이다. 데이터 테스트 블록 b(126)의 출력은 데이터 경로 테스트 블록(128)에 입력되고, 이는 도 27에 상세히 도시된다. 도 27에 나타나는 바와 같이, 데이터 테스트 블록(128)은 두 종류의 회로, 즉 데이터 테스트 DC21 회로(186)와 데이터 테스트 BLK 회로(188)로 구성된다. 데이터 테스트 DC21 회로(186)의 한 종류는 도 28에 상세히 도시되고, 이는 데이터와 어드레스 압축을 용이하게 한다. 데이터 테스트 BLK 회로(188)는 도 29에 상세히 도시되고, 이는 어드레스 압축을 용이하게 한다. 각각의 회로(186,188)는 데이터 읽기 먹스(108)에 입력을 위해 적합한 데이터 읽기 신호(DR, DR*)를 데이터 경로 테스트 블록(128)의 출력에 제공하기 위해 여러 가지 입력 신호의 압축과 비교를 실행한다. 테스트 데이터 경로로 이루어지는 앞서의 회로의 조합을 통해, 데이터 압축과 압축으로 인한 이득을 얻을 수 있다.

V. 제품 구조와 예시된 설계 특성

설명서

본 발명의 메모리 칩(10)은 여러 가지 크기의 부품을 제공할 수 있는 구조를 가진다. 도 30은 x16, x8, x4 작동을 제공하기 위해 256 메가 어레이에 어드레스 비트의 매핑을 도시한다. 여러 가지 종류의 작동에 대해 32 메가 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)의 각각에 대한 매핑이 도 30에 도시된다. 예를 들어, x16 작동에서, 어레이 블록(45)은 DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7의 저장을 위한 네 개의 섹션으로 분할된다. 칩(10)이 x4 작동을 위한 구조를 가졌다면, 어레이 블록(45)은 DQ0와 DQ1 만을 저장하기 위해 매핑될 것이다. 나머지 어레이 블록은 도 30에서 도시되는 것과 유사하게 매핑된다.

다른 부분의 구조는 앞서 기술한 바와 같이 쓰기 및 읽기 데이터 경로에 제공되는 여러 가지 먹스의 기능을 한다. 부분 구조는 본드 옵션을 통해 선택되고, 이는 여러 가지 로직 회로에 의해 읽혀진다. 선호되는 실시예의 본드 옵션은 아래의 표 3에 도시된다. 단지 두 개의 본드 옵션 패드가 존재한다. 로직 회로는 선택된 부분 구조에 기초한 다른 구성부품과 먹스를 제어하기 위한 제어 신호를 생성한 다.

표 3 - 본드 옵션

삭제

각각의 구조에 대해서, 입력 버퍼에 사용가능한 어레이 섹션의 양은 변해야 한다. 동수의 쓰기 드라이버 회로를 구동하기 위하여 앞서 기술한 바와 같이 데이터 쓰기 먹스를 사용함으로서, 설계 유동성을 쉽게 얻을 수 있다. x16, x8, x4 부품과 같은 작동에 상응하는 핀 구조는 도 31A, 31B, 31C에 도시된다.

제품 구조와 상관없이, 모든 데이터는 저장되고, 메인 메모리(12)로부터 검색된다. 256 메가 메인 어레이(12)의 모든 데이터가 비트 열 어드레스와 SQLXM GOD 어드레스에 의해 위치할 수 있도록 부품이 설계되고, 그 수는 부품 크기나 종류에 따른다.

도 32A는 256 메가 메인 어레이(12)에 대한 한 개의 열 어드레스 매핑 도식을 도시한다. 열 어드레스 CA_9<0:1>는 바텀 64 메가 4분할체(15,16)와 탑 64 메가 4분할체(14,17) 사이에서 선택된다. 128 메가 4분할체 내의 32 메가 어레이 블록들 사이의 선택은 부품 종류와 리프레시율의 함수인 열 어드레스와 함께 달성된다(즉, 32 메가는 도면에서 <0:1>을 사용한다). 32 메가 어레이 블록 내에서, 어레이는 각각 네 메가의 여덟 블록으로 분할되고, 상기 블록은 네 개 쌍의 구조를 가진다. 예를 들어, 열 어드레스 CA1011<0:3>는 네쌍중 하나를 선택하고, 열 어드레스 CA_7<0:1>는 쌍을 구성하는 네 개의 베가 블록 사이에서 선택한다. 각각의 네 메가 블록 내의 열은 여덟 개의 비트 어드레스로 액세스된다. 상기 여덟 개의 비트는 열 어드레스 CA_6<0:1>, CA45<0:3>, CA23<0:3>, CA01<0:3>, CA_8<0:1>으로 나타난다. 열 어드레스 CA_6<0:1>는 어드레스 내의 최대 유효 비트를 나타내고, 열 어드레스 CA_8<0:1>는 어드레스내의 최소 유효 비트를 나타낸다.

도 32B는 단일 64 메가 4분할체를 위한 행 어드레스 매핑을 도시한다. 행 어드레스가 각각의 64 메가 4분할체에 대해 동일하기 때문에, 행 어드레싱은 단일 64 메가 4분할체에 대해서만 기술될 것이다. 각각의 64 메가 4분할체는 두 개의 32 메가 어레이 블록으로 분할되고, 행 어드레스 RA_13<0:1>는 두 개의 32 메가 어레이 블록 사이에서 선택된다. 각각의 32 메가 어레이 블록은 두 메가씩의 열 여섯 블록으로 분할되고, 상기 열 여섯 개의 블록은 네 개의 네 그룹으로 구성된다. 행 어드레스 RA11<0:1>와 16 메가 선택 <0:1>은 네 그룹 중 하나를 함께 선택한다. 16 메가 선택 <0:1>은 도면의 표에서 도시되는 바와 같이 리프레시율과 부품 종류의 함수이다. 각각의 그룹 내에서, 행 어드레스 RA910<0:3>는 2 메가 블록 중 하나를 선택한다. 각각의 2 메가 블록 내의 행은 9비트 행 어드레스로 액세스된다. 상기 9비트는 행 어드레스 RA_0<0:1>, RA12<0:3>, RA34<0:3>, RA56<0:3>, RA78<0:3>에 의해 표시된다. 행 어드레스 RA78<0:3>은 어드레스 내의 최대 유효 비트를 나타내고, 행 어드레스 RA_0<0:1>는 어드레스의 최소 유효 비트를 나타낸다.

본 발명의 선호되는 실시예에 대한 예시된 설계 특성은 다음과 같다.

표 4 - 제품 개관

삭제

표 5 - 특징

삭제

표 6 - 구조

삭제

VI. 버스 구조

본 발명에서 구현되는 전력 버스 구조는 도 33A-33E에 도시되는 중앙 영역(200)으로부터의 전압 중앙 분배에 기초한다. 중앙 영역(200)은 패드가 칩(10)에 물리적으로 위치하는 곳이다. 도 33D와 33E에서, Vcc 레귤레이터(220)는 패드 영역(200) 내에 중앙으로 위치한다. 도 35와 연관되어 아래에 기술되는 바와 같이, Vcc 레귤레이터(220)는 어레이 전압 Vcca와 주변 전압 Vcc를 생성한다. 도 37과 연관하여 아래에 상세히 기술되는 Vbb 펌프(280)는 도 33E에 도시되는 바와 같이 패드 영역(200)의 우측부에 위치한다. 도 39와 연관하여 기술되는 Vccp 펌프는 Vcc 펌프 제어(401), 다수의 제 1 펌프 회로(402), 그리고 다수의 제 2 펌프 회로(403)로 이루어진다. Vccp 펌프는 워드라인 바이어싱에 사용되는 Vccp로 명명되는 Vcc의 부스트 버전을 생성한다. 마지막으로, 다수의 DVC2 제너레이터(500, 501, 502, 503, 504, 505, 506, 507)는 중앙 패드 영역(200)을 통해 분포된다. DVC2 제너레이터(500) 중 하나는 도 41과 관련하여 아래에 상세히 기술된다. DVC2 제너레이터(500-507)는 셀 플레이트와 디지트라인 바이어싱에 사용되는 주변 전압 Vcc의 반인 전압을 생성한다.

도 33A, 33B, 33C에 도시되는 바와 같이, 웹(202)은 도 33A에 도시되는 32 메가 어레이 블록(40, 47)의 각각과, 도 33B에 도시되는 어레이 블록(27, 33, 38, 45)의 각각, 그리고 도 33C에 도시되는 어레이 블록(25, 31)의 각각을 둘러싸기 위해, 중앙 패드 영역(200)으로부터 퍼지도록 하는 구조를 가진다. 예를 들어, 도 33A의 어레이 블록(40)을 보면, 다음의 전압: mapAVC2, mapDVC2, mapVccp, Vss, Vbb, Vcca를 운반하고 어레이 블록(10)을 둘러싸는 다수의 제 1 컨덕터로 이루어지는 것을 알 수 있다. 전압 AVC2, DVC2, 그리고 Vccp는 도 3A와 3C에서 도시되는 바와 같이 스위칭되어, 상기 전압들이 어레이가 셧다운되는 경우에 어레이에 더 이상 전달되지 않는다. 앞서의 전압을 운반하는 컨덕터로 이루어지는 웹(202)은 효율적 인 저저항 분포를 위해 32 메가 어레이 블록의 각각을 둘러싼다.

예를 들어 아홉 위치에서 각각의 32 메가 어레이 블록으로 수직으로 확장하는 것은 다음의 전압을 운반하는 컨덕터이다. 즉, map Vccp, Vcca, Vss이다. 예를 들어, 17개의 위치에서 32 메가 어레이 블록을 통해 수평으로 확장하는 것은 다음의 전압을 운반하는 컨덕터이다. 즉, mapAVC2, Vss, Vcca, mapDVC2, Vbb이다. 그러므로, 각각의 어레이 블록이 둥글게 둘러쌀 뿐 아니라, 전력 버스 배치가 IR과 전자 이동 실행을 위한 다수의 제 2 컨덕터를 통해 완전히 그리딩된 전력 분포를 특징으로 한다.

도 34A, 34B, 34C는 71개의 패드와, 상기 패드에 연결되는 컨덕터를 도시한다. 도 34A, 34B, 34C에 도시되는 주 매체가 도 33A-33E의 중앙 패드 영역(200)에 위치한다. 도 34A, 34B, 34C에 도시되는 바와 같이, 패드(1, 5, 11, 15)인 Vccq로 표시되는 패드는 Vccq 컨덕터(204)에 연결된다. 컨덕터(204)는 도 33A에 도시되는 바와 같이 웹(202)의 중앙부에 병렬로 구동되지만, 웹(202)의 일부는 아니다. 컨덕터(204)는 출력 버퍼에 필요한 전력을 운반한다.

Vccx로 표시되는 패드(17, 32, 53)는 Vccx 컨덕터(206)에 연결된다. 컨덕터(206)는 도 33B에서 도시되는 바와 같이 웹(202)의 중앙부에 병렬로 구동되지만, 웹(202)의 일부는 아니다. Vccq로 표시되는 패드(59, 65, 69)는 Vccq 컨덕터(208)에 연결된다. 컨덕터(208)는 도 33C에 도시되는 바와 같이 웹(202)의 중앙부에 병렬로 구동되지만, 웹(202)의 일부는 아니다. 위에서, 컨덕터(204, 206, 208)에 병렬인 것은 전압 Vcc, Vcca, Vcc를 각각 운반하기 위한 컨덕터(210, 211, 212)이다. 컨덕터(210, 211, 212)는 웹(202)을 형성하는 다수의 제 1 컨덕터의 일부이다.

출력 버퍼를 위한 접지를 제공하는 컨덕터(214)는 도 34A에 도시되는 바와 같이 패드(2, 6, 12, 16)인 Vssq로 표시되는 패드에 연결을 위해 제공된다. 컨덕터(214)는 도 33A에 도시되는 바와 같이 웹(202)의 중앙부에 병렬로 구동되지만, 웹(202)의 일부는 아니다. 또다른 Vssq 컨덕터(216)는 패드(56, 60, 66, 70)에 연결을 위해 제공된다. 컨덕터(216)는 도 33C에 도시되는 바와 같이 웹(202)의 중앙부에 병렬로 구동되지만, 웹(202)의 일부는 아니다. 마지막으로, 패드(18, 33, 54)인 Vss 표시의 패드에 연결을 위해 컨덕터(218)가 제공된다. Vss 컨덕터(218)는 도 34A, 34B, 34C에 도시되는 바와 같이, 컨덕터(214, 216) 아래 위로 확장된다. 컨덕터(218)는 웹(202)을 형성하는 다수의 제 1 컨덕터의 일부이다. 상기 방법의 분포를 통해, 패드에 가해지는 전압은 중앙 패드 영역(200)을 통해 분포되는 전압원에 효율적으로 분포되고, 외부 전압과 접지 전압은 데이터 출력 패드 드라이버로 이용가능하게 구성된다.

VII. 전압공급원

본 발명의 칩(10)은 칩(10) 전체에 사용되는 모든 다양한 전압을 외부에서 공급되는 전압 Vccx로부터 생성한다. 전압 레귤레이터(220)(도 35)는 어레이 전압 Vcca와 주변 전압 Vcc를 생성하는 데 사용된다. 전압 펌프(280)(도 37)는 다이를 위한 역바이어스 전압 Vbb를 생성하는 데 사용된다. 전압 펌프(400)(도 39)는 특히 워드라인 구동에 필요한 부스트 전압 Vccp를 생성하는 데 사용된다. DVC2 제너레이 터(500-507)(도 41)는 셀플레이트를 위한 전압 AVC2(DVC2와 동일)와 디지트라인을 바이어싱하기 위한 바이어스 전압 DVC2를 생성하는 데 사용된다. 전압원으로 불리는 전압 레귤레이터, Vbb 펌프, Vccp 펌프, DVC2 제너레이터는 각각 상세히 기술될 것이다.

도 35는 외부 공급 전압 Vccx로부터 어레이 전압 Vcca와 주변 전압 Vcc를 생성하는 데 사용되는 전압 레귤레이터(220)를 도시하는 블록 다이어그램이다. 도 33E로부터 도시되는 바와 같이, 전압 레귤레이터(220)는 중앙 로직으로 아래에서 언급되는 패드 영역(200)의 중앙에 위치한다(섹션 VIII 참조).

칩(10) 제작에 사용되는 과정은 게이트 옥사이드 두께, 필드 디바이스 특성, 그리고 확산된 정션 성질과 같은 성질을 결정한다. 특정 과정에 의해 생성된 부품이 신뢰할 수 있게 견디는 최대 작동 전압을 제한하는 항복 전압과 누설 패러미터에 이러한 성질의 각각이 영향을 미친다. 예를 들어, 120 옹스트롬 게이트 옥사이드로 0.35 마이크로미터 CMOS 과정에 구축되는 16 메가 DRAM은 3.6 볼트를 초과하지 않는 내부 공급 전압과 신뢰할 수 있게 작용한다. 상기 DRAM이 5 볼트 시스템에서 작동하지 않기 때문에, 내부 전압 레귤레이터는 외부 5 볼트 전원을 내부 3.3 볼트 전원으로 변환할 필요가 없다. 3.3 볼트 시스템에서 작동하는 동일 DRAM에 대해서, 내부 전압 레귤레이터가 필요할 것이다. 실제 작동 전압이 과정 고려와 신뢰성 연구에 의해 결정됨에도, 내부 공급 전압은 최소의 특징 크기에 비례한다. 다음의 표는 상기 관계를 요약한다.

표 7

삭제

회로(220)는 세 개의 주부분으로 구성되고, 상기 세 개의 주부분은 증폭기부(222), 삼각 영역 전압 참조 회로(224), 그리고 제어 회로(226)이다. 상기 회로(224)는 증폭기부(222)에 입력되는 참조 전압을 생성하고, 상기 제어 회로(226)는 증폭기부(222)에 입력되는 제어 신호를 생성한다. 각각은 이제부터 상세히 기술될 것이다.

도 36A에서, 삼각 영역 전압 참조 회로(224)가 상세히 도시된다. 삼각 영역 전압 참조 회로(224)는 전류 소스(228)로 이루어진다. 저항(244)을 통해 흐르는 전류 I1는 트랜지스터(230)의 게이트-소스 전압과 같은 전압을 발생시킨다. 다른 트랜지스터(231)의 드레인-소스 전압은 게이트-소스 전압과 Vth의 합과 같다. 트랜지스터(231)를 통해 흐르는 전류는 트랜지스터(245, 246, 247, 248)로 구성되는 전류 미러에 의해 전류 I1과 동일하게 된다. 이러한 방식으로, 전류 소스(228)는 전류 I1을 회로 노드(232)에 제공한다. 전류는 정돈가능하거나 프로그래밍가능한 "슈도" 다이오드 스택(234)에 의해 회로 노드로부터 드레인된다. 슈도 다이오드 스택(234)은 공통 전위에 연결되는 게이트 단자와 직렬로 연결되는 다수의 트랜지스터이다. 슈도 다이오드 스택(234)은 바람직한 임피던스를 제공하기 위해 정돈되거나 프로그래밍되는 긴 채널 FET이다.

슈도 다이오드 스택(234)의 트랜지스터 각각에 걸쳐, 이러한 트랜지스터의 스택(236)으로부터 스위칭 또는 트리밍 트랜지스터가 연결된다. 스택(236)의 스위칭 트랜지스터의 각각의 게이트는 개방되거나 폐쇄되는 다른 종류의 디바이스나 폐쇄된 퓨즈를 통해 참조 전위에 연결된다. 퓨즈가 사용되는 것을 가정할 때, 게이트의 반은 스위칭 트랜지스터가 전도되게 하는 전위에 연결되어, 스위칭 트랜지스터를 비전도되게 하는 전위에 퓨즈를 통해 나머지 트랜지스터의 게이트가 연결될 때 관련된 트랜지스터를 제거하며, 그리하여 스택(234)의 관련된 트랜지스터를 남긴다. 이러한 방식으로, 퓨즈가 끊어져서, 정돈가능한 다이오드 스택(234)의 임피던스를 각각 감속시키거나 증가시키기 위해 스위칭 트랜지스터를 켜거나 끌 수 있다. 이러한 트리밍은 제작 시에 과정 변화로 인해 요구된다.

스위칭 트랜지스터(236)와 슈도 다이오드 스택(234)과 함께 전류 소스(228)는 회로(224)에 가해지는 외부 전압 Vccx에 반응하는 회로 노드(232)에서 이용가능한 참조 신호를 생성하는 액티브 전압 참조 회로를 형성한다. 이러한 구성성분은 노드(232)에서 신호를 무저항으로 생성하는 기존 기술에서 나타나는 저항/정돈 가능한 슈도 다이오드 스택 조합과 대비되면서 액티브 전압 참조 회로를 형성한다고 간주된다. 부트스트랩 회로(255)는 전류 소스(228)를 "시동"하기 위해 또한 제공된다.

회로 노드(232)에서 이용가능한 참조 신호는 유니티 이득 증폭기(238)에 입력된다. 조절되는 참조 전압 Vref이 이용가능할 때의 출력 단자(240)에서 유니티 이득 증폭기9238)의 출력이 이용가능하다. 회로 노드(232)에서 참조 신호를 생성하 기 위한 액티브 전압 참조 회로의 사용은 전압 범위에서 기존 기술 회로로 사용가는하지 않은 Vref와 Vccx 사이의 바람직한 관계를 생성한다. 추가적으로, 증폭기(238)를 유니티 이득 증폭기로 만듦으로서, 공통 모드 범위와 전체 전압 특성이 향상된다.

삼각 영역 전압 참조 회로는 출력 단자(240)에서 이용가능한 참조 전압을 풀업하기 위한 풀업 스테이지(242)를 포함하여, 외부 전압이 정해진 값을 초과할 때 참조 전압이 외부 전압을 검색한다. 풀업 스테이지(242)는 외부전압 Vccx와 출력 단자(240) 사이에 연결되는 pMOS 트랜지스터에 의해 형성되는 다수의 다이오드로 구성된다. 전압 Vccx가 풀업 스테이지(242)로 구성되는 직렬 다이오드의 다이오드 드롭 수에 의해 단자(240)의 전압을 초과할 때, pMOS 다이오드는 출력 단자(240)에서 이용가능한 전압을 Vccx에서 다이오드 스택 간의 전압 드롭을 뺀 값까지 클램핑하며 켜진다.

출력 단자(240)에서 이용가능한 전압은 전압 레귤레이터의 증폭기부(222)에 입력되고, 여기서 증폭기부(222)의 기술과 연관하여 아래에 기술되는 바와 같이 어레이 저압 Vcca와 주변 전압 Vcc 모드를 생성하도록 증폭된다. 주변 전압 Vcc와 외부 공급 전압 Vccx 사이의 관계는 도 36B에 도시된다. 삼각 영역 전압 참조 회로(224)는 영역 2와 영역 3에 나타나는 커브의 상기 부분에 책임이 있다. 상기 영역 2는 외부 공급 전압 Vccx의 "작동 범위"에 상응하고, 상기 영역 3은 외부 공급 전압 Vccx의 "버언-인 범위"에 상응한다. 삼각 영역 전압 참조 회로(224)의 출력은 영역 1에서 주변 전압 Vcc를 발생시키는 데 사용되지 않는다. 영역 1은 아래 에서 기술되는 바와 같이 각각의 전력 증폭기의 전력 스테이지에 나타나는 pMOS 출력 트랜지스터를 통해 주변 전압 Vcc를 운반하는 버스와, 외부 전압 Vccx를 운반하는 버스를 단축함으로서 구현된다. 외부 공급 전압이 제 1 정해진 값 아래에 있을 때의 전력 상승이나 전력 강하 주기 동안 제 1 영역이 나타난다. 제 1 영역에서, 주변전압 Vccx는 부품에서 허용가능한 최대 작동 전압을 제공하기 위하여 외부 공급 전압 Vccx에 일정하게 설정된다. 최대 전압은 DRAM의 작동 범위를 확장하고 저전압 상황에서 데이터 리텐션을 보장하기 위해 영역 1에서 바람직하다.

외부 공급 전압에 대한 제 1 정해진 값이 도달된 후에, 전압 Vccx와 Vcc를 운반하는 버스들은 더 이상 함께 단축되지 않는다. 외부 공급 전압 Vccx에 대한 제 1 정해진 값이 도달된 후에, 정상 작동 범위, 영역 2가 도 36B에 도시되는 바와 같이 나타난다. 영역 2에서, 주변 전압 Vcc는 칩(10)의 주변 장치에 상대적으로 일정한 공급 전압을 구축한다. 어떤 제작자는 영역 2를 완전히 평탄하게 만들어서, 외부 공급 전압 Vccx의 의존성을 제거하려고 한다. 영역 2의 적당한 정도의 기울기는 성능 특성화를 위해 유익하다. 제작 환경에서, 각각의 DRAM이 에러 최저한계에 대한 공고되는 설명을 만나는 것이 중요하다. 이러한 최저 한계를 보장하는 간단한 방법은 구성성분 테스트 시에 고정된 양만큼 작동 범위를 초과하는 것이다. 도 36B에 도시되는 전압 기울기는 외부 공급 전압 Vccx와 주변 전압 Vcc 사이의 적당한 의존도를 구축함으로서 상기 최저 한계 테스트가 일어나게 한다.

도 36B에 도시되는 영역 3은 구성성분 버언-인을 위해 사용되고, 외부 공급 전압 Vccx이 제 2 정해진 값을 초과할 때마다 도입된다. 제 2 정해진 값은 풀업 스 테이지(242)로 구성되는 다이오드 스택의 다이오드 수에 의해 설정된다. 버언-인 동안에, 온도와 전압이 상기 정상 작동 범위 위로 상승하여, DRAM을 압박하고 초기 고장을 제거한다. 또한, 외부 전압 Vccx와 주변 전압 Vcc 사이에 아무 관계가 없다면, 내부 전압은 상승되지 않을 것이다.

주변 전압 Vcc의 특성은 다음으로 요약된다: 주변 전압 Vcc의 기울기는 (제 1 정해진 값까지) 영역 1의 외부 전압 Vccx의 기울기와 동일하다. 주변 전압 Vcc의 기울기는 (제 1 정해진 값과 제 2 정해진 값의 사이에서) 영역 2의 외부 전압 Vccx의 기울기보다 작다. 주변 전압 Vcc의 기울기는 (제 2 정해진 값 이상의 범위에서) 영역 3의 외부 전압 Vccx의 기울기보다 크다. 왜냐하면, 외부 전압 Vccx를 검색하는 출력 단자(240)에서 이용가능한 신호가 더 큰 이득을 가지는 증폭기에서 수배로 증폭되기 때문이다.

전압 레귤레이터(220)의 다음 섹션은 제어 회로(226)이다. 제어 회로(226)는 도 36C에 도시되는 로직 회로 1(250), 도 36D에 도시되는 Vccx 2v 회로(252)와 Vccx 감지 회로(253), 그리고 도 36E에 나타나는 제 2 로직 회로(258)로 구성된다. 도 36C로 다시 돌아와서, 로직 회로 1(250)는 수많은 입력 신호: SEL32M<0:7>, LLOW, EQ*, RL*, 8KREF, ACT, DISABLEA, DISABLEA*, 그리고 PWRUP를 수신한다. 로직 회로 1 (250)는 스태틱 CMOS 로직 게이트와 레벨 트랜슬레이터로 주로 이루어진다. 로직 게이트는 주변 전압 Vcc를 참조로 한다. 레벨 트랜슬레이터는 출력 스테이지를 구동하기 위해 필요하고, 이는 외부 전압 Vccx를 참고로 한다. 직렬 지연 요소는 P-센스 활성화(ACT)와 RAS*(RL*) 타이밍에 대해 제어 회로(226)를 조절한 다. 로직 회로 1(250)의 용도는 i) 주변 전압 Vcc를 공급하는 전압 버스로 외부 전압 Vccx를 운반하는 전압 버스를 전력 증폭기에서 단축시키기 위한 (N/P 타입 트랜지스터 모두에 대한) 클램프 신호를 상기 언급한 입력 신호로부터 생성하는 것이고, ii) 전력 증폭기를 작동시키는 (N/P 타입 트랜지스터에 모두에 대한) 작동 신호를 생성하는 것이며, iii) 증폭기의 슬루 레이트를 변화시키기 위한 (N/P 타입 트랜지스터 모두에 대한) 부스트 신호를 생성하는 것이다. 도 36C에 도시되는 로직 게이트의 특정 조합은 앞서 나열된 출력 신호를 생성하기 위해 앞서의 입력 신호를 조작하는 한 방법을 설명한다. 출력 신호를 위한 사용은 증폭기부(222)와 연관하여 아래에 기술된다. 제어 신호를 생성하기 위한 다른 방법은 공지된다. 예를 들자면, 1994년 12월 13일 허여된 "공급 전압 레벨에 반응하는 제어 회로"의 명칭을 가지는 미국 특허 제 5,373,227 호를 참조로 할 수 있다.

도 36D는 Vccx 2v 회로(252)와 Vccx 감지 회로(253)를 도시한다. 회로(252)는 DISABLEA와 DISABLEA* 신호를 수신하고, 두 개의 참조 신호 VSW와 VTH를 생성한다. 회로(253)는 상기 신호들을 수신하고, Vccx에 대한 제 1 정해진 값(도 36B)이 도달되었는 지를 결정하기 위해 비교장치로 작동한다. 회로(253)는 CMOS 비교장치로 구현된다. 회로(253)는 신호 PWRUP와 PWRUP*를 생성한다. PWRUP와 PWRUP* 신호는 아래에 기술되는 바와 같이 증폭기부(222) 내의 증폭기와 로직 회로 1(250)와 같은, 다수의 회로에 입력된다.

도 36E는 제어 회로(226)의 최종 요소인 제 2 로직 회로(258)를 도시한다. 제 2 로직 회로(258)는 다음의 입력 신호: PWRDUP*, VccpON, VbbON, DISABLEA*, DISREG, SV0로부터 제어 회로(226)의 다른 부분에 사용되는, PUMPBOOST 신호와 DISABLEA, DISABLEA* 신호를 생성한다. PUMPBOOST 신호는 증폭기부(222)와 관련하여 기술될 것이지만, 제 2 로직 회로(258)로부터 출력되는 나머지 두 신호는 증폭기부(222)와 제어 회로(226) 내에서 언급된 바와 같이 사용된다.

도 35로 돌아와서, 증폭기부(222)는 다수의 전력 증폭기(260, 261), 다수의 부스트 증폭기(262), 그리고 스탠바이 증폭기(264)로 구성되고, 상기 증폭기들(260, 261, 262, 264)은 단일 증폭기로 얻을 수 있는 것보다 더 양호한 특성을 가지도록 선택적으로 작동된다. 전력 증폭기(260)는 도 36B에 도시되는 작동 범위와 전력 상승 범위 사이와 같은 부드러운 변화와, 참조 전압 Vref의 요구사항을 감소시키는 유니티 이득(즉, 1.5x)보다 큰 값을 가진다. 또한, 전력 증폭기(260)는 단번에 그거나 켜는 것보다 그룹(즉, 12개중 제 3 그룹과 세 개 각각 중 두 그룹)으로 제어될 수 있다. 이러한 제어된 작동은 전력 수요가 적을 때 작동 전력 증폭기(260)의 수가 감소되게 한다. 이러한 제어되는 작동은 다중 리프레시 작동을 달성하기 위해 추가적인 증폭기가 활성화되게 한다. 즉, 동시에 어레이의 두 개이상의 행을 파이어링한다. 아래에서 더욱 자세히 기술되겠지만, 전력 증폭기의 그룹은 그룹 내의 개별 전력 증폭기를 제어하는 능력으로 인해 추가적인 유동성을 가진다.

증폭기부(222)의 추가적인 새로운 특징은 전압 펌프 파이어링 시에만 작동하도록 특성화된 한 개 이상의 부스트 증폭기(262)를 포함하는 것이다.

증폭기부(222)의 추가적인 구성성분은 스탠바이 증폭기(264)이다. 스탠바이 증폭기(264)는 다른 증폭기가 작동하지 않을 때 전류 소모를 추가적으로 감소시킨다. DRAM을 위한 이전의 전압 레귤레이터는 스탠바이 증폭기가 포함되어 있으나, 전력 증폭기(260)와 부스트 증폭기(262)와 조합하여 구성되지는 않는다. 본 발명에서, 스탠바이 증폭기(264)는 전압 펌프를 위한 조절되는 공급을 제공하도록 고안될 필요가 없고, 이는 부스트 증폭기(262)에 의해 달성되어, 스탠바이 증폭기(264)가 스탠바이 증폭기로서의 기능을 십분 발휘할 수 있다.

전력 증폭기(260), 부스트 증폭기(262), 그리고 스탠바이 증폭기(264)는 일반적인 구조에서 유사하지만, 전력 증폭기는 쓰기 와 읽기 같은 메모리 어레이 작동시에 적절한 바이어스 전류 레벨(약 1ma, 또는 기존 기술에서 요구되는 바의 약 반)에서 작동한다. 부스트 증폭기(262)는 약 0.3 ma와 같은 낮은 바이어스로 설계되고, 전력 증폭기보다 더 낮은 슬루 레이트를 가질수도 있다. 왜냐하면, 부스트 증폭기가 아래에 기술되는 전압 펌프의 작동시에만 작동하기 때문이다. 스탠바이 증폭기는 약 20 마이크로암페아의 매우 낮은 바이어스에서 연속적으로 작동한다. 다중 전력 증폭기(260), 부스트 증폭기(262), 스탠바이 증폭기(244)의 사용을 통해, DRAM에 의해 경험되는 여러 가지 작동 조건의 각각에 대해 작동 전류를 최소화시킬 수 있다.

증폭기부(222)의 증폭기 중 6개는 주변 전압 Vcc를 운반하는 버스(266)와 삼각 영역 전압 회로(224)의 출력 사이에서 병렬로 연결될 수 있고, 증폭기부(222)의 증폭기 중 12개는 어레이 전압 Vcca를 운반하는 버스(267)와 삼각 영역 전압 회로(224)의 출력 사이에 평행하게 연결될 수 있다. 전력 버스(266, 267)는 두 버 스를 함께 연결하는 20 오옴의 저항을 제외하고 고립된다. 버스의 고립은 어레이에 발생하는 고전류 스파이크를 주변 회로에 영향을 미치지 않게 유지하기 때문에 중요하다. 버스(266, 267) 고립이 고장나면, 어레이 내의 큰 전류 스파이크가 전압 크레이터링과 로직 트랜지스터의 상응하는 감속을 유발하기 때문에, DRAM의 속도 저하가 나타난다. 고립과 함께, 주변 전압 Vcc는 어레이 잡음에 거의 영향을 받지 않는다.

전력 증폭기(260)의 한 종류를 도시하는 회로도가 도 36F에 도시된다. 슬루 레이트를 향상시키기 위해, 전력 증폭기(260)는 큰 전류 스파이크의 기대되는 주기동안, 슬루 레이트를 개선시키는 차동 증폭기(272)의 바이어스 전류를 상승시키는 부스트 회로(270)를 특징으로 한다. 큰 스파이크는 일반적으로 P-센스 증폭기 활성화와 관련된다.

액티브 전류 소모를 감소시키기 위해서, 부스트 회로(270)는 펌프 부스트로 표시되는 신호에 의한 P-센스 증폭기 활성화이후에 짧은 시간동안 작동하지 않는다. RAS*가 낮고 부품이 활성화될 때만, 전력 스테이지는 신호 ENS*에 의해서 작동가능해진다. RAS*가 높을 때, 모든 전력 증폭기(260)는 작동불능 상태가 된다.

CLAMP*로 표시되는 신호는 증폭기가 Vcc 버스의 바람직하지 않은 충전을 방지하기 위해 작동하지 않을 때마다 pMOS 출력 트랜지스터(274)가 꺼지는 것을 보장한다. 접지될 때, VPWRUP로 표시되는 신호는 pMOS 출력 트랜지스터(274)를 통해 Vccx와 Vcc 버스를 단축시킨다. 상기 기능에 대한 요구는 도 36B의 영역 1에 기술된 내용과 연관하여 앞서 기술되었다. 기본적으로, Vccx를 운반하는 버스와 Vcc를 운반하는 버스는 DRAM이 도 36B의 전력 범위에서 작동할 때마다 단축된다. 신호 CLAMP*와 VPWRUP는 외부 전압 Vccx와 접지 사이에서 단락 회로를 방지하도록 상호 배타적이다.

전도 경로의 다른 단부가 접지될 때, 저항 R1을 통해 차동 증폭기(272)의 한 트랜지스터의 게이트까지 한 단부에서 연결되는 전도 경로의 트랜지스터 스위치(276)의 게이트에 ENS 신호가 공급된다. 제 2 저항 R2는 상기 언급된 트랜지스터의 게이트와 Vcc 버스 사이에 연결된다. 저항 R1과 R2의 비는 회로의 폐루프 이득을 결정한다. 앞서 기술한 바와 같이, 전력 증폭기(260)는 유니티 이득보다 조금더 큰 값을 가진다.

부스트 증폭기(262)의 예는 도 36G에 도시된다. 부스트 증폭기(262)는 전력 증폭기와 구조 및 작동면에서 유사하다. 즉, 부스트 증폭기(262)는 Vccx와 Vcc를 운반하는 버스를 함께 단축시킬 수 있는 출력 pMOS 트랜지스터를 가진다. 부스트 증폭기(262)는 또한, 저항 R1과 R2 비의 결과로 유니티 이득보다 더 큰 값을 가진다. 부스트 증폭기(262)와 전력 증폭기(260) 사이의 하나의 차이점은 부스트 증폭기(262)가 PUMPBOOST 신호에 반응하여 전압 펌프가 작동할 때마다 부스트 증폭기(262)가 작동하는 점이다. 다른 하나의 차이점은 부스트 증폭기(262)가 더작은 바이어스 전류로 작동하도록 설계되는 점이다.

스탠바이 증폭기(264)는 도 36H에 도시된다. RAS*에 의해 결정되는 바와 같이, DRAM이 불활성일 때마다, 스탠바이 증폭기(264)는 주변 전압 Vcc를 지지하기 위해 포함된다. 스탠바이 증폭기(264)는 다른 증폭기와 설계면에서 유사하다. 즉, 스탠바이 증폭기(264)는 차동 쌍 주위로 구축되지만, 매우 낮은 작동 전류와 이에 상응하는 낮은 슬루 레이트를 위해 특별히 설계된다. 따라서, 스탠바이 증폭기(264)는 액티브 로드의 어떤 종류도 지지할 수 없다.

도 36I는 도 35에 도시되는 12개의 전력 증폭기(277)의 그룹의 한 개의 전력 증폭기(261)를 상세히 도시한다. 전력 증폭기(261)는 도 36G에 상세히 도시되고 앞서 기술한 부스트 증폭기(262)와 동일한 설계를 가진다. 그러나, 전력 증폭기(261)는 부스트 증폭기(262)와는 다른 제어 신호를 수신한다. 예를 들어, 전력 증폭기(261)는 전력 증폭기(260)와 유사한 방식으로 CLAMPF* 신호에 반응한다. 더욱이, 전력 증폭기(261)는 전력 증폭기(260)와 유사한 방식으로 VPWRUP와 BOOSTF 신호에 반응한다. CLAMPF*, VPWRUP, 그리고 BOOSTF 신호는 도 36F와 전력 증폭기(260)에 대해 앞서 기술된 바 있다.

각각의 전력 증폭기(260, 261)와 부스트 증폭기(262)의 수는 DRAM의 전체 요구사항에 따라 설계 선택의 문제이다. 예를 들어, 더 큰 대역폭이 더 큰 수의 전력 증폭기에 의해 달성될 수 있고, 더 큰 번호가 제공된다면, 상기 더 큰 수의 전력 증폭기는 상대적으로 적어질 것이다.

전력 증폭기의 수의 선택에 영향을 미치는 또다른 인자는 메모리 어레이의 구조와 관련이 있다. 앞서 기술한 바와 같이, 본 발명의 메모리 어레이는 8개의 메모리 어레이 블록으로 이루어진다. 고장의 양이나 고장의 정도가 어레이 수리 능력을 초과하면, 각각의 블록은 셧다운된다. 상기 셧다운은 논리적이면서도 물리적이다. 물리적 셧다운은 전압 Vcc, DVC2, AVC2, 그리고 Vccp와 같은 전력 제거를 포함 한다. 어레이 블록으로부터 전력을 분리시키는 스위치가 상기 블록을 위한 분리 커패시터(44)(도 3A 참조)의 일부의 앞에 위치되어야 하는 것은 자주 있는 경우다. 분리 커패시터(44)는 전압 레귤레이터(220)의 안정성 유지를 돕기 위해 제공된다. 분리 커패시터(44)의 위치를 감지하는 이유는 다이 형태 제한자와 어레이 블록의 작동하는 전류 스파이크 때문에 어레이 블록에 근접한 어떤 분리 커패시턴스를 가지고자 하는 바람을 포함한다. 일반적인 경우에, 분리 커패시턴스는 어레이 블록을 제어하는 스위치의 양 측부에 제공될 수 있다. 다이에서 이용가능한 분리 커패시턴스의 전체 양이 작동불능 상태의 각각의 어레이 블록으로 감소되면, 전압 안정성에 역효과가 생긴다. 그러므로, 본 발명의 다른 특징에 따라, 각각의 어레이 블록은 상응하는 전력 증폭기를 가지고, 상기 전력 증폭기는 각각의 어레이 블록에 연관되고, 어레이 블록이 작동 불능 상태일 때마다 작동 불능상태가 된다. 전력 증폭기(260)의 작동불능은 도 36C에서 도시되는 8개의 전력 증폭기 드라이브 회로에 의해 생성되는 ENS* 신호의 상태를 적절히 제어함으로서 달성된다. 이는 분리 커패시턴스의 감소를 보상하고, 분리 커패시턴스의 제거에 비례하게 전력 증폭기를 제거함으로서 바람직한 전압 안정성을 유지한다.

보다 특히, 선호되는 실시예에서, 전력 증폭기(260)는 어떤 로드 커패시턴스와 보상 네트워크를 포함하는 구조를 가지며, 전력 증폭기 마다의 어레이 블록에 약 0.25 나노패럿의 분리 커패시턴스가 있을 때 그 슬루 레이트와 전압 안정성은 최적으로 간주된다. 공개된 실시예에서, 12개의 전력 증폭기의 그룹(도 35의 277)은 8개의 어레이 블록 중 하나와 각각 연관된 8개의 전력 증폭기와, 어레이 스위치 에 의해 영향받지않는 네 개의 추가적인 증폭기를 포함한다. 스위치가 개방되어 어레이 블록과 이에 연관된 분리 커패시터를 작동 불능 상태로 할 때, 정확하고 최적의 관계를 유지하기 위해 상응하는 전력 증폭기를 작동 불능 상태로 만드는 제어 회로(226)에 신호가 입력된다. 전압 안정성을 유지함에 덧붙여, 이는 필요하지 않은 전류 소모를 감소시킨다. 일반적으로, 더 큰 분리 커패시턴스가 전압 안정성과 낮은 리플에 대해 더욱 적합하지만, 증폭기 슬루 레이트에 대해서는 더 안좋으므로, 최적이 유지된다.

칩(10)에 제공되는 전압 공급원으로 구성되는 다음의 요소는 전압 펌프이다. 상기 전압 펌프는 도 37의 전압 펌프(280)와, 도 39의 전압 펌프(400)를 포함한다. 상기 전압 펌프(280)는 다이의 역바이어스에 사용되는 전압 Vbb를 생성하는 데 사용될 수 있고, 상기 전압 펌프(400)는 워드라인 드라이버를 위한 부스트 전압인 전압 Vccp를 생성하는 데 사용될 수 있다. 전압 펌프는 이용가능한 공급전압보다 좀더 양성이거나 음성인 전압을 생성하는 데 사용된다. Vbb 펌프는 pMOS 트랜지스터로부터 구축되고, Vcc 펌프는 주로 nMOS 트랜지스터로부터 구축된다. 각각의 펌프에서 nMOS 트랜지스터나 pMOS 트랜지스터의 독점적 사용은 m비트 어레이로의 전류 주사를 막고 래치업 발생을 막는데 필요하다. 여러 가지 액티브 노드가 서브스트리트 전압 Vbb에 관해 음으로 변하기 때문에, pMOS 트랜지스터의 사용은 Vbb 펌프에 요구된다. 상기 액티브 노드에 연결되는 n-확산 영역은 바이어스를 진행시키고, 래치업과 주사를 유발한다. 유사한 상황이 Vccp 펌프의 nMOS 트랜지스터 사용을 위임한다.

도 37에서, Vbb 펌프(280)는 블록 다이어그램 형태로 도시된다. 도 33E에 도시된 바와 같이, Vbb 펌프는 우측 로직(섹션 X 참조)으로 아래에서 명명되는 패드 영역(200)의 우측부에 위치한다. 펌프는 두 개의 펌프 회로(282, 283)로 이루어진다. 펌프 회로 중 하나의 회로도가 도 38A에 도시된다. 펌프 회로(283)는 회로(282)와 동일하므로 도시되지 않는다.

도 38A에서, 펌프 회로(282)는 입력 단자에서 입력되는 발진기 신호 OSC에 반응한다. 회로(282)는 출력 전압 Vbb를 생성하기 위해 직렬로 작용하는 하부 펌프부(286)와 상부 펌프부(285)로 구성된다. 발진기 신호 OSC의 값이 노드(292)에서 이용가능한 인버터(290)의 출력이 높다는 것과 같다는 것을 가정해보자. 노드(293)에서 이용가능한 전압은 pMOS 트랜지스터(294)에 의해 접지까지 클램핑된다. 노드(292, 293)는 커패시터(296)에 의해 분리된다. 노드(292)에서 이용가능한 전압이 감소하기 시작할 때와 같이 발진기 신호가 상태를 변화시킴에 따라, 트랜지스터(294)는 꺼질 것이고, pMOS 트랜지스터(298)는 전도성이 되어, 커패시터(296) 상의 전하가 전압 Vbb를 운반하는 버스에서 이용가능하게 만들어진다. 하부 펌프부(286)는 동일한 방식으로 작동하지만, 상부 펌프부(285)의 트랜지스터(298)가 비전도성일 때 출력 트랜지스터(298')가 전도성이고 그 역도 마찬가지인 형태의 구조를 가진다.

도 37에서, 그 작동을 제어하는 펌프 회로(282, 283)로의 입력은 Vbb 발진기 회로(300)에 의해 발생되는 신호 OSC이다. 발진기의 한 종류의 회로도가 도 38B에 도시된다. 전압 펌프에 사용되는 발진기 회로(300)는 도 38B에 도시되는 종류의 CMOS FLD 발진기이다. 발진기 회로(300)의 고유한 특징은 발진기 링 내의 여러 다른 탭 포인트에 연결되는 먹스 회로(302)의 포함에 의해 허용되는 다중 주파수 작동을 위한 능력이다. VBBOK*로 표시되는 신호에 의해 제어되는 먹스는 링 발진기로 구성되는 인버터 스테이지(304)의 수를 감소시킴으로서 높은 주파수 작동을 가능하게 한다. 일반적으로, 작동의 높은 주파수가 Vbb 펌프를 요구되는 역바이어스 전압 생성에 도움되게 하기 때문에, DRAM이 전력 상승 상태에 있을 때 발진기 회로(300)는 높은 주파수에서 작동한다. 발진기는 도 37에 도시되는 바와 같이 Vbb 레귤레이터 선택 회로(306)에 의해 생성되는 OSCEN*으로 표시되는 신호를 통해 작동하거나 작동불능 상태가 된다. 발진기는 1996년 5월 21일 허여된 "Ring Oscillator Enable Circuit with Immediate Shutdown"의 명칭을 가지는 미국 특허 제 5,519,360 호에서 공개되는 내용을 또한 포함하여서, 즉시적인 셧다운이 가능하고 잡음양을 감소시킨다.

Vbb 레귤레이터 선택 회로(306)는 도 38C에 상세히 도시된다. 회로(306)는 다음의 입력 신호: DIFFVBBON, REG2VBBON, PWRDUP, DISVBB, GNDVBB를 수신한다. 도 38C에 도시되는 로직은 발진기(300)에 입력되는 신호 OSCEN*와 같은 VBBREG*로 표시되는 신호를 제공하기 위해 앞서의 다섯가지 신호들을 조합한다. 상기 신호의 역버젼은 신호 VBBON으로 또한 이용가능하다. 두 개의 다른 신호는 DIFFREGEN*과 REG2EN*으로 표시되는 신호로 회로(306)에 의해 생성되고, 이는 작동하는 두 개의 레귤레이터 회로(308, 320)를 선택하는 데 사용된다.

도 37로 돌아와서, Vbb 차동 레귤레이터 2 회로(308)가 제공된다. 도 38D는 회로(308)의 회로도를 도시한다. 회로(308)는, Vbb 레귤레이터 선택 회로(306)에 의해 기능한다면, Vbb 펌프 회로(282, 283)의 작동을 간접적인 방식으로라도 제어한다. 회로(308)는 펌프 회로(282, 283)를 구동하는 발진기(300)를 작동시키는 신호를 생성하기 위한 Vbb 레귤레이터 선택 회로(306)에 입력되는 신호 DIFFVBBON를 생성하는 제 1 부분(310)을 가진다.. 역 바이어스 전압 Vbb가 마이너스 1 볼트보다 더 큰 양의 값일 때마다 신호 DIFFVBBON은 높아진다.

회로(308)의 제 2 부분(312)은 발진기(300)에 직접 입력되는 신호 VBBOK*를 생성한다. 신호 VBBOK*는 발진기의 속도를 높인다. 제 1 회로부(310)와 제 2 회로부(312)는 동일 회로이고, 차동 증폭기로 작용한다. 기본적으로, 특정 회로 설계에 관계없이, Vbb 차동 레귤레이터 2 회로(308)는 정상 전압 레벨로 펌프 전압 Vbb를 변환하기 위해 낮게 바이어스된 전류 소스와 pMOS 다이오드를 사용하여 구축되어야 한다. Vbb 차동 레귤레이터 2 회로(308)에 관한 추가적인 정보를 원하면, 본 발명과 같은 양수인에게 할당된 1996년 6월 26일 출원의 미국 특허 출원 제 08/668, 347호(발명의 명칭 : "Differential Voltage Regulator")를 참고로 할 수 있다.

도 37에서, Vbb 펌프의 최종 요소는 VbB Reg 2 회로(320)이다. Vbb Reg 2 회로(320)의 회로도는 도 38E에 도시된다. 회로(320)는 Vbb 레귤레이터 선택 회로(306)에 입력되는 REG2VBBON 신호를 생성한다. 회로(320)의 입력부는 입력 전압을 표준화한다. 상기 표준화된 전압 레벨은 조절가능한 트립 포인트를 가지는 수정된 인버터 스테이지로 공급된다. 트립 포인트는 회로에 대한 히스테리시스를 제공하는 피드백으로 수정된다. Vbb 펌프(280)의 최소 및 최대 작동 전압은 제 1 인 버터 스테이지 트립 포인트, 히스테리시스, 그리고 pMOS 다이오드 전압에 의해 제어된다.

두 개의 레귤레이터 2 회로(308, 320)는 다른 제어 원리로 구현되는 회로들에 의해 생성되는 두 개의 제어 신호 중 하나의 선택을 가능하게 하기 위해 제공된다. Vbb 차동 레귤레이터 2 회로(308)는 차동 증폭기 스테이지로부터 제어 신호를 생성한다. 이와는 대조적으로, Vbb Reg 2 회로(320)는 고정된 트립 포인트와 표준화된 전압을 비교한다. Vbb Reg 2 회로(320)와 Vbb 차동 Reg 2 회로(308) 중 하나의 선택은 마스크 옵션을 통해 이루어진다. 선택되는 마스크 옵션에 따라, Vbb 레귤레이터 회로(306)는 Vbb 레귤레이터 2 회로(320)나 Vbb 차동 레귤레이터 2 회로(308)를 활성화시키기 위한 두 개의 신호 DIFFREGEN* 또는 REG2EN* 중 하나를 생성한다. 활성화된 레귤레이터 회로는 Vbb 발진기 회로(300)를 구동하기 위한 신호 OSCEN*의 생성을 위한 Vbb 레귤레이터 선택 회로(306)에 입력되는 제어 신호를 생성한다.

회로(10)에 사용되는 나머지 전압 펌프는 도 39에 도시되는 Vccp 펌프(400)이다. Vccp 펌프(400)는 워드라인 드라이버를 위한 부스트 전압 Vccp를 생성한다. 전압 Vccp에 대한 요구는 다른 리프레시 모드에서 크게 변한다. 예를 들어, 256 메가 DRAM은 8K 리프레시 모드에서 작동할 때 Vccp 펌프(400)로부터 대략 6.5 밀리암페아의 전류를 필요로한다. 이와는 대조적으로, 4K 리프레시 모드에서 작동할 때 동일한 DRAM은 12.8 밀리암페아의 전류를 필요로 한다. 불행하게도, 4K 리프레시 모드에서 적정한 전류를 공급할 수 있는 Vccp 펌프는 8K 리프레시 모드에서 사용하 기 적합하지 않다. 왜냐하면, 4K 리프레시 모드의 Vccp 펌프는 8K 리프레시 모드에서 가해지는 상대적으로 작은 로드를 가지는 수용불가수준의 잡음과 과도한 Vccp 리플을 생성하기 때문이다.

본 발명의 Vccp 펌프(400)는 다중 펌프 회로로 구성되고, 그중 6개(410, 411, 412, 413, 414, 415)는 도 39의 실시예에서 도시된다. 모든 6개의 펌프 회로(410-415)는 4K 리프레시 모드동안 Vccp 전압을 생성시키는 데 사용된다. 그러나, 모든 6개의 펌프 회로가 8K 리프레시 모드에서 작동한다면, 수용불가한 잡음과 과도한 Vccp 리플이 펌프(410-415)에 가해지는 불충분한 로드로 인해 생성될 것이다. 그 결과, 펌프 회로(410-415)의 일부분만이 8K 리프레시 모드에서 사용된다.

펌프 회로(410-415)는 두 그룹으로 나뉘어진다. 제 1 그룹(422)은 펌프 회로(410-412)로 이루어지고, 제 2 그룹(423)은 펌프 회로(413-415)로 이루어진다. 펌프 회로(410-412)의 제 1 그룹(422)은 주변 전압 Vcc에 연결되는 단자를 가짐으로서 항상 작동한다. 그러나, 제 2 그룹(423)은 4K 신호에 연결되는 단자를 가짐으로서 4K 리프레시 모드에서만 작동한다. 4K 신호는 도 59J와 연관하여 아래에 기술되는 바와 같이 중앙 로직에서 생성된다.

6개의 펌프 회로(410-415)에 덧붙여서, Vccp 펌프(400)는 제어부(401)를 포함한다. 도 33D와 33E에서 도시되는 바와 같이, 제어부(401)는 중앙 로직에서 나타나고(섹션 VII 참조), 펌프 회로(410-415)는 우측 및 좌측 로직에서 나타난다(섹션 X 참조).

모든 펌프 회로(410-415)는 발진기(424)에 의해 생성되는 OSC 신호에 의해 이어진다. OSC 신호는 펌프 회로(410-415) 작동에 필요하기 때문에 추가적인 작동 신호로 작용한다. 발진기(424)는 두 레귤레이터, 즉 Vccp Reg. 3 회로(426)나 차동 레귤레이터 회로(428)에 의해 제어된다. 레귤레이터(426, 428)는 바람직한 수준으로 Vccp를 유지하는 데 필요한 것과 같이, 펌프 회로(410, 415)를 켜거나 끔으로서 Vccp를 제어한다. 레귤레이터(426, 428) 중 하나만이 발진기(424)를 제어할 수 있어서, 펌프 회로(410, 415)를 제어하기 때문에, 두 레귤레이터(426, 428) 사이의 선택은 레귤레이터 선택 회로(430)에 의해서 이루어진다. 이 선택은 레귤레이터 선택 회로(430) 내의 연결을 개방이나 폐쇄함으로서 이루어질 수 있다. 선택이 이루어지면, 레귤레이터 선택 회로(430)는 작동되는 레귤레이터(426, 428)로부터 역수신되는 신호에 따라 발진기(424)를 작동하게 한다. 도 40A는 레귤레이터 선택 회로(430)의 한 종류를 상세하게 도시한다.

Vccp 펌프(400)는 버언-인 회로(434)를 또한 포함한다. 버언-인 회로(434)는 여러 가지 구성성분(펌프 회로(410-415) 등)에 의해 사용되는 신호 BURNIN를 생성하고, 구성성분 버언-인 테스트 시에 특정 "버언-인 모드"로 구성성분을 놓는다. 버언-인 회로(434)의 한 종류가 도 40B에 상세히 도시된다.

Vccp 펌프(400)는 풀업 회로(438)를 추가로 포함한다. 풀업 회로(438)는 Vccp가 Vcc 아래 Vth로 떨어질 때마다 Vcc를 운반하는 버스에 Vccp를 운반하는 버스를 연결한다. 풀업 회로(438)의 한 종류가 도 40C에 상세히 도시된다.

Vccp 펌프(400)는 도 40D에 도시되는 네 개의 클램프 회로(442)를 또한 포함한다. 클램프 회로(442)는 일반적으로는 작동하지만 테스트 모드에서는 작동하지 않는다. Vccp는 Vcc보다 일반적으로 크고, 하나의 Vth보다 약간 크다. 그러나, Vccp가 너무 크게 되면, 즉 Vcc 위의 세개의 Vth보다 크면, 수용가능한 한계 내에서 Vcc로 돌아오도록 클램핑될 것이다. Vccp가 너무 낮으면, 즉 Vcc 아래 하나의 Vth 이하이면, 클램프 회로(442)에 의해 Vcc 아래 한 개의 Vth 이하로 떨어지지 않도록 클램핑될 것이다. 그러므로, 클램프 회로(442)는 Vcc 아래 한 개의 Vth와 Vcc 위 세 개의 Vth 사이를 유지하도록 관리한다.

도 40E는 펌프 회로(410) 중 하나의 상세도를 도시한다. 펌프 회로(410-415)는 두 위상의 펌프 회로이고, OSC 신호가 높을 때 펌프 회로의 한 부분이 전류를 펌핑하고, OSC 신호가 낮을 때 펌프 회로의 다른 부분이 전류를 펌핑한다. nMOS 트랜지스터가 사용되는 경우를 제외하고, 펌프 회로(410-415)는 Vbb 펌프의 펌프 회로(282, 283)의 작동 및 구조와 매우 유사하다. 펌프 회로(282, 283)는 드라이브 로직 회로(462, 462')와 커패시터(456, 456')를 통해 전류를 펌핑하는 제 1 래치(450)와 제 2 래치(452)를 포함한다. 로직 회로(462)는 트랜지스터(464)의 게이트에 전압을 제공한다. 트랜지스터(464)는 OSC 신호가 낮을 때 Vccp 버스에 전류를 전도하고, 트랜지스터(464')는 OSC 신호가 높을 때 Vccp 버스에 전류를 공급한다. 펌프 회로(410)는 펌프의 내부 노드의 전압을 제한하기 위해 버언인 모드에서 사용되는 Vccplim2 회로(474)와 Vccplim3 회로(476)를 포함한다. Vccplim2 회로(474)와 Vccplim3 회로(476)의 각각 한 종류가 도 40F와 도 40G에 각각 도시된다.

도 40H는 발진기(424)를 상세하게 도시한다. 발진기(424)는 도 38B에 도시되 는 발진기(300)와 유사한 방식의 링-타입 발진기이다. 발진기(424)는 다양한 주파수를 가지고, 그래서 예를 들자면, 펌프 회로(410-415)가 Vccp 버스를 작동 전압으로 보다 신속하게 이끌기 위해 전력 상승시에 더 높은 주파수에서 작동한다. 발진기(424)는 링을 형성하기 위해 자체로 루프-백하는 직렬 인버터(478)를 포함한다. 인버터(478)를 통한 신호 전파에 필요한 시간은 신호 OSC의 주기를 결정한다. 다중 주파수 작동은 인버터(478) 체인의 여러 탭 포인트로부터 신호를 수신하는 여러 가지 멀티플렉서(479)를 포함함으로서 구현된다. 멀티플렉서는 신호 VPWRUP*에 의해 제어되고, 링의 인버터(478)의 수를 감소시킴으로서 높은 주파수 OSC 신호를 생성한다.

도 40I는 도 39에 도시되는 Reg Vccp 3 회로(426)의 한 종류를 상세하게 도시한다. 회로(426)는 Vcc의 레벨에 전압 Vccp를 표준화하기 위한, 여러 가지 직렬 연결된 pMOS와 nMOS 다이오드를 사용할 수 있다. 다른 말로, 여러 가지 Vth가 다이오드에 의해 Vccp로부터 공제될 수 있다. 표준화된 전압은 발진기(424)에 대해 작동 신호 REG2VCCPON를 발생시키기 위한 트랜지스터(480, 481, 482, 483)에 의해 이용된다. 평균화된 전압이 너무 높으면, 작동 신호의 낮은 값이 발생되고, 표준화된 전압이 너무 높으면, 작동 신호의 높은 값이 발생된다.

도 40J는 도 39에 도시되는 차동 레귤레이터 회로(428)를 상세하게 도시한다. 차동 레귤레이터 회로(428)는 차동 증폭기(486)의 참조 전압과 Vccp를 비교함으로서 작동 신호 DIFFVCCOPN를 발생시킨다. Vccp가 참조 전압 이하일 때, 높은 값의 작동 신호가 발진기(424)를 작동시키기 위해 발생된다. Vcc가 참조 전압 이상일 때, 낮은 값의 작동 신호가 발진기(424)를 작동시키지 않기 위해 발생된다. 유사한 차동 레귤레이터 회로가 미국 특허 제 08/521, 563 호에 공개되어 있다. 상기 특허는 본 발명의 양수인과 동일한 양수인이 1995년 8월 30일 출원하였고, 그 발명의 명칭은 "Improved Voltage Regular Circuit"이다.

칩(10)의 최종 전력공급원은 도 41에 도시되는 제너레이터(500) 중 하나인 DVC2 제너레이터이다. 도 41은 우측 및 좌측 로직(섹션 X 참조)에 위치하는 DVC2 제너레이터(500) 중 하나의 블록 다이어그램이다. DVC2 제너레이터(500)는 메모리 커패시터 셀플레이트를 바이어싱하기 위한, DVC2로 알려진, Vcc의 반에 해당하는 전압을 생성한다. DVC2와 동일한 갑의 관련된 전압 AVC2는 어레이 액세스 사이의 디지트라인 바이어싱을 위해 사용된다. DVC2 제너레이터(500)는 전압 DVC2를 생성하기 위한 전압 제너레이터(510)와 전압 제너레이터(510)를 작동시키거나 작동시키지 않기 위한 작동 1 회로(512)를 포함한다. 안정성 센서(514)는 전압 제너레이터(510)로부터의 출력을 수신하고, 전압 DVC2가 안정한 지를 표시하는 출력 신호를 생성한다.

안정성 센서(514)는 안전성 센서(514)를 위한 작동 신호를 발생시키는 작동 2 회로(515)를 포함한다. 안정성 센서(514)는 전압 DVC2의 전압 레벨이 제 1 정해진 값 내에 있는 지를 표시하는 신호를 생성하기 위한 전압 감지 회로(516)를 포함한다. 풀업 전류 모니터(518)는 풀업 전류가 안정한 지를 표시하는 신호를 생성한다. 풀다운 전류 모니터(520)는 풀다운 전류가 안정한 지를 표시하는 신호를 생성한다. 과전류 모니터(522)는 풀업 전류가 정해진 값 이상인 지를 표시하는 신호를 생성하고, 어레이 내의 단락 회로를 제시한다.

출력 로직 회로(524)는 전압 감지 회로(516), 풀업 전류 모니터(518), 그리고 풀다운 전류 모니터(520)로부터 출력 신호를 수신하고, 전압 DVC2가 안정한 지를 표시하는 출력 신호를 생성한다. 과전류가 전압 DVC2의 안전성 척도가 아니기 때문에, 과전류 모니터(522)의 출력은 출력 로직(524)에 입력되지 않는다. 대신에, 과전류 출력 신호는 결함 어레이 블록을 진단하기 위한 DRAM 테스트 동안 사용될 수 있다. 더욱이, 과전류 모니터(522)의 출력은 전력 상승의 끝에서 래칭되고, 과전류 상황이 존재하는 지와 부분 어레이 셧다운이 필요한 지를 결정하는 자체 진단용의 DRAM에 의해 사용된다.

안정성 센서(514)가 전압 DVC2를 생성하는 전압 제너레이터(510)로 사용되는 것으로 기술됨에도 불구하고, 안정성 센서(514)는 분리된 구성성분으로 구축되거나 집적 회로 상에서 여타 전력 소스로 사용될 수 있다. 더욱이, 안정성 센서(514)는 전압 감지 회로(516), 풀업 전류 모니터(518), 과전류 모니터(522), 그리고 풀다운 전류 모니터(520)를 포함하여 기술될 것이다. 상기 구성성분 중 어느 것도 전압 제너레이터의 안정성 표시를 제공하기 위해 개별적으로나 다른 조합으로 사용될 수 있다.

도 42A는 도 41에 도시되는 전압 제너레이터(510)를 상세하게 도시된다. 전압 제너레이터(510)는 섹션 XI에서 기술되는 전력 상승 순서 회로로부터 수신되는 신호 DVC2EN*에 의해, 그리고 작동 1 회로(512)로부터 수신되는 신호 ENABLE 및 ENABLE*에 의해 작동한다. 전압 제너레이터(510)는 Vcc와 접지에 노드(530)를 연결 하는 트랜지스터(523, 534)의 전도도를 변화시킴으로서 노드(530)에서 이용가능한 전압 DVC2를 발생시킨다. Vcc로부터 트랜지스터(532)를 통해 노드(530)까지 흐르는 전류는 노드(530)에서 전압을 상승시키기 때문에 "풀업" 전류이다. 노드(530)로부터 트랜지스터(534)를 통해 접지까지 흐르는 전류는 노드(530)의 전압을 하강시키기 때문에 "풀다운" 전류이다. 풀업 전류와 풀다운 전류는 게이트 전압을 제어함으로서 제어되고, 트랜지스터(532, 534)의 전도도를 각각 제어함으로서 제어된다. 피드백은 노드(530)로부터 직렬 pMOS 트랜지스터(536)의 게이트와 직렬 nMOS 트랜지스터(538)의 게이트까지 제공된다. 트랜지스터(536)는 전압 Vcc로부터 트랜지스터(532)의 게이트까지 의 경로 저항을 제어한다. 두 개의 nMOS 트랜지스터(540, 542)는 트랜지스터(532)의 게이트로부터 먼 경로의 저항을 제어한다. nMOS 트랜지스터(538)는 트랜지스터(534)의 게이트로부터 접지까지 의 경로의 저항을 제어한다. pMOS 트랜지스터(548)는 트랜지스터(534) 게이트 경로 저항을 Vcc까지 제어한다. 직렬 커패시터(550, 552)는 트랜지스터(532)의 게이트를 Vcc와 접지에 각각 연결하여, 게이트 전압을 부드럽게 변화시킨다. 마찬가지고, 커패시터(554, 556)는 Vcc와 접지에 트랜지스터(534) 게이트를 각각 연결시킨다.

작동 중에, 전압은 피드백 신호에 따라 트랜지스터(532, 534)를 제어함으로서 가변적인 로드 하에서 일정하게 유지된다. DVC2가 너무 높으면, pMOS 트랜지스터(536)가 꺼지기 시작하여 트랜지스터(532)의 게이트 전압을 낮추고, 풀업 전류를 감소시킨다. 동시에, nMOS 트랜지스터(538)는 켜지기 시작하여, 트랜지스터(532)의 게이트 전압과 저항을 감소시키고 풀다운 전류를 증가시킨다. 감소된 풀업 전류와 증가된 풀다운 전류의 조합은 DVC2 전압값을 감소시킨다. 역으로, DVC2가 너무 낮으면, 트랜지스터(536)는 켜지기 시작하여, 트랜지스터(532)의 게이트 전압을 증가시키고 풀업 전류를 증가시킨다. 또한, 트랜지스터(538)는 꺼지기 시작하여, 트랜지스터(534)의 게이트 전압을 증가시키고 풀다운 전류를 감소시킨다. 증가된 풀업 전류와 감소된 풀다운 전류의 조합은 DVC2 전압을 상승시킨다. 관련된 회로는 1993년 5월 18일 허여된 "Quick Response CMOS Voltage Reference Circuit"으로 명명되는 미국 특허 제 5, 212, 440 호에 공개된다.

도 42B는 도 41에 도시되는 작동 1 회로(512)의 한 종류를 상세하게 도시한다. 작동 1 회로(512)는 전압 제너레이터(510)를 작동시키기 위한 신호 ENABLE 및 ENABLE*를 발생시킨다.

도 42C는 도 41에 도시되는 작동 2 회로(515)의 한 종류를 상세하게 도시한다. 작동 2 회로(515)는 신호 SENSEON, SENSEONB, SENSEON*, 그리고 SENSEONB*를 발생시킨다. 상기 신호들은 전압 감지 회로(516), 풀업 전류 모니터(518), 과전류 모니터(522), 풀다운 전류 모니터(520)를 작동시키는 데 사용된다.

도 42D는 도 41에 도시되는 전압 감지 회로(516)의 한 종류를 상세하게 도시한다. 전압 감지 회로(516)는 SENSEON과 SENSEON* 신호에 의해 작동된다. 전압 감지 회로(516)는 전압 제너레이터(510)로부터 전압 DVC2를 수신하고, 전압 DVC2가 정해진 범위의 전압 내에 있는 지를 표시하는 신호 VOLTOK1 및 VOLTOK2를 생성한다. 정해진 범위는 nMOS 트랜지스터(560)의 시작 전압 더하기 접지 전압과, Vcc 빼기 pMOS 트랜지스터(560)의 시작 전압으로 정의된다. 범위는 트랜지스터(560, 562) 의 시작 전압을 조절함으로서 조절될 수 있다. 전압 DVC2는 nMOS 트랜지스터(560)의 게이트와 pMOS 트랜지스터(562)의 게이트에 연결되고, 전압 DVC2가 정해진 범위 내에 있을 때만, 두 개의 트랜지스터(560, 562)가 켜지고, 두 신호 VOLTOK1 및 VOLTOK2가 높은 로직 값을 가진다. 전압 DVC2가 너무 크면, 트랜지스터(560)는 켜지고 트랜지스터(562)는 꺼지고, 그래서, 신호 VOLTOK1은 높아지고 VOLTOK2는 낮아진다. 마찬가지로, 전압 DVC2가 너무 낮으면, 트랜지스터(560)는 꺼지지만 트랜지스터(562)는 켜진다. 그래서 신호 VOLTOK1은 낮아지고 신호 VOLTOK2는 높아진다.

특히, 저항(564)이 전류를 Vcc로부터 인버터(566)의 입력 단자까지 조금씩 흐르게 한다. 트랜지스터(560)가 꺼질 때, 저항(564)을 거친 전류는 인버터(566)의 입력 단자에 높은 로직 상태를 생성한다. 트랜지스터(560)가 켜지면, 인버터(566)의 입력 단자와 트랜지스터(560)를 통해 흐르는 전류는 낮은 로직 상태로 당겨진다. 마찬가지로, 저항(568)은 전류를 인버터(570)의 입력 단자와 트랜지스터(560)를 통해 드레인 되게 하여, 낮은 로직 상태를 가지게 한다. 트랜지스터(562)가 꺼지면, 낮은 로직 상태는 인버터(570)의 입력 단자 내로 트랜지스터(562)를 통해 흐르고, 높은 로직 상태는 인버터(570)의 입력 단자에 존재한다.

도 42E는 도 41에 도시되는 풀업 전류 모니터(518)의 한 종류를 상세하게 도시한다. 풀업 전류 모니터(518)는 SENSEONB, SENSIONB*, 그리고 ENABLE*에 의해 작동하고, 상기 신호는 전류 PULLUP와 전압 DVC2에 반응하고, 풀업 전류가 안정한 지를 표시하는 PULLUPOK1 및 PULLUPOK2 신호를 생성한다. 풀업 전류 모니터(518)는 트랜지스터 형태의 여러 전류 소스(582, 583, 584, 585)를 포함한다. 전류 소스(582-585)는 PULLUP 전류에 따라 반응하고, 각각의 트랜지스터는 전압 제너레이터(510)의 현 풀업 전류를 나타내는 전류의 원천이다. 풀업 전류 모니터(518)는 트랜지스터 형태의 여러 전류 싱크(588, 589, 590)를 또한 포함한다. 전류 싱크(588)는 현 풀업 전류를 표시하는 전류를 잠식한다. 전류 싱크(588-590) 각각은 이전 풀업 전류를 표시하는 전류를 잠식한다. 이전 풀업 전류와 현 풀업 전류 사이의 시간 지연은 저항(594)과 커패시터(596)에 의해 생성되는 RC 시상수에 의해 정의된다. 커패시터(596)의 전하는 이전 풀업 전류를 나타내고, 저항(594)을 통해 커패시터(596) 내외로 전류가 흐를 때 변한다. 트랜지스터(582)로부터의 소스 전류가 트랜지스터(588)로부터의 싱크 전류보다 클 때, 전류는 커패시터(596) 내로 흐른다. 역으로, 트랜지스터(582)로부터의 소스 전류가 트랜지스터(588)를 통해 흐르는 싱크 전류보다 클 때, 전류는 커패시터(596) 외부로 흐른다. 커패시터(596)의 충전과 방전의 지연은 RC 시상수에 의해 유발되고, 전류 싱크(589-590)와 전류 소스(582-585) 사이에서 바람직한 시간 지연을 얻도록 조절될 수 있다. 트랜지스터(589-590)는 이전 풀업 전류를 나타내는 전류를 잠식하도록 커패시터(596)에 연결되는 게이트를 가진다.

도 42E에 도시되는 바와 같이, 트랜지스터(582)는 트랜지스터(588)에 직렬 연결되고, 트랜지스터(583)는 트랜지스터(589)에 직렬 연결되며, 트랜지스터(585)는 트랜지스터(590)에 직렬 연결된다. 작동시에, 트랜지스터(588)는 커패시터(596)에 입력되는 전류를 제어하도록 작용한다. 소스 전류가 싱크 전류를 초과할 때, 트랜지스터(582)는 트랜지스터(588)가 잠식하는 전류보다 더 많은 전류를 발생시킨 다. 그 결과, 추가적인 소스 전류는 저항(594)을 통해 흐르고, 커패시터(596)를 통해 충전된다. 소스 전류가 싱크 전류보다 작으면, 트랜지스터(588)는 트랜지스터(582)가 생성하는 전류보다 더 많은 전류를 잠식하고, 추가적인 싱크 전류는 커패시터(596)로부터 저항(594)을 통해, 그리고 트랜지스터(588)를 통해 흐르며, 결과적으로 커패시터(596)의 전하를 감소시킨다.

저항(600), 전류 소스(583), 전류 싱크(589)는 현 풀업 전류가 이전 풀업 전류보다 큰 지를 결정하기 위한 양의 차동 전류 회로를 형성한다. 트랜지스터(583)를 통한 소스 전류가 트랜지스터(589)를 통한 싱크 전류보다 클 때, 추가적인 소스 전류가 저항(600)을 통해 접지까지 흐른다. 상기 전류는 저항(600) 사이에 양의 전압을 생성하고, 인버터(602)의 입력 단자에서의 전압을 상승시킨다. 인버터(602)의 입력 단자에서의 전압이 높은 로직값을 가질 때, 인버터(602)는 풀업 전류의 증가를 표시하는 낮은 로직값으로 출력 신호 PULLUPK1를 변화시킨다. 소스 전류가 싱크 전류 이하이면, 저항(600) 사이의 전압은 0이나 음이며, 신호 PULLUPOK1에 영향을 미치지 않는다.

유사하게, 저항(606), 전류 소스(585), 전류 싱크(590)는 현 풀업 전류가 이전 풀업 전류보다 작은 지를 결정하기 위한 음의 전류 차동 회로를 형성한다. 트랜지스터(590)를 통한 싱크 전류가 트랜지스터(585)를 통한 소스 전류보다 클 때, 추가적인 싱크 전류가 Vcc로부터 저항(606)을 통해 트랜지스터(590) 내로 흐른다. 그 결과, 인버터(608)의 입력 단자의 전압이 감소된다. 인버터(608)의 입력 단자의 전압이 낮은 로직값이 될 때, 신호 PULLUPOK2는 인버터(609)와 직렬 연결되는 인버터(608)의 결과로 낮은 로직값으로 변화하고, 결과적으로 풀업 전류 감소를 나타낸다. 그러나, 트랜지스터(590)를 통한 싱크 전류가 트랜지스터(585)를 통한 소스 전류보다 작거나 같을 때, 추가적인 전류가 인버터(608)의 입력 단자에 구축되어, 인버터(608)의 입력단자에서의 전압이 높은 로직값을 유지하고, PULLUPOK2 신호에 대한 높은 로직값을 유지한다.

풀업 전류 모니터(518)는 과전류 모니터(522)를 또한 포함한다. 과전류 모니터(522)는 전류 소스(584)를 포함하고, 풀업 전류가 과량인지를 표시하는 신호 DVC2HIC를 발생시킨다. 트랜지스터(584)로부터의 소스 전류는 저항(514) 내로 흘러간다. 저항(514)은 인버터(616)에 의해 감시되는 전압으로 전류를 변환시킨다. 소스 전류가 너무 크지 않는 한, 인버터(616)의 입력 단자는 낮은 로직 상태를 유지한다. 그러나, 소스 전류가 과량이 되면, 인버터(616)의 입력 단자는 높은 로직 상태로 변화하고, 과전류 상황을 나타내는 인버터(617)-인버터(616) 직렬 연결의 결과로 신호 DVC2HIC가 높은 로직 상태를 가정하게 한다. 과전류 모니터를 시동하는 데 필요한 전류의 양은 인버터(616)가 저항(514)에 의해 분할되는 상태로 변할 때의 입력 전압에 의해 정의된다.

도 42F에 도시되는 풀다운 전류 모니터(520)는 풀업 전류 모니터(518)와 유사한 방식으로 기능한다. 풀다운 전류 모니터(520)는 전압 제너레이터(518)의 현 풀다운 전류를 표시하는 전류를 잠식하기 위한 전류 잠식 트랜지스터(620-622)를 포함한다. 풀다운 전류 모니터(520)는 전류 소싱 트랜지스터(626-628)를 또한 포함한다. 트랜지스터(626)는 현 풀다운 전류를 표시하는 소스 전류를 발생시키고, 트 랜지스터(627, 628)는 이전 풀다운 전류를 표시하는 소스 전류를 발생시킨다. 현 풀다운 전류와 이전 풀다운 전류 사이의 시간차는 저항(630)과 커패시터(632)로부터 형성되는 RC 시상수에 의해 정의된다. 풀다운 전류 모니터(520)는 신호 PULLDOWNOK2를 생성하기 위한 음의 차동 전류 회로의 일부를 형성하는 저항(638)과, 신호 PULLDOWNOK1을 생성하기 위한 양의 차동 전류 회로의 일부를 형성하는 저항(636)을 또한 포함한다. 그러나, 풀다운 전류 모니터(520)는 과전류 모니터(522)와 유사한 회로를 포함하지 않는다.

도 42G는 도 41에 도시되는 출력 로직(524)을 상세하게 도시한다. 출력 로직(524)은 신호 ENABLE에 의해 작동하고, 전압 감지 회로(516)로부터 VOLTOK1과 VOLTOK2 신호를 수신하며, 풀업 전류 모니터(518)로부터 PULLUPOK1과 PULLUPOK2 신호를 수신하고, 그리고 풀다운 전류 모니터(520)로부터 PULLDOWNOK1과 PULLDOWNOK2를 수신한다. 출력 로직(524)이 작동하면, 그리고 전압 제너레이터(510)가 안정하다는 것을 모든 입력 신호가 표시하면, 출력 로직(524)은 신호 DVC2OK*를 발생시키고, 이는 DVC2 전압이 안정하다는 것을 나타낸다. 이로서 전압공급원의 기술을 완료한다.

VIII. 중앙 로직

도 2에 도시되는 중앙 로직(23)은 도 43의 블록 다이어그램에서 도시된다. 중앙 로직(23)은 RAS 체인 회로(650)의 행 어드레스 스트로브(RAS) 신호의 처리, 제어 로직(651)의 열 어드레스 스트로브(CAS) 신호 처리, 행 어드레스 블록(652)의 행 어드레스 사전디코딩, 그리고 블록(654)의 열 어드레스 사전디코딩을 포함하는 다수의 기능을 수행할 책임이 있다. 중앙 로직(23)은 테스트 모드 로직(656), 옵션 로직(658), 스패어 회로(660), 그리고 그밖의 신호 입력 회로(662)를 추가로 포함한다. 전압 레귤레이터(220)(도 35 참조)와 Vccp 펌프(400)(도 39 참조)의 제어부(401)는 중앙 로직에 위치한다. 도 43에 도시되는 중앙 로직(23)의 기술을 마치면서, 도 100에 도시되는 종류의 전력 상승 순서 회로(1348)가 또한 제공된다. 각각의 블록(650, 651, 652, 653, 654, 655, 656, 658, 660, 662)이 지금부터 기술될 것이다. 전압 레귤레이터(220)와 Vccp 펌프(400)의 제어부(401)는 섹션 VII에서 앞서 기술되었다. 전력 상승 순서 회로(1348)는 섹션 XI에서 기술될 것이다.

RAS 체인 회로(650)는 도 44의 블록 다이어그램 형태에서 도시된다. RAS 체인 회로(650)의 용도는 회로(10)를 위한 쓰기 및 읽기 제어 신호를 제공하는 것이다. 도 44의 상부 좌측 코너에서 시작하여, RAS D 제너레이터(665)가 제공된다. 제너레이터(665)의 용도는 어드레스 버퍼 설정에 소요되는 시간을 모의 실험하는 것이다. 신호 RASD는 상기 시뮬레이션에 따라 제너레이터(665)에 의해 생성된다. 한가지 종류의 RAS D 제너레이터(665)의 회로도가 도 45A에 도시된다.

RAS 체인 회로(650)의 다음 회로가 작동 위상 회로(670)이다. 회로(670)의 용도는 타이밍 용도를 위한 위상 신호 ENPH, ENPH*를 발생시키는 것이다. 회로(670)의 한 종류의 회로도가 도 45B에 도시된다. 행 어드레스 작동 회로(675)가 행 어드레스 래치 신호 RAL과 행 어드레스 작동 신호 RAEN*을 발생시키기 위해 제공된다. 상기 신호들은 평형 회로(700)와 고립 회로(705)에 입력되고, 그 용도는 아래에 기술될 것이다. 회로(675)의 한 종류를 도시하는 회로도는 도 45C에 도시된 다.

RAS 체인 회로(650)는 워드라인 파이어링에 소요되는 시간을 추정하기 위한 용도의 WL 검색 회로(680)를 포함한다. 검색 회로(680)의 한 종류의 회로도가 도 45D에 도시된다. 도 45D에 도시되는 검색 회로는 제 1 부분(681), 제 2 부분(682), 제 3 부분(683)으로 이루어진다. 상기 제 1 부분은 행 인코더의 전력 상승에 필요한 시간을 추정하고, 상기 제 2 부분은 어레이의 전력 상승에 필요한 시간을 추정하며, 상기 제 3 부분은 신호 WLTON이 생성되기 전에 추가적인 지연을 제공한다. 신호 WLTON은 워드라인 검색을 위해 이용된다.

센스 증폭기 작동 회로(685)가 제공되어, N-센스 증폭기 파이어링을 위한 신호 ENSA, ENSA*를 생성하고, P-센스 증폭기 파이어링을 위한 신호 EPSA, EPSA*를 생성한다. 한 종류의 센스 증폭기 작동 회로(685)의 회로도가 도 45E에 도시된다.

RAS 록아웃 회로(690)가 록아웃 용도의 로직 어디에서나 이용되는 신호 RASLK*를 발생시키기 위해 제공된다. RAS 록아웃 회로(690)의 한 종류의 회로도가 도 45F에 도시된다.

열 어드레스 회로를 작동하기 위해 이용되는 신호 ECOL, ECOL*를 생성하기 위해 작동 열 회로(695)가 제공된다. 작동 열 회로(695)의 한 종류의 회로도가 도 45G에 도시된다.

평형 회로(700)와 고립 회로(705) 각각이 EQ* 신호와 ISO* 신호를 생성하는 데 사용되는 RAEN*, RAEND 신호를 수신한다. EQ* 신호는 평형 공정을 제어하는 데 사용되고, ISO* 신호는 어레이 고립을 제어한다. 평형 회로(700)에 사용되는 회로 의 한 종류의 회로도가 도 45H에 도시되고, 고립 회로(705)에 사용되는 회로의 한 종류의 회로도가 도 45I에 도시된다.

읽기/쓰기 제어 회로(710)가 신호 CAL*과 RWL을 생성하기 위해 제공된다. CAS*, RAS*, WE*의 적절한 조합이 입력에서 제공될 때, 열 어드레스 버퍼를 래칭하는 것이 이 회로(710)의 용도이다. 읽기/쓰기 제어 회로(710)에 사용되는 회로의 한 종류의 회로도가 도 45J에 도시된다.

쓰기 타임아웃 회로(715)가 쓰기 기능을 제어하기 위해 제공된다. 상기 제어는 제어 용도의 쓰기/읽기 제어 회로(710)에 입력되는 신호 WRTLOCK*의 생성을 통해 구현된다. 쓰기 타임아웃 회로(715)의 한 종류의 회로도가 도 45K에 도시된다.

래치(720, 725)의 다수의 데이터가 데이터 래칭을 위해 제공된다. 래치(720)의 데이터를 위해 사용되는 래치 회로의 한 종류의 회로도가 도 45L에 도시되고, 래치(725)의 데이터를 위해 사용되는 래치 회로의 한 종류의 회로도가 도 45M에 도시된다. 래치 회로(720, 725)는 사실상 동일하고, 래치 회로에 입력되는 신호만이 변한다.

정지 평형 회로(730)가 평형 공정 종료 용도로 신호 STOPEQ*를 발생시키기 위해 제공된다. 사용되는 정지 평형 회로(730)의 한 종류의 회로도가 도 45N에 도시된다.

RAS 체인 회로(650)의 기술을 종료하면서, 로직 내 어디서나 사용되는 출력 신호를 생성하기 위해, 그리고 종국에 전압 레귤레이터에 의해 발생되는 전력의 양을 제어하기 위해, CAS와 RAS 신호의 상태를 감시하기 위해 CAS L RAS H 회로(735) 와 RAS-RASB 회로(740)가 제공된다. CAS L RAS H 회로(735)의 한 종류의 회로도가 도 450에 도시되고, RAS-RAS B 회로(740)의 회로도가 도 45P에 도시된다.

도 43에 도시되는 제어 로직(651)은 도 46의 블록 다이어그램의 형태로 도시된다. 제어 로직(651)은 RAS 버퍼(745)를 포함한다. RAS 버퍼는 RAS 체인 회로(650)를 시작하는 신호 RAS*와 행 어드레스 버퍼의 전력 상승을 위한 두 개의 출력 신호 PROW*를 생성한다. 버퍼(745)를 위해 사용되는 RAS 버퍼의 한 종류의 회로도가 도 47A에 도시된다.

퓨즈 펄스 제너레이터(750)가 아래에 기술되는 전력 상승 순서 회로에 의해 생성되는 전력 상승 신호와, RAS* 신호에 따라 제공된다. 퓨즈 펄스 제너레이터(750)는 회로(10)를 효과적으로 자극하여 여러 가지 본드 옵션과 퓨즈의 상태를 결정하게 하는 다수의 펄스를 생성한다. 퓨즈 펄스 제너레이터(750)의 한 종류의 회로도가 도 47B에 도시된다.

출력 작동 버퍼(755)는 출력 작동 OE 신호 생성을 위한 다수의 입력 신호에 반응한다. 출력 작동 버퍼(755)로 이용가능한 출력 작동 버퍼의 한 종류의 회로도가 도 47C에 도시된다.

다음의 두 회로, CAS 버퍼(760)와 2중 CAS 버퍼(765)는 QED 로직 회로(775)에 입력되는 출력 신호를 생성하기 위해 CAS 신호에 관계된 다양한 입력 신호에 반응한다. x16 파트에서, CAS H는 데이터 중 8개의 최대 유효 비트를 언급하고, CAS L은 데이터 중 8개의 최소 유효 비트를 언급한다. CAS 버퍼(760)를 위해 사용할 수 있는 한 종류의 CAS 버퍼를 도시하는 회로도가 도 47D에 도시되고, 도 47E는 2중 CAS 버퍼(765)를 위해 사용되는 한 종류의 2중 CAS 버퍼의 회로도이다.

쓰기 작동 버퍼(770)는 QED 로직 회로(775)에 입력되는 신호 PWE*와 쓰기 작동 신호 WE*를 생성한다. 쓰기 작동 버퍼(770)로 사용될 수 있는 한 종류의 회로의 회로도가 도 47F에 도시된다.

QED 로직 회로(775)는 도 46과 도 47G에 도시되는 다수의 입력 신호에 반응한다. QED 로직 회로(775)는 낮은 바이트의 경우에 제어 신호 QEDL을 생성하는 데 책임이 있고, 높은 바이트의 경우에 제어 신호 QEDH를 생성하는 데 책임이 있다. 제어 신호 QEDL과 QEDH는 데이터 전송을 제어하기 위한 종국적 책임을 가진다. 도 47G에 도시되는 회로도는 QED 로직 회로(775)를 위해 사용되는 QED 로직 회로의 한 종류를 도시한다.

데이터 아웃 래치(780)는 CAS 신호가 낮아지고 새 데이터가 래칭될 때까지 데이터를 유지하기 위해 제공된다. 데이터 아웃 래치(780)로 이용되는 데이터 래치의 한 종류를 위한 회로도가 도 47H에 도시된다.

행 어드레스와 용장 행 어드레스 사이에 일치점이 있는 지를 결정하는 공정을 시작하기 위해, 행 퓨즈 충전 회로(785)는 아래에 기술되는 행 퓨즈 블록에 입력되는 신호를 생성한다. 행 퓨즈 충전 회로(785)로 사용가능한 한 종류의 회로의 회로도가 도 47I에 도시된다.

RAS 이전에 CAS 발생이 있을 때를 결정하기 위해 CBR 회로(790)가 제공된다. CBR 회로(790)에 적합한 회로의 한 종류의 회로도가 도 47J에 도시된다.

신호 PCOL WCBR*, PCOL*, PCOL을 생성하기 위한 입력 신호 RAS*, WCBR, CBR, RAEN*에 반응하는 pcol 회로(800)가 제공된다. pcol 회로(800)로 사용가능한 한 종류의 회로의 회로도가 도 47K에 도시된다. 신호 PCOL WCBR*은 열 사전 디코더를 작동시키는 열 사전 디코드 작동 회로에 입력된다.

마지막으로, 쓰기 작동 회로(805, 810)가 작동과 구조에서 본질적으로 동일하게 제공된다. 회로(805)로 사용가능한 쓰기 작동 회로의 한 종류의 회로도가 도 47L에 도시되고, 회로(810)로 사용가능한 쓰기 작동 회로의 한 종류의 회로도가 도 47M에 도시된다.

도 43의 행 어드레스 블록(652)이 도 48A와 48B에 블록 다이어그램의 형태로 도시된다. 도 48A와 48B에서, 다수의 행 어드레스 버퍼(820-833)가 도시된다. 각각의 행 어드레스 버퍼(820-833)는 다른 비트의 행 어드레스 정보에 반응한다. 행 어드레스 버퍼는 행 어드레스 작동 회로(835)에 또한 반응하고, 제 1 행 어드레스 버퍼(820)는 클럭(837)에 반응한다. 행 어드레스 블록(652)은 다수의 NANDP 디코더(846-850), 모든 행 P 디코드 행 드라이버(844), 2 inv 드라이버(842)로 구성되는 행 어드레스 사전디코더(840)를 또한 포함한다. 행 어드레스 블록(652)은 4k8k 로그 회로(852)와 8k16k 로그 회로(854)를 또한 포함한다.

행 어드레스 버퍼(820)와 행 어드레스 작동 회로(835) 및 클럭(837)의 회로도가 도 49A에 도시된다. 도 49B와 도 49C는 행 어드레스 버퍼(820-833) 사이의 와이어링을 도시한다. 도 49A에 도시되는 회로도와 도 49B와 49C에 도시되는 와이어링 다이어그램은 원하는 기능성을 실현하는 한 예이다.

도 50A에서, 2 inv 드라이버(842)의 예가 도시된다. 모든 행 P 디코드 행 어 드레스 드라이버(844)의 한 종류의 예와 NAND P 디코더(846)를 위한 예시된 회로가 또한 도시된다. NAND P 디코더(847, 848, 849)에 대한 입/출력은 도 50B에 도시된다. 도 50B에 도시되는 NAND P 디코더(847-849)는 도 50A에 도시되는 NAND P 디코더(846)의 형태를 취한다. 마지막으로, NAND P 디코더(850)와 로그 회로(852, 854)는 도 50C에 상세히 도시된다.

도 51A와 51B는 도 43에 도시되는 열 어드레스 블록(654)을 블록 다이어그램 형태로 도시한다. 열 어드레스 블록(654)은 열 어드레스 정보의 한 비트에 각각 반응하는 다수의 열 어드레스 버퍼(860-872)로 이루어진다. 열 어드레스 버퍼(860-872)는 pcol 어드레스 1 회로(874)에 또한 반응한다. 열 어드레스 버퍼(869)는 pcol 어드레스 회로(876)에 반응한다. 유사하게, 열 어드레스 버퍼(870-872)는 pcol 어드레스 10, 어드레스 11, 어드레스 12 회로(878, 880, 882)에 각각 반응한다.

다수의 인코드 P 디코더(888-893)와 열 P 디코더 작동 회로(886)를 포함하는 열 프리디코드부(884)가 열 어드레스 블록(654)에 포함된다. 디코더(893)는 먹스(895)에 또한 반응한다.

도 51B에 도시되는 열 어드레스 블록(654)의 기술을 종료하면서, 두 개의 선택 회로, 16 메가 선택 회로(897)와 32 메가 선택 회로(898)가 여러 가지 어드레스의 기능을 통제하는 제어 신호를 생성하기 위해 제공된다. 평형 드라이버(900)는 다수의 ATD 4AND 회로(902-904)에 반응한다.

도 52A, 52B, 52C는 회로도에 도시되는 바와 같이 열 어드레스 버퍼(860, 872)를 갖는 열 어드레스 버퍼(860-872)를 도시한다. 회로도로 또한 도시되는 것은 pcol 어드레스 1 회로(874)와 pcol 어드레스 9 회로(876)이다. 어드레스 회로(878, 880, 882)는 도 52D에 회로도로 도시된다. 도 52A-D까지의 회로도와 와이어링 배치는 열 어드레스 버퍼를 구현하고 상호연결하는 하나의 예일 뿐이다.

열 어드레스 블록(654)의 프리디코더부(884)는 도 53의 와이어링 다이어그램과 회로도로 도시된다. 인코드 P 디코더(888) 중 하나는 열 P 디코더 작동 회로(886)와 먹스(895)와 같은 회로도로 도시된다. 도 53에 도시되는 회로도와 와이어링 구조는 프리디코더부(884)를 위한 하나의 실현예일 뿐이다.

16 메가 선택 회로(897)를 구현하는 데 사용되는 회로도는 도 54A에 도시된다. 32 메가 선택 회로(898) 구현에 사용되는 회로도는 도 54B에 도시된다. 선택 회로(897, 898)는 어드레스 정보의 중요성을 결정한다.

최종적으로, 평형 드라이버(900)와 관련된 회로(902, 903, 904)는 도 55의 회로도로 도시된다. 평형 드라이버(900)는 센스 증폭기와 IO 라인의 평형을 이루는데 사용되는 신호를 생성한다. 도 55에 도시되는 회로도는 평형 드라이버(900)를 구현하는 한가지의 방법일 뿐이다.

도 43에 도시되는 테스트 모드 로직(656)은 도 56의 블록 다이어그램으로 도시된다. 도 56에서, 테스트 모드 로직(656)은 다음의 회로로 이루어진다.

- 도 57A에 상세히 도시되는 테스트 모드 리셋 회로(910)

- 도 57B에 상세히 도시되는 테스트 모드 작동 래치(912)

- 도 57C에 상세히 도시되는 테스트 옵션 로직 회로(914)

- 도 57D에 상세히 도시되는 수퍼볼트 회로(916)

- 도 57E에 상세히 도시되는 테스트 모드 디코드 회로(918)

- 도 57F에 상세히 도시되는 다수의 관련 출력 버스(921)와 다수의 SV 테스트 모드 디코드 2 회로(920)

- 도 57F에 상세히 도시되는 optprog 드라이버 회로(922)

- 도 57G에 상세히 도시되는 red 테스트 회로(923)

- 도 57H에 상세히 도시되는 Vccp 클램프 시프트 회로(924)

- 도 57I에 상세히 도시되는 DVC2 업/다운 회로(925)

- 도 57J에 상세히 도시되는 DVC2 OFF 회로(926)

- 도 57K에 상세히 도시되는 패스 Vcc 회로(927)

- 도 57L에 상세히 도시되는 TTLSV 회로(928)

- 도 57M에 상세히 도시되는 disred 회로(929)

리셋 회로(910)로 사용가능한 한 종류의 테스트 모드 리셋 회로의 회로도가 도 57A에 도시된다. 테스트 모드가 리셋되면, 테스트 모드 리셋 회로(910)는 도 57F의 SV 테스트 모드 디코드 2 회로(920)에 SVTMRESET 신호를 제공하고, 도 57E의 테스트 모드 디코드 회로(918)에 TMRESET 신호를 제공한다.

테스트 모드 작동 래치(912)의 예가 도 57B에 도시된다. 발명의 선호되는 실시예에서, 어드레스는 두 개의 카테고리로 나뉘어진다. 낮은 세트의 어드레스에 대해, 신호 SVTMLATCHL이 사용되고, 높은 세트의 어드레스에 대해, 신호 SVTMLATCHH가 사용된다. 신호 SVTMLATCHL과 SVTMLATCHH는 상호 배타적이다. 신호 TMLATCH는 도 57E의 테스트 모드 디코드 회로(918)에 공급되고, 도 57F의 SV 테스트 모드 디코드 2 회로(920)에 공급된다. 테스트 옵션 로직(914)의 예가 도 57C에 회로도로 도시된다. 도 57C에 도시되는 로직은 도 56의 테스트 모드 로직(914)이 구현되는 방법의 한 예이다.

수퍼볼트 회로(916)의 구현을 위한 회로도의 한 예가 도 57D에 도시된다. 수퍼볼트 회로(916)의 용도는 수퍼볼트 모드에 칩이 있을 때 전력 상승을 방지하는 것이다.

테스트 모드 디코드 회로(918)의 한 예를 도시하는 회로도는 도 57E에 도시된다. 테스트 모드 디코드 회로(918)는, 수퍼 전압 모드를 찾을 때를 나타내는 신호(TMLATCH)가 래칭될 때, 수퍼볼트 테스트 모드 작동 신호(SVTMEN*)를 활성화시키기 위해 어떤 열 어드레스 비트의 디코딩에 사용된다. 래치(906, 907)로 EXPTMXMSK 감지 모드를 래칭함으로서, 어드레스 신호가 정확하거나 일치한다면, 테스트 모드의 초기화가 활성화 되는 신호 SVTMEN*과 함께 시작된다. 래치(906)는 RAS 액티브(로우) 타임에서 수퍼전압 작동 테스트 모드를 래칭한다. RAS가 불활성으로 변하고 WLTON 1 신호가 불활성인 다음에, 래치(907)는 수퍼전압 작동 테스트 모드를 래칭한다. 이는 다른 테스트 모드가 찾아지는 것을 허용하고, 제공된 신호 NCSV(도 57D)가 수퍼전압 레벨로 변한다. 테스트 모드 디코드 회로(918)는 수퍼볼트 회로(916)(도 57D)와 테스트 모드 작동 래치(912)(도 57B)에 신호 SVTMEN*을 제공한다. 신호 SVTMEN*에 따르는 수퍼볼트 회로(916)는 신호 NCSV가 수퍼볼트 모드에 있을 때 수퍼볼트 신호 SV를 활성화시킨다. 신호 SV는 도 57A의 테스트 모드 리셋 회로(910)와 테스트 모드 작동 회로 래치(912)에 제공된다. 우연한 액세스를 방지하기 위하여, 두 사이클이 테스트 모드 디코드 회로(918)(도 57E)에 테스트 모드를 진입시키기 위해 필요하다. 한 실시예에서, 제 1 WCBR 주기가 준비 상태를 초기화하는 데 사용된다. 제 2 WCBR 주기는 테스트 모드 상태에 실제 진입하는 데 사용된다. 이는 수퍼전압의 우연한 작동과 테스트 모드 상태로의 실제 진입을 더욱 어렵게 한다. 테스트 모드 작동 래치(912)가 활성화되면, 신호 SVTMLATCHH나 신호 SVTMLATCHL(도 57B)이 도 57F의 수퍼볼트 테스트 모드 디코드 2 회로(920)의 일부를 활성화시키기 위해 활성화된다.

SV 테스트 모드 디코드 2 회로(920)가 각각의 출력 버스(921)와 함께 도 57F에 상세히 도시된다. 도 57F의 바닥부에 도시되는 회로도는 다른 SV 테스트 모드 디코드 2 회로를 구현하는 데 사용될 뿐만 아니라, 로직 게이트의 다른 조합은 상기 기능을 구현하는 데 사용될 수 있다. 도 57F에 또한 도시되는 것은 옵션 로직(658)에 입력되는 신호 OPTPROG*를 생성하는 optprog 드라이버 회로(922)이다.

SV 테스트 모드 디코드 2 회로(920)는, 열 어드레스 퓨즈 식별 신호(CAFID), 열 어드레스 테스트 모드 비트 신호, 테스트 모드 래치 신호(SVTMLATCH), 퓨즈 식별 선택 신호(FIDBSEL)를, TMSLAVE 신호, TMSLAVE* 신호, 그리고 수퍼볼트 테스트 모드 리셋 신호(SVTMRESET)에 덧붙여서 수용한다. 열 어드레스 테스트 모드 비트 신호의 수는 어레이 크기, 테스트 모드의 수, 퓨즈 식별기의 수, 멀티플렉싱, 등에 좌우된다. 각각의 SV 테스트 모드 디코드 2 회로(920)는 테스트 모드 신호 TM, TM*와 퓨즈 식별 신호 FIDDATA, FIDDATA*를 제공한다. 신호 FIDDATARK 퓨즈 ID를 표시 할 때, 퓨즈와는 다른 기술, 즉 래치, 플래시 셀, 롬 셀, 앤티퓨즈, 램 셀, 마스크 프로그램 셀, 등의 기술이 사용될 수도 있다.

도 57F를 참조하여, SV 테스트 모드 디코드 2 회로(920)는 입력 A0, A1을 통해 열 어드레스 비트를 수용한다. 이러한 비트는 멀티플렉스될 수 있다. NOR 게이트(1262)에 의해 수신된 비트는 선택된 테스트 모드의 식별 용도이다. 열 어드레스 퓨즈 ID 신호(CAFID)는 퓨즈 ID 선택 신호(FIDBSEL)와 함께 NAND 게이트(1263)에 공급된다. 신호 FIDBSEL은 퓨즈 뱅크를 선택하는 용도이고, 신호 CAFID는 선택된 뱅크의 비트를 선택하는 용도이다.

NAND 게이트(1263)의 출력 단자에서 이용가능한 신호는 역전 삼상 버퍼(1264)에 직접 입력되고, 인버터(1265)를 통해 버퍼(1264)에 입력된다. NAND 게이트(1263)의 출력이 비활성일 때, 출력 버퍼(1264)는 삼상이 된다. NAND 게이트(1265)의 출력이 활성일 때, 데이터 신호 FIDDATA, FIDDATA*는 정보가 출력되는 것처럼 활성이다. TMSLAVE와 TMSLAVE* 신호는 한쌍의 멀티플렉서에 의해 형성되는 래치(1266) 설정용이다. 신호 TMLATCH는 다른 쌍의 멀티플렉서에 의해 형성되는 래치(1267)의 설정용이다. 열 어드레스 비트 정보가 처리됨에 따라, 테스트 모드는 신호 TMLATCH를 통해 래치(1267)에 의해 래칭된다. 래치(1267)의 래칭된 테스트 모드 상태는 RAS와 WLTON이 비활성이 된 후에 신호 SEL32MTM을 출력하도록 래치(1266)에 제공된다. 테스트 모드 엔트리를 위한 타이밍 다이어그램의 논의는 도 103과 연관하여 아래에서 기술된다.

용장 테스트 회로(923)의 구현을 도시하는 회로도가 도 57G에 도시된다. 회 로(923)는 도시되는 바와 같이 용장 행/열 신호를 생성한다.

Vccp 클램프 시프트 회로(924)가 도 57H에 도시된다. 회로(924)는 입력 신호의 전압 레벨을 시프팅하는 데 이용된다. 다른 종류의 클램프 시프트 회로가 구현될 수도 있다.

도 57I는 DVC2 업/다운 회로(925)의 예를 도시한다. 회로(925)는 DVC2 업 회로(1069)와 DVC2 다운 회로(1070)에 각각 입력되는 신호 DVC2 업*과 DVC2 다운을 생성한다. 상기 회로(1069,1070)는 도 72B에 도시된다.

도 57J에서, DVC2OFF 회로(926)의 예가 도시된다. 회로(926)는 도 42B에 도시되는 작동 1 회로(512)에 입력되는 신호 DVC2OFF를 생성한다.

도 57K는 Pass Vcc 회로(927)를 도시한다. 회로(927)에 의해 제공되는 기능을 구현하는 다른 방법도 사용될 수 있다.

도 57L은 TTLSV 회로(928)를 위한 구현을 도시한다. 회로(928)의 주요 기능은 신호 TTLSVPAD를 지연시키는 것이다.

마지막으로, disred 회로(929)가 도 57M에 도시된다. 회로(929)는 도면에서 도시되는 바와 같이 NOR 게이트에 의해 구현될 수 있다.

도 43에서 기술되는 다음 요소는 도 58A와 58B의 블록 다이어그램으로 도시되는 옵션 로직(658)이다. 도 58A에서, 다수의 두 퓨즈 회로(930-940)는 다수의 외부 신호에 반응한다. 두 퓨즈 2 회로(932-940)는 SGND 회로(941)에 반응하고, 퓨즈 회로(930, 931)는 제 2 SGND 회로(942)에 반응한다.

ecol 지연 회로(944)는 앤티퓨즈 취소 작동 회로(945)에 입력을 제공한다. 도 58B에서, 제 1 CGND 회로(946)가 OPTPROG 신호에 반응하고, CGND 프로브 신호에 반응한다. 추가적인 CGND 회로(947-951)는 XA<10> 신호에 반응한다. CGND 회로 #947은 OPTPROG 신호에 반응하고, CGND 회로(948-951)는 ANTIFUSE 신호에 반응한다.

도 58A에서, 앤티-퓨즈 프로그램 작동 회로(956)는 다수의 패스게이트 회로(952-955)로 입력되는 신호를 생성한다. PRG CAN 디코드 회로(957)는 패스 게이트(952)에 반응하고, PRG CAN 디코드 회로(958)는 패스 게이트 회로(953)에 반응하며, FAL 회로(959, 960)는 패스게이트(952, 954)에 반응한다.

본드 옵션 회로(965, 966)는 본드 옵션 로직 회로(967)에 입력되는 입력 신호를 생성한다.

두 개의 레이저 퓨즈 옵션 회로(970, 971)가 또한 제공된다. 레이저 퓨즈 옵션 회로(970, 971)에 부가하여, 레이저 퓨즈 옵션 2 회로(978-982)의 뱅크가 제공된다. 레이저 퓨즈 옵션 2 회로(978-982)는 reg 프리테스트 회로(983)에 반응한다.

도 58A의 기술을 종료하면서, 옵션 로직(658)은 4K 로직 회로(985), 퓨즈 ID 회로(986), DVC2E 회로(987), DVC2GEN 회로(988), 그리고 128 메가 회로(989)를 포함한다.

퓨즈 2 회로(930-940)로 사용가능한 한 종류의 회로의 회로도가 도 59A에 도시된다. 모든 퓨즈 2 회로(931-940)를 상호연결하는 버스 상의 외부 신호는 도 59B에 128 메가 회로(989)와 같이 도시된다.

도 59C는 SGND 회로(941)의 한 종류의 회로도를 도시한다.

에콜 지연 회로(944)와 앤티퓨즈 취소 작동 회로(945)의 한 실시예가 도 59D에 상세하게 도시된다. 회로(944, 945)는 LATMAT 신호를 생성하도록 상호작용한다.

도 59E는 CGND 회로(951)의 회로도를 도시하고, 이는 다른 CGND 회로(947, 951)를 구현하는 데 사용될 수 있고, CGND 회로(946, 951)의 상호 연결을 구현하는 데도 사용할 수 있다.

도 59F는 패스게이트(952, 955), 앤티퓨즈 프로그램 작동 회로(956), PRG 디코드 회로(957, 958), 그리고 FAL 회로(959, 960)를 위한 하나의 실시예를 도시한다. 도 59F에 도시되는 상세한 실시예는 상기 호로의 기능을 구현하기 위한 하나의 방법일 뿐이다.

본드 옵션 회로(965, 966)를 구현하는 회로도는 본드 옵션 로직 회로(967)과 함께 도 59G에 도시된다. 본드 옵션 회로(965, 966)와 본드 옵션 로직(967)의 용도는 선택된 본드 옵션을 결정하는 것이고, 부품이 x4, x8, x16인지를 안내하는 로직 신호를 생성하는 것이다.

레이저 퓨즈 옵션 회로(970, 971)는 도 59H에 도시된다. 도 59H는 옵션을 위한 회로 실시예의 한 종류를 도시한다. 다른 종류의 퓨즈 옵션 회로가 제공될 수도 있다.

도 59I는 reg 프리테스트 회로(983)와 레이저 퓨즈 옵션 2 회로(978-982) 사이의 상호연결 뿐만 아니라 레이저 퓨즈 옵션 2 회로(978)의 하나를 도시한다. 레이저 퓨즈 옵션 2 회로(978)를 구현하는 데 사용되는 회로는 회로(979-982)를 구현하는 데 사용된다.

도 59J는 4k 로직 회로(985)가 구현되는 방법의 예이다. 4k 로직 회로는 생성되어야 하는 전력량을 결정하기 위해 칩의 전압공급원에 의해 종국에는 이용되는 신호를 생성한다. 예를 들어, 4k 신호는 펌프 회로(413-415)에 입력되고, 상기 펌프 회로(413-415)는 그 작동을 제어하는 제 2 그룹(4230을 포함한다(도 39).

퓨즈 ID 회로(986)의 구조는 도 59K와 59L에 도시된다. 퓨즈 ID 회로는 8개의 다중비트 뱅크로 이루어진다. 뱅크는 부품 번호, 다이 상의 위치 등과 같은 부품에 대한 고유 정보를 저장하는 데 사용될 수 있다.

마지막으로, 도 59M과 59N은 각각 DVC2E 회로(987)와 DVC2GEN 회로(988)의 한 실시예를 상세하게 도시한다.

도 43에 도시되는 블록 다이어그램의 기술을 종료하면서, 스페어 회로(660)가 도 59O에 도시되고, 그밖의 신호 입력 회로(662)가 도 59P에 상세하게 도시된다. 스패어 회로(660)는 수리 용도의 스패어를 제공하기 위해 제작되는 여러 추가적 구성부품을 도시한다. 그밖의 신호 입력 회로(662)는 신호가 입력/이용가능한 다수의 패드를 도시한다.

IX. 광역 센스 증폭기 드라이버

도 3C에 도시되는 광역 센스 증폭기 드라이버(29)는 도 60에 블록 다이어그램의 형태로 도시된다. 도 3C에서 도시되는 바와 같이, 우측 로직(19)에 의해 발생되는 다수의 신호가 광역 센스 증폭기 드라이버(29) 내로 도 3C에서 도시되는 바와 같이 수직으로 입력된다. 좌측 32 메가 어레이 블록(25)과 우측 32 메가 어레이 블록(27)을 구성하는 개별 256K 어레이(50)의 행들 사이에 존재하는 수평공간 내의 회로에 입력을 위해, 상기 신호들을 90도로 재방향설정하고 재방향설정된 상기 신호들을 디코딩하거나 생성하는 것이 광역 센스 증폭기 드라이버(29)의 기능이다. 광역 센스 증폭기 드라이버(35, 42, 49)는 광역 센스 증폭기 드라이버(29)와 구조와 작동면에서 동일하기 때문에, 하나만 기술될 것이다.

도 60의 블록 다이어그램에서 도시되는 바와 같이, 광역 센스 증폭기 드라이버(29)는 이 실시예에서, 상호변경되는 17개의 행 갭 드라이버(990)와, 16개의 센스 증폭기 드라이버 블록(992)으로 구성된다. 행 갭 드라이버(990)는 작동되는 16개의 스트립 중 어느 것이 작동되는 지를 결정한다. 본 발명과 관련하여 사용가능한 센스 증폭기 드라이버 블록(992)의 한 종류는 도 61에 도시된다. 본 발명과 관련하여 사용될 수 있는 한 종류의 행 갭 드라이버(990)의 회로도는 도 62에 도시된다. 여러 종류의 행 갭 드라이버(990)와 센스 증폭기 드라이버 블록(992)이 제공될 수 있다.

센스 증폭기 드라이버 블록(992)은, 도 6C에 도시되는 고립 트랜지스터(83)를 구동하기 위해 사용되는 ISO* 신호를 생성하는 선택 신호와 작동 신호를 수신하는 고립 드라이버(994)를 포함한다. 고립 드라이버(994)의 조건은 작동 신호의 상태에 의해 제어된다.

고립 드라이버(994)는 도 63에 상세히 도시된다. 고립 드라이버(994)는 감지기 외로(998)에 의해 발생되는 내부 신호(1004)에 반응하는 제어 회로(995)를 포함한다. 제어 회로(995)는 작동 신호 ENISO와 선택 신호 SEL32M에 반응한다. 제어 회로(995)는 작동 회로(996)를 포함하고, 이는, 고립 드라이버(994)가 작동불능일 때 펌핑된 전위에 연결되는 모든 디바이스가 작동불능이되는 것을 보장한다. 감지기 회로(998)는 제 1 드라이버 회로(999)를 포함하고, 두 회로는 트랜지스터(1003)를 포함한다. 출력 노드(1000)가 공급전압으로 구동될 때, 감지기 회로(998)는 제 1 드라이버 회로(999)를 비활성화시키기 위해 내부 신호(1004)를 발생시킨다. 감지기 회로(998)는 래치 업을 예방하기 위하여 풀다운 트랜지스터(1001)를 포함한다. 제 2 드라이버 회로(1002)는 펌핑된 전위에 출력 노드(1000)를 연결하기 위하여, 감지기 회로(998)에 의해 생성되는 내부 신호(1004)에 반응한다. 이러한 방식으로, 고립 드라이버가 비활성화될 때 고립 드라이버(994) 내의 래치업은 방지된다.

X. 우측 및 좌측 로직

도 64A, 64B, 65A, 65B는 본 발명의 우측 및 좌측 로직(19, 21)을 도시하는 높은 레벨의 블록 다이어그램이다. 우측 로직(19)과 좌측 로직(21)은 두 개의 64 메가 어레이 4분할체와 각각 관련된다. 도 2에서 앞서 도시된 바와 같이, 우측 로직(19)은 어레이 4분할체(14, 15)와 연관되고, 좌측 로직(21)은 어레이 4분할체(16, 17)와 연관된다. 우측 및 좌측 로직(19, 21)은 도 64A와 64B에 도시되는 바와 같이 좌측부와 우측부로 구성된다. 아래에서 기술되는 바와 같이 몇몇 기능이 단일 회로에 의해 양 측부 모두에 대해 수행되기 때문에 상기 측부들은 동일하지 않다.

도 64A에 도시되는 바와 같이, 우측 로직(19)의 조착부는 128 메가 드라이버 블록 A(1010)와 128 메가 드라이버 블록 B(1012)를 포함하고, 그 각각은 우측 로직(19)의 많은 회로에 의해 사용되는 신호를 구동한다. 본 발명의 구조는 제어 신호의 시계-나무 분포를 허용하고, 일부 신호는 몇번 재이어진다. 128 메가 드라이버 블록 A(1010)는 프리디코딩된 행 어드레스 신호 RAnm<0:3>, ODD 및 EVEN 신호, 그리고 센스 증폭기 요소에 대한 ISO*나 EQ*와 같은 제어 신호를 수신하고 구동한다. 128 메가 드라이버 블록 A(1010)는 도 66에 상세히 기술된다.

도 67은 128 메가 드라이버 블록 B(1012)의 블록 다이어그램이고, 상기 블록 B(1012)는 행 어드레스 드라이버(1014)와 열 어드레스 지연 회로(1016)를 포함하며, 상기 행 어드레스 드라이버(1014)는 추가적으로 프리디코딩된 행 어드레스 신호 RA910<0:3>과 RA1112<0:3>를 구동하고, 상기 열 어드레스 지연 회로(1016)는 프리디코딩된 열 어드레스 신호 CAnm<0:3>를 지연시킨다. 열 어드레스 신호는 지연되어, 용장도 열이 고정되어야하는 지를 결정하는 시간을 준다. 행 어드레스 드라이버(1014)와 열 어드레스 지연 회로(1016)의 상세도는 도 68A와 68B에 각각 도시된다.

도 64A에서, 우측 로직(19)은 다수의 분리 요소(1017)를 포함한다. 도 69에 상세히 도시되는 분리 요소(1017)는 관련된 트랜지스터(1019)와 함께 두 개의 분리 커패시터(44)로 구체화된다. 분리 요소(1017)는 우측 로직(19) 주위에 분포되어, 전압 레벨을 안정화시키고 국부화된 전압 변동을 방지한다. 일반적으로, 우측 로직(19)의 주어진 영역의 분리 요소(1017)의 농도는 상기 영역의 전력 소비에 비례한다. 분리 요소(1017)가 거의 없다면, 구성성분이 켜지고 꺼짐에 따라 전력 레벨은 요동할 것이고, 전력 레벨은 한 위치로부터 다른 위치로 변할 것이다.

우측 로직(19)은 네 개의 광역 열 디코더(1020-1023)를 포함하고, 각각은 우 측 로직(19)과 연관된 32 메가 어레이 블록이다. 32 메가 어레이 블록은 섹션 II에서 상세히 기술된 바 있다. 각각의 광역 열 디코더(1020-1023)와 가깝게 연관된 것은 열 어드레스 드라이버 블록(1026-1035)과, 홀/짝 드라이버(1032-1035)이다. 열 디코더(1020, 1021)와 연관된 것은 열 어드레스 드라이버 블록 2(1038)와 열 용장 블록(1042)이다. 열 디코더(1022, 1023)와 관련된 것은 열 어드레스 드라이버 블록 2(1039)와 열 용장 블록(1043)이다.

홀/짝 드라이버(1032/1035)는 신호 ODD와 EVEN을 광역 열 디코더(1020, 1023)의 회로까지 구동한다. 홀/짝 드라이버(1032)의 하나는 도 70에 상세히 기술된다. 신호 SEL32M<n>은 홀/짝 드라이버(1020-1023)를 작동시키고, 홀/짝 드라이버(1020/1023)와 연관된 32 메가 어레이 블록이 작동하는 지를 표시한다.

각각의 열 어드레스 드라이버 블록(1026-1029)은 상기 블록들과 관련된 32 메가 어레이 블록이 작동하는 지를 결정한다. 32 메가 어레이 블록이 작동하면, 작동 신호가 열 어드레스 드라이버 블록 2(1038, 1039)에 제공되고, 열 어드레스 신호가 광역 열 디코더(1020, 1021, 1022, 1023)에 각각 제공된다. 32 메가 어레이 블록이 작동하지 않으면, 열 어드레스 드라이버 블록(1026-1029)은 열 어드레스 신호를 중단시킨다. 열 어드레스 드라이버 블록(1026-1029)은 도 74와 관련하여 아래에서 보다 상세히 논의된다. 우측 로직(19)의 각각의 측부는 오직 하나의 열 어드레스 드라이버 블록 2를 포함한다. 열 어드레스 드라이버 블록 2(1038)는 열 어드레스 드라이버 블록(1026, 1027)으로부터의 작동 신호에 반응하고, 열 어드레스 드라이버 블록 2(1039)는 열 어드레스 드라이버 블록(1028, 1029)으로부터의 작동 신 호에 반응한다. 오직 하나의 작동 신호가 각각의 열 어드레스 드라이버 블록 2(1038, 1039)를 작동시키는 데 필요하다. 작동하면, 이들은 열 용장 블록(1042, 1043)에 열 어드레스 데이터를 제공한다. 열 어드레스 드라이버 블록 2(1038, 1039)는 도 76과 연관하여 아래에서 상세하게 기술된다.

단 두 개의 열 용장 블록(1042, 1043)만이 전체 우측 로직(19)에 존재하고, 하나는 좌측부에, 다른 하나는 우측부에 존재한다. 열 용장 블록(1042, 1043)의 각각은 두 개의 32메가 어레이 블록과 두 개의 광역 열 디코더(1020, 1021과 1022, 1023)와 각각 연관된다. 열 용장 블록(1042, 1043)은 열 어드레스 드라이버 블록 2(1038, 1039)로부터 열 어드레스 신호를 수신하고, 액세스 중인 열이 용장 열로 대치되었는 지를 결정한다. 용장 열에 관한 정보는 열 용장 블록(1042)의 경우에 적절한 광역 열 디코더(1020, 1021)에 제공되고, 열 용장 블록(1043)의 경우에 적절한 광역 열 디코더(1022, 1023)에 제공된다. 열 용장 블록(1042, 1043)은 도 78과 연관하여 아래에서 더욱 상세히 기술될 것이다.

광역 열 디코더(1020-1023)는 용장 열, 열 어드레스 신호, 행 어드레스 신호에 관한 정보를 수신하고, 32 메가 어레이 블록에 어드레스 신호를 제공한다. 광역 열 디코더(1020-1023)는 도 82와 연관하여 아래에서 더욱 상세히 기술될 것이다.

우측 로직(19)은 네 개의 행 용장 블록(1046-1049)을 또한 포함하고, 그 각각은 32 메가 어레이 블록이다. 행 용장 블록(1046-1049)은 열 용장 블록(1042, 1043)과 유사한 방식으로, 행 어드레스가 용장 행으로 논리적으로 대치되었는 지를 결정하고, 대치된 결과를 나타내는 출력 신호를 생성한다. 행 용장 블록(1046- 1049)으로부터의 출력 신호는 행 용장 버퍼(1052-1055)에 의해 이어지고, 데이터 경로(1064)까지 토포 디코더(1058-1061)를 통해 또한 제공된다. 데이터 경로(1064)는 섹션 IV에서 상세히 기술된 바 있다.

우측 로직(19)은 Vccp 펌프 회로(403), Vbb 펌프 (280), 네 개의 DVC2 제너레이터(504, 505, 506, 507)를 포함하고, 각각은 32 메가 어레이이다. Vccp 펌프 회로는 도 39와 연관하여 기술되고, Vbb 펌프(280)는 도 37과 연관하여 기술되며, DVC2 제너레이터는 도 41과 연관하여 기술된다.

우측 로직(19)은 어레이 V 스위치(1080-1083)와, 관련된 어레이 v 드라이버(1086-1089)를 또한 포함한다. 도 71A는 어레이 V 드라이버(1086-1089) 중 하나를 도시한다. 어레이 V 드라이버(1086-1089)는 주로 두 개의 레벨 트랜슬레이터(1094, 1095)와 두 개의 인버터(1096, 1097)로 구성된다. 어레이 V 드라이버(1086-1089)는 어레이 V 스위치(1080-1083)를 각각 구동하기에 충분히 높은 레벨로 신호를 중계한다. 어레이 V 드라이버(1086-1089) 각각은 상응하는 어레이 V 스위치(1080-1083)에 신호 SEL32M*<2:5> 중 하나를 구동한다. 어레이 V 드라이버(1086-1089)의 각각은 신호 ENDVC2<2:5> 중 하나를 생성하고, 관련된 어레이 V 스위치(1080-1083)에 상기 신호 중 하나를 제공한다. 신호 SEL32M*<2:5>은 우측 로직(19)과 연관된 네 개의 32 메가 어레이 블록의 각각이 작동하는 지를 표시한다. 신호 ENDVC2L<2:5>의 각각은 DVC2 제너레이터(504, 505, 506, 507) 중 관련된 하나가 작동하는 지를 표시한다. 도 71B에 상세히 도시되는 어레이 V 스위치(1080-1083)의 각각이 신호 sel32m*<n> 중 하나를 수신하고, 신호 Vccp<n> 중 하나를 생 성한다. 유사한 기능은 전압 Vcca를 스위칭하는 데 사용된다.

도 72A는 도 64B에 도시되는 DVC2 스위치(1066)를 상세히 도시한다. DVC2 스위치(1067)는 스위치(1066)와 같은 방식으로 구현된다. DVC2 스위치(1066, 1067)는 신호 AVC2<2:5>와 DVC2<2:5>를 각각 수신한다. DVC2 스위치(1066, 1067) 모두는 구조면에서 동일하지만 다른 신호를 수신하기 때문에, 도 72A는 DVC2 스위치(1066)의 경우에 신호 AVC2<2:5>를 나타내기 위해 DVC2I<0:3> 신호를 사용한다. DVC2 스위치(1067)의 경우에, 신호 DVC2<2:5>가 사용된다. DVC2 스위치(1066, 1067)는 신호 SEL32<n>과 DVC2OFF에 반응하고, DVC2PROBE에 신호 DVC2I<n>을 연결할 수 있다. DVC2PROBE는 프로브 패드에 연결되고, DRAM의 테스트 동안에 프로브로 측정될 수 있다. DVC2PROBE는 테스트 모드가 아닐 때 접지에 연결된다.

도 72B는 도 64B에 도시되는 DVC2 업 회로(1069)와 DVC2 다운 회로(1070)를 상세히 도시한다. 회로(1069, 1070)는 신호 DVC2 업과 DVC2 다운에 따라 DVC2 스위치(1066)에 의해 수신되는 전압 DVC2의 전압 수준을 조절한다. 전압 DVC2가 너무 높으면, 신호 DVC2 다운은 점지까지 전압 DVC2를 이끄는 경향이 있는 회로(1070)의 트랜지스터를 켠다. 역으로, 전압 DVC2가 너무 낮으면, 신호 DVC2는 전압 Vccx를 향해 전압 DVC2를 풀업시키는 경향이 있는 회로(1069)의 트랜지스터를 켠다.

우측 로직(19)은 도 73에 상세히 도시되는 DVC2 NOR 회로(1092)를 포함한다. DVC2 NOR 회로(1092)는 네 개의 DVC2 제너레이터(504-507)에 의해 발생되는 신호 DVC2OK*<n>를 국부적으로 조합한다. 로직 게이트(1073)는 모든 DVC2 제너레이터가 작동하는 지를 표시하는 신호를 생성하고, 로직 게이트(0172)는 DVC2 제너레이터 중 어느 것이 작동하는 지를 나타내는 신호를 생성한다. 스위치(1074)는 회로(1092)의 출력 단자에 바람직한 신호 DVC2OK를 전하도록 설정된다.

위에서 식별된 일부 구성성분은 좀더 상세하게 기술될 것이다. 다음의 기술은 도 64A에 도시되는 바와 같이 우측 로직(19)의 좌측부에 대해 이루어진다. 특히, 상기 기술은 도 2에 도시되는 바와 같이 4분할체(15)의 좌측부 상의 32 메가 어레이 블록(31)과 연관되어, 도 64A의 바닥부에 위치하는 구성성분에 대해 이루어진다. 앞서 도시된 회로도와 와이어링 다이어그램에 대해, 다음의 회로도와 와이어링 다이어그램은 예시의 용도로 제공되고, 어떤 특정 실시예에 청구범위를 한정하는 용도로 제공되는 것은 아니다.

도 74는 도 64A에 도시되는 열 어드레스 드라이버 블록(1027)의 블록 다이어그램이다. 열 어드레스 드라이버 블록(1027)은 작동 회로(1110), 지연 회로(1112), 그리고 다섯 개의 열 어드레스 드라이버(1114)를 포함한다. 작동 회로(1110)는 32 메가 어레이 블록(31)이 작동하는 지와 32MEGEN과 32MEGEN*을 발생시키는 지를 결정한다. 신호 32MEGEN가 열 어드레스 드라이버 블록 2(1038)를 작동하도록 출력하고, 신호 32MEGEN*은 지연 회로(1112)에 제공되며, 열 어드레스 드라이버(1114)를 종국에 작동시킨다. 용장 열이 파이어링 되어야하는 지를 지연은 결정할 필요가 있다. 열 어드레스 드라이버(1114)가 작동하면, 광역 열 디코더(1021)에 의해 이용되는 열 어드레스 신호 CAnm*<0:3>을 구동한다.

도 75A는 신호 32MEGEN*과 32MEGEN을 생성하기 위한 작동 회로(1110)를 도시한다. 도 75B는 신호 32MEGEN*의 전파를 지연시키는 직렬 인버터로 지연 회로(1112)를 도시한다. 지연은 두 직렬 연결된 인버터의 입/출력 단자에 연결되는 커패시터에 의해 증가된다. 지연 회로(1112)는 열 어드레스 드라이버(1114)를 작동시키기 위한 신호 EN*을 생성한다. 지연 회로(1112)의 용도는 열 용장도가 새 열 어드레스를 평가하기 전에 열 어드레스 드라이버(1114)가 작동되는 것을 방지하는 것이다.

도 75C는 열 어드레스 드라이버(1114) 중 하나를 도시한다. 각각의 열 어드레스 드라이버(1114)는 열 어드레스 신호 CAnm<0:3>을 수신하고, 신호 EN*에 의해 작동하며, 광역 열 디코더(1021)에 입력되는 출력 신호 LCAnm*<0:3>을 생성한다.

도 76은 우측 로직(19)의 좌측부 전체를 보호하는 열 어드레스 드라이버 블록 2(1038)의 블록 다이어그램을 도시한다. 열 어드레스 드라이버 블록 2(1038)는 열 용장 블록(1042)에 열 어드레스 신호 CAnm*<0:3>을 구동한다. 열 어드레스 드라이버 블록 2(1038)는 NOR 게이트(1120)와 다섯 개의 열 어드레스 드라이버(1122)를 포함한다. NOR 게이트(1120)는 열 어드레스 드라이버 블록(1026, 1027)으로부터 신호 32MEGENa와 32MEGENb를 각각 수신하고, 열 어드레스 드라이버(1122)를 위한 신호 EN*을 생성한다. 신호 32MEGENa와 32MEGENb 중 하나라도 높은 로직을 가지면, NOR 게이트(1120)는 열 어드레스 드라이버(1122)를 작동시킨다.

도 77은 열 어드레스 드라이버(1122) 중 하나를 도시한다. 각각의 열 어드레스 드라이버(1122)는 열 어드레스 신호 CAnm*<0:3>을 수신하고, NOR 게이트(1120)로부터 의 신호 EN*에 의해 작동하며, 열 용장 블록(1042)에 입력되는 출력 신호 LCAnm*<0:3>을 생성한다.

도 78은 열 용장 블록(1042)의 블록 다이어그램이다. 열 용장 블록(1042)은 우측 로직(19)의 좌측부의 꼭대기부와 바닥부를 보호하고, 두 세트로 된 8개의 동일한 열 뱅크(1130)로 구성된다. 8개의 동일 열 뱅크(1130) 중 제 1 세트(1132)는 광역 열 디코더(1020)로 작용하고, 제 2 세트(1134)는 광역 열 디코더(1021)로 작용한다. 열 용장 블록(1042)의 용도는 열 어드레스가 용장 열 어드레스와 일치하는 지를 결정하는 것이다. 열이 용장 열로 국부적으로 대치될 때마다 이러한 일치는 발생할 것이다.

도 79는 도 78에 도시되는 열 뱅크(1130) 중 하나의 블록 다이어그램이다. 열 뱅크(1130)는 네 개의 열 퓨즈 블록(1136-1139)을 포함한다. 모든 열 퓨즈 블록(1136-1139)은 세밀한 레이저로 퓨즈를 개방함으로서 프로그래밍되고, 열 퓨즈 블록(1136) 중 하나는 전기적으로도 프로그래밍될 수 있다. 열 퓨즈 블록(1136-1139)은 열 어드레스 신호를 수신하고, 열 어드레스와 용장 열 간의 일치를 표시하는 열 일치 신호 CMAT*<0:3>을 생성한다. CMAT*<0:3> 신호는 광역 열 디코더(1021)에 의해 생성되는 열 선택 신호 CSEL을 취소시키고, 용장 열 선택 신호 RCSEL을 작동시킨다.

도 80A는 도 79에 도시되는 열 퓨즈 블록(1136)의 블록 다이어그램이다. 열 퓨즈 블록(1136)은 네 개의 열 퓨즈 회로(1144)를 포함하고, 그 각각은 열 어드레스 신호 CAnm*<0:3>을 수신하고, 열 어드레스 신호가 용장 열 어드레스의 일부와 일치하는 지를 표시하는 열 어드레스 일치 신호 CAM*을 생성한다. 작동 회로(1146)는 열 퓨즈 블록(1136)이 작동하는 지를 표시하는 작동 신호 ,등을 생성한다. 출력 신호 CAM*과 작동 신호 EN*은 열 어드레스와 용장 열 사이의 일치를 표시하는 열 일치 신호 CMAT*를 생성하기 위해 출력 회로(1148)에서 조합된다. 출력 회로(1148)의 상세도는 도 80B에 도시된다.

도 80C는 도 80A에 도시되는 열 퓨즈 회로(1144) 중 하나를 상세히 도시한다. 열 퓨즈 회로(1144)는 2 비트의 용장 열 어드레스를 나타내기 위해 개방될 수 있는 두 퓨즈를 포함한다. 각각의 퓨즈와 연관된 것은 래치이고, 피드백 루프의 두 인버터로 이루어진다. 작동 회로(1146)에 의해 발생되는 열 퓨즈 전력 신호 CFP와 CFP*에 의해 작동되면, 래치는 퓨즈를 읽고, 데이터를 래칭한다. 래치는 일반적으로 전력 상승 시에 그리고 RAS 주기동안에 작동한다. 래치의 데이터는 실제 보완 신호로 프리디코딩되고, 열 어드레스 신호 CAnm*<0:3>과 함께, 신호 CAM*을 생성하기 위한 비교 로직에 제공된다.

도 80D는 도 80A에 도시되는 작동 회로(1046)를 상세하게 도시한다. 작동 회로(1046)는 두 개의 퓨즈를 포함하고, 그 중 하나는 퓨즈 블록(1136)을 작동시키고, 그 중 다른 하나는 퓨즈 블록(1136) 자체가 겸함이 생길 때 퓨즈 블록(1136)을 순차적으로 작동하지 않게 한다. 작동 회로(1046)는 퓨즈 블록(1136)이 작동하지 않음을 표시하는 피드백 신호 EFDIS<n>와 열 퓨즈 회로(1144)를 위한 열 퓨즈 전력 신호 CFP와 CFP*를 공급한다.

도 79에서, 열 전기 퓨즈 회로(1150)와 열 전기 퓨즈 블록 작동 회로(1152)가 전기적으로 프로그래밍가능한 열 퓨즈 블록(1136)에 신호를 제공한다. 퓨즈 블록 선택 회로(1154)는 열 어드레스 신호 CAnm*<0:3>을 수신하고, 퓨즈 블록(1136- 1139)이 작동하는 지를 표시하는 퓨즈 블록 선택 신호 FBSEL*을 생성한다. CMATCH 회로(1156)는 열 퓨즈 블록(1136-1139)으로부터 신호 CMAT*<0:3>을 수신하고, 열 어드레스와 용장 열 사이에 일치점이 있는 지를 표시하는 CMATCH 및 CMATCH* 신호를 생성한다. 열 전기 퓨즈 회로(1150), 열 전기 퓨즈 블록 작동 회로(1152), 퓨즈 블록 선택 회로(1154), 그리고 CMATCH 회로(1156)의 상세도가 도 81A-D에 도시된다.

도 82는 도 64A에 도시되는 광역 열 디코더(1021)의 블록 다이어그램이다. 광역 열 디코더(1021)는 네 그룹의 열 드라이버를 포함하고, 각각의 그룹은 두 개의 열 디코드 CMAT 드라이버(1160, 1161)와 한 개의 열 디코드 CA01 드라이버(1164)를 가진다. 열 CMAT 드라이버(1160, 1161)와 열 디코드 CA01 드라이버(1164)의 각각의 그룹은 한 쌍의 광역 열 디코드 섹션(1170, 1171)에 신호를 제공한다. 광역 열 디코더(1021)는 9개의 행 드라이버 블록(1166)을 또한 포함한다. 각각의 행 드라이버 블록(1166)은 32 메가 어레이 블록(31)에 의한 사용을 위한 행 어드레스 신호 nLRA12<0:3>, nLRA34<0:3>, nLRA56<0:3>을 생성하기 위하여 행 어드레스 데이터를 구동한다. 도 83A는 행 드라이버 블록(1166) 중 하나의 상세도이다.

각 쌍의 열 디코드 CMAT 드라이버(1160, 1161)는 신호 CA1011*<0:3>에 의해 작동하고, 8개의 CMAT*<0:31> 신호를 구동한다. 각각의 열 디코드 CA01 드라이버(1164)는 신호 CELEM<0:7> 중 두 개에 의해 작동하고, 각각은 신호 CA01*<0:3>을 구동한다. 도 83B와 83C는 열 디코드 CMAT 드라이버(1160) 중 하나와 열 디코드 CA01 드라이버(1164) 중 하나의 각각의 상세도이다.

광역 열 디코드 섹션(1170, 1171)의 각각은 신호 LCA01<0:3>에 의해 작동하고, 32 메가 블록 어레이(31)에 의해 사용되는 132 열 선택 신호 CSEL을 생성하기 위해 한 그룹의 열 어드레스 신호를 프리디코딩한다. 전체 1056 열 선택 신호 CSEL<0:1055>은 모든 광역 열 디코드 섹션에 의해 발생된다.

도 83D는 광역 열 디코드 섹션(1170) 중 하나의 블록 다이어그램이다. 광역 열 디코드 섹션(1170)은 다수의 열 선택 드라이버(1174)와 R 열 선택 드라이버(1176)로 이루어진다.

도 84A와 84B는 광역 열 디코드 섹션(1170, 1171)에 각각 나타나는 열 선택 드라이버(1174)와 R 열 선택 드라이버(1176)의 하나씩을 도시한다.

도 85는 도 64A에 도시되는 행 용장 블록(1047)의 블록 다이어그램이다. 행 용장 블록(1047)은 8개의 동일한 행 뱅크(1180)를 포함하고, 상기 행 뱅크(1180)는 용장 행 어드레스의 부분에 행 어드레스 RAnm<0:3>의 부분을 비교하며, 일치를 표시하는 행 일치 신호 RMAT를 생성한다. 용장 로직(1182)은 행 어드레스 RAnm<0:3>이 용장 행으로 대치되었는 지를 표시하는 출력 신호를 생성하고 RMAT 신호를 논리적으로 조합한다. 용장 로직(1182)은 도 86에 상세히 도시된다.

도 86에서, 용장 로직(1182)은 행 일치 신호 RMAT<n>를 수신한다. 노드(1183)는 높은 레벨로 충전된다. 어떤 RMAT가 높아지면, 노드(1183)는 래치 내에 캡쳐되도록 방전된다. 신호 ROWRED<n>이 낮은 상태에 머무르면, 어떤 용장도 일치도 없다. 이러한 상황에서, 표준 행이 사용된다. 신호 ROWRED<n>이 높아지면, 용장 행 중 하나가 사용될 것이고, 높아지는 특정 신호가 위상 파이어링을 식별할 것 이다.

용장 로직(1182)은 프로그래밍 용의 RMATCH*를 생성하기 위해 다른 신호와 조합되는 퓨즈 어드레스 래치 신호 FAL을 또한 수신한다. 용장 로직(1182)은 용장 로직 어딘가에 일치가 있는 지를 표시하는 신호 RELEM*을 생성하기 위해 모든 ROWRED 신호를 수신하고 조합한다. 상기 신호는 용장 (RED) 신호를 생성하는 데 사용된다.

도 87은 도 85에 도시되는 행 뱅크(1180) 중 하나의 블록 다이어그램이다. 행 뱅크(1180)는 전기적으로나 정밀 레이저로 프로그래밍될 수 있는 한 개의 행 전기 블록(1186)과, 정밀 레이저로만 프로그래밍될 수 있는 세 개의 행 퓨즈 블록(1187-1189)을 포함한다. 행 전기 블록(1186)과 행 퓨즈 블록(1187-1189)은 행 어드레스 신호 RAnm<0:3>을 수신하고, 출력 신호 RMAT<0:3>을 생성한다. 상기 출력 신호는 행 어드레스가 용장 행과 일치하는 지를 표시한다. Rsect 로직(1192)은 신호 RMAT<0:3>를 수신하고, 용장 일치를 가지는 어레이 섹션을 나타내는 신호 RSECT<n>를 생성한다. rsect 로직(1192)은 도 88에서 상세하게 도시된다.

도 89는 도 87에 도시되는 행 전기 블록(1186)의 블록 다이어그램이다. 행 전기 블록(1186)은 6개의 전기 뱅크(1200-1205)를 포함하고, 상기 전기 뱅크(1200-1205)는 행 어드레스와 용장 행 사이의 일치를 표시하는 신호 RED*를 생성하고 행 어드레스 신호를 수신한다. 용장 행의 어드레스는 신호 EFnm<0:3>에 의해 전기적으로 나타난다. 용장 작동 회로(1208)는 퓨즈와 프로그래밍 가능하여, 행 전기 블록(1186)을 작동/비작동시키고, 전기 뱅크 2(1210)와 전기 뱅크(1200-1205)를 작 동하도록 신호 PR을 생성한다. 선택 회로(1212)와 전기 뱅크 2(1210)는 행 전기 블록(1186)이 작동하는 지를 표시하는 신호 G252와 RED*를 생성하고, 행 어드레스 신호를 수신한다. 전기 뱅크(1200-1205)와 마찬가지로, 전기 뱅크 2(1210)는 EVEN/ODD 신호로 표시되는 행 어드레스 데이터를 전기 신호 EFeo<0:1>에 비교한다. 출력 회로(1214)는 선택 회로(1212)와 전기 뱅크 2(1210)로부터 신호 G252와 RED*를, 그리고 전기 뱅크(1200-1205)로부터 신호 RED*를 수신한다. 그리고 상기 출력 회로(1214)는 행 어드레스와 용장 행 사이에 일치점이 있는 지를 표시하는 행 일치 신호 RMAT를 생성한다. 전기 뱅크(1200), 용장 작동 회로(1208), 선택 회로(1212), 전기 뱅크 2(1210), 출력 회로(1214)의 상세도는 각각 도 90A-E이다.

도 91은 도 87에 도시되는 행 퓨즈 블록(1187) 중 하나의 다이어그램이다. 행 퓨즈 블록(1187)은 퓨즈 뱅크(1220-1225), 퓨즈 뱅크 2(1228), 용장 작동 회로(1230), 선택 회로(1232), 그리고 출력 회로(1234)를 포함한다. 행 퓨즈 블록(1187)의 구성성분은 행 전기 퓨즈 블록(1186)과 동일하고, 용장 행이 행 전기 블록(1186)의 행 전기 뱅크 2(1210)와 행 전기 뱅크(1200-1205)의 전기 신호 EFnm<0:3>와 EFeo<0:1>로 보다는, 행 퓨즈 블록(1187)의 퓨즈 뱅크 2(1228)와 퓨즈 뱅크(1220-1225)의 퓨즈로 표시되는 점만이 상이하다. 퓨즈 뱅크(1220), 용장 작동 회로(1230), 선택 회로(1232), 퓨즈 뱅크 2(1228), 그리고 출력 회로(1234)의 상세도가 도 92A-E에 각각 도시된다.

도 87에서, 행 전기 쌍(1240-1245)이 행 전기 퓨즈(1248)는 행 전기 블록(1186)에 용장 행 어드레스를 표시하는 신호 EFnm<0:3>을 제공한다. 행 전기 쌍(1240-1245)과 행 전기 퓨즈(1248)는 입력 로직(1250)에 의해 생성되는 퓨즈 블록 선택 신호 FBSEL*에 의해 작동하고, 이는 도 93A에 보다 상세하게 도시된다. 행 전기 블록(1186)은 신호 EFEN에 의해 작동하고, 상기 신호 EFEN은 도 93B에 상세히 도시되는 행 전기 퓨즈 블록 작동 회로(1252)에 의해 생성된다.

도 93C는 도 87에 도시되는 행 전기 퓨즈(1248)를 도시한다. 행 전기 퓨즈(1248)는 신호 CGND에서 높은 전압을 공급함으로서 전기적으로 단락될 수 있는 반퓨즈(antifuse)를 포함한다. 반퓨즈에 저장되는 데이터는 프리디코딩된 신호 EFB*<0>과 EFB<1>로 출력된다.

도 93D는 도 87에 도시되는 행 전기 쌍(1240) 중 하나를 도시한다. 행 전기 쌍(1240-1245) 각각은 두 비트의 데이터, 즉 최대 유효 비트와 최소 유효 비트를 저장하고, 두 개의 독립적이면서 동일한 회로를 포함하며, 그 중 한 회로는 최대 유효 비트에 대한 것이고, 그 중 다른 하나의 회로는 최소 유효 비트에 대한 것이다. 각각의 회로는 신호 CGND에서 높은 전압을 가함으로서 단락되는 반퓨즈와 함께 비트 데이터를 저장한다. 행 전기 쌍(1240-1245)은 프리디코딩된 신호 EFnm<0:3>를 생성하기 위한 프리디코드 회로를 또한 포함한다.

도 64A에서, 행 용장 블록(1047)의 출력은 도 94에 상세히 도시되는 바와 같이 행 용장 버퍼(1053)에 의해 이어진다. 행 용장 버퍼(1053)의 출력은 토포 디코더(1059)에 또한 입력되고, 이는 도 95에 도시된다. 토포 디코더(1059)는 데이터 경로(1064)에 입력되는 신호 TOPINVODD, TOPINVODD*, TOPINVEVEN, 그리고 TOPINVEVEN*을 생성한다.

도 65A와 65B에 도시되는 좌측 로직(21)은 우측 로직(19)과 거의 동일하다. 일반적으로, 좌측 로직(19)의 구성성분은 우측 로직(19)의 기능적으로 동일한 구성성분과 동일한 참조번호("'" 표시가 붙음)를 사용한다. 이러한 번호 선정의 예외는 Vccp 펌프 회로(402)와 DVC2 제너레이터(500-503)에 대해 나타나고, 이는 섹션 VII에서 보다 상세히 기술된 바 있다.

좌측 로직(21)은 Vbb 펌프(280)를 포함하지 않는 점에서 우측 로직(19)과 다르다. 더욱이, 좌측 로직(19)은 데이터 퓨즈 id(1260)를 포함하고, 이는 우측 로직(19)에 존재하지 않는다. 데이터 퓨즈 id(1260)는 데이터 경로(1064')를 통해 한 개 이상의 데이터 패드까지 퓨즈 id 데이터를 구동한다. 도 96은 데이터 퓨즈 id(1260)를 상세히 도시한다. 데이터 퓨즈 id 회로(1260)에 사용되는 데이터는 중앙 로직으로부터 발생한다.

XI. 그 이외의 도면

도 97은 본 발명에 따라 구축되는 도 4에 도시되는 256k 어레이(50) 중 하나의 데이터 형태를 도시한다. 어레이(50)는 다수의 개별 메모리 셀(1312)로부터 구축되고, 상기 메모리 셀 모두는 유사한 방식으로 구축된다.

도 98은 메모리 셀(1312) 중 하나의 상세도이다. 각각의 메모리 셀(1312)은 제 1/2 트랜지스터/커패시터 쌍(1314, 1315)을 포함한다. 각각의 트랜지스터/커패시터 쌍(1314, 1315)의 각각은 저장 노드(1318, 1319)를 각각 포함한다. 두 트랜지스터/커패시터 쌍(1314, 1315)에 의해 공유되는 접촉부(1320)는 트랜지스터/커패시터 쌍(1314, 1315)을 워드라인 WL<n>에 연결한다.

도 97로 다시 돌아와서, 메모리 어레이(50)는 수평으로 작동하는 워드라인 WL<n>과, 수직으로 작동하는 디지트라인 DIGa<n>, DIGa*<n>, DIGb<n>, DIGb*<n>을 가진다. 워드라인 WL<n>은 트랜지스터/커패시터 쌍(1314, 1315)의 활성 영역 위에 놓이고, 트랜지스터/커패시터 쌍(1314, 1315)의 트랜지스터가 전도 상태인지 비전도 상태인 지를 결정한다. 워드라인 신호는 메모리 어레이(10)의 좌측 및 우측에 위치하는 행 디코더로부터 발생한다. 메모리 어레이(10)는 512개의 라이브 워드라인 WL<0:511>, 메모리 어레이(50)의 바닥에 위치하는 두 개의 용장 워드라인 RWL<0:1>, 그리고 메모리 어레이의 꼭대기에 위치하는 두 개의 용장 워드라인 RWL<2:3>을 가진다. 용장 워드라인은 결함 워드라인 대신에 논리적으로 대치된다. 디지트라인은 쌍으로 조직되고, 각 쌍은 어레이(50)의 동일 비트 데이터에 대한 실제값과 보완값을 나타낸다. 디지트라인은 디지털 접촉부(1320) 내/외로 데이터를 운반하고, 메모리 어레이(50)의 바닥과 꼭대기에 위치하는 센스 증폭기에 디지털 접촉부(1320)를 연결한다. 메모리 어레이에는 512개의 디지트라인 쌍이 있고, 추가적으로 32개의 용장 디지트라인 쌍이 있다.

워드라인은 다결정 실리콘으로 제작되는 것이 선호되고, 디지트라인은 다결정 실리콘이나 금속으로 제작되는 것이 선호된다. 저항과 열을 감소시키기 위해 규화되어, 속도 감소 없이 더 긴 워드라인 조각을 만들 수 있는 다결정 실리콘으로 워드라인이 제작되는 것이 가장 선호된다. 저장 노드(1318)는 두 다결정 실리콘층 사이에 산화물-질화물-산화물 유전체로 구축될 수 있다.

도 99는 칩(10)의 관련된 구성성분과 다양한 전압원의 전력 상승을 제어하기 위해 사용되는 (도 100에 도시되는) 전력 상승 순서 회로(1348)의 작동을 도시하는 상태 다이어그램(1330)이다. 상태 다이어그램(1330)은 리셋 상태(1332), Vbb 펌프 전력 상승 상태(1334), DVC2 제너레이터 전력 상승 상태(1336), Vccp 펌프 전력 상승 상태(1338), RAS 전력 상승 상태(1340), 그리고 최종 전력 상승 상태(1342)를 포함한다. Vbb 펌프, DVC2 제너레이터, 그리고 Vccp 펌프는 섹션 VII에서 기술된 바 있다.

전력이 먼저 칩(10)에 공급되었을 때, 전력 상승 순서 회로(1348)는 리셋 상태(1332)에서 시작한다. 리셋 상태(1332)의 용도는, 전력 상승 순서가 시작되기 전에, 외부 공급 전압 Vccx가 도 36B에 도시되는 제 1 정해진 값 아래의 제 3 정해진 값에 도달하는 것을 기다리는 것이다. Vccx가 상기 제 3 정해진 값을 넘으면, 순서 회로(1348)는 Vbb 전력 상승 상태(1334)로 진행된다. Vccx가 제 3 정해진 값 아래로 떨어지면, 순서 회로(1348)는 리셋 상태(1332)로 돌아간다.

Vbb 전력 상승 상태(1334)의 용도는, 추가적인 전력원의 전력 상승을 시작하기 전에, Vbb 펌(280)에 의해 제공되는 역 바이어스 전압 Vbb이 정해진 값, 선호적으로 -1 볼트 이하의 값에 도달하기를 기다리는 것이다. Vbb 펌프(280)는 Vccx가 상승하기 시작할 때 자동적으로 활성화되고, 순서 회로(1348)가 Vbb 전력 상승 상태(1334)에 도달할 때 여전히 이어지고 있다. 전압 Vbb가 정해진 상태에 도달하면, Vbb 펌프(280)는 꺼지고, 순서 회로(1348)는 Vbb 전력 상승 상태(1334)를 떠나며, DVC2 전력 상승 상태(1336)를 진행한다.

DVC2 전력 상승 상태(1336)의 용도는, 추가적인 전력 공급원의 전력 상승을 시작하기 전에, 전압 DVC2가 정해진 상태에 도달하는 것을 기다리는 것이다. 이는, 도 73에 도시되는 DVC2 NOR 회로(1092)에서 스위치(74)가 설정되는 방법에 따라 모든 DVC2 제너레이터가 정상 상태나 한 상태에 도달하기를 기다리는 것을 의미한다. 전압 DVC2가 정해진 상태에 도달하면, 그리고 전압 Vccx와 Vbb가 바람직한 각각의 정해진 상태에 놓이는 것을 가정할 때, 순서 회로(1348)는 DVC2 전력 상승 상태(1336)로부터 Vccp 전력 상승 상태(1338)까지 진행된다.

Vccp 전력 상승 상태(1338)의 용도는, 전압 Vccp가 정해진 상태, 선호적으로는 대략 Vcc 플러스 1.5 볼트의 상태에 도달하기를 기다리는 것이다. 전압 Vccp가 정해진 상태에 도달하기 전에, 전압 Vcc는 정해진 상태 내에 있어야 한다. 앞서 언급한 바와 같이, Vcc는 리셋 상태(1332)에서 전력 상승이 일어나므로, Vcc는 Vccp 전력 상승 상태를 지연하지 않는다. 전압 Vccp가 정해진 상태에 도달하면, 그리고 전압 Vccx, Vbb, 그리고 DVC2 각각이 바람직한 각각의 정해진 상태에 있다고 가정할 때, 순서 회로(1348)는 Vccp 전력 상승 상태(1338)로부터 RAS 전력 상승 상태(1340)까지 진행된다.

RAS 전력 상승 상태(1340)의 용도는 RAS 버퍼(745)에 전력을 제공하는 것이다(도 46에 도시됨). 순서 회로(1348)는 최종 전력 상승 순서 상태(1342)로 진행되고, 여기서 Vccx가 제 3 정해진 값 아래로 떨어질 때까지 유지된다. 이때, 순서 회로(1348)는 리셋 상태(1332)로 돌아가고, Vccx가 제 3 정해진 값으로 복귀하는 것을 기다린다.

도 100은 도 99에 도시되는 상태 다이어그램(1330)의 기능성을 구현하기 위 해 구축되는 전력 상승 순서 회로(1348)의 한 예의 블록 다이어그램이다. 전압 감지기(1350)는 외부 공급 전압 Vccx를 수신하고, 출력 신호 UNDERVOLT*를 발생시킨다. 상기 출력 신호는 Vccx가 제 3 정해진 값, 선호적으로 약 2 볼트 위에 있는 지를 나타낸다. 도 101A는 사용되는 전압 감지기(1350)의 예를 도시하는 회로도이다. 전압 감지기(1350)는 한 쌍의 병렬 저항을 포함하고, 그 중 하나는 직렬 pMOS 트랜지스터와 직렬로 연결되어, Vccx에 반응하는 제 1 전압 제한 회로(1352)를 형성한다. 제 1 전압 제한 회로(1352)는 저항과 pMOS 트랜지스터 사이의 정션에서 도 101B에 도시되는 제 1 한계 신호 VTH1을 생성한다. 제 1 한계 전압 VTH1은, Vccx가 제 4 정해진 값 위에, 선호적으로 약 2 볼트 위에 있을 때, 신호 VSW를 생성하는 제 1 신호 발생 회로(1354)의 트랜지스터를 게이팅하는 데 사용된다.

전압 감지기(1350)는 제 2 전압 제한 회로(1356)와 제 2 신호 발생 회로(1358)를 또한 포함하고, 상기 두 회로(1356, 1358)는 제 1 전압 제한 회로(1352)와 제 1 신호 발생 회로(1354)와 유사한 방식의 기능과 구조를 가진다. 제 2 전압 제한 회로(1356)는 직렬 연결된 nMOS 트랜지스터와 저항의 구조를 가지고, 그 중 하나는 별도 선택된다. 회로(1356)는 Vccx와 반응하고, 도 101C에 도시되는 제 2 한계 신호 VTH2를 생성한다. 제 2 신호 발생 회로(1358)는 nMOS 트랜지스터로 구축되고, 한 쌍의 병렬 저항은 Vccx와 VTH2에 반응하며, 제 2 신호 VSW2를 생성하며, 상기 제 2 신호 VSW2는 Vccx가 제 4 정해진 값 위에 있는 지를 표시한다.

제 1/2 신호 발생 회로(1354, 1358)로부터의 신호 VSW와 VSW2는, Vccx가 제 4 정해진 값 위에 있는 지를 상기 두 회로(1354, 1358)가 표시하는 지를 나타내는 UNDERVOLT* 신호를 생성하기 위해 로직 회로(1360)에 국부적으로 조합된다.

전압 감지기(1350)는 앞서 처리된 것과는 다른 방식으로 nMOS 장비나 pMOS 장비를 작동시키는 제작 변화를 보상하기 위한 두 쌍의 동일한 회로를 포함한다. 이러한 변화는 한 개의 전압 제한 회로(1352, 1356)나, 한 개의 신호 발생 회로(1354, 1358)가 기대된 것보다 훨씬 일찍 이어져, Vccx가 제 4 정해진 값 위에 있다는 것을 나타낸다. 이러한 일이 발생하면, 순서 회로(1348)는, Vccx가 회로의 작동을 지지할 수 있기 전에, 작동하기 시작하여, 잠재적인 에러의 가능성을 보인다. 그러나, UNDERVOLT*가 높은 로직 상태에서 생성되기 전에 Vccx가 제 4 정해진 값 위에 있다는 것을 두 신호 발생 회로(1354, 1358)가 나타내는 것을 로직 회로(1360)가 요구하기 때문에, 회로(1352, 1354, 1356, 1358) 중 어느 하나에 의한 에러가 전압 감지기(1350)의 성능에 악영향을 끼치지 않을 것이다. 제작 변화가 회로(1352, 1354, 1356, 1358) 중 하나를 너무 늦게 구동하여, 신호 VSW나 VSW2 중 하나를 지연시키는 것이 또한 가능하다. 그러나, 이러한 형태의 변화는 매우 쉽게 정정될 수 있고, 어떤 경우에도, 충분한 전압 없이 작동하는 순서 회로(1348)에 영향을 미치지 않는다. 다른 종류의 로직 회로(1360)는, 신호 VSW와 VSW2 중 하나만이 사용가능해질 때, 다른 결과에, 즉 UNDERVOLT* 신호의 생성에 영향을 미치는 데 사용된다.

도 101D는 사용가능한 리셋 회로(1362)의 한 예를 도시하는 회로도이다. 리셋 로직(1362)은 UNDERVOLT* 신호를 수신하고, UNDERVOLT* 신호가 안정한 지를 나 타내는 CLEAR* 신호를 발생시킨다. 선호되는 실시예에서, 리셋 회로(1362)는 최소한으로 정해진 기간동안, 대략 100 나노초동안 2 볼트 이상이면 Vccx가 안정한 지를 리셋 회로(1362)가 결정한다. 리셋 회로(1362)는 신호 UNDERVOLT*에 반응하는 수많은 직렬 지연 회로(1363)를 포함한다. 지연 회로(1363)의 수와, 그 각각과 연관된 전파 지연은, Vccx가 안정하다는 것을 리셋 회로(1362)가 결정하기 전에 Vccx가 2 볼트 이상이어야 한다는 것을 정해진 시간 동안 결정한다. 리셋 회로(1362)는 리셋 로직 게이트를 또한 포함하고, 상기 리셋 로직 게이트는 지연 회로(1363)를 재설정하기 위해 리셋 신호 RST를 생성하기 위한 신호 UNDERVOLT*에 반응하는 인버터로 이루어진다. UNDERVOLT* 신호가 낮은 로직 상태로 갈 때, 즉, Vccx가 제 1 정해진 값 이하라는 것을 나타내면, 리셋 로직 게이트는 도 101E에 도시되는 바와 같이, 지연 회로(1363)에 커패시터를 방전시키는 높은 로직 상태 신호를 발생시킨다. 커패시터를 방전시킴으로서, 지연은 항상 동일하다. 전력 "글리치"가 커패시터 방전에 의존하면, 글리치는 커패시터를 완전히 방전시키기에 충분하지 않을 것이다. 이러한 상황하에서, 지연 시간은 예견불가능하게 될 것이다.

리셋 로직(1362)은 최종 지연 회로(1363)로부터의 출력 신호와 UNDERVOLT* 신호 모두에 반응하는 인버터와 NAND 게이트로 이루어지는 로직 회로를 또한 포함한다. 최종 지연 회로(1363)로부터의 출력 신호와 UNDERVOLT* 신호가 높은 로직 상태에 있다면, 로직 회로는 높은 로직 상태의 CLEAR* 신호를 발생시킬 것이고, 이는 Vccx가 안정하다는 것을 나타낸다. 그러나, UNDERVOLT* 신호가 언제라도 낮은 로직 상태로 가면, 지연 회로(1363)는 재설정되고, 로직 회로는 낮은 로직 상태에서 CLEAR* 신호를 발생시킬 것이고, 이는 Vccx가 불안정하다는 것을 나타낸다. UNDERVOLT* 신호가 지연 회로(1363)와 로직 회로를 통해 신호를 전파시키기에 충분한 높은 로직 상태를 유지할 때까지 CLEAR* 신호는 낮은 로직 상태를 유지할 것이다. 선호되는 실시예에서, Vccx가 원하는 정해진 값 위에서 안정하기 전에 순서 회로(1348)가 (도 99에 도시되는) 리셋 순서 상태(1332)를 넘어 진행되는 것을 방지하기 위하여, 리셋 로직(1362)이 사용된다. 그러나, 도 99에 도시되는 상태 다이어그램(1330)의 기능을 순서 회로가 구현하기 위해, 리셋 로직(1362)이 필요한 것은 아니다.

도 100에 도시되는 상태 기계 회로(1364)는 리셋 로직(1362)으로부터 CLEAR* 신호를 수신하고, Vbb, DVC2, 그리고 Vccp 상태를 표시하는 다른 신호 역시 수신한다. 상태 기계 회로(1364)는 도 99에 도시되는 상태 다이어그램에 도시되는 기능을 수행하고, 이는 아래에서 더욱 자세히 기술될 것이다.

전력 상승 순서 회로(1348)에 대한 대안은 RC 타이밍 회로(1368, 1369)이다. RC 타이밍 회로(1368, 1369)는 외부 공급 전압 Vccx의 적용으로 인한 시간 경과에만 좌우되는 전력 상승 신호를 발생시키고, 피드백 신호를 수신하지 않는다. RC 타이밍 회로(1368, 1369)는 순서 회로(1348)에 대한 대안으로 제공되지만, 순서 회로(1348) 작동에 필요한 것은 아니다. 도 101F와 도 101G는 RC 타이밍 회로(1368, 1369)의 한 실시예를 도시하는 회로도이다.

출력 로직(1372)은 상태 기계 회로(1364)와 RC 타이밍 회로(1368) 모두로부터 출력 신호를 수신한다. 출력 로직은 상태 기계 회로(1364)로부터 또는 RC 타이 밍 회로(1368, 1369)로부터 한 세트의 출력 신호만을 사용한다. 출력 로직(1372)에 의해 수신되는 STATEMACH* 신호는 어떤 세트의 출력 신호가 출력 로직(1372)에 의해 사용되는 지를 결정한다. 도 101H는 STATEMACH* 신호에 의해 제어되는 다수의 멀티플렉서로 이루어지는 출력 로직(1372)의 한 실시예의 회로도이다.

본드 옵션(1374)은 RC 타이밍 회로(1374)의 사용, 또는 상태 기계 회로(1364)의 사용 사이의 선택을 허용한다. 상기 선택은 출력 로직(1372)에 의해 사용되는 STATEMACH* 신호를 발생시키도록 본드 옵션 내에서 퓨즈를 개방하거나 개방하지 않음으로서 이루어진다. 도 101I는 본드 옵션(1374)의 한 실시예의 회로도이다.

도 101J는 도 100에 도시되는 상태 기계 회로(1364)의 한 실시예의 회로도이다. NOR 게이트(1379)는 VBBON과 VBBOK* 신호를 수신하고 VBBOK2 신호를 발생시키며, 이는 스패어 회로(1388)에 CLEAR* 신호와 함께 제공된다. 추가적인 전력 상승 단계가 이후에 바람직한 경우에, DRAM의 수정을 허용하기 위해 스패어 회로(1388)가 제공된다. CLEAR* 신호가 높은 로직 상태에 있으면, VBBOK2 신호가 스패어 회로(1388)를 통과하고, DVC2 작동 회로(1380)에 제공된다. CLEAR* 신호가 낮은 로직 상태에 있으면, 스패어 회로(1388)는 Vccx가 안정하지 않다는 것을 표시하는 DVC2 작동 회로(1380)의 낮은 로직 신호를 발생시킨다. DVC2 작동 회로(1380)는 CLEAR* 신호를 또한 수신하고, 상기 기술된 조건과 부합될 때 DVC2 제너레이터(500)를 작동하는 신호 DVC2EN*을 발생시킨다. 신호 DVC2OKR과 DVC2OKL은, DVC2가 우측 및 좌측 로직(19, 21)의 정해진 범위 내에 있도록 결정되는 지를 나타낸다. NAND 게이트(1377)의 출력이 인버터(1378)에 연결될 때의 NAND 게이트(1377)는, DVC2가 우측 및 좌측 로직(19, 21)의 정해진 범위 내에서 결정되는 지를 나타내는 DVC2OK 신호를 생성하기 위해 DVC2OKR과 DVC2OKL 신호를 논리적으로 조합한다..

Vccp 작동 신호(1382)는 CLEAR*, VBBOK2, DVC2OK 신호를 수신하고, 상기 기술된 조건과 부합될 때 Vccp 펌프(400)를 작동하는 VCCPEN* 신호를 발생시킨다. 인버터(1384)는 VCCPON 신호를 그 보완 신호, VCCPON*으로 변환한다. 전력 RAS 회로(1384)는 CLEAR*, VBBOK2, DVC2OK, 그리고 VCCPON* 신호를 수신하고, 상기 조건과 부합할 때 RAS 버퍼(745)를 작동하는 RWRRAS* 신호를 발생시킨다. RAS 피드백 회로(1366)는 RWRRAS* 신호를 수신하고, RAS 버퍼가 작동되는 지를 나타내는 RASUP 회로를 발생시킨다.

전력 상승 회로(1386)는 CLEAR*, VBBOK2, DVC2OK, VCCPON*, 그리고 RASUP 신호를 수신하고, 상기 기술된 조건과 부합할 때 칩(10)이 전력 상승 단계에 도달하는 것을 나타내는 PWRDUP와 PWRDUP* 신호를 발생시킨다. 각각의 회로(1380, 1382, 1384, 1388)는 Vccx가 불안정하다고 결정될 때 CLEAR* 신호에 의해 재설정되는 래치와 여러 가지 신호를 수신하는 NAND 게이트로 구성된다.

도 102A-102K는 전력 상승 순서 회로(1348)와 연관된 신호를 도시하는 타이밍 다이어그램의 도면이다. 도 102A는 Vccx를 도시하고, 더 큰 외부 전력이 가해지면, Vccx는 점진적으로 상승한다.

도 102B는 UNDERVOLT* 신호를 도시하고, 상기 신호는 전압 Vccx가 제 1 정해 진 값에 도달하거나 제 1 정해진 값을 초과할 때, 낮은 로직 상태로부터 높은 로직 상태까지 상태를 변화한다.

도 102C는 CLEAR* 신호를 도시하고, 상기 신호는 UNDERVOLT* 신호에 반응하며, UNDERVOLT* 신호가 정해진 시간동안, 선호적으로는 약 100 나노초동안 높은 로직 상태에 있은 다음에 낮은 로직 상태로부터 높은 로직 상태까지 변화한다. CLEAR* 신호는 외부 공급 전압 Vccx가 안정하다고 믿어지는 것을 표시한다.

도 102D는 VBBOK2 신호를 도시한다. 전압 Vbb가 정해진 상태에 도달하고 Vbb 펌프(280)가 꺼질 때, 참조 번호 (1390)으로 표시되는 시간 지점에서, VBBOK2 신호는 높은 로직 상태로부터 낮은 로직 상태로 변화한다.

도 102E는 DVC2EN* 신호를 도시하고, 상기 신호는 DVC2 제너레이터(500)를 작동시키기 위해 순서 회로(1348)로부터 출력된다. 도 102D와 102E에서 비교되는 바와 같이, DVC2 제너레이터(500)는 신호 VBBOK2가 낮은 로직 상태로 이동할 때까지 작동하지 않는다.

도 102F는 DVC2OKR 신호를 도시하고, 상기 신호는 우측 로직에서 전압 DVC2가 안정한 지를 나타낸다. 전압 DVC2가 좌측 로직에서 안정한 지를 나타내는 유사한 신호, DVC2OKL은 도 100에 도시되는 순서 회로(1348)에 제공되지만, 정상적D니 상황에서 DVCOKR과 DVC2OKL이 매우 유사하게 반응하기 때문에 타이밍 다이어그램에 도시되지는 않는다. 신호 DVC2OKR는 참조 번호(1391)에 의해 도시되는 신간까지 전압 DVC2에 대한 안정한 상태를 표시하지 않는다.

도 102G는 VCCPEN* 신호를 도시하고, 상기 신호는 Vccp 펌프(400)를 작동시 키기 위해 순서 회로(1348)로부터 출력된다. CLEAR* 신호가 높고 VBBOK2 신고가 낮으며 그리고 DVC2OKR 신호가 높을 때, 신호 VCCPEN*은 지점(1392)까지 Vccp 펌프(400)를 작동시키지 않을 것이다.

도 102H는 VCCPON 신호를 도시하고, 상기 신호는 Vccp 펌프(400)가 작동한 후에도 온 상태인 지를 나타낸다. 상기 시간까지, 그 상태는 관련이 없다.

도 102I는 PWRRAS* 신호를 도시하고, 상기 신호는 RAS 버퍼(745)에 전력을 제공하기 위해 순서 회로(1348)로부터 출력된다. CLEAR* 신호가 높고 VBBOK2 신호가 높으며 DVC2OKR 신호가 높고 VCCPON 신호가 낮을 때, 참조 번호 (1393)에 의해 나타나는 시간 지점까지 PWRRAS* 신호는 RAS 버퍼(745)에 전력을 공급하지 않는다.

도 102J는 RASUP 신호를 도시하고, 상기 신호는 RAS 버퍼(745)가 전력을 수신하고 있는 지를 나타낸다.

도 102K는 PWRDUP* 신호를 도시하고, 칩(10)이 전력 상승 순서를 종료했다는 것을 나타내기 위해 순서 회로(1348)로부터 출력된다. CLEAR* 신호가 높고 VBBOK2 신호가 낮으며 DVC2OKR 신호가 높고 VCCPON 신호가 낮으며 RASUP 신호가 높을 때, 참조 번호(1394)에 의해 표시되는 시간 지점까지 PWRDUP* 신호는 전력 상승의 종료를 표시하지 않는다.

전력 상승 순서 동안의 언제라도, 외부 전압 Vccx가 제 1 정해진 값 아래로 떨어지면, 신호 CLEAR*는 낮아지고, 순서 회로(1348)를 재설정하며, 출력 신호 DVC2EN*, VCCPEN*, PWRRAS, 그리고 PWRDUP*를 포함한다.

도 103에서, 테스트 모드 엔트리 타이밍 다이어그램이 도시된다. 수퍼전압 WCBR 테스트 모드는 수퍼전압 작동 테스트 키를 로딩하기 위하여 벡터 WCBR을 필요로 한다. 이어서, 제 2 SVWCBR이 바람직한 테스트 키를 로딩하고, 수퍼전압이 N/C(비연결) 핀에 가해진다. 테스트 키는 CA0-7에 들어오고, 수퍼 전압이 제거되거나 클리어 테스트 모드 키가 나타날 때까지, 테스트 모드는 유효함을 유지한다. 수퍼전압 작동 테스트 모드가 DRAM 내로 로딩되면, 이어지는 SVWCBR이 추가적인 테스트 모드에서 로딩될 것이다. 예를 들어, (아래에 기술되는) 모드 2가 (아래에 기술되는) 모드 4와 조합된다면, 1 WCBR과 2 SVWCBR이 실행된다. 제 1 WCBR은 수퍼전압과, 키 2 와 키 4의 다음 두 SVWCBR 로드를 작동시킨다(도 103 참조). 수퍼전압 작동 테스트 모드를 포함하여, 모든 선택된 테스트 모드에 들어가는 것은 SVWCBR 동안 클리어 테스트 모드 키에 들어가거나 N/C 핀의 수퍼전압을 강하시킨다. DRAM에서 실행되는 모든 테스트는 수퍼전압 테스트 모드를 사용하여 도입된다.

도 103에 도시되는 바와 같이, RAS 사이클(1270, 1271) 이전의 두 개의 CAS가 사용된다. 사이클(1270, 1271)은 쓰기 작동(WE*) 신호, CAS* 신호, RAS* 신호의 에지(1272-1274)와 에지(1275-1277)에 각각 상응한다. 사이클(1270, 1271) 동안에, 어드레스 신호는 각각 대기 상태와 테스트 모드 상태에 칩(10)을 놓기 위한 어드레스 정보를 제공한다. RAS*가 불활성화될 때의 시간(1281) 이후의 시간(1280)에서, WLTON 1 신호가 불활성적으로 낮게 되면, 액세스 전압 신호가 수퍼전압 레벨에 있을 때 테스트 모드 작동이 실행된다.

발명의 선호되는 실시예에 따라 실행되는 테스트 모드는 다음과 같다:

0. CLEAR - 수퍼 전압 작동을 포함하여 WCBR 사이클에 의해 이전에 실행된 모든 테스트 모드를 이 태스크 키가 작동불능시킨다.

1. DCSACOMP - X8 4K 부분의 CA<12>, X16 4K 부분의 CA<11>, 또는 8K 부분의 RA<12>를 압축함으로서 용장 영역을 가로지르거나 인접한 비트를 쓰지않고 2X 어드레스 압축을 이 테스트 모드는 제공한다. 이 어드레스 압축은 32 메가 어레이 내의 상/하부 16 메가 어레이 섹션으로부터 데이터를 조합한다.

2. CA9COMP - 이 테스트 모드는 인접 비트를 쓰지않고 2X 어드레스 압축을 제공하고, 압축 CA<9>에 의해 용장 영역을 가로지른다. 이 어드레스 압축은 상/하부 64 메가 4분할체로부터 데이터를 조합한다. 이 테스트 모드는 다른 테스트 모드와 조합된다.

3. 32MEGCOMP - 이 테스트 모드는 인접 비트 쓰기 없이 2X 어드레스 압축을 제공하고, X8 부분에 대한 CA<11>(X16 8K 부분에 대한 CA<10>, X4 8K 부분에 대한 CA<12>, 또는 16K 부분에 대한 RA<13>)을 압축함으로서 용장 영역을 가로지른다. 이 어드레스 압축은 64 메가 4분할체 내의 좌/우 32 메가로부터 데이터를 조합한다.

4. REDROW - 이 테스트 모드는 행 용장 요소의 독립적인 테스트를 허용한다. 이어지는 사이클 동안의 RAS와 CAS에서의 어드레스는 액세스되는 비트를 선택한다. 행 프리테스트로부터, 용장 행을 선택하기 위해 하드-코딩된 어드레스 중 하나가 도입되면, 이어지는 열 어드레스는 이 용장 행으로부터 나올 것이다. 8분 중 32개의 용장 행 뱅크는 행 어드레스 RA0-6을 사용하여 하드코딩된다. 표준 8K 리프레시에서, 모든 32메가 8분은 용장 행을 파이어링할 것이다. 8K-X4 부분에서, CA9와 CA12는 어떤 8분이 DQ에 연결되는 지를 결정한다. REDROW와 REDCOL이 선택되면, 행 어드레스는 용장 행 요소 중 하나를 선택하고, 열 어드레스는 정상 열이나 용장 열 중 하나를 선택한다. 이는 용장 비트의 크로스-테스트를 허용한다. 이 테스트 모드는 SCSACOMP, CA9COMP, 32AEGCOMP, 또는 CA10COMP 테스트 모드와 함께 조합될 수 있다. 또한, 아래에 기술되는 " 용장 프리테스트"의 기술을 참고할 수 있다.

5. REDCOL - 이 테스트 모드는 열 용장 요소의 독립적인 테스트를 허용한다. 열 용장 요소는 열 용장 요소 작동을 위해 하드 코딩된 어드레스를 사용한다. 열 프리테스트를 수행하는 동안, 열 어드레스는, 하드 코딩된 어드레스와 일치하지 않는 용장 열이나 다른 정상 열의 테스팅을 허용하면서, 완전히 디코딩된다. 64 용장 열 위치가 완전히 디코딩되기 때문에, 64 용장 열 위치를 선택하기 위해 모든 열 어드레스를 필요로 한다. 용장 열 크로스 비트는, REDREW와 REDCOL이 로딩되면, 테스팅된다. 이 테스트 모드는 DCSACOMP, CA9COMP, 32MEGCOMP, 또는 CA10COMP 테스트 모드와 함께 조합될 수 있다.

6. ALLROW - 이 테스트 모들의 선택에 이어지는 RAS 사이클은 행 어드레스에 의해 선택되는 "시드(seed)" 워드라인 상에 모든 비트를 래치시킨다. 다음 2 WE 신호 에지의 각각 위에는, 각각의 8분의 2메가 섹션 내 행의 다른 1/4이 높게 불러질 것이다. 제 3 WE 변이에서, 행의 다른 4분이 높게 당겨질 것이고, DVC2 제너레이터가 작동불능 상태로 될 것이다. 제 4 WE 변이는 행의 최종 4분을 가져올 것이고, DVC2를 높게 이끌 것이다. 제 4 WE 변이 이후에, WE는 DVC2 전압을 제어할 것이다. WE가 높으면, DVC2는 p-채널 디바이스를 통해 내부 Vcc까지 당겨질 것이다. WE가 낮으면, DVC2가 GND까지 당겨진다. 도 104를 참조해보자. RAS가 낮게 불려지면, 메모리 셀 내에 저장되는 데이터는, 모든 워드라인이 낮기전에 EQ가 파이어링하기 때문에, 붕괴될 것이다. 다른 테스트 모드와 조합할 때, 이는 도입되는 최종 WCBR임에 틀림없다. ALLROW 하이 테스트 모드는 도 104, 108, 109와 연관하여 아래에서 보다 상세히 기술될 것이다.

7. HALFROW - ALLROW 테스트 모드와 유사하게, HALFROW는 EVEN 도는 ODD 행이 높게 불려지는 지를 A0가 제어하게 한다. HALFROW의 모든 다른 기능은 ALLROW와 동일하다.

8. DISLOCK - 이 테스트 모드는 충분한 특성화가 발전되도록 RAS와 쓰기 잠금 회로를 작동불능시킨다.

9. DISRED - 이 테스트 모드는 모든 행/열 용장 요소를 작동불능상태로 만든다.

10. FLOATDVC2 - 이 테스트 모드는 셀플레이트와 디지트라인 상의 전압이 외부적으로 구동되게 하는 AVC2와 DVC2 제너레이터를 작동불능시킨다.

11. FLOATVBB - 이 테스트 모드는 VBB 펌프를 작동불능시키고, 기판을 유동시킨다.

12. GNDVBB - 이 테스트 모드는 Vbb 펌프를 작동불능시키고, 기판을 접지시킨다.

13. FUSEID - 이 테스트 모드는 64 비트의 레이저와 반퓨즈 FUSEID, 현 활성 테스트 모드를 나타내는 32 비트의 데이터, 그리고 다양한 칩 옵션의 상태를 나타 내는 24 비트의 데이터에 액세스하게 한다. 모든 비트는 DQ<0>를 통해 액세스 가능하다. 이 비트들은 16 뱅크 중 하나를 선택하는 행 어드레스<1:4>를 사용하여, 그리고 각각의 뱅크내 8비트 중 한 비트를 선택하는 열 어드레스<0:7>를 이용하여, 액세스된다. 아래의 표 8은 다양한 FUSEID 뱅크를 도시한다. 현재, FUSEID의 제 1 7 뱅크는 반퓨즈 뱅크로서 뱅크 7을 가지는 레이저이다.

표 8 - FUSEID 테스트 모드 어드레싱

도 105는 FUSEID 정보를 읽어내기 위한 타이밍을 도시한다. RAS* 신호가 시간(1284)에서 낮아진 후에, 뱅크 어드레스(1285)는 래칭된다. 후에, CAS* 신호가 낮아진다. RAS* 신호가 낮게 유지될 때, 각각의 CAS* 사이클은 비트 액세스를 위해 사용된다. 도 105에 도시되는 실시예에서, 뱅크의 8개의 비트(B0-B7)는 읽기 사이 클(1286) 마다 액세스된다. WE* 신호가 비활성으로 높게 유지된다. 비트, B0-B7은 각각의 CAS* 사이클 이전 액세스를 위해 래치된다. 다른 말로, 어드레스 신호의 변이 시간(1287-1290)은 각각 CAS* 신호의 변이 시간(1291-1294)을 이끈다. B0-B7의 각각의 비트는 데이터 경로를 통해 제공되고, 출력된다.

표 9는 뱅크(0-7)에 의해 표시되는 어떤 예시값의 추가적 상세한 면을 제공한다. 퓨즈 ID 뱅크의 레이저 퓨즈는 DQ<1> 출력 핀을 높게 파이어링한다. 이는 퓨즈 ID의 뱅크<0:6>에 대한 경우이다. 뱅크 7에서, 반퓨즈가 사용되고, 그러므로, "블로운(blown)" 퓨즈가 DQ<1> 출력 핀을 낮게 구동할 것이다. 일반 비트는 8개의 반퓨즈와 2개의 레이저 퓨즈를 포함한다. 퓨즈 ID 데이터 레지스터 필드는 다음과 같은 표준 퓨즈 ID 비트 #을 사용하여 진행될 것이다.

표 9 - FUSEID 설명서

DVC2 상태와 32 메가 선택 비트에 상응하는 어레이의 번호매김을 위한 모드(24-31)를 참고할 수 있다.

퓨즈 ID는 OPTROG 테스트 모드를 사용하여 프로그래밍되고, 이는 아래의 모드(23)이다.

14. VCCPCLAMP - 이 테스트 모드는 Vccp 펌프의 특성화를 허용하는 Vcc와 Vccp 사이의 클램프를 분리시킨다. 도 574를 참조하라. 이는 메모리 셀 사이의 실리콘 피트에 응력을 가하는 낮은 Vcc에서 Vccp 레벨이 엘리베이팅되게 한다.

15. FASTTM - 이 테스트 모드는 EQ, ISO, GOD 어드레스 래치, 그리고 P/N 센스 증폭 가능 타이밍 경로의 속도를 높인다.

16. ANTIFUSE - 이 테스트 모드는 행/열 용장 반퓨즈 요소를 테스팅하고 프로그래밍하는 데 사용된다.

17. CA10COMP - 이 테스트 모드는 인접 비트를 쓰지않고 단지 용장 영역을 가로지르면서, X4와 X8 부분에 2X 어드레스 압축을 제공하거나, X16 파트에 2X 데이터 압축을 제공한다. X4나 X8 파트에서 CA<10>이 압축된다. 이는 32 메가 8분 내에 좌/우 16 메가를 조합한다. X16 파트에서, 이는 DQ 압축이다. 이 테스트 모드는 다른 테스트 모드와 조합된다.

18. FUSESTRESS - 이 테스트 모드는 모든 반퓨즈에 걸쳐 Vcc를 공급한다. DVC2E 라인은 Vccp까지 당겨지고, 반퓨즈는 모두 읽혀지며, 이는 Vcc로 반퓨즈에 응력을 가한다. 반퓨즈는 이 테스트 모드가 선택되고 RAS가 낮은 한 응력을 받을 것이다.

19. PASSVCC - 이 테스트 모드는 DQ1에 내부 주변 Vcc를 통과시킨다.

20. REGOFFTM - 이 테스트 모드는 레귤레이터를 작동불능시키고, 외부 Vccx와 내부 Vcc를 단락시킨다.

21. NOTOPO - 이 테스트 모드는 토포 스크램블러 회로를 작동불능시킨다.

22. REGPRETM - 이 테스트 모드는 전압 레귤레이터의 트림값을 프리테스트하 기 위해 RA<5:9>를 사용한다. 어드레스는 아래의 표 10에 도시되는 퓨즈에 매핑된다. 높은 어드레스 값이 블로운 퓨즈를 표시한다. 한 개 이상의 어드레스는 이 테스트 모드의 RAS 낮은 시간 전반에 높게 유지도리 필요가 있다. REGPRETM 테스트 모드의 타이밍을 도시하는 타이밍 다이어그램은 도 106에서 설명된다.

표 10 - REGPRETM 테스트 모드의 어드레스-퓨즈 맵

삭제

23. 0PTPROG - 이 테스트 모드는 반퓨즈 옵션과 반퓨즈 FUSEID 비트가 프로그래밍되게 작동한다. A<10>은 프로그래밍 전압을 설정하는 CGND 신호로 사용되고, DQ<3>나 OE가 반퓨즈 작동시에 프로그램을 선택하고 설정하는 칩으로 사용된다. 다중 파트로부터 DQ가 OR과 함께 있는 상황에서, OE는 사용될 수 있고, OE가 접지된 상태에서, D1<3>가 사용될 수 있다. OPTPROG 테스트 모드의 타이밍을 도시하는 타이밍 다이어그램이 도 107에 설정된다.

24. 32 메가 프리테스트<0> - 이 테스트 모드는 Vccp, DVC2, AVC2를 전력하강시킴으로서 어레이 <0>(도 2의 (38))을 작동불능시킨다.

25. 32 메가 프리테스트<1> - 이 테스트 모드는 Vccp, DVC2, AVC2를 전력하강시킴으로서 어레이 <1>(도 2의 (39))을 작동불능시킨다.

26. 32 메가 프리테스트<2> - 이 테스트 모드는 Vccp, DVC2, AVC2를 전력하 강시킴으로서 어레이 <2>(도 2의 (40))를 작동불능시킨다.

27. 32 메가 프리테스트<3> - 이 테스트 모드는 Vccp, DVC2, AVC2를 전력하강시킴으로서 어레이 <3>(도 2의 (41))을 작동불능시킨다.

28. 32 메가 프리테스트<4> - 이 테스트 모드는 Vccp, DVC2, AVC2를 전력하강시킴으로서 어레이 <4>(도 2의 (42))를 작동불능시킨다.

29. 32 메가 프리테스트<5> - 이 테스트 모드는 Vccp, DVC2, AVC2를 전력하강시킴으로서 어레이 <5>(도 2의 (43))를 작동불능시킨다.

30. 32 메가 프리테스트<6> - 이 테스트 모드는 Vccp, DVC2, AVC2를 전력하강시킴으로서 어레이 <6>(도 2의 (44))을 작동불능시킨다.

31. 32 메가 프리테스트<7> - 이 테스트 모드는 Vccp, DVC2, AVC2를 전력하강시킴으로서 어레이 <7>(도 2의 (45))을 작동불능시킨다.

모든 레이저/반퓨즈 옵션은 뱅크(13, 14)의 FUSEID 테스트 모드를 통해 읽혀진다.

- FAST : raend_enph와 wl_트래킹 회로의 지연을 제거한다.

- 128 메가 : 128 메가 밀도 파트로 파트를 액세스시킨다. 이 옵션은 네 개의 SEL32MOPT<0:7> 옵션과 조합되어야 한다.

- 8KOPT* : 128 메가 옵션과 조합될 경우 4K 리프레시 모드에 파트를 놓고, 그렇지 않으면 파트는 16K 리프레시에 놓일 것이다.

- SEL32MOPT<0:7> : 이 옵션에서 퓨즈를 블로우잉하는 것은 상응하는 32 메가 어레이를 작동불능시킨다.

다음 레이저 옵션은 발명의 선호되는 실시예에서 이용가능하다.

- DISREG : 큰 p-채널을 통해 Vccx를 Vcc까지 클램핑함으로서 레귤레이터를 작동불능시킨다.

- DISANTIFUSE : 후방 용장 반퓨즈를 작동불능시킨다. 반퓨즈 FID 비트는 여전히 사용가능하다.

- REF12* : 전압 레귤레이터 트림의 LSB.

- REF24* : 레귤레이터 트림.

- REF48* : 레귤레이터 트림.

- REF100A* : 레귤레이터 트림.

- REF100B* : 전압 레귤레이터 트림의 MSB.

ALLROW 하이 테스트 모드를 언급해보면, 테스트 모드는 메모리 어레이 테스팅을 위해 데이터를 신속하게 재생성하는 데 사용된다. 선호되는 실시예에서, 테스트 모드는 도 108에 도시되는 바와 같이, 32 메가 어레이 블록(31)으로부터 취할 수 있는 2 메가 "어레이 슬라이스"(1400) 상에서 작동한다. 각각의 어레이 슬라이스(1400)는 32 메가 어레이 블록(31)의 8개의 인접한 256K 어레이(50)를 포함한다. 32 메가 어레이 블록(31)은 섹션 III에서 앞서 상세히 기술되었다.

도 109는 어레이 슬라이스(1400)의 부분을 구성하는 256k 어레이(50)를 상세히 도시한다. 또한, 도 109는 256k 어레이(50)의 좌/우측에 각각 위치하는 행 디코더(56, 58)와, 256k 어레이(50)의 위아래에 위치하는 센스 증폭기(60, 62)를 도시한다. 256k 어레이(50), 센스 증폭기(60, 62), 그리고 행 디코더(56, 58)는 섹션 III에서 상세히 기술된 바 있다. 실제와 보완 데이터를 모두 포함하는 다수의 저장 노드나 저장 요소(5)로 이루어지는 "시드 행"(1402)은 (도 108에 도시되는 바와 같이) 어레이 슬라이스(1400)에 걸쳐, 그리고 256k 어레이(50)에 걸쳐 연장된다. 또한, 상기 시드 행(1402)은 어레이 테스트에 사용되는 데이터 패턴으로 프로그래밍된다. 메모리 어레이 결함에 대한 테스트에 사용되는 데이터 패턴은 반도체 제작 공정에서 잘 알려져 있으므로, 여기서 더 이상 언급하지 않는다. 대부분의 메모리 디바이스에서 각각의 쓰기 사이클 동안 하나나 두 비트 이상의 데이터도 어레이 슬라이스(1400') 내에 쓰여질 수 없기 때문에, 256k 어레이에 데이터를 쓰는 것은 상대적으로 매우 느린 공정이다. 시드 행(1402)이 쓰여지면, 본 발명은 시드 행(1402) 내에 저장되는 데이터가 어레이 슬라이스(1400) 내에 남아있는 행 내로 신속하게 복사되게 한다. 보다 특히, 적절한 워드라인을 "파이어링"함으로서, 시드 행(1402)에 저장되는 데이터는 256k 어레이(50)의 디지트라인(68, 68', 69, 69') 상에 위치한다. 데이터가 디지트라인(68, 68', 69, 69') 상에 위치하면, 데이터는 센스 증폭기(60, 62)에 의해 래칭된다. 그 후에, 래칭된 데이터는 디지트라인(68, 68', 69, 69') 에 저장 노드 행을 연결하기 위해 적절한 워드라인을 파이어링함으로서 256k 어레이(50)의 어떤 저장 노드(5) 행에도 저장될 수 있다.

선호되는 실시예에서, 시드 행(1402)은 종래의 방식으로 쓰여진다. 추가적으로, 시드 행(1402)은, 테스트 모드가 데이터를 찾는 위치를 알도록, 256k 어레이(50) 내의 행과 항상 동일하다. 시드 행(1400)이 쓰여진 후에, 테스트 모드는 당 분야의 공지된 여러 수단 중 하나에 의해 도입된다. 테스트 모드에서, 신호 는 테스트를 달성하기 위해 특정 수단을 취한다. RAS* 신호를 사이클링하는 것은 시드 행91402)의 모든 저장 노드(5)를 디지트라인(68, 68', 69, 69')에 연결시켜서, 센스 증폭기(60, 62)가 데이터를 래칭시킨다. 데이터가 래칭된 후에, CAS 신호의 사이클링은 저장 노드(5)의 추가적인 행을 디지트라인(68, 68', 69, 69') 에 연결시켜서, 디지트라인(68, 68', 69, 69') 상의 데이터를 쓰여지게 한다. 선호적으로, 다중 행은 각각의 CAS 사이클과 액세스되어, 어레이(50)가 보다 신속하게 쓰여진다. 선호되는 실시예에서, 각각의 CAS 사이클은 어레이 슬라이스(1400) 내의 행의 대략 25%를 디지트라인(68, 68', 69, 69') 상의 데이터와 함께 프로그래밍시킨다. 그 결과, 단 네 개의 사이클만이 단일한 시드 행(1402)으로부터 전체 어레이 슬라이스(1400)를 프로그래밍하기 위해 필요하다. 어레이 슬라이스(1400)의 복사를 25% 증가시키는 선택은 전력 공급원의 용량과 같은 고려에 바탕을 둔다. 더 크거나 더 작은 증가 또한 사용될 수 있다. 예를 들어, 몇몇 예에서 전체 어레이 슬라이스(1400)는 단일 CAS 사이클로 프로그래밍될 수 있다. 더욱이, CAS와 RAS* 신호 외의 외부 신호가 테스트 모드 제어를 위해 사용될 수 있다.

본 발명에서, 어레이 슬라이스(1400)를 선택하는 데 필요한 행/열 어드레스 신호는 외부적으로 공급된다. 이와는 대조적으로, 어레이 슬라이스(1400) 내의 행을 선택하는 데 필요한 행 어드레스 신호는 테스트 모드에 의해 내부적으로 제공된다. 네 개의 프리디코딩된 행 어드레스 신호 RA12<0:3> 중 하나만에 대한 높은 로직 상태 신호를 발생시키는 것과 함께, 각각의 프리디코딩된 행 어드레스 신호 RA_0<0:1>, RA34<0:3>, RA56<0:3>, RA78<0:3>데 대한 높은 로직 상태 신호를 발생 시킴으로서, 테스트 모드는 어레이 슬라이스(1400)의 25%를 선택한다. 높은 로직 상태의 한 개의 행 어드레스 신호 RA12<n>는 25%의 어레이 슬라이스(1400) 중 어느 것이 선택되는 지를 결정한다. 본 발명에 대한 행 어드레스 매핑과 열 어드레스 매핑 도식은 섹션 V에서 상세히 기술된 바 있다. 행 어드레스 데이터 신호 RA12<0:3>은 행 어드레스 버퍼에 위치하는 한 비트의 CBR 카운터의 종속으로부터 형성되는 RAS CBR 리플 카운터 이전의 CAS에 의해 제공된다. 정상 작동 시에, CBR 리플 카운터는 내부적으로 발생되는 리프레시 어드레스 신호를 제공하는 데 사용되지만, 모든 행 하이 테스트 모드에서는 각각의 CAS 사이클에 대해 행 어드레스 신호 RA12<0:3>을 자동적으로 발생시키는 데 사용된다. 각각의 CAS 사이클 동안에, CBR 리플 카운터는 새로운 행 어드레스 신호 RA12<0:3>을 발생시킨다. 예를 들어, 제 1 CAS 사이클 동안에, CBR 리플 카운터는 행 어드레스 신호 RA12<0>만을 위한 높은 로직 상태 신호를 발생시켜서, 어레이 슬라이스(1400) 중 25%를 선택한다. 제 2 CAS 사이클 동안에, CBR 리플 카운터는 행 어드레스 신호 RA12<1> 만을 위한 높은 로직 상태 신호를 발생시켜서, 어레이 슬라이스(1400) 중 다른 25%를 선택한다. 마찬가지로, 제 3, 4 CAS 사이클 동안에 CBR 카운터는 행 어드레스 신호 RA12<2>과 RA12<3> 각각에 대한 높은 로직 상태 신호를 발생시킨다. 네 개의 CAS 사이클 이후에, CBR 카운터는 전체 어레이 슬라이스(1400)를 선택할 것이다.

도 104로 돌아와 보면, 도 104는 본 발명을 실용적으로 사용하기 위한 RAS*, CAS, WE 신호의 타이밍 다이어그램을 도시한다. 도시된 바와 같이, RAS*는 시드 행(1402)을 파이어링하기 위해 참조 번호 (1410)에 의해 표시되는 시간에서의 낮은 로직 상태로 이동하여, 시드 행 데이터가 센스 증폭기(60, 62)에 의해 래칭된다. RAS* 사이클을 따르는 지연 주기(1412)는 센스 증폭기(60, 62)를 안정한 상태에 다다르게 한다. 참조 번호(1414)에 의해 표시되는 시간에서, WE는 낮은 로직 상태로 이동하고, 행 어드레스 신호 RA12<0>으로 표시되는 어레이 슬라이스(1400)의 행의 25%는 센스 증폭기(60, 62)에 의해 래칭되는 데이터로 쓰여진다. WE 신호의 상승 에지(1416)에서, 행 어드레스 신호 RA12<1>로 표시되는 어레이 슬라이스 내의 행의 다른 25%가 쓰여진다. WE 신호의 트레일링 에지(1418)에서, 행 어드레스 신호 RA12<2>로 표시되는 어레이 슬라이스 내의 행의 또다른 25%가 쓰여진다. DVC2 역시 작동불능된다. 상승 에지(1420)에서, 행 어드레스 신호 RA12<3>으로 표시되는 어레이 슬라이스 내의 행의 최종 25%가 쓰여진다. 다음의 트레일링 에지에서, DVC2는 낮게 설정된다. 어레이 슬라이스(1400)가 쓰여진 이후에, 데이터는 DRAM 내의 결함을 식별하기 위해 읽혀지고 분석된다. 테스팅은 DRAM 내의 다른 어레이 슬라이스(1400)로도 또한 진행되어, 다중 반복을 통해 전체 DRAM이 결함 테스트를 받는다.

모든 행 하이 테스트 모드의 장점은 이 모드에서 데이터가 메모리 어레이에서 신속하게 재생성된다는 점이다. 또다른 장점은 데이터가 재성성될 때의 속도가 RAS*, CAS, WE 신호를 제어함으로서 조절가능하다는 점이다. 그 결과, DRAM(10)을 보다 더 잘 이해하고 테스팅 과정을 최적화하기 위한 테스팅 과정에서 메모리 디바이스가 어떠한 방식으로 얼마나 신속히 반응하는 지를 알아보는 데 테스트 모드가 사용될 수 있다.

다수의 테스트 모드에서의 작동에 덧붙여, 본 발명의 선호되는 실시예에서, 용장 프리테스팅이 실행된다. 용장 프티테스트를 사용하는 데는 두가지 방법이 있다. 프로브에는 REDPRE 프로브 패드가 위치한다. 이 패드는 다른 어드레스로 기능하기 위해 RAS와 CAS 시간에 래칭된다. REDPRE가 RAS 시간에서 높다면, 동반되는 어드레스는 용장 프리테스트 어드레스로 기능할 것이다. 이는 CAS 시간에서도 동일하다. REDPRE 패드가 RAS 시간에서 낮다면, 어드레스 핀은 정상 방식으로 기능한다. 이는 CAS 시간에서도 역시 마찬가지이다. 이는 프로브를 행 시간에서 용장 프리테스트 어드레스로 도입시키고 정상 열 어드레스로 따르게 한다. 또한, 정상 행 어드레스 다음에는 용장 프리테스트 열 어드레스가 뒤따른다. 파트가 패키징되면, REDPRE 패드는 더 이상 사용불가능하고, REDROW와 REDCOL 테스트 모드가 사용되어야 한다.

행 용장 프리테스트 어드레스는 표 11, 12, 13에 도시된다. 4 요소의 8 뱅크로 조직되는 각각의 32 메가 8분에는 32개의 요소가 있다. 각각의 뱅크의 요소(3)는 레이저나 반퓨즈로 프로그래밍가능하다. 두 개의 물리적인 행은 각각의 요소에 의해 32메가 어레이로 대치된다. 특정 요소에 부착된 물리적인 행을 가동하기 위하여, 16 MEG* 신호의 두 상태 모두가 사용되어야 한다. 표 11은 다양한 파트 종류에 의해 16 메가가 제어되는 방법을 도시한다. 용장 의 일부가 작동되고 있다 하더라도, 또는 모든 용장이 작동하지 않더라도, 용장 행은 프리테스팅될 수 있다.

표 11 - 16 메가 신호 제어

삭제

표 12 - 뱅크가 있는 행 요소 어드레스

삭제

표 13 - 행 프리테스트 뱅크 어드레스

삭제

아래의 표 14-19는 행장 열 요소와 이에 상응하는 DQ에 대한 프티테스트 어드레싱을 도시한다. 요소 3은 프로그래밍가능한 레이저나 반퓨즈이다. 표 14는 CA9, 32MEG가 8분 디코딩에 사용되는 방법을 보여준다. 어드레스 CA11, CA10, CA7이 다양한 뱅크 디코딩을 위해 사용되고, CA1과 CA0은 각각의 뱅크 내의 요소 1-4를 디코딩하는 데 사용된다. 어드레스 CA8은 I/O 쌍 사이에서 선택되고, 두 상태 모두에서 테스팅되어야 한다. 열 프리테스트 어드레스가 레이저 퓨즈를 통해 공급 되기 때문에, 프리테스트는 어떤 용장 요소가 작동할 경우에 작동하지 않을 수 있다. 용장 열 요소는 용장이 작용하지 않을 때 프리테스팅될 수 없다.

표 14 - 열 용장 프리테스트에 대한 어드레싱

삭제

표 15 - 32 MEG 신호 제어

삭제

표 16 - 뱅크가 있는 열 요소 어드레스

표 17 - 열 프리테스트 뱅크 어드레스(X4)

삭제

삭제

삭제

표 18 - 열 프리테스트 뱅크 어드레스(X8)

삭제

표 19 - 열 프리테스트 어드레스(X16)

삭제

도 110은 본 발명의 칩(10)을 도시하고, 한 실시에의 여러 예시 용도의 치수를 제공한다. 도시되는 실시예에서, 전체 다이 공간은 대략 574.5 kmil2이고, 액티브 어레이가 약 323.5 KMIL2이다. 그러므로, 액티브 어레이는 전체 다이 공간의 반 이상을 차지한다.

도 111은 리드 프레임(1422)에 볼 발명의 본딩 패드를 연결하는 예를 도시한다. 도 111에 도시되는 바와 같이, 여기에는 리드 프레임(1422)에 여러 리드 핑거(1425)를 연결하는 타이 바(1424)가 있어서, 리드 핑거(1425)를 지지하여, 몰딩 과정동안 움직이지 않게 한다. 여기에는 조합 타이 바와 버스 바(1426)가 또한 존재한다. 조합 타이 바와 버스 바(1426)는 몰딩 과정동안 리드 핑거(1425)를 지지하고, 타이 바가 트림 및 형태 과정 동안 절단된 후에 버스 바는 전력 버스나 접지 버스로의 작용을 유지한다. 본 발명의 칩(10)은 몰딩 과정동안 패키지에 밀봉되어, 패키지가 동체로부터 외부로 연장되는 전기 전도체 내부 연결 핀, 또는 리드와 밀봉 동체를 가진다. 몰딩 과정동안, 트림 및 형태 과정은 리드로부터 리드 프레임을 분리시키고, 서로로부터 리드를 분리시킨다.

도 112는 다수의 칩(10)을 운반하는 기판을 도시하고, 각각의 칩은 본 발명에 따르는 구조를 가진다. 기판이나 웨이퍼의 크기는 제작 장비의 크기에 의해 결정된다. 6인치 웨이퍼 크기가 일반적이다.

도 113은 마이크로프로세서를 기반으로 하는 시스템(1430)에 사용되는 본 발명의 DRAM(10)을 도시하는 다이어그램이다. DRAM(10)은 당 분야에서 공지된 바와 같은 특정 기능을 수행하도록 프로그래밍된 마이크로프로세서(1432)의 제어하에 있다. 마이크로프로세서를 기반으로 하는 시스템(1430)은 예를 들어, PC, 컴퓨터 워크스테이션, 가정용 전자 제품에서 사용될 수 있다.

XII. 결론

본 발명이 선호되는 실시예를 들어 기술되었지만, 당 분야의 통상의 지식을 가진 자에게 있어서 본 발명에 대한 많은 수정과 변경이 가능하다는 것은 명백하다. 예를 들어서, 개별 어레이와 어레이 블록의 개별 어레이 조직화의 수와, 어레이 블록의 4분할체로의 조직화는 변경될 수 있다. 90도 만큼 어레이를 회전시키면, 행은 열이 되고, 열은 행이 된다. 그러므로, "인접 열 사이"와 같은 기술자는 회전하는 장치와 같은 곳에서는 "인접 행 사이"를 포함하여 이해되어야 할 것이다. 또한, 주변 장치의 위치는 상호변경되어, "열"의 장치가 "행"의 장치로 변하고, "행"의 장치가 "열"의 장치로 변한다. 분리 커패시터의 위치와 양은 변경될 수 있다. 더 크거나 작은 용장이 제공될 수 있고, 레이저와 전기형 퓨즈의 다양한 조합은 작 동 행/열로 결함 행/열을 논리적으로 대치하기 위해 제공될 수 있다. 다른 종류의 테스트 모드도 지원될 수 있다. 전압 공급원의 수와 위치는 변경될 수 있고, 수많은 다른 종류의 회로와 로직이 기술된 기능을 제공하기 위해 공급될 수 있다.

다른 수정과 변경은 주변에 대해 어레이의 방향을 변경하는 단계를 포함한다. 전력 공급원의 전력 상승 순서는 변경될 수 있다. 여러 가지 신호가 스위치 게이트와 조합되어, 다르거나 추가적인 기능을 제공할 수 있다. 어드레스 공간과 DQ 플랜은 다르게 할당될 수 있다. 프리디코딩-비프리디코딩에 대한 어드레스와 제어 신호의 분포는 여러 구조적 차이점을 가지고, 이는 당 분야에 통상의 지식을 가진 자에게 있어 명백하다. 금속 레이어의 수와 같은 결정은 구별되는 회로 구현을 또한 이끈다. 예를 들어, 두 금속 레이어의 사용은 국부 행 디코더의 사용을 명령한다. 다른 전체 치수 또한 사용될 수 있고, 칩과 리드 프레임 사이의 다른 본딩 도식도 사용될 수 있다.

전체 칩의 크기, 밀도, 메모리 크기, 그리고 공정 한계와 같은 다른 결정은 본 발명의 수많은 수정과 제한을 유도하여, 일일이 열거할 수가 없다. 앞서의 기술내용과 다음의 청구항은 일한 모든 수정과 변화를 포괄하는 것을 의도한다.

Claims (1366)

  1. DRAM 칩(10)에 있어서, 상기 칩(10)은,
    - 256 메가 이상의 저장 용량을 제공하는 다수의 메모리 셀(1312),
    - 상기 다수의 메모리 셀(1312)로부터 정보를 독출하고 상기 다수의 메모리 셀(1312)에 정보를 기입하기 위해 국부 행 디코더(54)를 포함하는 다수의 주변 장치,
    - 상기 다수의 메모리 셀(1312)과 상기 다수의 주변 장치에서 이용하기 위한 다수의 공급 전압들을 발생시키기 위한 전압 공급원(220, 280, 400, 500 - 507, 510),
    - 다수의 패드, 그리고
    - 상기 다수의 메모리 셀(1312), 상기 다수의 주변 장치, 상기 전압 공급원(220, 280, 400, 500 - 507, 510), 그리고 상기 다수의 패드 간의 상호연결부를 제공하는 칩(10) 상의 두 개 이하의 금속 전도체층으로서, 이때, 상기 두 금속 전도체층 중 한 층이 상기 국부 행 디코더(54)에 풀 어드레스(full address)를 운반하는, 이러한 금속 전도체층
    을 포함하는 것을 특징으로 하는 DRAM 칩(10).
  2. 제 1 항에 있어서, 상기 메모리는 21.7mm x 15mm의 다이에서 제작되는 것을 특징으로 하는 DRAM 칩(10).
  3. 제 1 항에 있어서, 상기 다수의 메모리 셀은 다수의 개별 어레이로 배열되고, 상기 개별 어레이들은 행과 열로 조직되어, 다수의 어레이 블록을 형성하는 것을 특징으로 하는 DRAM 칩(10).
  4. 제 3 항에 있어서, 상기 다수의 주변 장치는 다수의 센스 증폭기와 다수의 행 디코더를 포함하고, 상기 다수의 센스 증폭기는 개별 어레이들의 인접 행 사이에 위치하며, 상기 다수의 행 디코더는 개별 어레이들의 인접 열 사이에 위치하는 것을 특징으로 하는 DRAM 칩(10).
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. - 256 메가 이상의 저장용량을 제공하는 다수의 메모리 셀(1312)로서, 상기 메모리 셀(1312)들은 트랜지스터/커패시터 쌍으로 구성되고, 상기 다수의 메모리 셀들은 791 비트/mil2 이상의 밀도를 가지는 다수의 메모리 셀(1312),
    - 상기 다수의 메모리 셀(1312)로부터 정보를 독출하고 상기 다수의 메모리 셀(1312)에 정보를 기입하기 위한 다수의 주변 장치,
    - 전압 공급원(220, 280, 400, 500-507, 510),
    - 다수의 패드, 그리고
    - 상기 다수의 메모리 셀(1312), 상기 다수의 주변 장치, 상기 전압 공급원(220, 280, 400, 500-507, 510), 그리고 상기 다수의 패드 사이에서 상호연결부를 제공하기 위한 금속 전도체층
    을 포함하는 것을 특징으로 하는 메모리(10).
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. - 메모리 셀(1312)들의 다수의 개별 어레이(50)로서, 다수의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)을 형성하도록 행과 열로 조직되는 다수의 개별 어레이(50),
    - 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)에 대해 중앙에 위치하는 다수의 패드,
    - 상기 메모리 셀들(1312)과 상기 다수의 패드들 사이에서 데이터를 이동시키기 위한 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키기 위해 상기 다수의 패드에 인접하게 위치하는 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 개별 어레이들(50)과 상기 다수의 주변 장치에 상기 다수의 공급 전압을 전달하기 위한 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 DRAM(10).
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 삭제
  70. 삭제
  71. 삭제
  72. 삭제
  73. 삭제
  74. 삭제
  75. 삭제
  76. 제어 유닛과 DRAM을 포함하는 시스템으로서,
    상기 제어 유닛(1432)은 일련의 명령들을 실행하고,
    상기 DRAM(10)은 상기 제어 유닛(142)에 따라 반응하며, 상기 DRAM(10)은,
    - 메모리 셀들의 다수의 개별 어레이(50)로서, 다수의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)을 형성하도록 행과 열로 조직되는 다수의 개별 어레이(50),
    - 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)에 대해 중앙에 위치하는 다수의 패드,
    - 상기 메모리 셀(1312)과 상기 다수의 패드 사이에서 데이터를 이동시키기 위한 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키기 위해 상기 다수의 패드에 인접하게 위치하는 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 개별 어레이(50)와 상기 다수의 주변 장치에 상기 다수의 공급 전압을 전달하기 위한 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 시스템(1430).
  77. 삭제
  78. 삭제
  79. 삭제
  80. 삭제
  81. 삭제
  82. 삭제
  83. 삭제
  84. 삭제
  85. 삭제
  86. 삭제
  87. 삭제
  88. 삭제
  89. 삭제
  90. 삭제
  91. 삭제
  92. 삭제
  93. 삭제
  94. 삭제
  95. 삭제
  96. 어레이(14, 15, 16, 17)로 조직되는 메모리 블록들(25, 27, 31, 33, 38, 40, 45, 47)로 구성되는 메모리 소자(10)용 전력 분배 버스로서,
    상기 버스는 다수의 제 1 전도체(210, 211, 212, 218)와 다수의 제 2 전도체를 포함하며,
    상기 다수의 제 1 전도체(210, 211, 212, 218)는 상기 어레이(14, 15, 16, 17)에 의해 사용되는 전압을 운반하여 어레이 블록들(25, 27, 31, 33, 38, 40, 45, 47) 각각을 둘러싸는 웹(202)을 형성하며,
    상기 다수의 제 2 전도체는 상기 웹(202)으로부터 각각의 메모리 블록(25, 27, 31, 33, 38, 40, 45, 47)으로 뻗어가서, 각각의 메모리 블록(25, 27, 31, 33, 38, 40, 45, 47) 내에 그리드를 형성하도록 하는 것을 특징으로 하는 전력 분배 버스.
  97. 삭제
  98. 삭제
  99. 삭제
  100. 삭제
  101. 삭제
  102. 삭제
  103. 삭제
  104. 삭제
  105. 삭제
  106. 삭제
  107. 삭제
  108. 삭제
  109. 삭제
  110. 삭제
  111. 삭제
  112. 삭제
  113. 메모리 블록(25, 27, 31, 33, 38, 40, 45, 47)들로 구성되어 한 개의 어레이로 조직되는 메모리 소자(10)에 전력을 발생시켜 분배하기 위한 시스템으로서, 상기 시스템은,
    - 상기 어레이의 메모리 블록(25, 27, 31, 33, 38, 40, 45, 47)에 대해 중앙에 위치하여 다수의 동작 전압을 생성하는 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 어레이 블록들(25, 27, 31, 33, 38, 40, 45, 47) 각각을 둘러싸는 웹(202)을 형성하는 다수의 제 1 전도체로서, 이 제 1 전도체 중 하나는 접지 전위에 따라 반응하고, 그 나머지 전도체들은 다수의 동작 전압에 따라 반응하는, 이러한 다수의 제 1 전도체
    를 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  114. 삭제
  115. 삭제
  116. 삭제
  117. 삭제
  118. 삭제
  119. 삭제
  120. 삭제
  121. 삭제
  122. 삭제
  123. 삭제
  124. 삭제
  125. 삭제
  126. 삭제
  127. 삭제
  128. 삭제
  129. 삭제
  130. 삭제
  131. 삭제
  132. 삭제
  133. 삭제
  134. 삭제
  135. 삭제
  136. 한 개의 어레이로 배열되는 다수의 메모리 블록(25, 27, 31, 33, 38, 40, 45, 47)과, 메모리 블록(25, 27, 31, 33, 38, 40, 45, 47)의 상기 어레이의 중앙에 위치하는 다수의 패드를 구비한 DRAM 소자(10)에 전압을 발생시켜 분배하는 방법으로서, 상기 방법은,
    - 상기 다수의 패드에 인접하게 위치하는 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로 다수의 전압들을 발생시키고,
    - 어레이 내 각각의 블록을 둘러싸는 웹(202)을 통해 상기 다수의 전압들을 분배하며, 그리고
    - 상기 웹(202)으로부터 각각의 메모리 블록(25, 27, 31, 33, 38, 40, 45, 47)으로 뻗어가는 다수의 제 2 전도체를 통해 상기 다수의 전압 중 일부를 각각의 메모리 블록에게로 분배하는,
    단계들을 포함하는 것을 특징으로 하는 전압 발생 및 분배 방법.
  137. 삭제
  138. 삭제
  139. - 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하기 위한 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키기 위한 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 전압 공급원(220, 280, 400, 500-507, 510) 중 한 개 이상은 다수의 전력 증폭기(260, 261)로 구성되는 전압 레귤레이터(220)이고, 상기 전력 증폭기(260, 261)는 지정된 출력 전력 레벨을 얻기 위해 분리 동작 모드나 동시 동작 모드 중 한 모드로 동작할 수 있는 다수의 그룹으로 조직되는, 이러한 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 다수의 공급 전압을 상기 어레이와 상기 다수의 주변 장치에 전달하기 위한 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 DRAM(10).
  140. 삭제
  141. 삭제
  142. 삭제
  143. 삭제
  144. 삭제
  145. 삭제
  146. 삭제
  147. 삭제
  148. 삭제
  149. 삭제
  150. 삭제
  151. 삭제
  152. 삭제
  153. 삭제
  154. 삭제
  155. 삭제
  156. 삭제
  157. 삭제
  158. - 일련의 명령들을 실행하기 위한 제어 유닛(1432),
    - 상기 제어 유닛(1432)에 따라 반응하는 DRAM(10)
    을 포함하는 시스템(1430)으로서, 상기 DRAM(1430)은,
    - 메모리 셀(1312)들의 어레이,
    - 데이터를 상기 메모리 셀(1312)에 기입하고 데이터를 상기 메모리 셀(1312)로부터 독출하기 위한 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키기 위한 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 전압 공급원(220, 280, 400, 500-507, 510) 중 한 개 이상은 다수의 전력 증폭기(260, 261)로 구성되는 전압 레귤레이터(220)이고, 상기 전력 증폭기(260, 261)는 지정된 출력 전력 레벨을 얻기 위해 분리 동작 모드나 동시 동작 모드 중 한 모드로 동작할 수 있는 다수의 그룹으로 조직되는, 이러한 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 다수의 공급 전압을 상기 어레이와 상기 다수의 주변 장치에 전달하기 위한 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 시스템(1430).
  159. 삭제
  160. 삭제
  161. 삭제
  162. 삭제
  163. 삭제
  164. 삭제
  165. 삭제
  166. 삭제
  167. 삭제
  168. 삭제
  169. 삭제
  170. 삭제
  171. 삭제
  172. 삭제
  173. 삭제
  174. 삭제
  175. 삭제
  176. 삭제
  177. DRAM(10)용 전압 레귤레이터(220)로서, 상기 전압 레귤레이터(220)는,
    - 기준 전압을 생성하기 위한 전압 기준 회로(224),
    - DRAM(10)에 전력을 공급하기 위해 공급 전압을 발전시키는 다수의 전력 증폭기(260, 261)로서, 상기 전력 증폭기(260, 261)는 상기 기준 전압에 따라 반응하고 1보다 큰 이득을 가지는, 이러한 전력 증폭기(260, 261),
    - 상기 다수의 전력 증폭기(260, 261)를 제어하기 위한 제어 신호를 생성하는 제어 회로
    를 포함하는 것을 특징으로 하는 전압 레귤레이터(220).
  178. 삭제
  179. 삭제
  180. 삭제
  181. 삭제
  182. 삭제
  183. 삭제
  184. 삭제
  185. DRAM(10)용 전압 레귤레이터의 증폭기부(222)로서, 상기 증폭기부는,
    - DRAM(10)에 대해 지정된 전력 출력 레벨을 얻기 위해 분리 동작 모드나 동시 동작 모드 중 한 모드로 동작하는 다수의 그룹으로 분할되는 다수의 전력 증폭기(260, 261)
    를 포함하는 것을 특징으로 하는 증폭기부(222).
  186. 삭제
  187. 삭제
  188. 삭제
  189. 삭제
  190. DRAM(10)용 전압 레귤레이터(220)로서,
    - 외부 공급 전압으로부터 기준 전압을 발생시키는 회로(224),
    - 메모리 셀(1312)들의 어레이에 전압을 제공하는 제 1 버스(266) 및 제 2 버스(267)에서 가용한 내부 공급 전압을 발생시키기 위해 단위값보다 큰 이득으로 상기 기준 전압을 증폭시키는 증폭기(222), 그리고
    - 상기 증폭기(222)를 제어하는 제어 신호들을 발생시키는 제어 로직(226)
    을 포함하는 것을 특징으로 하는 전압 레귤레이터(220).
  191. 삭제
  192. 삭제
  193. 삭제
  194. 삭제
  195. 삭제
  196. 삭제
  197. DRAM(10)용 전압 레귤레이터(220)의 증폭기부(222)를 동작시키는 방법으로서, 이 방법은,
    - 메모리 어레이(14, 15, 16, 17)의 동작 주기 중 한 개 이상의 전력 증폭기(260, 261)를 동작시키고,
    - 상기 한 개 이상의 전력 증폭기(260, 261)의 동작에 관계없이, 전압 펌프 동작 주기 중 한 개 이상의 부스터 증폭기(262)를 동작시키며, 그리고
    - 상기 전력 증폭기(260, 261) 및 부스터 증폭기(262)의 동작 상태에 관계없이, 낮은 유지 전류 레벨에서 스탠바이 증폭기(264)를 동작시키는
    단계를 포함하는 것을 특징으로 하는 DRAM(10)용 전압 레귤레이터(220)의 증폭기부(222)를 동작시키는 방법.
  198. 삭제
  199. 삭제
  200. 삭제
  201. 삭제
  202. 외부 전압에 따라 기준 전압을 공급하는 전압 기준 회로(224)로서, 상기 전압 기준 회로는,
    - 외부 전압을 수신하여 외부 전압과 요망 관계를 가진 기준 신호를 생성하는 액티브 기준 회로(228, 234, 236)로서, 이때, 상기 액티브 기준 회로는 조정가능한 임피던스를 가진 다이오드 스택에 전류를 제공하기 위해 전류 미러(current mirror)를 이용하는 전류 소스를 포함하고, 상기 기준 신호가 상기 외부 전압에 따라 변화하는, 이러한 액티브 기준 회로(228, 234, 236),
    - 상기 기준 신호에 따라 기준 전압을 생성하는 단위 이득 증폭기(238)
    를 포함하는 것을 특징으로 하는 전압 기준 회로(224).
  203. 삭제
  204. 삭제
  205. 삭제
  206. 삭제
  207. 삭제
  208. 삭제
  209. 삭제
  210. 전력 증폭기와 조합된 전압 기준 회로(224)로서, 상기 조합은,
    - 외부 전압을 수신하여, 외부 전압과 바람직한 관계를 가진 기준 신호를 생성하는 액티브 기준 회로(228, 234, 236)로서, 이때, 상기 기준 신호가 상기 외부 전압에 따라 변화하는, 이러한 액티브 기준 회로(228, 234, 236),
    - 상기 기준 신호에 따라 상기 기준 전압을 생성하는 단위 이득 증폭기(238), 그리고
    - 출력 전압 생성을 위해 단위값보다 큰 인자만큼 기준 전압을 증폭시키는 전력 증폭기 스테이지(242)
    를 포함하는 것을 특징으로 하는 전력 증폭기와 조합된 전압 기준 회로(224).
  211. 삭제
  212. 삭제
  213. 삭제
  214. 삭제
  215. 삭제
  216. 삭제
  217. 외부 전압에 따라 출력 전압을 공급하기 위한 DRAM(10)용 전압 레귤레이터(220)로서, 상기 출력 전압은 외부 전압의 전력 상승(power-up) 범위에서의 제 1 특성, 외부 전압의 동작 범위에서의 제 2 특성, 그리고 외부 전압의 버언-인(burn-in) 범위에서의 제 3 특성을 가지고, 상기 레귤레이터(220)는,
    - 전력 상승 범위를 정의하는 제 1 지정 값보다 외부 전압이 작을 때, 출력 전압으로 외부 전압을 공급하는 회로(250),
    - 외부 전압을 수신하여 외부 전압과 바람직한 관계를 가지는 기준 신호를 생성하는 액티브 기준 회로,
    - 외부 전압이 상기 제 1 지정 값보다 클 때, 상기 기준 신호에 따라 기준 전압을 발생시키는 단위 이득 증폭기(238),
    - 상기 회로(200)가 출력 전압으로 외부 전압을 공급하지 않을 때, 출력 전압 제공을 위해 단위값보다 큰 인자만큼 기준 전압을 증폭시키는 전력 증폭기 스테이지(222), 그리고
    - 버언-인(burn-in) 범위를 규정하는 제 2 지정 값보다 외부 전압이 클 때, 외부 전압을 살피기 위해 기준 전압을 풀-업(pull-up)하는 풀-업 스테이지(pull-up stage)(242)
    를 포함하는 것을 특징으로 하는 DRAM(10)용 전압 레귤레이터(220).
  218. 삭제
  219. 삭제
  220. 삭제
  221. 삭제
  222. 삭제
  223. 삭제
  224. 삭제
  225. 삭제
  226. 외부 전압에 따라 출력 전압을 공급하는 방법으로서, 상기 출력 전압은 외부 전압의 전력 상승(power-up) 범위에서 제 1 특성, 외부 전압의 동작 범위에서 제 2 특성, 그리고 외부 전압의 버언-인(burn-in) 범위에서 제 3 특성을 가지며, 상기 방법은,
    - 전력 상승 범위를 정의하는 제 1 지정 값보다 외부 전압이 작을 때, 출력 전압으로서 외부 전압을 공급하고,
    - 외부 전압과 바람직한 관계를 가지는 기준 신호를 생성하며, 이때, 상기 기준 신호는 상기 외부 전압에 따라 좌우되며,
    - 외부 전압이 상기 제 1 지정 값보다 클 때, 기준 전압 생성을 위해 단위 이득 증폭기(238)로 기준 신호를 증폭하고,
    - 외부 전압이 출력 전압으로 공급되지 않을 때, 출력 전압 제공을 위해 단위값보다 큰 인자만큼 기준 전압을 증폭시키며, 그리고
    - 버언-인(burn-in) 범위를 규정하는 제 2 지정 값보다 외부 전압이 클 때, 외부 전압을 살피도록 기준 전압을 풀-업(pull-up)하는
    단계를 포함하는 것을 특징으로 하는 출력 전압 공급 방법.
  227. 삭제
  228. 삭제
  229. 삭제
  230. - 개별적으로 제어가능한 어레이 블록(25, 27, 31, 38, 40, 45, 47)들로 구성되는 메모리 셀(1312)들의 어레이,
    - 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47)에 데이터를 기입하고 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47)으로부터 데이터를 독출하기 위해 외부 신호에 따라 반응하는 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키는 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 전압 공급원(220, 280, 400, 500-507, 510) 중 한 개 이상은 다수의 전력 증폭기(260, 261)로 구성되는 전압 레귤레이터(220)이고, 상기 전력 증폭기(260, 261) 중 한 개 이상은 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47) 각각과 연계되어 있는, 이러한 다수의 전압 공급원(220, 280, 400, 500-507, 510),
    - 다수의 전력 분배 스위치, 그리고
    - 상기 다수의 스위치를 통해 상기 다수의 공급 전압을 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47)에, 그리고 상기 다수의 주변 장치에까지 운반하기 위한 전력 분배 버스
    를 포함하며, 이때, 상기 다수의 주변 장치는 상기 다수의 스위치 각각을 제어하기 위한, 그리고 상기 전력 증폭기(260, 261) 각각의 상태를 제어하기 위한, 로직을 포함하는 것을 특징으로 하는 DRAM(10).
  231. 삭제
  232. 삭제
  233. 삭제
  234. 삭제
  235. 삭제
  236. 삭제
  237. 삭제
  238. 삭제
  239. 삭제
  240. 삭제
  241. 삭제
  242. 삭제
  243. 삭제
  244. 삭제
  245. 삭제
  246. 삭제
  247. 삭제
  248. 삭제
  249. - 일련의 지정 명령들을 실행하는 제어 유닛(1432),
    - 상기 제어 유닛(1432)에 따라 반응하는 DRAM(10)
    을 포함하는 시스템(1430)으로서, 상기 DRAM(10)은,
    - 개별적으로 제어가능한 어레이 블록(25, 27, 31, 38, 40, 45, 47)들로 구성되는 메모리 셀(1312)들의 어레이,
    - 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47)에 데이터를 기입하고 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47)으로부터 데이터를 독출하기 위해 외부 신호에 따라 반응하는 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키는 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 전압 공급원(220, 280, 400, 500-507, 510) 중 한 개 이상은 다수의 전력 증폭기(260, 261)로 구성되는 전압 레귤레이터(220)이고, 상기 전력 증폭기(260, 261) 중 한 개 이상은 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47) 각각과 연계되어 있는, 이러한 다수의 전압 공급원(220, 280, 400, 500-507, 510),
    - 다수의 전력 분배 스위치, 그리고
    - 상기 다수의 스위치를 통해 상기 다수의 공급 전압을 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47)에, 그리고 상기 다수의 주변 장치에까지 운반하기 위한 전력 분배 버스
    를 포함하며, 이때, 상기 다수의 주변 장치는 상기 다수의 스위치 각각을 제어하기 위한, 그리고 상기 전력 증폭기(260, 261) 각각의 상태를 제어하기 위한, 로직을 포함하는 것을 특징으로 하는 시스템(1430).
  250. 삭제
  251. 삭제
  252. 삭제
  253. 삭제
  254. 삭제
  255. 삭제
  256. 삭제
  257. 삭제
  258. 삭제
  259. 삭제
  260. 삭제
  261. 삭제
  262. 삭제
  263. 삭제
  264. 삭제
  265. 삭제
  266. 삭제
  267. 삭제
  268. 어레이 블록(25, 27, 31, 38, 40, 45, 47)들로 분할된 한 개의 어레이를 가지는 DRAM 용의 전압 레귤레이터(220)로서, 상기 전압 레귤레이터(220)는,
    - 기준 전압을 생성하기 위한 전압 기준 회로(224),
    - 공급 전압을 발전시키기 위한 다중 전력 증폭기(260, 261)로서, 상기 전력 증폭기(260, 261) 중 일부가 어레이 블록(25, 27, 31, 38, 40, 45, 47) 중 일부에 전력을 공급하는 방식으로 배열되는 다중 전력 증폭기(260, 261), 그리고
    - 관련된 어레이 블록이 동작정지될 때 전력 증폭기를 동작정지시키기 위한 제어 회로(226)
    를 포함하는 것을 특징으로 하는 전압 레귤레이터(220).
  269. 삭제
  270. 삭제
  271. 삭제
  272. DRAM(10)에 포함되는 전압 레귤레이터(220) 회로로서, 상기 회로는,
    - DRAM(10)의 다수의 메모리 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)용으로 공급 전압을 발전시키는 독립 회로들, 그리고
    - 메모리 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47) 중 하나가 동작정지될 때 신호를 수용하기 위한, 그리고 상기 독립 회로 중 하나를 동작정지시키기 위해 제어 신호를 생성하기 위한, 제어 회로(226)
    를 포함하는 것을 특징으로 하는 전압 레귤레이터 회로.
  273. 삭제
  274. 삭제
  275. 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)들로 분할된 DRAM(10) 용의 전압 레귤레이터(220)의 증폭기부(222)를 동작시키는 방법으로서, 상기 증폭기부(222)는 수많은 개별 전력 증폭기(260, 261)를 가지며, 상기 방법은,
    - DRAM(10)에 의해 동작이 실행되는 주기동안 각각의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)에 대해 한 개 이상의 전력 증폭기(260, 261)를 동작시키고,
    - 한 개의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)이 동작정지되는 시기를 결정하며, 그리고
    - 동작정지된 각각의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)에 대해 한 개 이상의 전력 증폭기(260, 261)를 동작정지시키는
    단계를 포함하는 것을 특징으로 하는 DRAM(10) 용 전압 레귤레이터(220)의 증폭기부(222) 동작 방법.
  276. 삭제
  277. 삭제
  278. 8개의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)으로 분할된 DRAM(10) 용의 전압 레귤레이터(220)의 증폭기부(222)를 동작시키는 방법으로서, 상기 증폭기부(222)는 수많은 개별 전력 증폭기(260, 261)를 가지며, 상기 방법은,
    - DRAM(10)에서 동작들이 실행되는 주기동안 8개의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47) 각각에 대해 한 개 이상의 전력 증폭기(260, 261)를 동작시키고,
    - DRAM(10)의 전력 요건에 따라 개별 모드 또는 그룹 모드 중 한 모드로 나머지 전력 증폭기(260, 261)들을 동작시키며,
    - 한 개의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)이 동작정지되는 시기를 결정하고, 그리고
    - 동작정지된 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)에 연계된 전력 증폭기(260, 261)를 동작정지시키는
    단계를 포함하는 것을 특징으로 하는 DRAM(10) 용 전압 레귤레이터(220)의 증폭기부(222) 동작 방법.
  279. 삭제
  280. 삭제
  281. 삭제
  282. 삭제
  283. 삭제
  284. 삭제
  285. 삭제
  286. 삭제
  287. 삭제
  288. - 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하기 위한 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키기 위한 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 전압 공급원(220, 280, 400, 500-507, 510) 중 한 개 이상은 다수의 전압 펌프 회로(282, 283)로 구성되는 한 개의 전압 펌프(280)이고, 상기 전압 펌프 회로(282, 283)는 지정 출력 전력 레벨을 얻기 위해 분리 모드나 동시 모드 중 하나로 동작가능한 다수의 그룹으로 조직되는, 이러한 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 다수의 공급 전압을 상기 어레이와 상기 다수의 주변 장치에 전달하는 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 DRAM(10).
  289. 삭제
  290. 삭제
  291. 삭제
  292. 삭제
  293. 삭제
  294. 삭제
  295. 삭제
  296. 삭제
  297. 삭제
  298. 삭제
  299. 삭제
  300. 삭제
  301. 삭제
  302. 삭제
  303. 삭제
  304. 삭제
  305. 삭제
  306. 삭제
  307. 삭제
  308. - 지정된 일련의 명령들을 실행하는 제어 유닛(1432), 그리고
    - 상기 제어 유닛(1432)에 따라 반응하는 DRAM(10)
    을 포함하는 시스템(1430)으로서, 상기 DRAM(10)은,
    - 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하기 위한 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키기 위한 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 전압 공급원(220, 280, 400, 500-507, 510) 중 한 개 이상은 다수의 전압 펌프 회로(282, 283)로 구성되는 한 개의 전압 펌프(280)이고, 상기 전압 펌프 회로(282, 283)는 지정 출력 전력 레벨을 얻기 위해 분리 모드나 동시 모드 중 하나로 동작가능한 다수의 그룹으로 조직되는, 이러한 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 다수의 공급 전압을 상기 어레이와 상기 다수의 주변 장치에 전달하는 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 시스템(1430).
  309. 삭제
  310. 삭제
  311. 삭제
  312. 삭제
  313. 삭제
  314. 삭제
  315. 삭제
  316. 삭제
  317. 삭제
  318. 삭제
  319. 삭제
  320. 삭제
  321. 삭제
  322. 삭제
  323. 삭제
  324. 삭제
  325. 삭제
  326. 삭제
  327. 삭제
  328. DRAM(10)용의 전압 펌프(400)의 출력부로서, 상기 출력부는,
    - DRAM(10)에 대해 지정된 전력 출력 레벨을 얻기 위해 분리 동작 또는 동시 동작 중 한가지 동작으로 동작하기 위해 다수의 그룹(422, 423)으로 분할되는 다수의 전압 펌프 회로(410-415)
    를 포함하는 것을 특징으로 하는 전압 펌프(400)의 출력부.
  329. 삭제
  330. 삭제
  331. 삭제
  332. 삭제
  333. 집적 회로용 전압 펌프(280)로서, 상기 전압 펌프(280)는,
    - 클릭 신호 입력에 따라 동작하는 다수의 전압 펌프 회로(282, 283)로서, 상기 다수의 전압 펌프 회로(282, 283)는 지정된 전력 출력 레벨을 얻기 위해 분리 동작 모드나 동시 동작 모드 중 한 모드로 동작을 위해 다수의 그룹으로 분할되는, 이러한 다수의 전압 펌프 회로(282, 283),
    - 상기 클럭 신호를 생성하는 발진기 회로(300),
    - 상기 발진기 회로(300)를 제어하는 제 1 신호와 제 2 신호를 생성하는 제 1, 2 레귤레이터 회로(306, 308), 그리고
    - 상기 발진기(300)로의 입력을 위해 상기 제 1 신호 및 상기 제 2 신호 중 하나를 선택하는 레귤레이터 선택 회로(306)
    를 포함하는 것을 특징으로 하는 집적 회로용 전압 펌프(280).
  334. 삭제
  335. 삭제
  336. 삭제
  337. 삭제
  338. DRAM(10)용 전압 펌프로서,
    - DRAM(10)에 의해 생성되는 동작 신호(enable signal)와 클럭 신호에 따라 가변 레벨의 전력을 공급하는 가변 펌프,
    - 상기 클럭 신호를 생성하는 발진기 회로(300),
    - 상기 발진기 회로(300)를 제어하는 제 1 신호와 제 2 신호를 각기 생성하는 제 1, 2 레귤레이터 회로(306, 308), 그리고
    - 상기 발진기(300)로의 입력을 위해 상기 제 1 신호 및 상기 제 2 신호 중 하나를 선택하는 레귤레이터 선택 회로(306)
    를 포함하는 것을 특징으로 하는 DRAM용 전압 펌프(280).
  339. 삭제
  340. 삭제
  341. 삭제
  342. 삭제
  343. 삭제
  344. 삭제
  345. 삭제
  346. 삭제
  347. DRAM(10)에서의 여러 전력 레벨에서 부스트 전압을 제공하는 방법으로서,
    - 펌프 회로의 1차 그룹(422)을 동작시킴으로서 제 1 리프레시 모드로 제 1 전력 레벨에서 부스트 전압을 제공하고, 이때, 상기 펌프 회로의 1차 그룹(422)은 클럭 신호와 일정 전압 소스에 따라 동작하며, 그리고
    - 펌프 회로의 2차 그룹(423)을 동작시킴으로서 제 2 리프레시 모드로 제 2 전력 수준에서 상기 부스트 전압을 제공하며, 이때, 상기 펌프 회로의 2차 그룹(423)은 상기 클럭 신호와 제 2 리프레시 모드 신호에 따라 동작하는,
    단계를 포함하는 것을 특징으로 하는 DRAM(10)에서의 여러 전력 레벨에서 부스트 전압을 제공하는 방법.
  348. 집적 회로용의 전압 펌프(400) 동작 방법으로서,
    - 비교기 회로(426)를 가진 레귤레이터와 차동 증폭기 회로(428)를 가진 레귤레이터 중 하나에 의해 동작하는 발진기 회로(424)로 클럭 신호를 생성하고,
    - 상기 클럭 신호에 따라 다수의 제 1 전압 펌프 회로(422)로 전력을 제공하며,
    - 상기 다수의 제 1 전압 펌프 회로(422)에 의해 제공되는 전력보다 높은 레벨의 전력이 필요할 때마다 동작 신호(enable signal)를 생성하고, 그리고,
    - 상기 클럭 신호와 상기 동작 신호에 따라 다수의 제 2 전압 펌프 회로(423)로 전력을 선택적으로 제공하는
    단계를 포함하는 것을 특징으로 하는 집적 회로용의 전압 펌프(400) 동작 방법.
  349. - 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀로부터 데이터를 독출하는 다수의 주변 장치,
    - 상기 어레이와 상기 다수의 주변 장치에 의해 사용되는 다수의 공급 전압을 발생시키기 위해 외부 전압에 따라 반응하는 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 다수의 전압 공급원(220, 280, 400, 500-507, 510) 중 하나는 출력 전압을 생성하는 전압 제너레이터(510)를 포함하는, 이러한 다수의 전압 공급원,
    - 출력 전압이 제 1 지정 범위 내에 있는 지를 표시하는 과전압 신호 및 부족전압 신호를 생성하기 위해 상기 출력 전압에 따라 반응하는 전압 검출 회로(516), 그리고
    - 상기 전압 제너레이터(510)의 안정성에 대한 표시를 제공하기 위해 상기 과전압 및 상기 부족전압 신호에 반응하는 로직 회로(524)
    를 포함하는 것을 특징으로 하는 DRAM(10).
  350. 삭제
  351. 삭제
  352. 삭제
  353. 삭제
  354. 삭제
  355. 삭제
  356. 삭제
  357. 삭제
  358. 삭제
  359. 삭제
  360. 삭제
  361. 삭제
  362. 삭제
  363. 삭제
  364. 삭제
  365. 삭제
  366. 삭제
  367. 삭제
  368. 삭제
  369. 삭제
  370. - 일련의 지정 명령들을 실행하는 제어 유닛(1432), 그리고
    - 상기 제어 유닛(1432)에 따라 반응하는 DRAM(10)
    을 포함하는 시스템(1430)으로서, 상기 DRAM(10)은,
    - 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하기 위해 외부 신호에 따라 반응하는 다수의 주변 장치,
    - 상기 어레이와 상기 다수의 주변 장치에 의해 사용되는 다수의 공급 전압을 발생시키기 위해 외부 전압에 따라 반응하는 다수의 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 다수의 전압 공급원(220, 280, 400, 500-507, 510) 중 하나는 출력 전압을 생성하는 전압 제너레이터(510)를 포함하는, 이러한 다수의 전압 공급원,
    - 출력 전압이 제 1 지정 범위 내에 있는 지를 표시하는 과전압 신호 및 부족전압 신호를 생성하기 위해 상기 출력 전압에 따라 반응하는 전압 검출 회로(516), 그리고
    - 상기 전압 제너레이터(510)의 안정성에 대한 표시를 제공하기 위해 상기 과전압 및 상기 부족전압 신호에 반응하는 로직 회로(524)
    를 포함하는 것을 특징으로 하는 시스템(1430).
  371. 삭제
  372. 삭제
  373. 삭제
  374. 삭제
  375. 삭제
  376. 삭제
  377. 삭제
  378. 삭제
  379. 삭제
  380. 삭제
  381. 삭제
  382. 삭제
  383. 삭제
  384. 삭제
  385. 삭제
  386. 삭제
  387. 삭제
  388. 삭제
  389. 삭제
  390. 삭제
  391. 출력 전압을 발생시키는 전압 제너레이터(510) 용의 안정성 센서(514)로서,
    - 출력 전압이 제 1 지정 범위 내에 있는 지를 표시하는 과전압 신호와 부족전압 신호를 생성하기 위해 출력 전압에 따라 반응하는 전압 검출 회로(516), 그리고
    - 상기 과전압 신호, 상기 부족전압 신호, 제 1, 2 풀-업 신호, 그리고 제 1, 2 풀-다운 신호에 따라 전압 제너레이터의 안정성을 표시하는 로직 회로(524)
    를 포함하는 것을 특징으로 하는 안정성 센서(514).
  392. 삭제
  393. 삭제
  394. 삭제
  395. 삭제
  396. 삭제
  397. 삭제
  398. 삭제
  399. 삭제
  400. 삭제
  401. 삭제
  402. 삭제
  403. 삭제
  404. 조절용도로 풀업 전류와 풀다운 전류를 사용하는 전압 제너레이터(510) 용의 안정성 센서(514)로서, 상기 센서(514)는,
    - 전류를 나타내는 소스 전류를 생성하기 위해 풀업 전류와 풀다운 전류 중 하나에 반응하는 전류 소스(582, 585, 588-590),
    - 상기 풀업 전류의 양을 표시하는 제 1 전압을 소스 전류에 따라 발생시키는 제 1 저항(600),
    - 상기 풀다운 전류의 양을 표시하는 제 2 전압을 소스 전류에 따라 발생시키는 제 2 저항(606), 그리고
    - 풀업 전류와 풀다운 전류 중 하나의 과량을 표시하는 신호를 생성하기 위해 상기 제 1 전압과 상기 제 2 전압에 따라 반응하는로직 회로(524)
    를 포함하는 것을 특징으로 하는 안정성 센서(514).
  405. 삭제
  406. 안정성 센서(514)와 전압 제너레이터(510)의 조합에서, 상기 조합은,
    - 출력 전압을 발생시키는 전압 제너레이터(510)로서,
    a) 출력 전압이 가용한 출력 단자(530),
    b) 출력 전압이 지정 값 미만으로 떨어질 때마다 풀업 신호를 발생시키도록 출력 전압에 반응하는 제 1 피드백 회로(536),
    c) 출력 전압이 또다른 지정값보다 클 때마다 풀다운 신호를 발생시키도록 출력 전압에 반응하는 제 2 피드백 회로(538),
    d) 출력 전압을 증가시키도록 풀업 신호에 따라 반응하는 제 1 회로(532, 540, 542, 550, 552), 그리고
    e) 출력 전압을 감소시키도록 풀다운 신호에 따라 반응하는 제 2 회로(534, 548, 554, 556)
    를 포함하는, 전압 제너레이터(510),
    - 출력 전압이 제 1 지정 범위 내에 있는 지를 표시하는 제 1 신호와 제 2 신호를 생성하도록 출력 전압에 반응하는 전압 검출 회로(516), 그리고
    - 전압 제너레이터의 안정성을 표시하기 위해 상기 제 1 신호와 제 2 신호에 반응하는 로직 회로
    를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  407. 삭제
  408. 삭제
  409. 삭제
  410. 삭제
  411. 삭제
  412. 삭제
  413. DRAM(10)에 사용하기 위한 바이어스 전압을 발생시키고 조절용으로 풀업 전류 및 풀다운 전류를 생성하기 위한 안정성 센서(514)와 전압 제너레이터(510)의 조합으로서, 상기 조합은,
    - 바이어스 전압을 발생시키기 위한 전압 제너레이터(510),
    - 풀업 전류의 시간에 따른 변화가 제 2 지정 범위 내에 있는 지를 표시하는 제 1 풀업 신호와 제 2 풀업 신호를 발생시키도록 풀업 전류에 따라 반응하는 풀업 전류 모니터(518),
    - 풀다운 전류의 시간에 따라 변화가 제 3 지정 범위 내에 있는 지를 표시하는 제 1 풀다운 신호 및 제 2 풀다운 신호를 발생시키도록 풀다운 전류에 따라 반응하는 풀다운 전류 모니터(520)
    - 바이어스 전류가 제 1 지정 범위 내에 있는 지를 표시하는 제 1 신호 및 제 2 신호를 생성하도록 바이어스 전압에 따라 반응하는 전압 검출 회로(516)로서, 상기 전압 검출 회로(516)는,
    a) 바이어스 전압이 상기 제 1 지정 범위의 상한보다 큰 지를 표시하는 상기 제 1 신호를 생성하도록 바이어스 전압에 따라 반응하는 제 1 트랜지스터(562),
    b) 바이어스 전압이 상기 제 1 지정 범위의 하한보다 작은 지를 표시하는 상기 제 2 신호를 생성하도록 바이어스 전압에 따라 반응하는 제 2 트랜지스터(560), 그리고
    c) 전압 제너레이터(510)의 안정성을 표시하도록 상기 제 1, 2 신호에 따라 반응하는 로직 회로(524)
    를 포함하는 전압 검출 회로(516)
    를 포함하며, 이때, 상기 제 1, 2 풀업 신호 및 상기 제 1, 2 풀다운 신호에 따라 로직 회로(524)가 반응하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  414. 삭제
  415. 삭제
  416. 삭제
  417. 삭제
  418. 삭제
  419. 삭제
  420. 삭제
  421. 삭제
  422. 삭제
  423. 삭제
  424. 삭제
  425. 삭제
  426. 제어 용도로 풀업 전류 및 풀다운 전류를 이용하여 출력 전압을 발생시키는 전압 제너레이터(510)의 안정성을 결정하는 방법으로서, 이 방법은,
    - 출력 전압이 제 1 지정 범위 내에 있는 지를 표시하는 과전압 신호와 부족전압 신호를 생성하고,
    - 풀업 전류의 시간에 따른 변화가 제 2 지정 범위 내에 있는 지를 표시하는 제 1 풀업 신호와 제 2 풀업 신호를 발생시키며,
    - 풀다운 전류의 시간에 따른 변화가 제 3 지정 범위 내에 있는 지를 표시하는 제 1 풀다운 신호와 제 2 풀다운 신호를 발생시키고, 그리고
    - 상기 과전압 신호, 상기 부족전압 신호, 상기 제 1, 2 풀업 신호, 그리고 상기 제 1, 2 풀다운 신호를 조합하여, 전압 제너레이터의 안정성을 표시하도록 하는
    단계를 포함하는 것을 특징으로 하는 전압 제너레이터(510)의 안정성 결정 방법.
  427. 삭제
  428. 삭제
  429. 삭제
  430. - 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하는 다수의 주변 장치,
    - 상기 어레이와 상기 다수의 주변 장치에 의해 사용되는 다수의 공급 전압을 발생시키도록 외부 전압에 따라 반응하는 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 이전에 전력 상승된 전압 공급원(220, 280, 400, 500-507, 510)의 상황에 따라 다수의 전압 공급원 일부의 전력 상승을 제어하는 전력 상승 순서 회로(power-up sequence circuit)(1348)
    를 포함하는 것을 특징으로 하는 DRAM(10).
  431. 삭제
  432. 삭제
  433. 삭제
  434. 삭제
  435. 삭제
  436. 삭제
  437. 삭제
  438. 삭제
  439. 삭제
  440. 삭제
  441. 삭제
  442. 삭제
  443. 삭제
  444. 삭제
  445. 삭제
  446. 삭제
  447. 삭제
  448. 삭제
  449. 삭제
  450. - 일련의 지정 명령을 실행하는 제어 유닛(1432), 그리고
    - 상기 제어 유닛에 따라 반응하는 DRAM(10)
    을 포함하는 시스템(1430)으로서, 상기 DRAM(10)은,
    - 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하는 다수의 주변 장치,
    - 상기 어레이와 상기 다수의 주변 장치에 의해 사용되는 다수의 공급 전압을 발생시키도록 외부 전압에 따라 반응하는 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 이전에 전력 상승된 전압 공급원(220, 280, 400, 500-507, 510)의 상황에 따라 다수의 전압 공급원 일부의 전력 상승을 제어하는 전력 상승 순서 회로(power-up sequence circuit)(1348)
    를 포함하는 것을 특징으로 하는 시스템(1430).
  451. 삭제
  452. 삭제
  453. 삭제
  454. 삭제
  455. 삭제
  456. 삭제
  457. 삭제
  458. 삭제
  459. 삭제
  460. 삭제
  461. 삭제
  462. 삭제
  463. 삭제
  464. 삭제
  465. 삭제
  466. 삭제
  467. 삭제
  468. 삭제
  469. 삭제
  470. 제 1 전압 공급원(500-507)의 전력 상승(power up)을 제어하도록 제 1 외부 신호(Vccx) 및 제 2 외부 신호(Vbbon)에 따라 반응하는 소자(1348)로서, 이 소자(1348)는,
    - 제 1 외부 신호(Vccx)가 제 1 지정 전압(VUNDER)보다 큰 지를 표시하는 제 1 출력 신호(UNDERVOLT*)를 생성하도록 상기 제 1 외부 신호(Vccx)에 따라 반응하는 제 1 회로(1350), 그리고
    - 제 1 전압 공급원(500-507)을 동작시키는 제 1 동작 신호(first enable signal)(DVC2EN*)를 생성하도록 상기 제 1 출력 신호(UNDERVOLT*) 및 제 2 외부 신호(Vbbon)에 따라 반응하는 제 2 회로(1364)
    를 포함하는 것을 특징으로 하는 제 1 전압 공급원(500-507)의 전력 상승(power up)을 제어하도록 제 1 외부 신호(Vccx) 및 제 2 외부 신호(Vbbon)에 따라 반응하는 소자(1348).
  471. 삭제
  472. 삭제
  473. 삭제
  474. 삭제
  475. 삭제
  476. 삭제
  477. 삭제
  478. 삭제
  479. 삭제
  480. 삭제
  481. 삭제
  482. 삭제
  483. 삭제
  484. 삭제
  485. 삭제
  486. 삭제
  487. 삭제
  488. 삭제
  489. 삭제
  490. 삭제
  491. 삭제
  492. 삭제
  493. 삭제
  494. 삭제
  495. 삭제
  496. 삭제
  497. 외부 전압과 초기 피드백 신호를 수용하는 다수의 전압 공급원과 조합되는 전력 상승 회로(1348)로서, 상기 조합은,
    - 외부 전압(Vccx)이 지정 범위 내에 있는 지를 표시하는 제 1 출력 신호(UNDERVOLT*)를 생성하도록 외부 신호(Vccx)에 따라 반응하는 제 1 회로(1350),
    - 지정 주기의 시간동안 상기 제 1 출력 신호가 상기 지정 범위 내에 있을 때 상기 제 1 출력 신호를 전도하기 위한 리셋 회로(1362),
    - 제 1 동작 신호(DVC2EN*)를 생성하도록 상기 제 1 출력 신호(CLEAR*)와 초기 피드백 신호(VBBOK*)에 따라 반응하는 제 2 회로(1364),
    - 상기 제 1 동작 신호(DVC2EN*)에 따라 전력을 상승시키기 위한 제 1 전압 공급원(500-507)으로서, 제 1 전압 공급원(500-507)이 지정 동작 상태에 있는 지를 표시하는 제 1 피드백 신호(DVC2OK*)와 제 1 출력 전압(DVC2)을 생성하는 제 1 전압 공급원(500-507),
    - 제 2 동작 신호(VCCPEN*)를 생성하도록, 상기 제 1 출력 신호(CLEAR*), 초기 피드백 신호(VBBOK*), 그리고 상기 제 1 피드백 신호(DVC2OK*)에 따라 반응하는 제 3 회로(1372), 그리고
    - 제 2 출력 전압(VCCP)을 생성하도록 상기 제 2 동작 신호(VCCPEN*)에 반응하는 제 2 전압 공급원
    을 포함하는 것을 특징으로 하는 다수의 전압 공급원과 조합되는 전력 상승 회로(1348).
  498. DRAM 외부의 공급 전압을 공급받으면서 백 바이어스 전압 펌프(back bias voltage pump)(28)를 구비한 DRAM(10)의 전압 펌프와 바이어스 제너레이터의 전력 상승 순서를 제어하는 전력 상승 순서 회로(1348)로서, 상기 전력 상승 순서 회로(1348)는,
    - 외부에서 공급되는 공급 전압의 상태를 표시하는 상태 신호를 발생시키는 수단,
    - 상기 상태 신호와 역 바이어스 전압 펌프의 상황에 따라 제 1 동작 신호를 발생시키는 수단으로서, 이때, 상기 제 1 동작 신호는 상기 바이어스 제너레이터에 입력되는, 이러한 제 1 동작 신호 발생 수단, 그리고
    - 역 바이어스 전압 펌프의 상황, 상기 상태 신호, 그리고 역 바이어스 제너레이터의 상황에 따라 제 2 동작 신호를 발생시키는 수단으로서, 상기 제 2 동작 신호가 상기 전압 펌프에 입력되는, 이러한 제 2 동작 신호 발생 수단
    을 포함하는 것을 특징으로 하는 전력 상승 순서 회로(1348).
  499. 삭제
  500. 삭제
  501. 삭제
  502. 삭제
  503. 제 1 외부 신호(Vccx) 및 제 2 외부 신호(Vbbon)에 따라 제 1 전압 공급원(500-507)의 전력 상승을 제어하는 방법으로서, 상기 방법은,
    - 제 1 외부 신호(Vccx)가 제 1 지정 조건(Vccx > VUNDER)을 충족시키는 지를 표시하는 제 1 출력 신호(UNDERVOLT)를 발생시키고,
    - 상기 제 1 출력 신호(UNDERVOLT)와 제 2 외부 신호(Vbbon)에 따라 동작 신호(DVC2EN*)를 발생시키며, 그리고
    - 상기 제 1 전압 공급원(500-507)을 동작시키도록 제 1 전압 공급원(500-507)에 상기 동작 신호(DVC2EN*)를 입력하는
    단계를 포함하는 것을 특징으로 하는 전력 상승 제어 방법.
  504. 삭제
  505. 삭제
  506. 삭제
  507. 집적 회로에 대한 외부 공급 전압과 초기 피드백 신호에 따라 집적 회로의 두 전압 공급원의 전력 상승을 제어하는 방법으로서,
    - 공급 전압이 지정 조건을 만족시킬 때 제 1 출력 신호를 발생시키고,
    - 상기 제 1 출력 신호와 상기 초기 피드백 신호에 따라 제 1 전압 공급원의 상황을 바탕으로 제 1 전압 공급원을 전력상승시키고 제 1 피드백 신호를 발생시키며, 그리고
    - 상기 제 1 출력 신호, 초기 피드백 신호, 그리고 상기 제 1 피드백 신호에 따라 제 2 전압 공급원을 전력상승시키는
    단계를 포함하는 것을 특징으로 하는 전력 상승 제어 방법.
  508. 삭제
  509. 삭제
  510. 삭제
  511. 역 바이어스 전압 펌프(280), 셀 플레이트 바이어스 제너레이터(500-507), 그리고 전압 펌프(400)를 구비한 DRAM(10)의 전력 상승 순서를 제어하는 방법으로서, 상기 DRAM(10)에는 외부 공급 전압이 공급되며, 상기 방법은,
    - 공급 전압의 상태를 표시하는 상태 신호를 발생시키고,
    - 상기 역 바이어스 전압 펌프(280)의 상황과 상기 상태 신호에 따라 제 1 동작 신호를 발생시키며,
    - 상기 셀 플레이트 바이어스 제너레이터(500-507)를 전력 상승시키기 위해 셀 플레이트 바이어스 제너레이터(500-507)에 상기 제 1 동작 신호를 입력하고,
    - 역 바이어스 전압 펌프(500-507)의 상황, 상기 상태 신호, 그리고 셀 플레이트 바이어스 제너레이터(500-507)의 상황에 따라 제 2 동작 신호를 발생시키며, 그리고
    - 전압 펌프(400)를 전력 상승시키기 위해서 전압 펌프(400)에 상기 제 2 동작 신호를 입력하는
    단계를 포함하는 것을 특징으로 하는 DRAM(10)의 전력 상승 순서 제어 방법.
  512. 삭제
  513. 삭제
  514. 삭제
  515. - 각각의 메모리 셀을 두 개의 저장 요소로 구성하는 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀로부터 데이터를 독출하는 다수의 주변 장치,
    - 상기 어레이와 상기 다수의 주변 장치에 의해 사용되는 다수의 공급 전압을 발생시키기 위해 외부 전압에 따라 반응하는 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - DRAM(10)이 테스트 모드에 있는 지를 결정하는 테스트 모드 로직(656)
    을 포함하며, 이때, 상기 다수의 주변 장치는 메모리(10)가 테스트 모드에 있을 때 제 1 외부 신호에 따라 메모리 요소들의 제 1 그룹에 저장된 데이터를 래치하는 래치 회로(60, 61)와, 메모리(10)가 테스트 모드에 있을 때 제 2 외부 신호에 따라, 래치된 데이터를 메모리 요소들의 제 2 그룹에 기입하는 기입 동작 회로(770)를 포함하며, 상기 테스트 모드 로직(656)은 모든 행 하이 테스트 조건(an all row high test condition)에 따라 반응하는 것을 특징으로 하는 DRAM(10).
  516. 삭제
  517. 삭제
  518. 삭제
  519. 삭제
  520. 삭제
  521. 삭제
  522. 삭제
  523. 삭제
  524. 삭제
  525. 삭제
  526. 삭제
  527. 삭제
  528. 삭제
  529. 삭제
  530. 삭제
  531. 삭제
  532. 삭제
  533. 삭제
  534. 삭제
  535. - 일련의 지정 명령들을 실행하는 제어 유닛(1432), 그리고
    - 상기 제어 유닛(1432)에 따라 반응하는 DRAM(10)
    을 포함하는 시스템(1430)으로서, 상기 DRAM(10)은,
    - 메모리 셀(1312)들의 어레이,
    - 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하는 다수의 주변 장치,
    - 상기 다수의 주변 장치와 상기 어레이에 의해 사용되는 다수의 공급 전압을 발생시키기 위해 외부 전압에 반응하는 다수의 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 메모리(10)가 테스트 모드에 있는 지를 결정하는 테스트모드 로직(656)
    을 포함하며, 이때, 상기 다수의 주변 장치는 메모리(10)가 테스트 모드에 있을 때 제 1 외부 신호에 따라 메모리 셀(1312)들의 제 1 그룹에 저장된 데이터를 래치하는 래치 회로(60, 61)와, 메모리(10)가 테스트 모드에 있을 때 제 2 외부 신호에 따라, 래치된 데이터를 메모리 셀(1312)들의 제 2 그룹에 기입하는 기입 동작 회로(770)를 포함하며, 상기 테스트 모드 로직(656)은 모든 행 하이 테스트 조건(an all row high test condition)에 따라 반응하는 것을 특징으로 하는 시스템(1430).
  536. 삭제
  537. 삭제
  538. 삭제
  539. 삭제
  540. 삭제
  541. 삭제
  542. 삭제
  543. 삭제
  544. 삭제
  545. 삭제
  546. 삭제
  547. 삭제
  548. 삭제
  549. 삭제
  550. 삭제
  551. 삭제
  552. 삭제
  553. 삭제
  554. 삭제
  555. 메모리 요소들의 어레이를 구비한 메모리(10)에 사용되는 조합으로서, 상기 조합은
    - 메모리(10)가 테스트 모드에 있는 지를 결정하기 위한 테스트 모드 로직(656),
    - 메모리(10)가 테스트 모드에 있을 때 제 1 외부 신호에 따라 제 1 그룹의 메모리 요소에 저장된 데이터를 래칭하는 래치(60, 61), 그리고
    - 메모리(10)가 테스트 모드에 있을 때, 제 2 외부 신호에 따라, 래치된 데이터를 제 2 그룹의 메모리 요소에 기입하는 기입 동작 회로
    를 포함하며, 이때, 상기 기입 동작 회로(770)는 제 2 외부 신호의 다수의 상태 변화에 따라, 래치된 데이터를 다수의 그룹의 메모리 요소에 각기 기입할 수 있는 것을 특징으로 하는 메모리 요소들의 어레이를 구비한 메모리(10)에 사용되는 조합.
  556. 삭제
  557. 삭제
  558. 삭제
  559. 삭제
  560. 삭제
  561. 다수의 메모리 요소(1312)에 데이터를 기입하는 방법으로서, 이 방법은,
    - 공지된 데이터를 제 1 그룹의 메모리 요소에 기입하고,
    - 제 1 외부 신호(RAS*)에 따라 제 1 그룹의 메모리 요소로부터 데이터를 래칭하며, 그리고
    - 래칭된 데이터를 제 2 외부 신호(WE)에 따라 제 2 그룹의 메모리 요소에 기입하고, 그리고
    - 제 2 외부 신호(WE)의 상태가 변화할 때마다, 래칭된 데이터를 또다른 그룹의 메모리 요소에 기입하는
    단계를 포함하는 것을 특징으로 하는 다수의 메모리 요소(1312)에 데이터를 기입하는 방법.
  562. 삭제
  563. 삭제
  564. 삭제
  565. 삭제
  566. 삭제
  567. 삭제
  568. 삭제
  569. 다수의 행으로 조직되는 다수의 메모리 요소를 테스팅하는 방법으로서,
    - 제 1 행의 메모리 요소에 테스트 데이터를 기입하고,
    - 제 1 외부 신호에 따라 제 1 행의 메모리 요소로부터 테스트 데이터를 래칭하며,
    - 래칭된 테스트 데이터를 제 2 외부 신호에 따라 제 1 그룹의 메모리 요소에 기입하고,
    - 래칭된 테스트 데이터를 제 2 외부 신호의 상태 변화에 따라 제 2 그룹의 메모리 요소에 기입하며,
    - 래칭된 테스트 데이터를 제 2 외부 신호의 또다른 상태 변화에 따라 제 3 그룹의 메모리 요소에 기입하고,
    - 래칭된 테스트 데이터를 제 2 외부 신호의 또다른 추가적 상태 변화에 따라 제 4 그룹의 메모리 요소에 기입하며,
    - 메모리 요소의 그룹들로부터 상기 테스트 데이터를 독출하고, 그리고
    - 메모리 요소들의 그룹들로부터 독출된 테스트 데이터를 제 1 행의 메모리 요소들에 기입된 테스트 데이터와 비교하는
    단계를 포함하는 것을 특징으로 하는 다수의 행으로 조직되는 다수의 메모리 요소를 테스팅하는 방법.
  570. 삭제
  571. 다수의 행으로 형성되는 다수의 메모리 요소를 구비한 메모리 어레이의 일부분을 테스팅하는 방법으로서, 상기 어레이는 다수의 메모리 블록(25, 27, 31, 33, 38, 40, 45, 47)으로 배열되고, 상기 방법은
    - 테스팅을 위해 한 개의 메모리 블록을 선택하고,
    - 선택된 메모리 블록 중 제 1 행의 메모리 요소에 테스트 데이터를 기입하며,
    - 제 1 외부 행 어드레스 스토로브 신호에 따라 제 1 행의 메모리 요소로부터 테스트 데이터를 래치하고,
    - 래치된 테스트 데이터를 제 2 외부 열 어드레스 스트로브 신호에 따라 다수의 제 1 행의 메모리 요소에 기입하며,
    - 여러 어드레스 스토로브 신호가 상태 변화될 때마다 래치된 테스트 데이터를 또다른 다수의 행에 기입하고,
    - 상기 다수의 행으로부터 테스트 데이터를 독출하며, 그리고
    - 상기 독출된 테스트 데이터를 제 1 행에 기입된 테스트 데이터와 비교하는
    단계를 포함하는 것을 특징으로 하는 다수의 행으로 형성되는 다수의 메모리 요소를 구비한 메모리 어레이의 일부분을 테스팅하는 방법.
  572. 삭제
  573. 삭제
  574. DRAM(10)에 있어서, 상기 DRAM(10)은,
    - 메모리 셀(1312)들로 구성되는 다수의 개별 어레이(50)로서, 행과 열로 조직되어 다수의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)을 형성하는, 다수의 개별 어레이(50),
    - 정보를 메모리 셀(1312)에 기입하고 상기 메모리 셀(1312)로부터 정보를 독출하는 다수의 주변 장치로서, 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47) 내 개별 어레이(50)들의 인접 행들 사이에 위치하는 다수의 센스 증폭기(52)와, 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47) 내 개별 어레이(50)들의 인접 열들 사이에 위치하는 다수의 행 디코더(54)를 포함하는 다수의 주변 장치,
    - 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)과 상기 다수의 주변 장치에 의해 사용되는 다수의 공급 전압을 발생시키는 다수의 전압 공급원(220, 280, 400, 500-507, 510)
    을 포함하고, 이때, 상기 다수의 개별 어레이(50)들은 어레이를 통해 상기 센스 증폭기(52) 내로 뻗어가는 디지트라인들을 포함하고,
    상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)은 개별 어레이(50)들의 인접 행들 사이에서 상기 센스 증폭기(52)를 통해 뻗어가는 I/O 라인을 포함하며, 이때, 상기 센스 증폭기(52)는 상기 디지트라인 상의 신호를 상기 I/O 라인에 전달하는 회로를 포함하며, 그리고
    상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)들은 개별 어레이(50)들의 인접 열 사이에서 상기 행 디코더(54)를 통해 뻗어가서 상기 I/O 라인과 교차점을 형성하는 데이터라인을 포함하고, 상기 다수의 주변 장치는 상기 I/O 라인 상의 신호를 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인의 상기 교차점에 위치하는 것을 다수의 멀티플렉서(55)를 포함하는 것을 특징으로 하는 DRAM(10).
  575. 삭제
  576. 삭제
  577. 삭제
  578. 삭제
  579. 삭제
  580. 삭제
  581. 삭제
  582. 삭제
  583. 삭제
  584. 삭제
  585. 삭제
  586. 삭제
  587. 삭제
  588. 삭제
  589. 삭제
  590. 삭제
  591. - 일련의 지정 명령들을 실행하는 제어 유닛(1432), 그리고
    - 상기 제어 유닛(1432)에 반응하는 DRAM(10)
    을 포함하는 시스템(1430)으로서, 상기 DRAM(10)은,
    - 메모리 셀(1312)들로 구성되는 다수의 개별 어레이(50)로서, 행과 열로 조직되어 다수의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)을 형성하는, 다수의 개별 어레이(50),
    - 정보를 메모리 셀(1312)에 기입하고 상기 메모리 셀(1312)로부터 정보를 독출하는 다수의 주변 장치로서, 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47) 내 개별 어레이(50)들의 인접 행들 사이에 위치하는 다수의 센스 증폭기(52)와, 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47) 내 개별 어레이(50)들의 인접 열들 사이에 위치하는 다수의 행 디코더(54)를 포함하는 다수의 주변 장치,
    - 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)과 상기 다수의 주변 장치에 의해 사용되는 다수의 공급 전압을 발생시키는 다수의 전압 공급원(220, 280, 400, 500-507, 510)
    을 포함하고, 이때, 상기 다수의 개별 어레이(50)들은 어레이를 통해 상기 센스 증폭기(52) 내로 뻗어가는 디지트라인들을 포함하고,
    상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)은 개별 어레이(50)들의 인접 행들 사이에서 상기 센스 증폭기(52)를 통해 뻗어가는 I/O 라인을 포함하며, 이때, 상기 센스 증폭기(52)는 상기 디지트라인 상의 신호를 상기 I/O 라인에 전달하는 회로를 포함하며, 그리고
    상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)들은 개별 어레이(50)들의 인접 열 사이에서 상기 행 디코더(54)를 통해 뻗어가서 상기 I/O 라인과 교차점을 형성하는 데이터라인을 포함하고, 상기 다수의 주변 장치는 상기 I/O 라인 상의 신호를 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인의 상기 교차점에 위치하는 것을 다수의 멀티플렉서(55)를 포함하는 것을 특징으로 하는 시스템(1430).
  592. 삭제
  593. 삭제
  594. 삭제
  595. 삭제
  596. 삭제
  597. 삭제
  598. 삭제
  599. 삭제
  600. 삭제
  601. 삭제
  602. 삭제
  603. 삭제
  604. 삭제
  605. 삭제
  606. 삭제
  607. 삭제
  608. 다수의 개별 어레이(50)들을 형성하기 위해 행과 열로 조직되는 다수의 데이터 셀(1312)을 구비한 DRAM 용의 데이터 경로로서, 상기 다수의 개별 어레이(50)들은 행과 열로 조직되어 다수의 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)들을 형성하며, 상기 어레이 블록(25, 27, 31, 33, 38, 40, 45, 47)은 다수의 4분할체(14, 15, 16, 17)로 조직화되고, 상기 데이터 경로는,
    - 개별 어레이(50)의 인접 행들 사이에 위치하는 다수의 센스 증폭기(52),
    - 각각의 개별 어레이(50)를 통해 상기 센스 증폭기(52) 내로 뻗어가는 다수의 디지트라인,
    - 개별 어레이(50)들의 인접 행들 사이에서 상기 센스 증폭기(52)를 통해 뻗어가는 다수의 I/O 라인으로서, 이때, 상기 센스 증폭기(52)는 상기 디지트라인 상의 신호를 상기 I/O 라인에 전달하기 위한 회로를 포함하는, 이러한 다수의 I/O 라인,
    - 상기 I/O 라인과의 교차점을 형성하도록 개별 어레이(50)들의 인접 열들 사이에서 뻗어가는 다수의 데이터라인,
    - 상기 I/O 라인 상의 신호를 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인의 상기 교차점에 위치하는 다수의 멀티플렉서(55),
    - 상기 다수의 어레이 4분할체(14, 15, 16, 17) 중 하나로부터 상기 데이터라인에 각각 반응하는 다수의 I/O 블록(100, 102, 104, 106),
    - 상기 어레이 I/O 블록(100, 102, 104, 106)에 반응하는 다수의 데이터 독출 멀티플렉서(108),
    - 상기 다수의 데이터 독출 멀티플렉서(108)에 반응하는 다수의 데이터 출력 버퍼(110),
    - 셀(1312)로부터 독출된 데이터를 다수의 패드에서 이용가능하게 만들도록 상기 다수의 데이터 출력 버퍼(110)에 반응하는 다수의 데이터 패드 드라이버(114),
    - 다수의 패드에서 이용가능한 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffer)(118), 그리고
    - 상기 다수의 데이터 인 버퍼(118)에 반응하는 다수의 데이터 기입 멀티플렉서(122)
    를 포함하며, 이때, 상기 어레이 I/O 블록(100, 102, 104, 106)은 상기 다수의 데이터 기입 멀티플렉서(122)에 반응하는 것을 특징으로 하는 데이터 경로.
  609. 삭제
  610. 충전 상태(charged state)와 비-충전 상태(uncharged state) 사이에서 구동되는 부트 커패시터(168)와, 상기 부트 커패시터(168)에 전하를 공급하는 홀딩 트랜지스터(170)를 포함하는 전자 회로로서, 상기 전자 회로는,
    - 부트 커패시터(168)가 언부트(unbooted)되기 전에 홀딩 트랜지스터(170)가 꺼져있음을 보장하도록 홀딩 트랜지스터(170)와 부트 커패시터(168) 사이에 연결되는 회로 경로(172)
    를 포함하는 것을 특징으로 하는 전자 회로.
  611. 삭제
  612. 삭제
  613. 삭제
  614. 삭제
  615. 삭제
  616. - 제 1 단자와 제 2 단자를 가진 부트 커패시터(168),
    - 부트 커패시터(168)에 전하를 공급하도록 부트 커패시터(168)의 제 1 단자에 연결되는 홀딩 트랜지스터(170),
    - 상기 부트 커패시터(168)를 방전시키도록 상기 부트 커패시터(168)의 제 2 단자에 연결되는 경로, 그리고
    - 상기 홀딩 트랜지스터(170)의 게이트 단자와 상기 부트 커패시터(168)의 제 2 단자 사이에 연결되는 자체 시간형 회로 경로(self timed circuit path)(172)
    를 포함하는 것을 특징으로 하는 회로(110).
  617. 삭제
  618. 삭제
  619. 삭제
  620. 삭제
  621. - 제 1 전압 공급원과 접지 사이에 직렬로 연결되는 다수의 출력 드라이브 트랜지스터(164),
    - 상기 직렬 연결 트랜지스터에 반응하는 출력 단자,
    - 상기 출력 단자에 출력될 데이터를 수신하는 래치(160),
    - 출력될 데이터의 로직 상태를 표시하는 고전위 및 저전위 중 하나로 상기 출력 단자의 전압을 구동하도록 상기 래치(160)에 따라 상기 출력 드라이브 트랜지스터(164)를 제어하는 로직 회로(162),
    - 상기 드라이브 트랜지스터(164)의 일부에 추가 전압을 공급하는 부트 커패시터(170),
    - 상기 로직 회로(162)에 따라 상기 부트 커패시터(168)를 제 2 공급 전압에 연결하는 홀딩 트랜지스터(170), 그리고
    - 상기 홀딩 트랜지스터(170)와 상기 부트 커패시터(168) 사이에 연결되는 자체 시간형 회로 경로(self timed circuit path)(172)
    를 포함하는 것을 특징으로 하는 출력 버퍼(110)
  622. 삭제
  623. 삭제
  624. 삭제
  625. 삭제
  626. 삭제
  627. 메모리 소자(10)의 출력부로서, 상기 출력부는,
    - 제 1 전압 공급원과 접지 사이 직렬로 연결되는 다수의 출력 드라이브 트랜지스터,
    - 상기 직렬 연결 트랜지스터에 반응하는 출력 단자,
    - 상기 출력 단자에 출력될 데이터를 수용하기 위한 래치 회로,
    - 출력될 데이터의 로직 상태를 표시하는 고전위 및 저전위 중 하나로 상기 출력 단자에서의 전압을 구동하도록, 상기 래치 회로에 따라 상기 출력 드라이브 트랜지스터를 제어하는 로직 회로,
    - 상기 드라이브 트랜지스터의 일부에 추가 전압을 공급하는 커패시터,
    - 상기 로직 회로에 따라, 상기 커패시터를 제 2 공급 전압으로 충전시키는 충전 회로, 그리고
    - 상기 커패시터와 상기 충전 회로 사이에 연결되는 회로 경로
    를 포함하는 것을 특징으로 하는 메모리 소자(10)의 출력부.
  628. 삭제
  629. 삭제
  630. 삭제
  631. 삭제
  632. 삭제
  633. 삭제
  634. 삭제
  635. 메모리 소자(10)의 출력 버퍼(110) 내의 부트 커패시터(168)의 전하를 제어하는 방법으로서, 상기 방법은,
    - 전압 소스로부터 지정 전압으로 부트 커패시터(168)를 충전시키고,
    - 부트 커패시터(168)를 지정 전압으로 홀딩하며,
    - 풀업 트랜지스터(166)가 전도 상태일 때 부트 커패시터(168)의 전하를 출력 단자에 공급하고,
    - 풀업 트랜지스터(166)가 전도 상태일 때 전압 소스로부터 부트 커패시터(168)를 분리하며,
    - 상기 분리 단계를 감시(monitoring)하고, 그리고
    - 부트 커패시터(168)가 전압 소스로부터 분리된 후에 부트 커패시터(168)를 언부팅시키는
    단계를 포함하는 것을 특징으로 하는 부트 커패시터(168)의 전하를 제어하는 방법.
  636. 삭제
  637. - 메모리 셀(1312)들로 구성되는 다수의 개별 어레이(50)로서, 상기 개별 어레이(50)는 어레이를 통해 뻗어가는 디지트라인을 구비하고, 상기 개별 어레이(50)는 행과 열로 조직되어 다수의 어레이 블록(25, 27, 31, 38, 40, 45, 47)을 형성하는, 이러한 다수의 개별 어레이(50),
    - 상기 디지트라인으로 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하는 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키는 전압 공급원(220, 280, 400, 500-507, 510)으로서, 상기 전압 공급원은 상기 디지트라인을 바이어스시키는 바이어스 전압을 생성하는 다수의 제너레이터를 포함하고, 상기 제너레이터의 수는 상기 어레이 블록(25, 27, 31, 38, 40, 45, 47)의 수와 동일하며, 그리고
    - 상기 다수의 공급 전압을 상기 다수의 어레이 블록과 상기 주변 장치에 전달하는 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 DRAM(10).
  638. 삭제
  639. 삭제
  640. 삭제
  641. 삭제
  642. 삭제
  643. 삭제
  644. 삭제
  645. 삭제
  646. 삭제
  647. 삭제
  648. 삭제
  649. 삭제
  650. 삭제
  651. 삭제
  652. 삭제
  653. 삭제
  654. 삭제
  655. 삭제
  656. 삭제
  657. 삭제
  658. 삭제
  659. 삭제
  660. 삭제
  661. 삭제
  662. 삭제
  663. 삭제
  664. 삭제
  665. 삭제
  666. 삭제
  667. 삭제
  668. 삭제
  669. 삭제
  670. 삭제
  671. 삭제
  672. 삭제
  673. 삭제
  674. 삭제
  675. - 메모리 셀(1312)들로 구성되는 다수의 개별 어레이(50)로서, 이 어레이를 관통하는 디지트라인을 구비한 다수의 개별 어레이(50),
    - 상기 디지트라인으로 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하는 다수의 주변 장치로서, 상기 주변 장치는 상기 디지트라인 상의 신호를 감지하기 위한 다수의 센스 증폭기(52)를 포함하고, 상기 센스 증폭기(52)는 상기 메모리 셀(1312)에 기입될 데이터 신호의 값보다 큰 값을 가지는 제어 신호에 의해 제어되는, 이러한 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키는 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 다수의 공급 전압을 상기 개별 어레이(50)와 상기 주변 장치에 전달하는 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 DRAM(10).
  676. 삭제
  677. 삭제
  678. 삭제
  679. 삭제
  680. 삭제
  681. 삭제
  682. 삭제
  683. 삭제
  684. 삭제
  685. 삭제
  686. 삭제
  687. 삭제
  688. 삭제
  689. 삭제
  690. 삭제
  691. 삭제
  692. 삭제
  693. 삭제
  694. - 일련의 명령을 실행하는 제어 유닛(1432), 그리고
    - 상기 제어 유닛(1432)에 반응하는 DRAM(10)
    을 포함하는 시스템(1430)으로서, 상기 DRAM(10)은
    - 메모리 셀(1312)들로 구성되는 다수의 개별 어레이(50)로서, 이 어레이를 관통하는 디지트라인을 구비하면서 행과 열로 조직되어 다수의 어레이 블록(25, 27, 31, 38, 40, 45, 47)을 형성하는 다수의 개별 어레이(50),
    - 상기 디지트라인으로 상기 메모리 셀(1312)에 데이터를 기입하고 상기 메모리 셀(1312)로부터 데이터를 독출하는 다수의 주변 장치로서, 상기 주변 장치는 상기 디지트라인 상의 신호를 감지하기 위한 다수의 센스 증폭기(52)를 포함하고, 상기 센스 증폭기(52)는 상기 메모리 셀(1312)에 기입될 데이터 신호의 값보다 큰 값을 가지는 제어 신호에 의해 제어되는, 이러한 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키는 전압 공급원(220, 280, 400, 500-507, 510), 그리고
    - 상기 다수의 공급 전압을 상기 개별 어레이(50)와 상기 주변 장치에 전달하는 전력 분배 버스(266, 267)
    를 포함하는 것을 특징으로 하는 시스템(1430).
  695. 삭제
  696. 삭제
  697. 삭제
  698. 삭제
  699. 삭제
  700. 삭제
  701. 삭제
  702. 삭제
  703. 삭제
  704. 삭제
  705. 삭제
  706. 삭제
  707. 삭제
  708. 삭제
  709. 삭제
  710. 삭제
  711. 삭제
  712. 삭제
  713. - 한 쌍의 I/O 라인(72-72', 74-74')에 어레이(50)를 연결하는 디지트라인(70-70', 71-71'),
    - 상기 디지트라인을 등화시키기 위해 상기 어레이에 인접하게 위치하는 등화 스위치(equalization switch),
    - 상기 디지트라인에 걸쳐 연결되는 n-센스 증폭기,
    - 상기 디지트라인에 걸쳐 연결되는 p-센스 증폭기,
    - 상기 n-센스 증폭기 및 p-센스 증폭기와 상기 등화 스위치 사이에 연결되어 상기 n-센스 증폭기와 상기 p-센스 증폭기를 상기 어레이(50)로부터 고립시키는 고립 스위치(83), 그리고
    - 상기 디지트라인(70-70', 71-71')을 I/O 라인(72-72', 74-74')에 연결하는 연결 스위치(85)
    를 포함하는 것을 특징으로 하는 센스 증폭기(52).
  714. 삭제
  715. 삭제
  716. - 어레이를 관통하는 다수의 디지트라인(70-70', 71-71')을 구비한 어레이(50), 그리고
    - 상기 다수의 디지트라인(70-70', 71-71') 사이에 연결되는 다수의 센스 증폭기(52)
    로 구성되는 조합으로서, 각각의 센스 증폭기(52)는,
    - 상기 디지트라인 중 하나의 등화를 위해 상기 어레이(50)에 인접하게 위치하는 등화 스위치(equalization switch),
    - 상기 디지트라인(70-70', 71-71') 중 상기 하나에 걸쳐 연결되는 n-센스 증폭기,
    - 상기 디지트라인(70-70', 71-71') 중 상기 하나에 걸쳐 연결되는 p-센스 증폭기,
    - 상기 n-센스 증폭기 및 p-센스 증폭기와 상기 등화 스위치 사이에 연결되어 상기 n-센스 증폭기와 상기 p-센스 증폭기를 상기 어레이(50)로부터 고립시키는 고립 스위치(83), 그리고
    - 상기 디지트라인(70-70', 71-71')을 I/O 라인(72-72', 74-74')에 연결하는 연결 스위치(85)
    를 포함하는 것을 특징으로 하는 조합.
  717. 삭제
  718. 삭제
  719. 삭제
  720. 삭제
  721. - 메모리 셀(1312)들로 구성되는 다수의 개별 어레이(50)로서, 상기 개별 어레이(50)들은 행과 열로 조직되어 다수의 어레이 블록(25, 27, 31, 38, 40, 45, 47)을 형성하는, 이러한 다수의 개별 어레이(50),
    - 상기 다수의 메모리 셀(1312)에 정보를 기입하고 메모리 셀(1312)로부터 정보를 독출하는 다수의 주변 장치로서, 다수의 센스 증폭기(52)를 포함하는 다수의 주변 장치,
    - 상기 다수의 주변 장치를 제어하는 용장 신호(redundant signal)를 생성하는 로직,
    - 전압 공급원(220, 280, 400, 500-507, 510),
    - 다수의 패드, 그리고
    - 상기 다수의 메모리 셀(1312), 상기 다수의 주변 장치, 상기 로직, 상기 전압 공급원(220, 280, 400, 500-507, 510), 그리고, 상기 다수의 패드 간의 상호연결부를 제공하는 제 1 금속 전도체층과 제 2 금속전도체층
    을 포함하고, 이때, 상기 용장 신호는 상기 센스 증폭기(52)를 통해 상기 제 2 금속 전도체층에 전달되는 것을 특징으로 하는 DRAM(10).
  722. 삭제
  723. 삭제
  724. 삭제
  725. 삭제
  726. 삭제
  727. 삭제
  728. 삭제
  729. 삭제
  730. 삭제
  731. 삭제
  732. 삭제
  733. 삭제
  734. 삭제
  735. 삭제
  736. 삭제
  737. 삭제
  738. 삭제
  739. 삭제
  740. 삭제
  741. 삭제
  742. 삭제
  743. 삭제
  744. 삭제
  745. 삭제
  746. 삭제
  747. 삭제
  748. 삭제
  749. 삭제
  750. 삭제
  751. 삭제
  752. 삭제
  753. 삭제
  754. 삭제
  755. 삭제
  756. 삭제
  757. 삭제
  758. 삭제
  759. 메모리(10)에 있어서, 상기 메모리(10)는,
    - 다수의 메모리 셀(1312),
    - 다수의 패드,
    - 상기 메모리 셀(1312)과 상기 다수의 패드 사이에서 데이터를 전달하는 다수의 주변 장치,
    - 다수의 공급 전압을 발생시키는 다수의 전압 공급원(220, 280, 400, 500-507, 510),
    - 상기 공급 전압을 전달하는 전력 분배 버스(266, 267), 그리고
    - 메모리(10)를 패키징(encapsulating)하는 패키지
    를 포함하며, 이때, 상기 패키지는 상기 전력 분배 버스(266, 267)의 일부를 형성하는 리드 프레임(lead frame)을 포함하는 것을 특징으로 하는 메모리.
  760. 고상 소자(solid state device)(10)를 패키징하는 방법으로서, 상기 고상 소자는 타이 바(1424), 리드 핑거(1425), 조합 타이 바 및 버스 바(combination tie bars and bus bars)(1426), 그리고 리드 프레임(1422)을 포함하고, 상기 리드 프레임(1422)은 고상 소자(10)의 접합 패드에 연결되며, 상기 타이 바(1424)는 리드 핑거(1425)들을 리드 프레임(1422)에 연결하고, 상기 방법은,
    - 조합 타이 바 및 버스 바(1426)를 이용하여 패키징 공정 중 리드 핑거(1425)에 대한 지지체를 제공하는
    단계를 포함하는 것을 특징으로 하는 고상 소자의 패키징 방법.
  761. 삭제
  762. 고상 소자(10)를 테스트 모드로 위치시키는 방법으로서, 이 방법은,
    - 상기 고상 소자(10)의 로직 신호를 표현하는 데 사용되는 최고압보다 큰 전압(supervoltage level)을 상기 고상 소자에 인가하고, 그리고
    - 상기 고상 소자에 두 개 이상의 어드레스를 입력하며, 이때, 제 1 어드레스(WCBR)는 로직 신호를 표현하는 데 사용되는 전압 범위 바깥에 상기 전압(supervoltage level)이 존재하는 지를 확인하는 데 사용되는 정보를 가지며, 제 2 어드레스(SVWCBR)는 상기 고상 소자(10)를 테스트 모드(CLEAR, SCSACOMP, CA9COMP, 32MEGCOMP, REDROW, REDCOL, ALLROW, HALFROW, DISLOCK, DISRED, FLOATDVC2, FLOATVBB, GNDVBB, FUSEID)로 위치시키는 데 사용되는 정보를 가지는
    단계를 포함하는 것을 특징으로 하는 고상 소자를 테스트 모드로 위치시키는 방법.
  763. 제 4 항에 있어서, 상기 DRAM 칩(10)은 디지트라인과 I/O 라인을 추가로 포함하며, 이때, 상기 디지트라인들은 상기 다수의 개별 어레이 각각을 통해 상기 센스 증폭기 내로 뻗어가고, 상기 I/O 라인들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기를 통해 뻗어가며, 상기 센스 증폭기는 상기 디지트라인 상의 신호들을 상기 I/O 라인에게로 전달하기 위한 회로를 포함하는 것을 특징으로 하는 DRAM 칩(10).
  764. 제 763 항에 있어서, 상기 DRAM 칩(10)은 개별 어레이들의 인접 열 사이에서 상기 행 디코더를 통해 뻗어가 상기 I/O 라인과의 교차점을 형성하는 데이터라인을 추가로 포함하고, 이때, 상기 다수의 주변 장치는 상기 I/O 라인 상의 신호들을 상기 데이터라인으로 전달하기 위해 상기 I/O 라인과 상기 데이터라인의 상기 교차점에 위치하는 다수의 멀티플렉서를 포함하는 것을 특징으로 하는 DRAM 칩(10).
  765. 제 764 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치는,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 독출 데이터를 상기 다수의 패드에서 가용하도록 하기 위해 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM 칩(10).
  766. 제 765 항에 있어서, 상기 다수의 주변 장치는
    - 상기 다수의 패드에서 가용한 데이터에 반응하는 다수의 데이터-인 버퍼(data in buffers), 그리고,
    - 상기 다수의 데이터-인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서
    를 포함하며, 이때, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 따라 반응하는 것을 특징으로 하는 DRAM 칩(10).
  767. 제 766 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM 칩(10).
  768. 제 767 항에 있어서, 상기 메모리 셀들의 개별 어레이들은 행과 열로 조직되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트를 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM 칩(10).
  769. 제 3 항에 있어서, 상기 금속 전도체들은 각각의 어레이 블록 주위로 웹(a web)을 형성하고, 각각의 어레이 블록 내에 그리드(a grid)를 형성하는 것을 특징으로 하는 DRAM 칩(10).
  770. 제 3 항에 있어서, 상기 전압 공급원으로부터 상기 다수의 어레이 블록 각각을 분리시키는 스위치를 추가로 포함하는 것을 특징으로 하는 DRAM 칩(10).
  771. 제 770 항에 있어서, 상기 전압 공급원에 연결된 어레이 블록들의 수에 따라 일부 모듈이 셧다운될 수 있도록 상기 전압 공급원이 모듈식 설계를 취하는 것을 특징으로 하는 DRAM 칩(10).
  772. 제 1 항에 있어서, 리프레시 동작 모드에 따라 일부 모듈이 셧다운될 수 있도록 상기 전압 공급원이 모듈식 설계를 취하는 것을 특징으로 하는 DRAM 칩(10).
  773. 제 1 항에 있어서, 상기 패드들이 중앙에 위치하는 것을 특징으로 하는 DRAM 칩(10).
  774. 제 773 항에 있어서, 상기 전압 공급원이 상기 패드에 인접하게 위치하는 것을 특징으로 하는 DRAM 칩(10).
  775. 제 1 항에 있어서, 상기 전압 공급원이
    - 어레이 전압을 생성하는 전압 레귤레이터,
    - 부스트된 전압을 생성하는 전압 펌프, 그리고
    - 상기 DRAM에 의해 사용되는 바이어스 전압을 생성하는 전압 제너레이터
    를 포함하는 것을 특징으로 하는 DRAM 칩(10).
  776. 제 775 항에 있어서, 상기 전압 레귤레이터, 전압 펌프, 그리고 전압 제너레이터가 전력 상승(power-up)되는 순서를 제어하는 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM 칩(10).
  777. 제 37 항에 있어서, 상기 금속 전도체층들이 두 개 이하인 것을 특징으로 하는 메모리(10).
  778. 제 37 항에 있어서, 상기 메모리가 21.7mm x 15mm의 다이 상에서 제작되는 것을 특징으로 하는 메모리(10).
  779. 제 37 항에 있어서, 상기 다수의 메모리 셀들은 다수의 개별 어레이들로 배열되고, 상기 개별 어레이들은 행과 열로 조직되어 다수의 어레이 블록을 형성하는 것을 특징으로 하는 메모리(10).
  780. 제 779 항에 있어서, 상기 다수의 주변 장치는 다수의 센스 증폭기와 다수의 행 디코더를 포함하며, 이때, 상기 다수의 센스 증폭기는 개별 어레이들의 인접 행들 사이에 위치하고, 상기 다수의 행 디코더들은 개별 어레이들의 인접 열들 사이에 위치하는 것을 특징으로 하는 메모리(10).
  781. 제 780 항에 있어서, 상기 메모리(10)는 디지트라인과 I/O 라인을 추가로 포함하며, 이때, 상기 디지트라인들은 상기 다수의 개별 어레이들 각각을 통해 상기 센스 증폭기 내로 뻗어가고, 상기 I/O 라인들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기를 통해 뻗어가며, 상기 센스 증폭기는 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하기 위한 회로를 포함하는 것을 특징으로 하는 메모리(10).
  782. 제 781 항에 있어서, 상기 메모리는 개별 어레이들의 인접 열들 사이에서 상기 행 디코더를 통해 뻗어가는 데이터라인을 추가로 포함하고, 상기 다수의 주변 장치는 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 상기 I/O 라인과 상기 데이터라인과의 교차점에 위치하는 다수의 멀티플렉서를 포함하는 것을 특징으로 하는 메모리(10).
  783. 제 782 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 독출 데이터를 상기 다수의 데이터 패드에서 가용하게 하도록 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 메모리(10).
  784. 제 783 항에 있어서, 상기 다수의 주변 장치는 다수의 데이터 인 버퍼(data in buffer)와 다수의 데이터 기입 멀티플렉서를 포함하며, 이때, 상기 다수의 데이터 인 버퍼는 상기 다수의 패드에서 가용한 데이터에 반응하고, 상기 다수의 데이터 기입 멀티플렉서는 상기 다수의 데이터 인 버퍼에 따라 반응하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 따라 반응하는 것을 특징으로 하는 메모리(10).
  785. 제 784 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 메모리(10).
  786. 제 785 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 메모리는 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트를 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 메모리(10).
  787. 제 779 항에 있어서, 상기 금속 전도체들이 각각의 어레이 블록 주위로 웹(a web)을 형성하고 각각의 어레이 블록 내에 그리드(a grid)를 형성하는 것을 특징으로 하는 메모리(10).
  788. 제 779 항에 있어서, 상기 전압 공급원으로부터 상기 다수의 어레이 블록 각각을 분리시키는 스위치를 추가로 포함하는 것을 특징으로 하는 메모리(10).
  789. 제 788 항에 있어서, 상기 전압 공급원에 연결된 어레이 블록들의 수에 따라 일부 모듈들이 셧다운될 수 있도록 상기 전압 공급원이 모듈식 설계를 취하는 것을 특징으로 하는 메모리(10).
  790. 제 37 항에 있어서, 리프레시 동작 모드에 따라 일부 모듈들이 셧다운될 수 있도록 상기 전압 공급원이 모듈식 설계를 취하는 것을 특징으로 하는 메모리(10).
  791. 제 37 항에 있어서, 상기 패드들이 중앙에 위치하는 것을 특징으로 하는 메모리(10).
  792. 제 791 항에 있어서, 상기 전압 공급원이 상기 패드에 인접하게 위치하는 것을 특징으로 하는 메모리(10).
  793. 제 37 항에 있어서, 상기 전압 공급원은,
    - 어레이 전압을 생성하는 전압 레귤레이터,
    - 부스트된 전압을 생성하는 전압 펌프, 그리고
    - 상기 메모리에 의해 사용되는 바이어스 전압을 생성하는 전압 제너레이터
    를 포함하는 것을 특징으로 하는 메모리(10).
  794. 제 793 항에 있어서, 상기 전압 레귤레이터, 전압 펌프, 그리고 전압 제너레이터가 전력 상승(power-up)되는 순서를 제어하는 순서 회로(a sequence circuit)를 추가로 포함하는 것을 특징으로 하는 메모리(10).
  795. 제 56 항에 있어서, 상기 다수의 주변 장치들은, 상기 어레이 블록 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기와, 상기 어레이 블록의 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더를 포함하는 것을 특징으로 하는 DRAM(10).
  796. 제 795 항에 있어서, 상기 다수의 개별 어레이들 각각은 어레이들을 통과하여 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기를 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM(10).
  797. 제 796 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더를 통해 뻗어가 상기 I/O 라인들과 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 상기 I/O 라인과 상기 데이터라인의 교차점에 위치하는 다수의 멀티플렉서를 포함하는 것을 특징으로 하는 DRAM(10).
  798. 제 797 항에 있어서, 두 개의 개별 어레이마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM(10).
  799. 제 56 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 독출 데이터를 상기 다수의 패드에서 가용하게 하도록 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM(10).
  800. 제 799 항에 있어서, 상기 다수의 주변 장치들은 상기 다수의 패드에서 가용한 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM(10).
  801. 제 799 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  802. 제 801 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  803. 제 56 항에 있어서, 상기 전력 분배 버스는 상기 어레이 블록 각각을 둘러싸는 웹(a web)을 형성하는 다수의 제 1 전도체와, 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체를 포함하는 것을 특징으로 하는 DRAM(10).
  804. 제 803 항에 있어서, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하고, 상기 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 DRAM(10).
  805. 제 56 항에 있어서, 상기 다수의 전압 공급원은 다수의 전력 증폭기로 구성되는 전압 레귤레이터를 포함하고, 이때 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록 각각과 연계되어 있는 것을 특징으로 하는 DRAM(10).
  806. 제 805 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  807. 제 805 항에 있어서, 상기 다수의 전력 증폭기는 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 모드를 위한 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  808. 제 56 항에 있어서, 상기 다수의 전압 공급원은 다수의 전압 펌프 회로로 구성되는 전압 펌프를 포함하고, 상기 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 모드로의 동작을 위한 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  809. 제 808 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 상기 1차 그룹과 2차 그룹은 제 1 종류의 리프레시 모드에 따라 동작가능하며, 제 2 종류의 리프레시 모드에서는 상기 1차 그룹만이 동작할 수 있는 것을 특징으로 하는 DRAM(10).
  810. 제 56 항에 있어서, 상기 다수의 전압 공급원은 바이어스 전압을 상기 어레이 블록에 공급하기 위한 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터(a output status monitor)를 포함하는 것을 특징으로 하는 DRAM(10).
  811. 제 56 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승(power-up)을 제어하는 전력상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  812. 제 56 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM(10).
  813. 제 812 항에 있어서, 상기 다수의 어레이 블록들은 256 메가보다 큰 저장용량을 제공하도록 조합되며, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  814. 제 76 항에 있어서, 상기 다수의 주변 장치들은 상기 어레이 블록들 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 어레이 블록 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 시스템(1430).
  815. 제 814 항에 있어서, 상기 다수의 개별 어레이들 각각은 이 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 시스템(1430).
  816. 제 815 항에 있어서, 상기 어레이 블록들은 상기 I/O 라인과 교차점들을 형성하도록 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 사익 데이터라인에 전달하기 위해 I/O 라인들과 데이터라인들간의 상기 교차점에 위치하는 다수의 멀티플렉서를 포함하는 것을 특징으로 하는 시스템(1430).
  817. 제 816 항에 있어서, 두 개의 개별 어레이마다 한개씩 상기 멀티플렉서들이 위치하는 것을 특징으로 하는 시스템(1430).
  818. 제 76 항에 있어서, 상기 다수의 어레이 블록들이 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치는,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 독출 데이터를 상기 다수의 패드에서 가용하게 하도록 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  819. 제 818 항에 있어서, 상기 다수의 주변 장치들은 상기 다수의 패드에서 가용한 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 시스템(1430).
  820. 제 818 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  821. 제 820 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  822. 제 76 항에 있어서, 상기 전력 분배 버스는 상기 어레이 블록 각각 둘레로 웹을 형성하는 다수의 제 1 전도체와, 상기 어레이 블록 각각 내에 그리드를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체를 포함하는 것을 특징으로 하는 시스템(1430).
  823. 제 822 항에 있어서, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하고, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 시스템(1430).
  824. 제 76 항에 있어서, 상기 다수의 전압 공급원은 다수의 전력 증폭기로 구성되는 전압 레귤레이터를 포함하고, 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록 각각에 연계되어 있는 것을 특징으로 하는 시스템(1430).
  825. 제 824 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  826. 제 824 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 동작 모드를 위한 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  827. 제 76 항에 있어서, 상기 다수의 전압 공급원들은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 다수의 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 동작 모드를 위한 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  828. 제 827 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 1차 그룹과 2차 그룹은 제 1 종류의 리프레시 모드에 따라 동작가능하며, 제 2 종류의 리프레시 모드에서는 상기 1차 그룹만이 동작할 수 있는 것을 특징으로 하는 시스템(1430).
  829. 제 76 항에 있어서, 상기 다수의 전압 공급원들은 상기 어레이 블록에 바이어스 전압을 공급하기 위한 바이어스 제너레이터를 포함하고, 이때, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 시스템(1430).
  830. 제 76 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  831. 제 76 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  832. 제 831 항에 있어서, 상기 다수의 어레이 블록들은 256 메가보다 큰 저장용량을 제공하도록 조합되고, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하는 수리 로직(repair logic)을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  833. 제 96 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 어레이 전압을 운반하는 것을 특징으로 하는 전력 분배 버스.
  834. 제 833 항에 있어서, 어레이 블록들 중 하나에 대한 어레이 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 분배 버스.
  835. 제 96 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 부스트된 어레이 전압을 운반하는 것을 특징으로 하는 전력 분배 버스.
  836. 제 835 항에 있어서, 어레이 블록 중 하나에 대한 상기 부스트된 어레이 전압을 분배를 각기 제어하는 다수의 스위치들을 추가적으로 포함하는 것을 특징으로 하는 전력 분배 버스.
  837. 제 96 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 디지트라인 바이어스 전압을 운반하는 것을 특징으로 하는 전력 분배 버스.
  838. 제 837 항에 있어서, 어레이 블록들 중 하나에 대한 디지트라인 바이어스 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 분배 버스.
  839. 제 96 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 접지 전압을 운반하는 것을 특징으로 하는 전력 분배 버스.
  840. 제 839 항에 있어서, 어레이 블록들 중 하나에 대한 접지 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 분배 버스.
  841. 제 96 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 백 바이어스 전압(back bias voltage)을 운반하는 것을 특징으로 하는 전력 분배 버스.
  842. 제 841 항에 있어서, 어레이 블록들 중 하나에 대한 백 바이어스 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 분배 버스.
  843. 제 96 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 셀 플레이트 전압을 운반하는 것을 특징으로 하는 전력 분배 버스.
  844. 제 843 항에 있어서, 어레이 블록들 중 하나에 대한 셀 플레이트 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 분배 버스.
  845. 제 96 항에 있어서, 상기 제 1 전도체들 중 일부가 주변 전압(peripheral voltage)을 운반하는 것을 특징으로 하는 전력 분배 버스.
  846. 제 845 항에 있어서, 어레이 블록들 중 하나에 대한 주변 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 분배 버스.
  847. 제 96 항에 있어서, 상기 다수의 제 1 전도체들이 메모리 블록에 대해 중앙에 위치한 영역으로부터 뻗어가는 것을 특징으로 하는 전력 분배 버스.
  848. 제 96 항에 있어서, 상기 전력 분배 버스는 다수의 입/출력 패드에 평행하게 뻗어가는 다수의 제 3 전도체를 추가로 포함하며, 상기 다수의 제 3 전도체들은 상기 패드로부터 외부 전력을 수신하여 이 패드에 인접하게 위치하는 다수의 전압 공급원에 외부 전력을 공급하는 것을 특징으로 하는 전력 분배 버스.
  849. 제 113 항에 있어서, 상기 다수의 전압 공급원 중 하나가 어레이 전압 및 주변 전압을 생성하는 전압 레귤레이터를 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  850. 제 113 항에 있어서, 상기 다수의 전압 공급원 중 하나가 백 바이어스 전압을 생성하는 전압 펌프를 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  851. 제 113 항에 있어서, 상기 다수의 전압 공급원 중 하나가 셀 플레이트와 디지트라인 바이어스 전압을 생성하는 제너레이터를 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  852. 제 113 항에 있어서, 상기 다수의 전압 공급원은 부스트된 어레이 전압을 생성하는 전압 펌프를 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  853. 제 113 항에 있어서, 각각의 메모리 블록 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 각각의 메모리 블록 내로 뻗어가는 다수의 제 2 전도체를 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  854. 제 853 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 어레이 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  855. 제 854 항에 있어서, 메모리 블록들 중 하나에 대한 어레이 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  856. 제 853 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 부스트된 어레이 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  857. 제 856 항에 있어서, 메모리 블록들 중 하나에 대한 부스트된 어레이 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  858. 제 853 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 디지트라인 바이어스 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  859. 제 858 항에 있어서, 메모리 블록들 중 하나에 대한 디지트라인 바이어스 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  860. 제 853 항에 있어서, 상기 제 1, 2 전도체 중 일부가 접지 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  861. 제 860 항에 있어서, 메모리 블록들 중 하나에 대한 접지 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  862. 제 853 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 백 바이어스 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  863. 제 862 항에 있어서, 메모리 블록들 중 하나에 대한 백 바이어스 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  864. 제 853 항에 있어서, 상기 제 1, 2 전도체들 중 일부가 셀 플레이트 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  865. 제 864 항에 있어서, 메모리 블록들 중 하나에 대한 셀 플레이 전압의 분배를 각기 제어하는 다수의 스위치들을 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  866. 제 853 항에 있어서, 상기 다수의 전압 공급원에 인접하게 위치하여 외부 전력을 수신하는 다수의 입/출력 패드를 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  867. 제 866 항에 있어서, 상기 다수의 전압 공급원에 상기 다수의 입/출력 패드의 일부를 연결하기 위해 다수의 제 3 전도체들을 추가로 포함하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  868. 제 867 항에 있어서, 상기 제 3 전도체들 중 일부가 외부 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  869. 제 867 항에 있어서, 상기 제 3 전도체들 중 일부가 패드 드라이버 외부 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  870. 제 854 항에 있어서, 상기 제 3 전도체들 중 일부가 패드 드라이버 접지 전압을 운반하는 것을 특징으로 하는 전력 발생 및 분배 시스템.
  871. 제 136 항에 있어서, 패드에서 가용한 일부 전압들을 다수의 제 3 전도체를 통해 전압 공급원에 분배하는 단계를 추가로 포함하는 것을 특징으로 하는 전압 발생 및 분배 방법.
  872. 제 136 항에 있어서, 상기 다수의 전압의 분배를 다수의 스위치를 이용하여 제어하는 단계를 추가로 포함하는 것을 특징으로 하는 전압 발생 및 분배 방법.
  873. 제 139 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록으로 조직되며, 상기 전력 증폭기들 중 하나는 상기 다수의 어레이 블록 각각에 대해 연계되어 있는 것을 특징으로 하는 DRAM(10).
  874. 제 873 항에 있어서, 연계된 어레이 블록이 동작정지될 때 한 개 이상의 상기 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  875. 제 139 항에 있어서, 상기 다수의 전압 공급원은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 전압 펌프 회로는 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 동작 모드를 위한 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  876. 제 875 항에 있어서, 상기 다수의 전압 펌프 회로는 1차 그룹과 2차 그룹으로 분할되고, 제 1 종류의 리프레서 모드에서는 상기 1차 그룹과 상기 2차 그룹이 모두 동작가능하고, 제 2 종류의 리프레시 모드에서는 상기 1차 그룹만이 동작가능한 것을 특징으로 하는 DRAM(10).
  877. 제 139 항에 있어서, 상기 다수의 전압 공급원들은 상기 어레이에 바이어스 전압을 공급하는 바이어스 제너레이터를 포함하며, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 DRAM(10).
  878. 제 139 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  879. 제 139 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록으로 조직되며, 상기 다수의 주변 장치들은 상기 어레이 블록 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기와, 상기 어레이 블록 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM(10).
  880. 제 879 항에 있어서, 상기 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기를 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM(10).
  881. 제 880 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인들의 상기 교차점에 위치하는 다수의 멀티플렉서를 포함하는 것을 특징으로 하는 DRAM(10).
  882. 제 881 항에 있어서, 두 개의 개별 어레이미다 한 개씩 상기 멀티플렉서들이 위치하는 것을 특징으로 하는 DRAM(10).
  883. 제 139 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체로 조직되는 다수의 개별 어레이들을 포함하고, 상기 다수의 주변 장치들은
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM(10).
  884. 제 883 항에 있어서, 상기 다수의 주변 장치는 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM(10).
  885. 제 883 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  886. 제 885 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  887. 제 139 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 전력 분배 버스는 상기 어레이 블록 각각의 둘레로 웹(a web)을 형성하는 다수의 제 1 전도체와, 상기 각각의 어레이 블록 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체를 포함하는 것을 특징으로 하는 DRAM(10).
  888. 제 887 항에 있어서, 상기 DRAM(10)은 상기 다수의 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 DRAM(10).
  889. 제 139 항에 있어서, 상기 DRAM(10)은 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM(10).
  890. 제 889 항에 있어서, 상기 어레이는 256 메가보다 큰 저장용량을 제공하며, 상기 DRAM이 상기 256메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(a repair logic)을 상기 DRAM(10)이 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  891. 제 158 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록들로 조직되며, 상기 전력 증폭기들 중 하나는 상기 다수의 어레이 블록들 각각에 연계되어 있는 것을 특징으로 하는 시스템(1430).
  892. 제 891 항에 있어서, 연계된 어레이 블록이 동작정지될 때 해당 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  893. 제 158 항에 있어서, 상기 다수의 전압 공급원들은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 다수의 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드로의 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  894. 제 893 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 제 1 종류의 리프레시 모드에서는 상기 1차 그룹과 2차 그룹 모두가 동작가능하고, 제 2 종류의 리프레시 모드에서는 1차 그룹만이 동작할 수 있는 것을 특징으로 하는 시스템(1430).
  895. 제 158 항에 있어서, 상기 다수의 전압 공급원들은 상기 어레이에 바이어스 전압을 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 시스템(1430).
  896. 제 158 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승(power-up)을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  897. 제 158 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록으로 조직되며, 상기 다수의 주변 장치들은 상기 어레이 블록 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 센스 증폭기와, 상기 어레이 블록 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 시스템(1430).
  898. 제 897 항에 있어서, 상기 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 시스템(1430).
  899. 제 898 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인들과 데이터라인들의 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 시스템(1430).
  900. 제 899 항에 있어서, 두개의 개별 어레이마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 시스템(1430).
  901. 제 158 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체로 조직되는 다수의 개별 어레이들을 포함하고, 상기 다수의 주변 장치들은
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  902. 제 901 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 이때, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 시스템(1430).
  903. 제 901 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  904. 제 903 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  905. 제 158 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 전력 분배 버스는 상기 어레이 블록들 각각 둘레로 웹을 형성하는 다수의 제 1 전도체들과, 상기 각각의 어레이 블록 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체들을 포함하는 것을 특징으로 하는 시스템(1430).
  906. 제 905 항에 있어서, 상기 시스템(1430)은 상기 다수의 어레이 블록에 대해 중앙에 위치하는 다수의 패드를 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드 일부에 평행하게 뻗어가는 다수의 제 3 전도체를 포함하며, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 시스템(1430).
  907. 제 158 항에 있어서, 상기 DRAM이 256메가의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  908. 제 907 항에 있어서, 상기 어레이는 256 메가 이상의 저장용량을 제공하며, 상기 DRAM이 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(repair logic)을 상기 DRAM(10)이 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  909. 제 177 항에 있어서, 상기 다수의 전력 증폭기들은 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 전압 레귤레이터.
  910. 제 177 항에 있어서, 상기 다수의 전력 증폭기 각각은 증폭기부와 부스트 회로를 포함하며, 상기 부스트 회로는 상기 제어 신호들에 따라 상기 증폭기부의 슬루 레이트(slew rate)를 증가시키도록 동작하는 것을 특징으로 하는 전압 레귤레이터.
  911. 제 177 항에 있어서, DRAM에서 나타나는 지정 동작 조건을 반영하는 상기 제어 신호들에 따라 DRAM에 추가적인 전력을 공급하는 부스터 증폭기(booster amplifier)를 추가로 포함하는 것을 특징으로 하는 전압 레귤레이터.
  912. 제 911 항에 있어서, 상기 부스트 증폭기의 출력은 임피던스를 통해 상기 전력 증폭기들의 출력으로 연결되는 것을 특징으로 하는 전압 레귤레이터.
  913. 제 911 항에 있어서, 상기 다수의 전력 증폭기와 상기 부스트 증폭기가 동작하지 않고 있는 주기를 반영하는 상기 제어 신호들에 따라 전력을 공급하는 스탠바이 증폭기(a standby amplifier)를 추가로 포함하는 것을 특징으로 하는 전압 레귤레이터.
  914. 제 911 항에 있어서, 상기 다수의 전력 증폭기 각각에 대해 요구되는 바이어스 전류보다 작은 바이어스 전류에서 동작하도록 상기 부스터 증폭기가 설계되는 것을 특징으로 하는 전압 레귤레이터.
  915. 제 914 항에 있어서, 상기 다수의 전력 증폭기 각각과 상기 부스터 증폭기에 대해 요구되는 상기 바이어스 전류들보다 작은 바이어스 전류에서 동작하도록 상기 스탠바이 증폭기가 설계되는 것을 특징으로 하는 전압 레귤레이터.
  916. 제 185 항에 있어서, 지정 동작 조건에 따라 추가적인 전력을 공급하는 부스터 증폭기를 추가로 포함하는 것을 특징으로 하는 증폭기부(222).
  917. 제 916 항에 있어서, 상기 다수의 전력 증폭기와 상기 부스터 증폭기가 동작하지 않고 있을 때 DRAM에 대한 통상 레벨의 전력 출력(a nominal level of power output)을 유지시키는 스탠바이 증폭기를 추가로 포함하는 것을 특징으로 하는 증폭기부(222).
  918. 제 185 항에 있어서, 상기 다수의 전력 증폭기 각각이 1보다 큰 이득을 가지는 것을 특징으로 하는 증폭기부(222).
  919. 제 185 항에 있어서, 상기 다수의 전력 증폭기 각각은 증폭기부와 부스트 회를 포함하며, 상기 부스트 회로는 지정 동작 조건에 따라 상기 증폭기부의 슬루 레이트(slew rate)를 증가시키도록 동작하는 것을 특징으로 하는 증폭기부(222).
  920. 제 190 항에 있어서, 상기 증폭기부는 기준 전압을 발생시키는 상기 회로와 상기 제 1 버스사이에 평행하게 배열되는 다수의 개별 증폭기들을 포함하는 것을 특징으로 하는 전압 레귤레이터.
  921. 제 920 항에 있어서, 상기 제 1 버스가 어레이 전압을 운반하는 것을 특징으로 하는 전압 레귤레이터.
  922. 제 921 항에 있어서, 상기 제 1 버스가 임피던스를 통해 상기 제 2 버스에 연결되는 것을 특징으로 하는 전압 레귤레이터.
  923. 제 922 항에 있어서, 상기 제 2 버스가 주변 전압을 운반하는 것을 특징으로 하는 전압 레귤레이터.
  924. 제 190 항에 있어서, 상기 증폭기는 한 개 이상의 전력 증폭기, 한 개 이상의 부스터 증폭기, 그리고 한 개 이상의 스탠바이 증폭기를 포함하고, 상기 전압 레귤레이터는, 개별적인 조합과 지정된 조합 중 하나로 개별 증폭기들의 선택적인 동작을 가능하게 함으로서, 전압 레귤레이터의 동작 전류 요건이 낮아지는 것을 특징으로 하는 전압 레귤레이터.
  925. 제 197 항에 있어서, 상기 스탠바이 증폭기를 동작시키는 상기 단계는 한 개 이상의 전력 증폭기를 동작시키는 데 요구되는 전류 레벨보다 낮은 전류 레벨에서 스탠바이 증폭기를 동작시키는 단계를 포함하는 것을 특징으로 하는 DRAM(10)용 전압 레귤레이터(220)의 증폭기부(222)를 동작시키는 방법.
  926. 제 197 항에 있어서, 한 개 이상의 전력 증폭기를 동작시키는 상기 단계는, 생성된 전력을 DRAM에 의해 요구되는 전력에 일치시키기 위해 다수의 전력 증폭기들을 그룹으로 동작시키는 단계를 포함하는 것을 특징으로 하는 DRAM(10)용 전압 레귤레이터(220)의 증폭기부(222)를 동작시키는 방법.
  927. 제 926 항에 있어서, 다수의 전력 증폭기를 그룹으로 동작시키는 상기 단계는 여러 속도로 리프레시 동작을 실행하기 위해 다수의 전력 증폭기들을 그룹으로 동작시키는 단계를 포함하는 것을 특징으로 하는 DRAM(10)용 전압 레귤레이터(220)의 증폭기부(222)를 동작시키는 방법.
  928. 제 197 항에 있어서, 한 개 이상의 전력 증폭기를 동작시키고 한 개 이상의 부스터 증폭기를 동작시키는 상기 단계들은 트랜지언트(transients)의 전달을 방지하기 위해 한 개 이상의 전력 증폭기와 한 개 이상의 부스터 증폭기의 각각의 출력 사이에서 임피던스를 유지하면서 실행되는 것을 특징으로 하는 DRAM(10)용 전압 레귤레이터(220)의 증폭기부(222)를 동작시키는 방법.
  929. 제 202 항에 있어서, 상기 다이오드 스택은 직렬로 연결된 다수의 트랜지스터와, 다수의 스위치들을 포함하고, 이때, 각 트랜지스터의 게이트는 공통 전위에 연결되며, 각각의 스위치는 상기 트랜지스터들 중 하나를 선택적으로 분로(shunt)시키는 것을 특징으로 하는 전압 기준 회로.
  930. 제 929 항에 있어서, 상기 스위치들은 퓨즈에 의해 제어되고, 상기 퓨즈들 중 일부를 오픈하는 것은 연계된 스위치를 온(on)시키며, 상기 퓨즈들 중 다른 일부를 오픈하는 것은 연계된 스위치를 오프(off)시키는 것을 특징으로 하는 전압 기준 회로.
  931. 제 930 항에 있어서, 상기 다수의 트랜지스터들은 다수의 제 1 전계 효과 트랜지스터들을 포함하고, 상기 다수의 스위치들은 다수의 제 2 전계 효과 트랜지스터들을 포함하는 것을 특징으로 하는 전압 기준 회로.
  932. 제 202 항에 있어서, 외부 전압이 지정 값보다 클 때 외부 전압을 트래킹(tracking)하도록 기준 전압을 풀업시키는 풀업 스테이지(pull-up stage)를 추가로 포함하는 것을 특징으로 하는 전압 기준 회로.
  933. 제 932 항에 있어서, 상기 풀업 스테이지는 외부 전압과 기준 전압 사이에 연결되는 다수의 다이오드들을 포함하는 것을 특징으로 하는 전압 기준 회로.
  934. 제 933 항에 있어서, 상기 기준 전압이 상기 다수의 다이오드들 사이에서의 전압 강하보다 작은 외부 전압인 것을 특징으로 하는 전압 기준 회로.
  935. 제 210 항에 있어서, 외부 전압이 제 1 지정값보다 클 때 출력 전압으로 외부 전압을 공급하는 회로를 추가로 포함하는 것을 특징으로 하는 전력 증폭기와 조합된 전압 기준 회로(224).
  936. 제 935 항에 있어서, 외부 전압을 공급하는 상기 회로는 외부 전압을 운반하는 버스를 출력 전압을 운반하는 버스로 쇼트(short)시키는 스위치를 포함하는 것을 특징으로 하는 전력 증폭기와 조합된 전압 기준 회로(224).
  937. 제 935 항에 있어서, 외부 전압이 제 2 지정값보다 클 때 외부 전압을 트래킹하도록 기준 전압을 풀업시키는 풀업 스테이지(pull-up stage)를 추가로 포함하는 것을 특징으로 하는 전력 증폭기와 조합된 전압 기준 회로(224).
  938. 제 937 항에 있어서, 상기 풀업 스테이지는 외부 전압과 기준 전압 사이에 연결되는 다수의 다이오드들을 포함하는 것을 특징으로 하는 전력 증폭기와 조합된 전압 기준 회로(224).
  939. 제 938 항에 있어서, 상기 기준 전압이 상기 다수의 다이오드들 사이에서의 전압 강하보다 작은 외부 전압인 것을 특징으로 하는 전력 증폭기와 조합된 전압 기준 회로(224).
  940. 제 937 항에 있어서, 상기 전력 증폭기와 전압 기준 회로의 조합은 출력 전압을 공급하는 데, 이 출력 전압은 전력 상승 범위 중 외부 전압의 기울기와 같은 제 1 기울기로 증가하고, 동작 범위 중 외부 전압의 기울기보다 작은 제 2 기울기로 증가하며, 외부 전압의 버언-인 범위(burn-in range) 동안엔 외부 전압의 기울기보다 큰 제 3 기울기로 증가하는 것을 특징으로 하는 전력 증폭기와 조합된 전압 기준 회로(224).
  941. 제 217 항에 있어서, 상기 액티브 기준 회로는 회로 노드에서 전류를 제시하는 전류 소스와, 상기 노드와 기준 전위 사이에서 임피던스를 제공하는 회로를 포함하며, 이때, 상기 기준 신호가 상기 노드에서 가용한 것을 특징으로 하는 전압 레귤레이터.
  942. 제 941 항에 있어서, 임피던스를 제공하는 상기 회로는 상기 노드에서 가용한 상기 기준 신호를 수정하도록 임피던스를 조정하는 회로를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  943. 제 942 항에 있어서, 임피던스를 제공하는 상기 회로는 직렬로 연결된 다수의 트랜지스터들과, 다수의 스위치들을 포함하고, 각 트랜지스터의 게이트는 공통 전위에 연결되며, 다수의 스위치 각각은 상기 트랜지스터들 중 하나를 선택적으로 분로(shunt)시키는 것을 특징으로 하는 전압 레귤레이터.
  944. 제 943 항에 있어서, 상기 스위치들은 퓨즈에 의해 제어가능하고, 상기 퓨즈의 일부를 오픈하는 것은 연계된 스위치를 온(on)시키며, 상기 퓨즈들의 다른 일부를 오픈하는 것은 연계된 스위치를 오프(off)시키는 것을 특징으로 하는 전압 레귤레이터.
  945. 제 944 항에 있어서, 상기 다수의 트랜지스터들은 다수의 제 1 전계 효과 트랜지스터들을 포함하고, 상기 다수의 스위치들은 다수의 제 2 전계 효과 트랜지스터들을 포함하는 것을 특징으로 하는 전압 레귤레이터.
  946. 제 217 항에 있어서, 상기 풀업 스테이지는 외부 전압과 기준 전압 사이에 연결된 다수의 다이오드들을 포함하는 것을 특징으로 하는 전압 레귤레이터.
  947. 제 946 항에 있어서, 기준 전압은 상기 다수의 다이오드들 사이에서의 전압 강하보다 작은 외부 전압인 것을 특징으로 하는 전압 레귤레이터.
  948. 제 217 항에 있어서, 외부 전압을 공급하는 상기 회로는 외부 전압을 운반하는 버스를 출력 전압을 운반하는 버스와 쇼트시키는 스위치를 포함하는 것을 특징으로 하는 전압 레귤레이터.
  949. 제 226 항에 있어서, 기준 신호를 생성하는 상기 단계는
    - 외부 전압에 관련된 전류를 발생시키고,
    - 상기 전류를 회로 노드에 공급하며, 그리고
    - 상기 전류를 회로 노드로부터 조정가능한 임피던스를 통해 배출(draining)하는
    단계들을 포함하는 것을 특징으로 하는 출력 전압 공급 방법.
  950. 제 949 항에 있어서, 기준 신호를 수정하도록 임피던스를 조정하는 단계를 추가로 포함하는 것을 특징으로 하는 출력 전압 공급 방법.
  951. 제 950 항에 있어서, 임피던스를 조정하는 상기 단계는 퓨즈를 오픈하는 단계를 포함하는 것을 특징으로 하는 출력 전압 공급 방법.
  952. 제 230 항에 있어서, 상기 로직은 전력 분배 스위치를 오픈시킨 어레이 블록에 연계된 전력 증폭기를 동작정지시키는 것을 특징으로 하는 DRAM.
  953. 제 230 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 개별 어레이들은 상기 어레이 블록들을 형성하도록 조직되며, 상기 다수의 주변 장치들은 상기 어레이 블록 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 어레이 블록 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM.
  954. 제 953 항에 있어서, 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM.
  955. 제 954 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인들과 데이터라인들과의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 DRAM.
  956. 제 955 항에 있어서, 두 개의 개별 어레이들마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM.
  957. 제 230 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록들에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM.
  958. 제 957 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM.
  959. 제 957 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM.
  960. 제 959 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM.
  961. 제 230 항에 있어서, 상기 전력 분배 버스는 상기 어레이 블록들 각각의 둘레로 웹(a web)을 형성하는 다수의 제 1 전도체들과, 상기 각각의 어레이 블록 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체들을 포함하는 것을 특징으로 하는 DRAM.
  962. 제 961 항에 있어서, 상기 DRAM은 상기 다수의 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 이 외부 전압을 상기 다수의 전압 공급원에 분배하는 것을 특징으로 하는 DRAM.
  963. 제 230 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 모드를 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM.
  964. 제 230 항에 있어서, 상기 다수의 전압 공급원들은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 다수의 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 모드를 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM.
  965. 제 964 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 제 1 종류의 리프레시 모드에서는 상기 1차 그룹과 2차 그룹이 모두 동작가능하고, 제 2 종류의 리프레시 모드에서는 상기 1차 그룹만이 동작가능한 것을 특징으로 하는 DRAM.
  966. 제 230 항에 있어서, 상기 다수의 전압 공급원들은 상기 어레이 블록들에 바이어스 전압을 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 DRAM.
  967. 제 230 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM.
  968. 제 230 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM.
  969. 제 968 항에 있어서, 상기 다수의 어레이 블록들은 256메가보다 큰 저장용량을 제공하도록 조합되고, 상기 DRAM은 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(repair logic)을 추가로 포함하는 것을 특징으로 하는 DRAM.
  970. 제 249 항에 있어서, 전력 분배 스위치를 오픈시킨 어레이 블록에 연계된 전력 증폭기를 상기 로직이 동작정지시키는 것을 특징으로 하는 시스템(1430).
  971. 제 249 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 개별 어레이들은 상기 어레이 블록들을 형성하도록 조직되며, 상기 다수의 주변 장치들은 상기 어레이 블록 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 어레이 블록 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 시스템(1430).
  972. 제 971 항에 있어서, 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 시스템(1430).
  973. 제 972 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치는 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인들의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 시스템(1430).
  974. 제 973 항에 있어서, 두 개의 개별 어레이들마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 시스템(1430).
  975. 제 249 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은
    - 각각의 어레이 4분할체에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록들에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  976. 제 975 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하고, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플레서들에 반응하는 것을 특징으로 하는 시스템(1430).
  977. 제 975 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  978. 제 977 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  979. 제 249 항에 있어서, 상기 전력 분배 버스는 상기 어레이 블록 각각의 둘레로 웹(a web)을 형성하는 다수의 제 1 전도체들과, 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체들을 포함하는 것을 특징으로 하는 시스템(1430).
  980. 제 979 항에 있어서, 상기 시스템(1430)은 상기 다수의 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 시스템(1430).
  981. 제 249 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 모드를 위해 다수의 그룹들로 분할되는 것을 특징으로 하는 시스템(1430).
  982. 제 249 항에 있어서, 상기 다수의 전압 공급원들은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 다수의 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 모드를 위해 다수의 그룹들로 분할되는 것을 특징으로 하는 시스템(1430).
  983. 제 982 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 제 1 종류의 리프레시 모드에서는 1차 그룹과 2차 그룹이 모두 동작가능하고, 제 2 종류의 리프레시 모드에서는 1차 그룹만이 동작가능한 것을 특징으로 하는 시스템(1430).
  984. 제 249 항에 있어서, 상기 다수의 전압 공급원들은 상기 어레이 블록들에 바이어스 전압을 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 시스템(1430).
  985. 제 249 항에 있어서, 상기 전압 공급원들의 전력 상승을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  986. 제 249 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  987. 제 986 항에 있어서, 상기 다수의 어레이 블록들은 256 메가보다 큰 저장용량을 제공하도록 조합되고, 상기 DRAM은 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(repair logic)을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  988. 제 268 항에 있어서, 각각의 어레이 블록은 연계된 커패시턴스를 가지며, 상기 제어 회로는, 동작하는 전력 증폭기들의 수에 대한 총 잔여 커패시턴스의 지정 비율을 유지하도록, 동작정지되어있는 어레이 블록들에 따라 전력 증폭기들을 동작정지시키는 것을 특징으로 하는 전압 레귤레이터.
  989. 제 988 항에 있어서, 상기 지정 비율은 동작하는 전력 증폭기 당 0.25 나노패럿인 것을 특징으로 하는 전압 레귤레이터.
  990. 제 268 항에 있어서, 상기 다수의 전력 증폭기들은 12개의 증폭기들을 포함하고, 상기 전력 증폭기들 중 8개는 8개의 어레이 블록들과 각각 연계되는 것을 특징으로 하는 전압 레귤레이터.
  991. 제 272 항에 있어서, 각각의 어레이 블록은 연계된 커패시턴스를 가지며, 상기 제어 회로는, 동작하는 독립 회로들의 총 수에 대한 총 잔여 커패시턴스의 일정 비율을 유지하도록, 동작정지되어 있는 어레이 블록들에 따라 일부 독립 회로들을 동작정지시키는 제어 신호를 생성하는 것을 특징으로 하는 전압 레귤레이터 회로.
  992. 제 991 항에 있어서, 상기 지정 비율이 동작 모듈 당 0.25 나노패럿인 것을 특징으로 하는 전압 레귤레이터 회로.
  993. 제 275 항에 있어서, 각각의 어레이 블록은 연계된 커패시턴스를 가지며, 한 개 이상의 전력 증폭기를 동작정지시키는 상기 단계는 동작정지되지 않은 증폭기들에 대한 총 잔여 커패시턴스의 지정 비율을 유지하는 단계를 포함하는 것을 특징으로 하는 DRAM(10) 용 전압 레귤레이터(220)의 증폭기부(222) 동작 방법.
  994. 제 993 항에 있어서, 상기 지정 비율이 동작정지되지 않은 전력 증폭기 당 0.25 나노패럿인 것을 특징으로 하는 DRAM(10) 용 전압 레귤레이터(220)의 증폭기부(222) 동작 방법.
  995. 제 288 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되며, 제 1 종류의 리프레시 모드에서는 1차 그룹과 2차 그룹이 모두 동작가능하고, 제 2 종류의 리프레시 모드에서는 1차 그룹만이 동작가능한 것을 특징으로 하는 DRAM.
  996. 제 995 항에 있어서, 제 1 종류의 리프레시 모드는 4k 리프레시 모드를 포함하고, 제 2 종류의 리프레시 모드는 8k 리프레시 모드를 포함하는 것을 특징으로 하는 DRAM.
  997. 제 288 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 다수의 전압 공급원들은 다수의 전력 증폭기들로 구성되는 전압 레귤레이터를 포함하며, 상기 전력 증폭기들 중 하나는 상기 다수의 어레이 블록 각각과 연계되는 것을 특징으로 하는 DRAM.
  998. 제 997 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 DRAM.
  999. 제 998 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 모드 또는 동시 동작 모드 중 한 모드를 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM.
  1000. 제 288 항에 있어서, 상기 다수의 전압 공급원들은 상기 어레이에 바이어스 전압을 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 DRAM.
  1001. 제 288 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승(power-up)을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM.
  1002. 제 288 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록으로 조직되며, 상기 다수의 주변 장치들은 상기 어레이 블록 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 어레이 블록 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM.
  1003. 제 1002 항에 있어서, 상기 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM.
  1004. 제 1003 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O라인과 데이터라인과의 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 DRAM.
  1005. 제 1003 항에 있어서, 두 개의 개별 어레이마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM.
  1006. 제 288 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체로 조직되는 다수의 개별 어레이들을 포함하며, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록들에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM.
  1007. 제 1006 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM.
  1008. 제 1006 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM.
  1009. 제 1008 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM.
  1010. 제 288 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 전력 분배 버스는 상기 어레이 블록들 각각의 둘레로 웹을 형성하는 다수의 제 1 전도체들과, 상기 어레이 블록 각각 내에 그리드를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체들을 포함하는 것을 특징으로 하는 DRAM.
  1011. 제 1010 항에 있어서, 상기 DRAM은 상기 다수의 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 상기 외부 전압을 분배하는 것을 특징으로 하는 DRAM.
  1012. 제 288 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM.
  1013. 제 1012 항에 있어서, 상기 어레이는 256 메가보다 큰 저장용량을 제공하고, 상기 DRAM은 256 메가의 저장용량을 제공하도록, 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(repair logic)을 추가로 포함하는 것을 특징으로 하는 DRAM.
  1014. 제 308 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 제 1 종류의 리프레시 모드에서는 1차 그룹과 2차 그룹이 모두 동작가능하며, 제 2 종류의 리프레시 모드에서는 1차 그룹만이 동작가능한 것을 특징으로 하는 시스템(1430).
  1015. 제 1014 항에 있어서, 상기 제 1 종류의 리프레시 모드는 4k 리프레시 모드를 포함하고, 상기 제 2 종류의 리프레시 모드는 8k 리프레시 모드를 포함하는 것을 특징으로 하는 시스템(1430).
  1016. 제 308 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 다수의 전압 공급원들은 다수의 전력 증폭기들을 포함하는 전압 레귤레이터를 포함하며, 상기 전력 증폭기들 중 하나는 상기 다수의 어레이 블록들 각각과 연계되는 것을 특징으로 하는 시스템(1430).
  1017. 제 1016 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1018. 제 1017 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 동시 동작 모드 또는 분리 동작 모드 중 한 모드의 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1019. 제 308 항에 있어서, 상기 다수의 전압 공급원들은 상기 어레이에 바이어스 전압을 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 시스템(1430).
  1020. 제 308 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승(power-up)을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1021. 제 308 항에 있어서, 메모리 셀들의 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록들로 조직되며, 상기 다수의 주변 장치들은 상기 어레이 블록들 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 어레이 블록들 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 시스템(1430).
  1022. 제 1021 항에 있어서, 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로들을 포함하는 것을 특징으로 하는 시스템(1430).
  1023. 제 1022 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인의 상기 교차점들에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 시스템(1430).
  1024. 제 1022 항에 있어서, 두 개의 개별 어레이마다 한 개씩 멀티플렉서가 위치하는 것을 특징으로 하는 시스템(1430).
  1025. 제 308 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체로 조직되는 다수의 개별 어레이들을 포함하고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록들에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  1026. 제 1025 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서들에 따라 반응하는 것을 특징으로 하는 시스템(1430).
  1027. 제 1025 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1028. 제 1027 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트를 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1029. 제 308 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 전력 분배 버스는 상기 어레이 블록 각각의 둘레로 웹을 형성하는 다수의 제 1 전도체들과, 상기 어레이 블록 각각 내에 그리드를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체들을 포함하는 것을 특징으로 하는 시스템(1430).
  1030. 제 1029 항에 있어서, 상기 시스템은 상기 다수의 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드들에 대해 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 이 외부 전압을 상기 다수의 전압 공급원에 분배하는 것을 특징으로 하는 시스템(1430).
  1031. 제 308 항에 있어서, 상기 DRAM이 256 메가 이상의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  1032. 제 1031 항에 있어서, 상기 어레이는 256 메가보다 큰 저장용량을 제공하고, 상기 DRAM은 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1033. 제 328 항에 있어서, 상기 다수의 전압 펌프 회로들 각각은 외부에서 공급되는 클럭 신호들에 따라 직렬로 동작하는 두 개의 동일한 펌프부를 포함하는 것을 특징으로 하는 전압 펌프(400)의 출력부.
  1034. 제 328 항에 있어서, 상기 다수의 전압 펌프 회로들은 12개의 펌프 회로들을 포함하고, 상기 DRAM이 제 1 종류의 리프레시 모드에 있을 때 12개의 펌프 회로들 모두가 동작가능하고, DRAM이 제 2 종류의 리프레시 모드에 있을 때 12개의 펌프 회로들 중 일부만이 동작가능한 것을 특징으로 하는 전압 펌프(400)의 출력부.
  1035. 제 1034 항에 있어서, 상기 펌프 회로들 중 6개는 1차 그룹이고, 상기 펌프 회로들 중 나머지 6개는 2차 그룹이며, 제 1 종류의 리프레시 모드에서는 두 그룹의 펌프 회로들이 모두 동작가능하고, 제 2 종류의 리프레시 모드에서는 1차 그룹의 펌프 회로들만이 동작가능한 것을 특징으로 하는 전압 펌프(400)의 출력부.
  1036. 제 1035 항에 있어서, 펌프 회로들의 두 그룹 모두가 4k 리프레시 모드에 따라 동작가능하고, 8k 리프레시 모드에서는 1차 그룹의 펌프 회로들만이 동작가능한 것을 특징으로 하는 전압 펌프(400)의 출력부.
  1037. 제 333 항에 있어서, 상기 다수의 전압 펌프 회로들 각각은 직렬로 동작하는 두 개의 동일한 펌프부들을 포함하고, 상기 펌프부들 중 하나는 상기 클럭 신호의 하이 조건(high condition)에 따라 반응하고, 상기 펌프부들 중 다른 하나는 상기 클럭 신호의 로우 조건(low condition)에 따라 반응하는 것을 특징으로 하는 집적 회로용 전압 펌프(280).
  1038. 제 333 항에 있어서, 상기 발진기는 상기 클럭 신호를 생성하기 위해 링(a ring)에 연결된 인버터들로 구성되는 링 발진기(a ring oscillator)를 포함하는 것을 특징으로 하는 집적 회로용 전압 펌프(280).
  1039. 제 1038 항에 있어서, 상기 발진기는 상기 링의 여러 탭 포인트들에 따라 반응하는 다수의 멀티플렉서들을 포함하고, 상기 멀티플렉서들은 상기 클럭 신호를 생성하도록 선택되는 탭 포인트에 따라 좌우되는 가변 주파수의 클럭 신호를 생성하는 것을 특징으로 하는 집적 회로용 전압 펌프(280).
  1040. 제 338 항에 있어서, 상기 가변 펌프는 다수의 제 1, 2 개별 펌프 회로들을 포함하고, 각각의 펌프 회로는 상기 클럭 신호에 따라 직렬로 동작하는 두 개의 동일한 펌프부들을 포함하는 것을 특징으로 하는 DRAM용 전압 펌프(280).
  1041. 제 1040 항에 있어서, 상기 다수의 제 1, 2 전압 펌프 회로들은 상기 DRAM이 제 1 종류의 리프레시 모드에 있을 때 동작가능하고, 상기 DRAM이 제 2 종류의 리프레시 모드에 있을 때는 상기 다수의 제 1 전압 펌프 회로들만이 동작가능한 것을 특징으로 하는 DRAM용 전압 펌프(280).
  1042. 제 1041 항에 있어서, 제 1 종류의 리프레시 모드가 4k 리프레시 모드를 포함하고, 제 2 종류의 리프레시 모드가 8k 리프레시 모드를 포함하는 것을 특징으로 하는 DRAM용 전압 펌프(280).
  1043. 제 1041 항에 있어서, 상기 다수의 제 1 전압 펌프 회로들은 6개의 전압 펌프 회로들을 포함하고, 상기 다수의 제 2 전압 펌프 회로들은 또다른 6개의 전압 펌프 회로들을 포함하는 것을 특징으로 하는 DRAM용 전압 펌프(280).
  1044. 제 338 항에 있어서, 상기 발진기는 상기 클럭 신호를 생성하기 위해 링에 연결되는 인버터들로 구성되는 링 발진기를 포함하는 것을 특징으로 하는 DRAM용 전압 펌프(280).
  1045. 제 1044 항에 있어서, 상기 발진기는 상기 링의 여러 탭 포인트들에 따라 반응하는 다수의 멀티플렉서들을 포함하고, 상기 멀티플렉서들은 상기 클럭 신호를 생성하기 위해 선택된 탭 포인트에 따라 좌우되는 가변 주파수의 클럭 신호를 생성하는 것을 특징으로 하는 DRAM용 전압 펌프(280).
  1046. 제 338 항에 있어서, 상기 전압 펌프는 가변 출력 전력의 부스트된 워드라인 전압을 생성하는 것을 특징으로 하는 DRAM용 전압 펌프(280).
  1047. 제 349 항에 있어서, 상기 전압 제너레이터는 레귤레이션 용도로 풀업 전류와 풀다운 전류를 이용하는 종류의 전압 제너레이터이고, 상기 DRAM은,
    - 풀업 전류의 시간에 따른 변화가 제 2 지정 범위 내에 있는 지를 표시하는 제 1 풀업 신호 및 제 2 풀업 신호를 발생시키기 위해 풀업 전류에 따라 반응하는 풀업 전류 모니터, 그리고
    - 풀다운 전류의 시간에 따른 변화가 제 3 지정 범위 내에 있는 지를 표시하는 제 1 풀다운 신호와 제 2 풀다운 신호를 발생시키기 위해 풀다운 전류에 따라 반응하는 풀다운 전류 모니터
    를 추가로 포함하며, 상기 로직 회로(524)는 상기 제 1,2 풀업 신호와 상기 제 1, 2 풀다운 신호에 반응하는 것을 특징으로 하는 DRAM(10).
  1048. 제 349 항에 있어서, 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록들로 조직되며, 상기 다수의 주변 장치들은 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM(10).
  1049. 제 1048 항에 있어서, 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM(10).
  1050. 제 1049 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과 교차점들을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 DRAM(10).
  1051. 제 1050 항에 있어서, 두 개의 개별어레이마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM(10).
  1052. 제 349 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체들로 조직되는 다수의 개별 어레이들을 포함하고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록들에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM(10).
  1053. 제 1052 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하고, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM(10).
  1054. 제 1052 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1055. 제 1054 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM는 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1056. 제 349 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록으로 조직되고, 상기 DRAM은 다수의 제 1 전도체와 다수의 제 2 전도체로 구성되는 전력 분배 버스를 추가로 포함하며, 상기 다수의 제 1 전도체는 상기 어레이 블록 각각 둘레로 웹을 형성하고, 상기 다수의 제 2 전도체는 상기 어레이 블록들 각각 내에 그리드를 형성하도록 상기 웹으로부터 뻗어가는 것을 특징으로 하는 DRAM(10).
  1057. 제 1056 항에 있어서, 상기 DRAM(10)은 상기 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체를 포함하며, 상기 다수의 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 외부 전압을 상기 다수의 전압 공급원들에 분배하는 것을 특징으로 하는 DRAM(10).
  1058. 제 349 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 다수의 전압 공급원들은 다수의 전력 증폭기들로 구성되는 전압 레귤레이터를 포함하며, 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록들 각각과 연계되어 있는 것을 특징으로 하는 DRAM(10).
  1059. 제 1058 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1060. 제 1058 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  1061. 제 349 항에 있어서, 상기 다수의 전압 공급원들은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 다수의 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  1062. 제 1061 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 상기 1차 그룹과 2차 그룹 모두는 제 1 종류의 리프레시 모드에 따라 동작가능하며, 상기 1차 그룹만이 제 2 종류의 리프레시 모두에 따라 동작가능한 것을 특징으로 하는 DRAM(10).
  1063. 제 349 항에 있어서, 상기 다수의 전압 공급원들은 바이어스 전압을 상기 어레이에 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 DRAM(10).
  1064. 제 1063 항에 있어서, 상기 다수의 전압 공급원 중 일부의 전력 상승(power-up)을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1065. 제 349 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM(10).
  1066. 제 1065 항에 있어서, 상기 어레이는 256 메가보다 큰 저장 용량을 제공하고, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 상기 DRAM은 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(repair logic)을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1067. 제 370 항에 있어서, 상기 전압 제너레이터는 레귤레이션 용도로 풀업 전류와 풀다운 전류를 이용하는 종류의 전압 제너레이터이고, 상기 DRAM은,
    - 풀업 전류의 시간에 따른 변화가 제 2 지정 범위 내에 있는 지를 표시하는 제 1 풀업 신호 및 제 2 풀업 신호를 발생시키기 위해 풀업 전류에 따라 반응하는 풀업 전류 모니터, 그리고
    - 풀다운 전류의 시간에 따른 변화가 제 3 지정 범위 내에 있는 지를 표시하는 제 1 풀다운 신호와 제 2 풀다운 신호를 발생시키기 위해 풀다운 전류에 따라 반응하는 풀다운 전류 모니터
    를 추가로 포함하며, 상기 로직 회로(524)는 상기 제 1,2 풀업 신호와 상기 제 1, 2 풀다운 신호에 반응하는 것을 특징으로 하는 시스템(1430).
  1068. 제 370 항에 있어서, 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록들로 조직되며, 상기 다수의 주변 장치들은 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 시스템(1430).
  1069. 제 1068 항에 있어서, 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 시스템(1430).
  1070. 제 1069 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과 교차점들을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 시스템(1430).
  1071. 제 1070 항에 있어서, 두 개의 개별어레이마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 시스템(1430).
  1072. 제 370 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체들로 조직되는 다수의 개별 어레이들을 포함하고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록들에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  1073. 제 1072 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하고, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 시스템(1430).
  1074. 제 1072 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1075. 제 1074 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1076. 제 370 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록으로 조직되고, 상기 DRAM은 다수의 제 1 전도체와 다수의 제 2 전도체로 구성되는 전력 분배 버스를 추가로 포함하며, 상기 다수의 제 1 전도체는 상기 어레이 블록 각각 둘레로 웹을 형성하고, 상기 다수의 제 2 전도체는 상기 어레이 블록들 각각 내에 그리드를 형성하도록 상기 웹으로부터 뻗어가는 것을 특징으로 하는 시스템(1430).
  1077. 제 1076 항에 있어서, 상기 DRAM(10)은 상기 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체를 포함하며, 상기 다수의 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 외부 전압을 상기 다수의 전압 공급원들에 분배하는 것을 특징으로 하는 시스템(1430).
  1078. 제 370 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 다수의 전압 공급원들은 다수의 전력 증폭기들로 구성되는 전압 레귤레이터를 포함하며, 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록들 각각과 연계되어 있는 것을 특징으로 하는 시스템(1430).
  1079. 제 1078 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1080. 제 1078 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1081. 제 370 항에 있어서, 상기 다수의 전압 공급원들은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 다수의 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1082. 제 1081 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 상기 1차 그룹과 2차 그룹 모두는 제 1 종류의 리프레시 모드에 따라 동작가능하며, 상기 1차 그룹만이 제 2 종류의 리프레시 모두에 따라 동작가능한 것을 특징으로 하는 시스템(1430).
  1083. 제 370 항에 있어서, 상기 다수의 전압 공급원들은 바이어스 전압을 상기 어레이에 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 시스템(1430).
  1084. 제 1083 항에 있어서, 상기 다수의 전압 공급원 중 일부의 전력 상승(power-up)을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1085. 제 370 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  1086. 제 1085 항에 있어서, 상기 어레이는 256 메가보다 큰 저장 용량을 제공하고, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 상기 DRAM은 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(repair logic)을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1087. 제 391 항에 있어서, 상기 전압 검출 회로는,
    - 출력 전압이 상기 제 1 지정 범위의 상한보다 큰 지를 표시하는 상기 과전압 신호를 생성하기 위해 출력 전압에 반응하는 제 1 트랜지스터, 그리고
    - 출력 전압이 상기 제 1 지정 범위의 하한보다 작은 지를 표시하는 상기 부족전압 신호를 생성하기 위해 출력 전압에 반응하는 제 2 트랜지스터
    를 포함하는 것을 특징으로 하는 안정성 센서(514).
  1088. 제 391 항에 있어서, 상기 전압 제너레이터는 레귤레이션 용도로 풀업 전류 및 풀다운 전류를 이용하는 종류의 전압 제너레이터이고, 상기 안정성 센서는,
    - 풀업 전류의 시간에 따른 변화가 제 2 지정 범위 내에 있는 지를 표시하는 상기 제 1 풀업 신호와 상기 제 2 풀업 신호를 발생시키기 위해 풀업 전류에 따라 반응하는 풀업 전류 모니터, 그리고
    - 풀다운 전류의 시간에 따른 변화가 제 3 지정 범위 내에 있는 지를 표시하는 상기 제 1 풀다운 신호와 상기 제 2 풀다운 신호를 발생시키기 위해 풀다운 전류에 반응하는 풀다운 전류 모니터
    를 추가로 포함하는 것을 특징으로 하는 안정성 센서(514).
  1089. 제 1088 항에 있어서, 상기 풀업 전류 모니터는,
    - 현재의 풀업 전류를 표시하는 소스 전류를 생성하는 소스 회로(source circuit),
    - 전류를 싱킹(sinking)하기 위한 싱크 회로(sink circuit),
    - 각각의 싱크 전류가 이전 풀업 전류를 표시하도록 상기 소스 회로와 상기 싱크 회로 사이에 연결되는 RC 시간 상수 회로,
    - 현 풀업 전류가 이전 풀업 전류보다 큰 지를 표시하는 상기 제 1 풀업 신호를 발생시키기 위해 소스 전류와 싱크 전류에 반응하는 양의 차동 전류 회로, 그리고
    - 현 풀업 전류가 이전 풀업 전류보다 작은 지를 표시하는 상기 제 2 풀업 신호를 발생시키기 위해 소스 전류와 싱크 전류에 반응하는 음의 차동 전류 회로
    를 포함하는 것을 특징으로 하는 안정성 센서.
  1090. 제 1089 항에 있어서, 상기 싱크 회로는 상기 RC 시간 상수 회로에 의해 제어되는 트랜지스터를 포함하는 것을 특징으로 하는 안정성 센서.
  1091. 제 1089 항에 있어서, 상기 RC 시간 상수 회로는 커패시터와 조합된 저항을 포함하고, 상기 커패시터에 의해 저장되는 전하는 상기 소스 전류와 상기 싱크 전류 사이의 차이에 반응하는 것을 특징으로 하는 안정성 센서.
  1092. 제 1089 항에 있어서, 상기 양의 차동 전류 회로는 소스 전류와 싱크 전류 간의 차이를 표시하는 전압을 생성하도록 연결되는 저항과, 상기 전압에 반응하는 인버터를 포함하는 것을 특징으로 하는 안정성 센서.
  1093. 제 1089 항에 있어서, 상의 음의 차동 전류 회로는 소스 전류와 싱크 전류 간의 차이를 표시하는 전압을 생성하도록 연결되는 저항과, 상기 전압에 따라 반응하는 한쌍의 직렬 연결 인버터들을 포함하는 것을 특징으로 하는 안정성 센서.
  1094. 제 1088 항에 있어서, 상기 풀다운 전류 모니터는
    - 전류를 싱킹(sinking)하는 싱크 회로로서, 각각의 싱크 전류는 현 풀다운 전류를 표시하는, 이러한 싱크 회로,
    - 소스 전류를 발생시키는 소스 회로,
    - 각각의 소스 전류가 이전 풀다운 전류를 표시하도록 상기 싱크 회로와 상기 소스 회로 사이에 연결되는 RC 시간 상수 회로,
    - 현 풀다운 전류가 이전 풀다운 전류보다 큰 지를 표시하는 상기 제 1 풀다운 신호를 발생시키기 위해 싱크 전류와 소스 전류에 반응하는 양의 차동 전류 회로, 그리고
    - 현 풀다운 전류가 이전 풀다운 전류보다 작은 지를 표시하는 상기 제 2 풀다운 신호를 발생시키기 위해 싱크 전류와 소스 전류에 반응하는 음의 차동 전류 회로
    를 포함하는 것을 특징으로 하는 안정성 센서.
  1095. 제 1094 항에 있어서, 상기 소스 회로는 상기 RC 시간 상수 회로에 의해 제어되는 트랜지스터를 포함하는 것을 특징으로 하는 안정성 센서.
  1096. 제 1094 항에 있어서, 상기 RC 시간 상수 회로는 커패시터와 조합된 저항을 포함하고, 상기 커패시터에 의해 저장된 전하는 상기 싱크 전류와 상기 소스 전류 간의 차이에 반응하는 것을 특징으로 하는 안정성 센서.
  1097. 제 1094 항에 있어서, 상기 양의 차동 전류 회로는 싱크 전류와 소스 전류 간의 차이를 표시하는 전압을 생성하도록 연결되는 저항과, 상기 전압에 반응하는 인버터를 포함하는 것을 특징으로 하는 안정성 센서.
  1098. 제 1094 항에 있어서, 상의 음의 차동 전류 회로는 싱크 전류와 소스 전류 간의 차이를 표시하는 전압을 생성하도록 연결되는 저항과, 상기 전압에 반응하는한쌍의 직렬 연결 인버터를 포함하는 것을 특징으로 하는 안정성 센서.
  1099. 제 404 항에 있어서, 상기 로직 회로는 상기 제 1 저항(600)에 반응하는 한 개의 인버터와, 상기 제 2 저항(606)에 반응하는 두 개의 직렬 연결 인버터들을 추가로 포함하는 것을 특징으로 하는 안정성 센서(514).
  1100. 제 406 항에 있어서, 상기 제 1 피드백 회로는 출력 전압에 반응하는 한 그룹의 직렬 연결 nMOS 트랜지스터들을 포함하고, 상기 제 2 피드백 회로는 출력 전압에 반응하는 한 그룹의 직렬 연결 nMOS 트랜지스터들을 포함하며, 상기 제 1 피드백 회로 및 상기 제 2 피드백 회로가 바이어스 회로에 의해 상호 연결되는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1101. 제 1100 항에 있어서, 상기 풀업 신호가 상기 제 1 회로에 입력되기 전에 필터링되는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1102. 제 1101 항에 있어서, 상기 제 1 회로는 상기 출력 단자에 전력 소스를 연결하기 위한 n-형 트랜지스터를 포함하고, 상기 n-형 트랜지스터는 상기 필터링된 풀업 신호를 수신하는 게이트 단자를 가지는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1103. 제 1102 항에 있어서, 상기 풀단운 신호가 상기 제 2 회로에 입력되기 전에 필터링되는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1104. 제 1103 항에 있어서, 상기 제 2 회로는 상기 출력 단자에 접지 전위를 연결하는 p-형 트랜지스터이고, 상기 p-형 트랜지스터는 상기 필터링된 풀다운 신호를 수신하기 위한 게이트 단자를 가지는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1105. 제 413 항에 있어서, 상기 풀업 전류 모니터는,
    - 현 풀업 전류를 표시하는 소스 전류를 발생시키는 소스 회로,
    - 전류를 싱킹하는 싱크 회로,
    - 각각의 싱크 전류가 이전 풀업 전류를 나타내도록 상기 소스 회로와 상기 싱크 회로 사이에 연결되는 RC 시간 상수 회로,
    - 현 풀업 전류가 이전 풀업 전류보다 큰 지를 표시하는 상기 제 1 풀업 신호를 발생시키기 위해 소스 전류와 싱크 전류에 따라 반응하는 양의 차동 전류 회로, 그리고
    - 현 풀업 전류가 이전 풀업 전류보다 작은 지를 표시하는 상기 제 2 풀업 신호를 발생시키기 위해 소스 전류와 싱크 전류에 따라 반응하는 음의 차동 전류 회로
    를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1106. 제 1105 항에 있어서, 상기 싱크 회로가 상기 RC 시간 상수 회로에 의해 제어되는 트랜지스터를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1107. 제 1105 항에 있어서, 상기 RC 시간 상수 회로는 커패시터와 조합된 저항을 포함하고, 상기 커패시터에 의해 저장된 전하는 소스 전류와 싱크 전류간의 차이에 따라 반응하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1108. 제 1105 항에 있어서, 상기 양의 차동 전류 회로는 소스 전류와 싱크 전류 간의 차이를 표시하는 전압을 생성하도록 연결된 저항과, 상기 전압에 반응하는 인버터를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1109. 제 1105 항에 있어서, 상기 음의 차동 전류 회로는 소스 전류와 싱크 전류 간의 차이를 표시하는 전압을 생성하도록 연결되는 저항과, 상기 전압에 반응하는 한쌍의 직렬 연결 인버터를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1110. 제 413 항에 있어서, 상기 풀다운 전류 모니터는,
    - 전류를 싱킹(sinking)하는 싱크 회로로서, 각각의 싱크 전류는 현 풀다운 전류를 표시하는, 이러한 싱크 회로,
    - 소스 전류를 발생시키는 소스 회로,
    - 각각의 소스 전류가 이전 풀다운 전류를 표시하도록 상기 싱크 회로와 상기 소스 회로 사이에 연결되는 RC 시간 상수 회로,
    - 현 풀다운 전류가 이전 풀다운 전류보다 큰 지를 표시하는 상기 제 1 풀다운 신호를 발생시키기 위해 싱크 전류와 소스 전류에 반응하는 양의 차동 전류 회로, 그리고
    - 현 풀다운 전류가 이전 풀다운 전류보다 작은 지를 표시하는 상기 제 2 풀다운 신호를 발생시키기 위해 싱크 전류와 소스 전류에 반응하는 음의 차동 전류 회로
    를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1111. 제 1110 항에 있어서, 상기 소스 회로는 상기 RC 시간 상수 회로에 의해 제어되는 트랜지스터를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1112. 제 1110 항에 있어서, 상기 RC 시간 상수 회로는 커패시터와 조합된 저항을 포함하고, 상기 커패시터에 의해 저장된 전하는 싱크 전류와 소스 전류 간의 차이에 반응하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1113. 제 1110 항에 있어서, 상기 양의 차동 전류 회로는 싱크 전류와 소스 전류 간의 차이를 표시하는 전압을 생성하도록 연결되는 저항과, 상기 전압에 반응하는 인버터를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1114. 제 1110 항에 있어서, 상기 음의 차동 전류 회로는 싱크 전류와 소스 전류 간의 차이를 표시하는 전압을 생성하도록 연결되는 저항과, 상기 전압에 반응하는 한쌍의 직렬연결 인버터를 포함하는 것을 특징으로 하는 안정성 센서(514)와 전압 제너레이터(510)의 조합.
  1115. 제 426 항에 있어서, 제 1 풀업 신호와 제 2 풀업 신호를 발생시키는 상기 단계는,
    - 현 풀업 전류를 나타내는 소스 전류들을 발생시키고,
    - 전류를 싱킹하며,
    - 싱크 전류가 이전 풀업 전류를 표시하도록 소스 전류와 싱크 전류간의 차이로 커패시터를 충전시키고,
    - 현 풀업 전류와 이전 풀업 전류를 비교하며, 그리고
    - 현 풀업 전류가 이전 풀업 전류보다 클 때 상기 제 1 풀업 신호를 발생시키고, 그리고 현 풀업 전류가 이전 풀업 전류보다 작을 때 상기 제 2 풀업 신호를 발생시키는
    단계들을 포함하는 것을 특징으로 하는 전압 제너레이터(510)의 안정성 결정 방법.
  1116. 제 426 항에 있어서, 제 1 풀다운 신호와 제 2 풀다운 신호를 발생시키는 상기 단계는,
    - 전류를 싱킹(sinking)하고, 이때, 각각의 전류는 현 풀다운 전류를 나타내며,
    - 소스 전류를 발생시키며,
    - 소스 전류가 이전 풀다운 전류를 표시하도록 싱크 전류와 소스 전류간의 차이로 커패시터를 충전시키고,
    - 현 풀다운 전류와 이전 풀다운 전류를 비교하며, 그리고
    - 현 풀다운 전류가 이전 풀다운 전류보다 클 때 상기 제 1 풀다운 신호를 발생시키고, 그리고 현 풀다운 전류가 이전 풀다운 전류보다 작을 때 상기 제 2 풀다운 신호를 발생시키는
    단계들을 포함하는 것을 특징으로 하는 전압 제너레이터(510)의 안정성 결정 방법.
  1117. 제 426 항에 있어서, 과량의 풀업 전류 조건과 과량의 풀다운 전류 조건 중 하나에 따라 과전류 신호를 발생시키는 단계를 추가로 포함하는 것을 특징으로 하는 전압 제너레이터(510)의 안정성 결정 방법.
  1118. 제 430 항에 있어서, 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록들로 조직되며, 상기 다수의 주변 장치들은 상기 어레이 블록들 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 어레이 블록들 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM.
  1119. 제 1118 항에 있어서, 상기 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기들 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM.
  1120. 제 1119 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 DRAM.
  1121. 제 1120 항에 있어서, 2개의 개별 어레이 한 개씩 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM.
  1122. 제 430 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체로 조직되는 다수의 개별 어레이들을 포함하고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록들에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM.
  1123. 제 1122 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM.
  1124. 제 1122 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM.
  1125. 제 1124 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(all an row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM.
  1126. 제 430 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 DRAM은 다수의 제 1 전도체와 다수의 제 2 전도체로 구성되는 전력 분배 버스를 추가로 포함하며, 상기 다수의 제 1 전도체는 상기 어레이 블록들 각각의 둘레로 웹을 형성하고, 상기 다수의 제 2 전도체는 상기 어레이 블록들 각각 내에 그리드를 형성하도록 상기 웹으로부터 뻗어가는 것을 특징으로 하는 DRAM.
  1127. 제 1126 항에 있어서, 상기 DRAM은 상기 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하며, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 상기 외부 전압을 다수의 전압 공급원에 분배하는 것을 특징으로 하는 DRAM.
  1128. 제 430 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 다수의 전압 공급원들은 다수의 전력 증폭기들로 구성되는 전압 레귤레이터를 포함하며, 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록들 각각에 연계되어 있는 것을 특징으로 하는 DRAM.
  1129. 제 1128 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 DRAM.
  1130. 제 1128 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM.
  1131. 제 430 항에 있어서, 상기 다수의 전압 공급원들은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 다수의 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM.
  1132. 제 1131 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 제 1 종류의 리프레시 모드에서는 1차 그룹과 2차 그룹이 모두 동작가능하고, 제 2 종류의 리프레시 모드에서는 1차 그룹만이 동작가능한 것을 특징으로 하는 DRAM.
  1133. 제 430 항에 있어서, 상기 다수의 전압 공급원들은 바이어스 전압을 상기 어레이에 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 DRAM.
  1134. 제 430 항에 있어서, 상기 전력 상승 순서 회로는 외부에서 공급되는 전압에 따라 상기 다수의 전압 공급원들 일부의 전력상승(power-up)을 제어하는 것을 특징으로 하는 DRAM.
  1135. 제 430 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM.
  1136. 제 1135 항에 있어서, 상기 어레이는 256 메가보다 큰 저장용량을 제공하고, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 상기 DRAM은 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(repair logic)을 추가로 포함하는 것을 특징으로 하는 DRAM.
  1137. 제 450 항에 있어서, 상기 어레이는 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록들로 조직되며, 상기 다수의 주변 장치들은 상기 어레이 블록들 내 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 어레이 블록들 내 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 시스템(1430).
  1138. 제 1137 항에 있어서, 상기 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기들 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 시스템(1430).
  1139. 제 1138 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인과 데이터라인의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 시스템(1430).
  1140. 제 1139 항에 있어서, 2개의 개별 어레이 한 개씩 멀티플렉서가 위치하는 것을 특징으로 하는 시스템(1430).
  1141. 제 450 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체로 조직되는 다수의 개별 어레이들을 포함하고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록들에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  1142. 제 1141 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffers)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 시스템(1430).
  1143. 제 1141 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1144. 제 1143 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(all an row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1145. 제 450 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 DRAM은 다수의 제 1 전도체와 다수의 제 2 전도체로 구성되는 전력 분배 버스를 추가로 포함하며, 상기 다수의 제 1 전도체는 상기 어레이 블록들 각각의 둘레로 웹을 형성하고, 상기 다수의 제 2 전도체는 상기 어레이 블록들 각각 내에 그리드를 형성하도록 상기 웹으로부터 뻗어가는 것을 특징으로 하는 시스템(1430).
  1146. 제 1145 항에 있어서, 상기 DRAM은 상기 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하며, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 다수의 제 3 전도체들은 상기 다수의 패드로부터 외부 전압을 수신하여 상기 외부 전압을 다수의 전압 공급원에 분배하는 것을 특징으로 하는 시스템(1430).
  1147. 제 450 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 다수의 전압 공급원들은 다수의 전력 증폭기들로 구성되는 전압 레귤레이터를 포함하며, 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록들 각각에 연계되어 있는 것을 특징으로 하는 시스템(1430).
  1148. 제 1147 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1149. 제 1147 항에 있어서, 상기 다수의 전력 증폭기들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1150. 제 450 항에 있어서, 상기 다수의 전압 공급원들은 다수의 전압 펌프 회로들로 구성되는 전압 펌프를 포함하고, 상기 다수의 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1151. 제 1150 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 제 1 종류의 리프레시 모드에서는 1차 그룹과 2차 그룹이 모두 동작가능하고, 제 2 종류의 리프레시 모드에서는 1차 그룹만이 동작가능한 것을 특징으로 하는 시스템(1430).
  1152. 제 450 항에 있어서, 상기 다수의 전압 공급원들은 바이어스 전압을 상기 어레이에 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터를 포함하는 것을 특징으로 하는 시스템(1430).
  1153. 제 450 항에 있어서, 상기 전력 상승 순서 회로는 외부에서 공급되는 전압에 따라 상기 다수의 전압 공급원들 일부의 전력상승(power-up)을 제어하는 것을 특징으로 하는 시스템(1430).
  1154. 제 450 항에 있어서, 상기 DRAM이 256 메가 이상의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  1155. 제 1154 항에 있어서, 상기 어레이는 256 메가보다 큰 저장용량을 제공하고, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 상기 DRAM은 결함있는 메모리 셀들을 동작가능한 메모리 셀들로 논리적으로 대체하는 수리 로직(repair logic)을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1156. 제 470 항에 있어서, 상기 제 1 지정 전압이 2볼트인 것을 특징으로 하는 소자(1348).
  1157. 제 470 항에 있어서, 상기 제 1 회로는,
    - 제 1 외부 신호가 상기 제 1 지정 전압보다 크다는 것을 표시하는 제 1 신호를 생성하기 위해 상기 제 1 외부 신호에 반응하는 제 1 전압 검출기,
    - 제 1 외부 신호가 상기 제 1 지정 전압보다 크다는 것을 표시하는 제 2 신호를 생성하기 위해 제 1 외부 신호에 반응하는 제 2 전압 검출기, 그리고
    - 상기 제 1 출력 신호를 생성하기 위해 상기 제 1, 2 신호에 반응하는 로직 회로
    를 포함하는 것을 특징으로 하는 소자(1348).
  1158. 제 1157 항에 있어서, 상기 제 1 전압 검출기는,
    - 한계 신호(threshold signal)를 생성하기 위해 제 1 외부 신호에 반응하는 전압 제한 회로, 그리고
    - 상기 제 1 신호를 생성하기 위해 상기 제 1 외부 신호와 상기 한도 신호에 반응하는 신호 발생 회로
    를 포함하는 것을 특징으로 하는 소자(1348).
  1159. 제 1158 항에 있어서, 상기 제 2 지정 전압이 0.7 볼트인 것을 특징으로 하는 소자(1348).
  1160. 제 1158 항에 있어서, 상기 전압 제한 회로는,
    - 제 1 단부와 제 2 단부를 갖춘 저항으로서, 상기 저항의 제 1 단부가 제 1 외부 신호와 연결되는, 이러한 저항,
    - 기준 전위와 연결되는 게이트 단자들을 가진 직렬연결된 다수의 p-채널 트랜지스터
    를 포함하며, 상기 트랜지스터들 중 하나는 상기 한계 신호를 생성하기 위해 상기 저항의 상기 제 2 단부에 연결되는 소스 단자를 구비하고, 상기 트랜지스터들 중 또다른 하나는 상기 기준 전위에 연결되는 드레인 단자를 구비하며, 상기 트랜지스터들은 상기 한계 신호의 값을 변경시키기 위해 그 소스 단자와 드레인 단자 사이에서 쇼트될 수 있는 것을 특징으로 하는 소자(1348).
  1161. 제 1160 항에 있어서, 상기 신호 발생 회로는,
    - 제 1 단부와 제 2 단부를 갖춘 저항으로서, 상기 제 1 단부는 기준 전위와 연결되는, 이러한 저항, 그리고
    - 제 1 외부 신호와 연결되는 소스 단자, 상기 한계 신호와 연결되는 게이트 단자, 그리고 상기 제 1 신호를 생성하기 위해 상기 저항의 상기 제 2 단부에 연결되는 드레인 단자를 구비한 p-채널 트랜지스터
    를 포함하는 것을 특징으로 하는 소자(1348).
  1162. 제 1158 항에 있어서, 상기 제 2 전압 검출기는,
    - 한계 신호를 생성하기 위해 상기 제 1 외부 신호에 반응하는 전압 제한 회로, 그리고
    - 상기 제 2 신호를 생성하기 위해 상기 제 1 외부 신호와 상기 한계 신호에 반응하는 신호 발생 회로
    를 포함하는 것을 특징으로 하는 소자(1348).
  1163. 제 1162 항에 있어서, 상기 제 2 지정 전압이 0.7볼트인 것을 특징으로 하는 소자(1348).
  1164. 제 1162 항에 있어서, 상기 전압 제한 회로는,
    - 제 1 단부와 제 2 단부를 갖춘 저항으로서, 상기 저항의 제 1 단부가 기준 전위와 연결되는, 이러한 저항,
    - 상기 제 1 외부 신호와 연결되는 게이트 단자들을 가진 직렬연결된 다수의 n-채널 트랜지스터
    를 포함하며, 이때, 상기 트랜지스터들 중 하나는 상기 제 1 외부 신호와 연결되는 드레인 단자를 구비하고, 상기 트랜지스터들 중 또다른 하나는 한계 신호를 생성하기 위해 상기 저항의 상기 제 2 단부에 연결되는 소스 단자를 구비하며, 상기 트랜지스터들은 상기 한계 신호의 값을 변경시키기 위해 그 소스 단자와 드레인 단자 사이에서 쇼트될 수 있는 것을 특징으로 하는 소자(1348).
  1165. 제 1164 항에 있어서, 상기 신호 발생 회로는,
    - 제 1 단부와 제 2 단부를 갖춘 저항으로서, 상기 제 1 단부는 상기 제 1 외부 신호와 연결되는, 이러한 저항, 그리고
    - 기준 전위와 연결되는 소스 단자, 상기 한계 신호와 연결되는 게이트 단자, 그리고 상기 제 2 신호를 생성하기 위해 상기 저항의 상기 제 2 단부에 연결되는 드레인 단자를 구비한 n-채널 트랜지스터
    를 포함하는 것을 특징으로 하는 소자(1348).
  1166. 제 1157 항에 있어서, 상기 로직 회로는
    - 상기 제 1 신호를 수신하기 위한 직렬 연결된 제 1, 2 인버터,
    - 상기 제 2 신호를 수신하는 제 3 인버터,
    - 상기 직렬 연결된 제 1, 2 인버터와 상기 제 3 인버터에 반응하는 NAND 게이트, 그리고
    - 상기 제 1 출력 신호를 생성하기 위해 상기 NAND 게이트에 반응하는 제 4 인버터
    를 포함하는 것을 특징으로 하는 소자(1348).
  1167. 제 1164 항에 있어서, 상기 소자(1348)는 상기 제 1 회로와 상기 제 2 회로 사이에 삽입되는 리셋 회로(a reset circuit)를 추가로 포함하며, 상기 리셋 회로는 상기 제 1 회로로부터 상기 제 1 출력 신호를 수신하여 지정된 안정성 조건이 만족되지 않을 때 상기 제 1 출력 신호를 소멸시키는 것을 특징으로 하는 소자(1348).
  1168. 제 1167 항에 있어서, 상기 지정 안정성 요건은 100 나노초동안 지정 범위 내에서 유지되는 상기 제 1 출력 신호를 포함하는 것을 특징으로 하는 소자(1348).
  1169. 제 1167 항에 있어서, 상기 리셋 회로는,
    - 직렬연결된 다수의 버퍼 게이트로서, 직렬연결된 상기 버퍼 게이트 중 첫번째 버퍼 게이트가 상기 제 1 출력 신호와 반응하는, 이러한 다수의 버퍼 게이트, 그리고
    - 상기 제 1 출력 신호에, 그리고 상기 다수의 버퍼 게이트 중 최종 버퍼 게이트에 반응하는 로직 회로
    를 포함하는 것을 특징으로 하는 소자(1348).
  1170. 제 1169 항에 있어서, 상기 리셋 회로는,
    - 상기 제 1 출력 신호에 연결된 제 1 입력 단자, 상기 직렬연결된 버퍼 게이트 중 최종 버퍼 게이트에 연결된 제 2 입력 단자, 그리고 출력 단자를 구비한 NAND 게이트, 그리고
    - 상기 NAND 게이트의 상기 출력 단자에 연결된 입력 단자와, 상기 출력 신호를 얻을 수 있는 출력 단자를 갖춘 인버터
    를 포함하는 것을 특징으로 하는 소자(1348).
  1171. 제 1169 항에 있어서, 상기 리셋 회로는 상기 버퍼 게이트들을 지정 상태로 리셋시키는 리셋 신호를 생성하기 위해 상기 제 1 출력 신호에 반응하는 리셋 로직 게이트(a reset logic gate)를 추가로 포함하는 것을 특징으로 하는 소자(1348).
  1172. 제 470 항에 있어서, 상기 제 2 회로는,
    - 출력 신호를 생성하기 위해 상기 제 1 출력 신호와 상기 제 2 외부 신호에 반응하는 로직 회로, 그리고
    - 상기 제 1 동작 신호를 생성하기 위해 상기 로직 회로의 상기 출력 신호에 반응하는 래치(latch)
    를 포함하는 것을 특징으로 하는 소자(1348).
  1173. 제 1172 항에 있어서, 상기 로직 회로는 상기 제 1 출력 신호와 통신하는 제 1 입력 단자, 상기 제 2 외부 신호와 통신하는 제 2 입력 단자, 그리고 상기 로직 회로의 상기 출력 신호를 생성하는 출력 단자를 구비한 NAND 게이트를 포함하는 것을 특징으로 하는 소자(1348).
  1174. 제 470 항에 있어서, 상기 소자(1348)는 제 2 전압 공급원의 전력 상승 순서를 제어하기 위해 제 3 외부 신호에 반응하고, 상기 소자(1348)는,
    - 상기 제 1 출력 신호, 상기 제 2 외부 신호, 그리고 제 3 외부 신호에 반응하는 제 3 회로
    를 포함하고, 이때, 상기 제 3 외부 신호는 상기 제 2 전압 공급원을 동작시키는 제 2 동작 신호를 생성하는 것을 특징으로 하는 소자(1348).
  1175. 제 1174 항에 있어서, 상기 제 3 회로는,
    - 출력 신호를 생성하기 위해 상기 제 1 출력 신호, 제 2 외부 신호, 그리고 제 3 외부 신호에 반응하는 로직 회로, 그리고
    - 상기 제 2 동작 신호를 생성하기 위해 상기 로직 회로의 상기 출력 신호에 반응하는 래치(latch)
    를 포함하는 것을 특징으로 하는 소자(1348).
  1176. 제 1175 항에 있어서, 상기 로직 회로는,
    - 상기 제 1 출력 신호와 연결된 제 1 입력 단자, 상기 제 2 외부 신호와 연결된 제 2 입력 단자, 그리고 상기 제 3 외부 신호와 연결된 제 3 입력 단자, 그리고 상기 로직 회로의 상기 출력 신호를 생성하는 출력 단자를 구비한 NAND 게이트
    를 포함하는 것을 특징으로 하는 소자(1348).
  1177. 제 498 항에 있어서, 상기 DRAM(10)은 행 어드레스 스트로브(RAS) 버퍼를 포함하고, 상기 전력 상승 순서 회로는 백 바이어스 전압 펌프의 상황, 상기 상태 신호, 상기 바이어스 제너레이터의 상황, 그리고 상기 전압 펌프의 상황에 따라 제 3 동작 신호를 발생시키는 수단을 포함하고, 상기 제 3 동작 신호는 상기 RAS 버퍼에 입력되는 것을 특징으로 하는 전력 상승 순서 회로(1348).
  1178. 제 1177 항에 있어서, 상기 전력 상승 순서 회로는 백 바이어스 전압 펌프의 상황, 상기 상태 신호, 상기 바이어스 제너레이터의 상황, 전압 펌프의 상황, 그리고 상기 제 3 동작 신호에 따라 전력 상승 신호(powered-up signal)를 발생시키는 수단을 추가로 포함하고, 상기 전력 상승 신호(powered-up signal)는 상기 DRAM에 의해 사용되는 것을 특징으로 하는 전력 상승 순서 회로.
  1179. 제 498 항에 있어서, 상기 전력 상승 순서 회로는 시간 상수를 바탕으로 교체형 제 1 동작 신호(an alternate first enable signal) 및 교체형 제 2 동작 신호(an alternate second enable signal)를 발생시키는 수단과, 상기 제 1, 2 동작 신호들과 상기 교체형 제 1, 2 동작 신호들 사이를 선택하는 수단을 추가로 포함하는 것을 특징으로 하는 전력 상승 순서 회로.
  1180. 제 498 항에 있어서, 상기 상태 신호의 안정성을 결정하는 수단을 추가로 포함하는 것을 특징으로 하는 전력 상승 순서 회로.
  1181. 제 503 항에 있어서, 제 1 출력 신호를 발생시키는 상기 단계는, 외부 전압이 지정 전압보다 클 때 상기 제 1 출력 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 전력 상승 제어 방법.
  1182. 제 1181 항에 있어서, 상기 제 1 출력 신호가 지정 안정성 요건을 충족시키지 못할 때 상기 제 1 출력 신호를 소멸시키는 단계를 추가로 포함하는 것을 특징으로 하는 전력 상승 제어 방법.
  1183. 제 503 항에 있어서, 상기 전력 상승 제어 방법은 제 2 전압 공급원의 전력 상승을 제어하며, 상기 방법은,
    - 제 1 전압 공급원의 상태를 표시하는 제 1 피드백 신호를 생성하고,
    - 상기 제 1 출력 신호, 상기 제 2 외부 신호, 그리고 상기 제 1 피드백 신호에 따라 제 2 동작 신호를 발생시키며, 그리고
    - 상기 제 2 전압 공급원이 동작할 수 있도록 상기 제 2 전압 공급원에 상기 제 2 동작 신호를 입력하는
    단계를 추가로 포함하는 것을 특징으로 하는 전력 상승 제어 방법.
  1184. 제 507 항에 있어서, 상기 전력 상승 제어 방법은 제 3 전압 공급원의 전력 상승을 제어하고, 상기 방법은,
    - 제 2 전압 공급원의 상황에 따라 제 2 피드백 신호를 발생시키고, 그리고
    - 상기 제 1 출력 신호, 초기 피드백 신호, 상기 제 1 피드백 신호, 그리고 상기 제 2 피드백 신호에 따라 제 3 전압 공급원을 동작시키는
    단계를 추가로 포함하는 것을 특징으로 하는 전력 상승 제어 방법.
  1185. 제 1184 항에 있어서,
    - 제 3 전압 공급원의 상황에 따라 제 3 피드백 신호를 발생시키고, 그리고
    - 상기 제 1 출력 신호, 초기 피드백 신호, 상기 제 1, 2, 3 피드백 신호에 따라 버퍼를 동작시키는
    단계를 추가로 포함하는 것을 특징으로 하는 전력 상승 제어 방법.
  1186. 제 1185 항에 있어서, 버퍼를 동작시키는 버퍼 동작 신호, 상기 제 1 출력 신호, 초기 피드백 신호, 상기 제 1, 2, 3 피드백 신호에 따라 전력 상승 순서의 완료를 신호하는 단계를 추가로 포함하는 것을 특징으로 하는 전력 상승 제어 방법.
  1187. 제 511 항에 있어서, 상기 DRAM(10)은 행 어드레스 스트로브(RAS) 버퍼를 포함하고, 상기 방법은,
    - 상기 백 바이어스 전압 펌프의 상황, 상기 상태 신호, 상기 셀 플레이트 바이어스 제너레이터의 상황, 그리고 상기 전압 펌프의 상황에 따라 제 3 동작 신호를 발생시키고, 그리고
    - 상기 제 3 동작 신호를 상기 RAS 버퍼에 입력하는
    단계를 추가로 포함하는 것을 특징으로 하는 DRAM(10)의 전력 상승 순서 제어 방법.
  1188. 제 1187 항에 있어서, 상기 백 바이어스 전압 펌프의 상황, 상기 상태 신호, 상기 셀 플레이트 바이어스 제너레이터의 상황, 상기 전압 펌프의 상황, 그리고 상기 제 3 동작 신호에 따라 전력 상승 신호(a powered-up signal)을 발생시키는 단계를 추가로 포함하는 것을 특징으로 하는 DRAM(10)의 전력 상승 순서 제어 방법.
  1189. 제 511 항에 있어서, 상기 방법은,
    - 시간 상수를 바탕으로 교체형 제 1 동작 신호(an alternate first enable signal)와 교체형 제 2 동작 신호(an alternate second enable signal)를 발생시키고, 그리고
    - 상기 제 1, 2 동작 신호들과 교체형 상기 제 1, 2 동작 신호들 간을 선택하는
    단계를 추가로 포함하는 것을 특징으로 하는 DRAM(10)의 전력 상승 순서 제어 방법.
  1190. 제 515 항에 있어서, 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록들로 조직되며, 상기 다수의 주변 장치들은 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM(10).
  1191. 제 1190 항에 있어서, 상기 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기들 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM(10).
  1192. 제 1191 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과의 교차점들을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인들과 데이터라인들간의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 DRAM(10).
  1193. 제 1192 항에 있어서, 두 개의 개별 어레이마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM(10).
  1194. 제 515 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM(10).
  1195. 제 1194 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM(10).
  1196. 제 1194 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1197. 제 515 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 DRAM은 다수의 제 1 전도체와 다수의 제 2 전도체로 구성되는 전력 분배 버스를 포함하며, 상기 다수의 제 1 전도체는 상기 어레이 블록 각각을 둘러싸는 웹(a web)을 형성하고, 상기 다수의 제 2 전도체는 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 것을 특징으로 하는 DRAM(10).
  1198. 제 1197 항에 있어서, 상기 DRAM(10)은 상기 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 DRAM(10).
  1199. 제 515 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 다수의 전압 공급원은 다수의 전력 증폭기로 구성되는 전압 레귤레이터를 포함하며, 이때 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록 각각과 연계되어 있는 것을 특징으로 하는 DRAM(10).
  1200. 제 1199 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1201. 제 1199 항에 있어서, 상기 다수의 전력 증폭기는 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  1202. 제 515 항에 있어서, 상기 다수의 전압 공급원은 다수의 전압 펌프 회로로 구성되는 전압 펌프를 포함하고, 상기 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  1203. 제 1202 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 상기 1차 그룹과 2차 그룹은 제 1 종류의 리프레시 모드에 따라 동작가능하며, 제 2 종류의 리프레시 모드에서는 상기 1차 그룹만이 동작할 수 있는 것을 특징으로 하는 DRAM(10).
  1204. 제 515 항에 있어서, 상기 다수의 전압 공급원은 바이어스 전압을 상기 어레이에 공급하기 위한 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터(a output status monitor)를 포함하는 것을 특징으로 하는 DRAM(10).
  1205. 제 515 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승(power-up)을 제어하는 전력상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1206. 제 515 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM(10).
  1207. 제 1206 항에 있어서, 상기 어레이가 256 메가보다 큰 저장용량을 제공하고, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1208. 제 535 항에 있어서, 상기 어레이는 행과 열로 조직되어 다수의 개별 어레이들을 형성하고, 상기 다수의 개별 어레이들은 다수의 어레이 블록들로 조직되며, 상기 다수의 주변 장치들은 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 상기 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 시스템(1430).
  1209. 제 1208 항에 있어서, 상기 다수의 개별 어레이들 각각은 어레이를 통해 상기 센스 증폭기들 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 센스 증폭기들을 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O라인에 전달하는 회로를 포함하는 것을 특징으로 하는 시스템(1430).
  1210. 제 1209 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더들을 통해 뻗어가 상기 I/O 라인들과의 교차점들을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 I/O 라인들과 데이터라인들간의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 시스템(1430).
  1211. 제 1210 항에 있어서, 두 개의 개별 어레이마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 시스템(1430).
  1212. 제 535 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  1213. 제 1212 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 시스템(1430).
  1214. 제 1212 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1215. 제 535 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 DRAM은 다수의 제 1 전도체와 다수의 제 2 전도체로 구성되는 전력 분배 버스를 포함하며, 상기 다수의 제 1 전도체는 상기 어레이 블록 각각을 둘러싸는 웹(a web)을 형성하고, 상기 다수의 제 2 전도체는 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 것을 특징으로 하는 시스템(1430).
  1216. 제 1215 항에 있어서, 상기 DRAM(10)은 상기 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 시스템(1430).
  1217. 제 1216 항에 있어서, 메모리 셀들의 상기 어레이는 다수의 어레이 블록들로 조직되고, 상기 다수의 전압 공급원은 다수의 전력 증폭기로 구성되는 전압 레귤레이터를 포함하며, 이때 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록 각각과 연계되어 있는 것을 특징으로 하는 시스템(1430).
  1218. 제 1217 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1219. 제 1217 항에 있어서, 상기 다수의 전력 증폭기는 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1220. 제 535 항에 있어서, 상기 다수의 전압 공급원은 다수의 전압 펌프 회로로 구성되는 전압 펌프를 포함하고, 상기 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1221. 제 1220 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 상기 1차 그룹과 2차 그룹은 제 1 종류의 리프레시 모드에 따라 동작가능하며, 제 2 종류의 리프레시 모드에서는 상기 1차 그룹만이 동작할 수 있는 것을 특징으로 하는 시스템(1430).
  1222. 제 535 항에 있어서, 상기 다수의 전압 공급원은 바이어스 전압을 상기 어레이에 공급하기 위한 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터(a output status monitor)를 포함하는 것을 특징으로 하는 시스템(1430).
  1223. 제 535 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승(power-up)을 제어하는 전력상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1224. 제 535 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  1225. 제 1224 항에 있어서, 상기 어레이가 256 메가보다 큰 저장용량을 제공하고, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1226. 제 555 항에 있어서, 상기 제 1 외부 신호는 행 어드레스 스트로브(RAS) 신호이고, 상기 제 2 외부 신호는 열 어드레스 스트로브(CAS) 신호인 것을 특징으로 하는 메모리 요소들의 어레이를 구비한 메모리(10)에 사용되는 조합.
  1227. 제 555 항에 있어서, 상기 메모리 요소들의 상기 그룹들 각각은 메모리 요소들의 25퍼센트를 포함하는 것을 특징으로 하는 메모리 요소들의 어레이를 구비한 메모리(10)에 사용되는 조합.
  1228. 제 1227 항에 있어서, 상기 제 2 외부 신호는 열 어드레스 스트로브(CAS) 신호를 포함하는 것을 특징으로 하는 메모리 요소들의 어레이를 구비한 메모리(10)에 사용되는 조합.
  1229. 제 561 항에 있어서, 상기 제 1 외부 신호는 행 어드레스 스트로브 신호이고, 상기 제 2 외부 신호는 열 어드레스 스트로브 신호인 것을 특징으로 하는 다수의 메모리 요소(1312)에 데이터를 기입하는 방법.
  1230. 제 561 항에 있어서, 상기 제 1 그룹의 메모리 요소들은 메모리 요소들의 한 행을 포함하고, 상기 제 2 그룹 및 그 외 그룹의 메모리 요소들 각각은 메모리 요소들의 25%를 포함하는 것을 특징으로 하는 다수의 메모리 요소(1312)에 데이터를 기입하는 방법.
  1231. 제 561 항에 있어서, 데이터를 래칭하는 상기 단계는 제 1 그룹의 메모리 요소 각각을 다수의 센스 증폭기들의 한 센스 증폭기에 연결하는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 요소(1312)에 데이터를 기입하는 방법.
  1232. 제 1231 항에 있어서, 각각의 메모리 요소를 연결하는 상기 단계는, 상기 제 1 그룹 내 각각의 메모리 요소를 센스 증폭기들의 한 센스 증폭기에 연결하도록 다수의 고립 트랜지스터를 전도 상태로 바이어스하는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 요소(1312)에 데이터를 기입하는 방법.
  1233. 제 1232 항에 있어서, 래칭된 데이터를 제 2 그룹의 메모리 요소에 기입하는 상기 단계는, 제 2 그룹 내 각각의 메모리 요소를 센스 증폭기들 중 한 센스 증폭기에 연결하는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 요소(1312)에 데이터를 기입하는 방법.
  1234. 제 1233 항에 있어서, 제 2 그룹 내 각각의 메모리 요소를 연결하는 상기 단계는, 제 2 그룹 내 각각의 메모리 요소를 센스 증폭기들 중 한 센스 증폭기에 연결하도록 다수의 고립 트랜지스터들을 전도 상태로 바이어스시키는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 요소(1312)에 데이터를 기입하는 방법.
  1235. 제 574 항에 있어서, 2개의 개별 어레이마다 한 개씩 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM(10).
  1236. 제 574 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM(10).
  1237. 제 1236 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM(10).
  1238. 제 1237 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1239. 제 1238 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1240. 제 574 항에 있어서, 상기 DRAM은 상기 다수의 전압 공급원으로부터 상기 다수의 주변 장치에 전력을 분배하기 위한 전력 분배 버스를 추가로 포함하며, 상기 전력 분배 버스는 상기 어레이 블록 각각의 둘레로 웹을 형성하는 다수의 제 1 전도체들과, 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체를 포함하는 것을 특징으로 하는 DRAM(10).
  1241. 제 1240 항에 있어서, 상기 DRAM(10)은 상기 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 DRAM(10).
  1242. 제 574 항에 있어서, 상기 다수의 전압 공급원은 다수의 전력 증폭기로 구성되는 전압 레귤레이터를 포함하며, 이때 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록 각각과 연계되어 있는 것을 특징으로 하는 DRAM(10).
  1243. 제 1242 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1244. 제 1242 항에 있어서, 상기 다수의 전력 증폭기는 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  1245. 제 574 항에 있어서, 상기 다수의 전압 공급원은 다수의 전압 펌프 회로로 구성되는 전압 펌프를 포함하고, 상기 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 DRAM(10).
  1246. 제 1245 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 상기 1차 그룹과 2차 그룹은 제 1 종류의 리프레시 모드에 따라 동작가능하며, 제 2 종류의 리프레시 모드에서는 상기 1차 그룹만이 동작할 수 있는 것을 특징으로 하는 DRAM(10).
  1247. 제 574 항에 있어서, 상기 다수의 전압 공급원은 바이어스 전압을 상기 어레이 블록에 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터(a output status monitor)를 포함하는 것을 특징으로 하는 DRAM(10).
  1248. 제 574 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승(power-up)을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1249. 제 574 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM(10).
  1250. 제 1249 항에 있어서, 상기 다수의 어레이 블록들은 256 메가보다 큰 저장용량을 제공하도록 조합되고, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1251. 제 591 항에 있어서, 2개의 개별 어레이마다 한 개씩 멀티플렉서가 위치하는 것을 특징으로 하는 시스템(1430).
  1252. 제 591 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은,
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  1253. 제 1252 항에 있어서, 상기 다수의 주변 장치들은 외부에서 공급되는 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 시스템(1430).
  1254. 제 1253 항에 있어서, 상기 어레이 I/O 블록과 상기 다수의 데이터 독출 멀티플렉서 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1255. 제 1254 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청(an all row high test request)에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1256. 제 591 항에 있어서, 상기 DRAM은 상기 다수의 전압 공급원으로부터 상기 다수의 주변 장치에 전력을 분배하기 위한 전력 분배 버스를 추가로 포함하며, 상기 전력 분배 버스는 상기 어레이 블록 각각의 둘레로 웹을 형성하는 다수의 제 1 전도체들과, 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체를 포함하는 것을 특징으로 하는 시스템(1430).
  1257. 제 1256 항에 있어서, 상기 DRAM(10)은 상기 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 시스템(1430).
  1258. 제 591 항에 있어서, 상기 다수의 전압 공급원은 다수의 전력 증폭기로 구성되는 전압 레귤레이터를 포함하며, 이때 한 개 이상의 전력 증폭기가 상기 다수의 어레이 블록 각각과 연계되어 있는 것을 특징으로 하는 시스템(1430).
  1259. 제 1258 항에 있어서, 연계된 어레이 블록이 동작정지될 때 상기 한 개 이상의 전력 증폭기를 동작정지시키는 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1260. 제 1258 항에 있어서, 상기 다수의 전력 증폭기는 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1261. 제 591 항에 있어서, 상기 다수의 전압 공급원은 다수의 전압 펌프 회로로 구성되는 전압 펌프를 포함하고, 상기 전압 펌프 회로들은 지정 레벨의 출력 전력을 얻기 위해 분리 동작 또는 동시 동작 중 한 동작을 위해 다수의 그룹으로 분할되는 것을 특징으로 하는 시스템(1430).
  1262. 제 1261 항에 있어서, 상기 다수의 전압 펌프 회로들은 1차 그룹과 2차 그룹으로 분할되고, 상기 1차 그룹과 2차 그룹은 제 1 종류의 리프레시 모드에 따라 동작가능하며, 제 2 종류의 리프레시 모드에서는 상기 1차 그룹만이 동작할 수 있는 것을 특징으로 하는 시스템(1430).
  1263. 제 591 항에 있어서, 상기 다수의 전압 공급원은 바이어스 전압을 상기 어레이 블록에 공급하는 바이어스 제너레이터를 포함하고, 상기 바이어스 제너레이터는 출력 상태 모니터(a output status monitor)를 포함하는 것을 특징으로 하는 시스템(1430).
  1264. 제 591 항에 있어서, 상기 전압 공급원들 중 일부의 전력 상승(power-up)을 제어하는 전력 상승 순서 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1265. 제 591 항에 있어서, 상기 DRAM이 256 메가의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  1266. 제 1265 항에 있어서, 상기 다수의 어레이 블록들은 256 메가보다 큰 저장용량을 제공하도록 조합되고, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1267. 제 608 항에 있어서, 2개의 개별 어레이마다 한 개씩 멀티플렉서가 위치하는 것을 특징으로 하는 데이터 경로.
  1268. 제 610 항에 있어서, 상기 회로 경로가 자체 시간형(self-timed)으로서 상기 홀딩 트랜지스터의 상태에 따라 반응하는 것을 특징으로 하는 전자 회로.
  1269. 제 610 항에 있어서, 상기 자체 시간형 회로 경로는 출력 단자와 입력 단자들을 가진 로직 게이트를 포함하며, 상기 출력 단자는 상기 부트 커패시터에 연결되고, 상기 입력 단자들은 상기 출력 단자에서 가용한 신호가 홀딩 트랜지스터의 온-상태에서 높은 값(high value)으로 유지되도록 연결되는 것을 특징으로 하는 전자 회로.
  1270. 제 1269 항에 있어서, 상기 전자 회로는 출력 버퍼 회로이고, 상기 홀딩 트랜지스터는 전계 효과 트랜지스터로서, 그 소스에서 드레인까지의 경로는 상기 부트 커패시터의 제 1 측부에 연결되고, 상기 자체 시간형 회로 경로는 상기 홀딩 트랜지스터의 게이트와 상기 부트 커패시터의 제 2 측부 사이에 연결되는 것을 특징으로 하는 전자 회로.
  1271. 제 1270 항에 있어서, 상기 로직 게이트는 입력 로직 신호들을 가진 NAND 게이트로서, 그 제 1 입력 단자에서는 상기 홀딩 트랜지스터의 온 및 오프 조건 중 하나를 나타내고, 제 2 입력 단자에서는 하이 레벨 또는 로우 레벨 중 하나를 나타내며, 상기 NAND 게이트의 출력 단자는 상기 부트 커패시터의 제 2 측부에 연결되는 것을 특징으로 하는 전자 회로.
  1272. 제 1271 항에 있어서, 상기 회로 경로는 상기 홀딩 트랜지스터의 게이트에 연결된 입력 단자를 가진 인버터를 포함하고, 상기 NAND 게이트의 상기 제 1 입력 단자는 상기 인버터로부터 신호를 수신하여, 홀딩 트랜지스터가 오프일 때 하이 신호(high signal)가 상기 NAND 게이트에 입력되는 것을 특징으로 하는 전자 회로.
  1273. 제 616 항에 있어서, 상기 자체 시간형 회로 경로는 출력 단자와 입력 단자들을 갖춘 로직 게이트를 포함하고, 상기 출력 단자는 상기 커패시터에 연결되고, 상기 입력 단자들은 상기 홀딩 트랜지스터가 전도성일 때 상기 출력 단자에서 가용한 신호가 상기 커패시터를 부트 상태로 유지하도록 연결되는 것을 특징으로 하는 회로.
  1274. 제 1273 항에 있어서, 상기 홀딩 트랜지스터는 전계 효과 트랜지스터로서, 그 소스에서 드레인까지의 경로는 상기 커패시터의 제 1 측부에 연결되고, 상기 자체시간형 회로 경로는 상기 홀딩 트랜지스터의 게이트와 상기 커패시터의 제 2 측부 사이에 연결되는 것을 특징으로 하는 회로.
  1275. 제 1274 항에 있어서, 상기 로직 게이트는 입력 로직 신호들을 가진 NAND 게이트로서, 그 제 1 입력 단자에서는 상기 홀딩 트랜지스터의 온 및 오프 조건 중 하나를 나타내고, 제 2 입력 단자에서는 하이 레벨 또는 로우 레벨 중 하나를 나타내며, 상기 NAND 게이트의 출력 단자는 상기 커패시터의 제 2 측부에 연결되는 것을 특징으로 하는 회로.
  1276. 제 1275 항에 있어서, 상기 자체시간형 회로 경로는 상기 홀딩 트랜지스터의 상기 게이트에 연결된 입력 단자들을 구비한 인버터를 포함하며, 상기 NAND 게이트의 상기 제 1 입력 단자는 상기 인버터로부터 신호를 수신하여, 상기 홀딩 트랜지스터가 비전도 상태일 때 하이 신호(a high signal)가 상기 NAND 게이트에 입력되는 것을 특징으로 하는 회로.
  1277. 제 621 항에 있어서, 상기 자체시간형 회로 경로는 로직 게이트를 포함하고, 상기 로직 게이트의 출력 단자는 상기 부트 커패시터에 연결되며, 상기 로직 게이트의 제 1 입력 단자는 상기 홀딩 트랜지스터에 반응하고, 상기 로직 게이트의 제 2 입력 단자는 상기 로직 회로에 반응하여, 상기 홀딩 트랜지스터가 온 상태일 때 상기 출력 단자에서 가용한 신호가 상기 부트 커패시터를 충전 상태로 유지시키도록 하는 것을 특징으로 하는 출력 버퍼(110).
  1278. 제 1277 항에 있어서, 상기 직렬연결된 트랜지스터들 중 하나는 pMOS 트랜지스터를 포함하고, 상기 로직 회로는 상기 래치의 데이터에 따라 상기 pMOS 트랜지스터의 상태를 제어하는 인버터를 포함하며, 상기 로직 게이트의 상기 제 2 입력 단자는 상기 인버터에 반응하는 것을 특징으로 하는 출력 버퍼(110).
  1279. 제 1278 항에 있어서, 상기 홀딩 트랜지스터는 nMOS 트랜지스터를 포함하고, 그 소스에서 드레인까지의 경로는 상기 커패시터의 제 1 측부에 연결되고, 상기 자체 시간형 회로 경로는 상기 홀딩 트랜지스터의 게이트와 상기 커패시터의 제 2 측부 사이에 연결되는 것을 특징으로 하는 출력 버퍼(110).
  1280. 제 1279 항에 있어서, 상기 부트 커패시터에 저장된 전압은 pMOS 트랜지스터가 전도성이 될 때 상기 pMOS 트랜지스터에 공급되는 것을 특징으로 하는 출력 버퍼(110).
  1281. 제 1280 항에 있어서, 상기 부트 커패시터에 의해 공급되는 상기 전압은 제 1 전압 공급원보다 Vth만큼 높은 것을 특징으로 하는 출력 버퍼(110).
  1282. 제 627 항에 있어서, 상기 회로 경로는 출력 단자와 제 1, 2 입력 단자를 갖춘 로직 게이트를 포함하고, 상기 출력 단자는 상기 커패시터와 연결되며, 상기 제 1 입력 단자는 인버터를 통해 상기 충전 회로에 반응하고, 상기 제 2 입력 단자는 상기 로직 회로에 반응하여, 상기 충전 회로가 온 상태에 있을 때 상기 출력 단자에서 가용한 신호가 상기 커패시터를 부트 상태로 유지시키도록 하는 것을 특징으로 하는 메모리 소자(10)의 출력부.
  1283. 제 1282 항에 있어서, 상기 직렬 연결된 트랜지스터들 중 하나는 pMOS 트랜지스터를 포함하고, 상기 로직 회로는 상기 래치 회로의 데이터에 따라 상기 pMOS 트랜지스터의 상태를 제어하는 인버터를 포함하며, 상기 로직 게이트의 상기 제 2 입력 단자는 상기 로직 회로의 상기 인버터에 반응하는 것을 특징으로 하는 메모리 소자(10)의 출력부.
  1284. 제 1283 항에 있어서, 상기 충전 회로는 nMOS 트랜지스터를 포함하고, 상기 nMOS 트랜지스터의 소스-드레인 경로는 상기 커패시터의 제 1 측부와 연결되며, 상기 회로 경로는 상기 nMOS 트랜지스터의 게이트와 상기 커패시터의 제 2 측부 사이에 연결되는 것을 특징으로 하는 메모리 소자(10)의 출력부.
  1285. 제 1284 항에 있어서, 상기 충전 회로는 제 2 nMOS 트랜지스터를 포함하고, 제 2 nMOS 트랜지스터의 소스-드레인 경로는 상기 커패시터를 사전충전(precharging)시키는 상기 커패시터의 상기 제 1 측부와 또다른 전압 소스 사이에 연결되는 것을 특징으로 하는 메모리 소자(10)의 출력부.
  1286. 제 1284 항에 있어서, pMOS 트랜지스터가 전도성이 될 때, 상기 커패시터에 저장된 전압이 상기 출력 단자에 공급되는 것을 특징으로 하는 메모리 소자(10)의 출력부.
  1287. 제 1286 항에 있어서, 상기 커패시터에 의해 공급되는 상기 전압이 제 1 전압 공급원보다 Vth만큼 높은 것을 특징으로 하는 메모리 소자(10)의 출력부.
  1288. 제 627 항에 있어서, 상기 출력부는,
    - 출력 패드, 그리고
    - 상기 출력 단자에서 가용한 전압을 나타내도록 상기 출력 패드에서 가용한 전압을 구동하기 위해 상기 출력 단자에 반응하는 출력 드라이버
    를 추가로 포함하는 것을 특징으로 하는 메모리 소자(10)의 출력부.
  1289. 제 635 항에 있어서, 상기 분리 단계를 감시(monitoring)하는 상기 단계는 부트 커패시터를 지정 전압에 연결하는 데 사용되는 홀딩 트랜지스터의 상태를 감지하는 단계를 포함하는 것을 특징으로 하는 부트 커패시터(168)의 전하를 제어하는 방법.
  1290. 제 637 항에 있어서, 상기 다수의 주변 장치들은 개별 어레이들의 인접 행들 사이에 위치하는 다수의 센스 증폭기들과, 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM(10).
  1291. 제 1290 항에 있어서, 상기 디지트라인들은 상기 다수의 개별 어레이 각각을 따라 상기 센스 증폭기 내로 뻗어가고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기를 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM(10).
  1292. 제 1291 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더를 통해 뻗어가 상기 I/O 라인들과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 상기 I/O 라인과 데이터라인들의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 DRAM(10).
  1293. 제 1292 항에 있어서, 두 개의 교차점마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM(10).
  1294. 제 637 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 독출 데이터를 상기 다수의 패드에서 가용하게 하도록 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM(10).
  1295. 제 1294 항에 있어서, 상기 다수의 주변 장치들은 상기 다수의 패드에서 가용한 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM(10).
  1296. 제 1295 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1297. 제 1296 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1298. 제 637 항에 있어서, 상기 전력 분배 버스는 상기 어레이 블록 각각의 둘레로 웹(a web)을 형성하는 다수의 제 1 전도체와, 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체를 포함하는 것을 특징으로 하는 DRAM(10).
  1299. 제 1298 항에 있어서, 상기 DRAM은 상기 다수의 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 DRAM(10).
  1300. 제 1299 항에 있어서, 상기 전압 공급원은 상기 패드들에 인접하게 위치하는 것을 특징으로 하는 DRAM(10).
  1301. 제 637 항에 있어서, 상기 전압 공급원으로부터 상기 다수의 어레이 블록 각각을 분리시키는 스위치를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1302. 제 1301 항에 있어서, 상기 전압 공급원은 모듈식 설계를 취하여, 상기 전압 공급원에 연결된 어레이 블록들의 숫자에 따라 일부 모듈들이 셧다운(shut down)될 수 있도록 하는 것을 특징으로 하는 DRAM(10).
  1303. 제 637 항에 있어서, 상기 전압 공급원이 모듈식 설계를 취하여, 리프레시 동작 모드에 따라 일부 모듈들이 셧다운(shutdown)될 수 있도록 하는 것을 특징으로 하는 DRAM(10).
  1304. 제 637 항에 있어서, 상기 전압 공급원은 어레이 전압을 생성하는 전압 레귤레이터, 부스트 전압을 생성하는 전압 펌프들, 그리고 상기 DRAM에 의해 사용되는 바이어스 전압을 생성하는 전압 제너레이터를 포함하는 것을 특징으로 하는 DRAM(10).
  1305. 제 1304 항에 있어서, 상기 전압 레귤레이터, 전압 펌프들, 그리고 전압 제너레이터가 전력 상승되는 순서를 제어하는 순서 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1306. 제 637 항에 있어서, 상기 DRAM은 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM(10).
  1307. 제 1306 항에 있어서, 메모리 셀들의 상기 어레이는 256 메가보다 큰 저장용량을 제공하고, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1308. 제 675 항에 있어서, 상기 다수의 개별 어레이들은 행과 열로 조직되어 다수의 어레이 블록들을 형성하고, 상기 다수의 센스 증폭기들은 개별 어레이들의 인접 행들 사이에 위치하며, 상기 다수의 주변 장치들은 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM(10).
  1309. 제 1308 항에 있어서, 상기 디지트라인들은 상기 다수의 개별 어레이 각각을 따라 상기 센스 증폭기 내로 뻗어가고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기를 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM(10).
  1310. 제 1309 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더를 통해 뻗어가 상기 I/O 라인들과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 상기 I/O 라인과 데이터라인들의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 DRAM(10).
  1311. 제 1310 항에 있어서, 두 개의 교차점마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM(10).
  1312. 제 1308 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 독출 데이터를 상기 다수의 패드에서 가용하게 하도록 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM(10).
  1313. 제 1312 항에 있어서, 상기 다수의 주변 장치들은 상기 다수의 패드에서 가용한 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM(10).
  1314. 제 1313 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1315. 제 1314 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1316. 제 1308 항에 있어서, 상기 전력 분배 버스는 상기 어레이 블록 각각의 둘레로 웹(a web)을 형성하는 다수의 제 1 전도체와, 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체를 포함하는 것을 특징으로 하는 DRAM(10).
  1317. 제 1316 항에 있어서, 상기 DRAM은 상기 다수의 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 DRAM(10).
  1318. 제 1317 항에 있어서, 상기 전압 공급원은 상기 패드들에 인접하게 위치하는 것을 특징으로 하는 DRAM(10).
  1319. 제 1308 항에 있어서, 상기 전압 공급원으로부터 상기 다수의 어레이 블록 각각을 분리시키는 스위치를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1320. 제 1319 항에 있어서, 상기 전압 공급원은 모듈식 설계를 취하여, 상기 전압 공급원에 연결된 어레이 블록들의 숫자에 따라 일부 모듈들이 셧다운(shut down)될 수 있도록 하는 것을 특징으로 하는 DRAM(10).
  1321. 제 675 항에 있어서, 상기 전압 공급원이 모듈식 설계를 취하여, 리프레시 동작 모드에 따라 일부 모듈들이 셧다운(shutdown)될 수 있도록 하는 것을 특징으로 하는 DRAM(10).
  1322. 제 675 항에 있어서, 상기 전압 공급원은 어레이 전압을 생성하는 전압 레귤레이터, 부스트 전압을 생성하는 전압 펌프들, 그리고 상기 DRAM에 의해 사용되는 바이어스 전압을 생성하는 전압 제너레이터를 포함하는 것을 특징으로 하는 DRAM(10).
  1323. 제 1322 항에 있어서, 상기 전압 레귤레이터, 전압 펌프들, 그리고 전압 제너레이터가 전력 상승(power-up)되는 순서를 제어하는 순서 회로(sequence circuit)를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1324. 제 675 항에 있어서, 상기 DRAM은 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM(10).
  1325. 제 1324 항에 있어서, 메모리 셀들의 상기 어레이는 256 메가보다 큰 저장용량을 제공하고, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1326. 제 694 항에 있어서, 상기 다수의 센스 증폭기들은 개별 어레이들의 인접 행들 사이에 위치하며, 상기 다수의 주변 장치들은 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 시스템(1430).
  1327. 제 1326 항에 있어서, 상기 디지트라인들은 상기 다수의 개별 어레이 각각을 따라 상기 센스 증폭기 내로 뻗어가고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기를 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 시스템(1430).
  1328. 제 1327 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더를 통해 뻗어가 상기 I/O 라인들과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 상기 I/O 라인과 데이터라인들의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 시스템(1430).
  1329. 제 1328 항에 있어서, 두 개의 교차점마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 시스템(1430).
  1330. 제 694 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 독출 데이터를 상기 다수의 패드에서 가용하게 하도록 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 시스템(1430).
  1331. 제 1330 항에 있어서, 상기 다수의 주변 장치들은 상기 다수의 패드에서 가용한 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 시스템(1430).
  1332. 제 1331 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1333. 제 1332 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1334. 제 694 항에 있어서, 상기 전력 분배 버스는 상기 어레이 블록 각각의 둘레로 웹(a web)을 형성하는 다수의 제 1 전도체와, 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 다수의 제 2 전도체를 포함하는 것을 특징으로 하는 시스템(1430).
  1335. 제 1334 항에 있어서, 상기 DRAM은 상기 다수의 어레이 블록들에 대해 중앙에 위치하는 다수의 패드들을 추가로 포함하고, 상기 전력 분배 버스는 상기 다수의 패드에 평행하게 뻗어가는 다수의 제 3 전도체들을 포함하며, 상기 제 3 전도체는 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 외부 전압을 분배하는 것을 특징으로 하는 시스템(1430).
  1336. 제 1335 항에 있어서, 상기 전압 공급원은 상기 패드들에 인접하게 위치하는 것을 특징으로 하는 시스템(1430).
  1337. 제 694 항에 있어서, 상기 전압 공급원으로부터 상기 다수의 어레이 블록 각각을 분리시키는 스위치들을 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1338. 제 1337 항에 있어서, 상기 전압 공급원은 모듈식 설계를 취하여, 상기 전압 공급원에 연결된 어레이 블록들의 숫자에 따라 일부 모듈들이 셧다운(shut down)될 수 있도록 하는 것을 특징으로 하는 시스템(1430).
  1339. 제 694 항에 있어서, 상기 전압 공급원이 모듈식 설계를 취하여, 리프레시 동작 모드에 따라 일부 모듈들이 셧다운(shutdown)될 수 있도록 하는 것을 특징으로 하는 시스템(1430).
  1340. 제 694 항에 있어서, 상기 전압 공급원은 어레이 전압을 생성하는 전압 레귤레이터, 부스트 전압을 생성하는 전압 펌프들, 그리고 상기 DRAM에 의해 사용되는 바이어스 전압을 생성하는 전압 제너레이터를 포함하는 것을 특징으로 하는 시스템(1430).
  1341. 제 1340 항에 있어서, 상기 전압 레귤레이터, 전압 펌프들, 그리고 전압 제너레이터가 전력 상승(power-up)되는 순서를 제어하는 순서 회로(sequence circuit)를 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1342. 제 694 항에 있어서, 상기 DRAM은 256 메가의 저장용량을 제공하는 것을 특징으로 하는 시스템(1430).
  1343. 제 1342 항에 있어서, 메모리 셀들의 상기 어레이는 256 메가보다 큰 저장용량을 제공하고, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 시스템(1430).
  1344. 제 713 항에 있어서, 상기 고립 스위치는 다수의 트랜지스터들을 포함하고, 상기 다수의 트랜지스터들에 의해 풀(full) Vcc가 전도되도록 하는 제어 신호로 상기 트랜지스터들이 전도성이 되는 것을 특징으로 하는 센스 증폭기(52).
  1345. 제 713 항에 있어서, 상기 등화 스위치는 다수의 트랜지스터들을 포함하고, 상기 트랜지스터들은 등화 제어 신호로 전도성이 되는 것을 특징으로 하는 센스 증폭기(52).
  1346. 제 716 항에 있어서, 상기 고립 스위치는 다수의 트랜지스터들을 포함하고, 상기 트랜지스터들은 상기 어레이에서 사용되는 전압의 부스트 버전인 제어 신호로 전도성이 되는 것을 특징으로 하는 조합.
  1347. 제 716 항에 있어서, 상기 등화 스위치는 다수의 트랜지스터들을 포함하고, 상기 트랜지스터들은 등화 제어 신호로 전도성이 되는 것을 특징으로 하는 조합.
  1348. 제 721 항에 있어서, 상기 다수의 센스 증폭기들은 개별 어레이들의 인접 행들 사이에 위치하고, 상기 다수의 주변 장치들은 개별 어레이들의 인접 열들 사이에 위치하는 다수의 행 디코더들을 포함하는 것을 특징으로 하는 DRAM(10).
  1349. 제 1348 항에 있어서, 상기 개별 어레이들은 상기 다수의 개별 어레이 각각을 따라 상기 센스 증폭기 내로 뻗어가는 디지트라인들을 포함하고, 상기 어레이 블록들은 개별 어레이들의 인접 행들 사이에서 상기 센스 증폭기를 통해 뻗어가는 I/O 라인들을 포함하며, 상기 센스 증폭기들은 상기 디지트라인 상의 신호들을 상기 I/O 라인에 전달하는 회로를 포함하는 것을 특징으로 하는 DRAM(10).
  1350. 제 1349 항에 있어서, 상기 어레이 블록들은 개별 어레이들의 인접 열들 사이에서 상기 행 디코더를 통해 뻗어가 상기 I/O 라인들과의 교차점을 형성하는 데이터라인들을 포함하고, 상기 다수의 주변 장치들은 상기 I/O 라인 상의 신호들을 상기 데이터라인에 전달하기 위해 상기 I/O 라인과 데이터라인들의 상기 교차점에 위치하는 다수의 멀티플렉서들을 포함하는 것을 특징으로 하는 DRAM(10).
  1351. 제 1350 항에 있어서, 두 개의 교차점마다 한 개씩 상기 멀티플렉서가 위치하는 것을 특징으로 하는 DRAM(10).
  1352. 제 721 항에 있어서, 상기 다수의 어레이 블록들은 다수의 어레이 4분할체로 조직되고, 상기 다수의 주변 장치들은
    - 상기 어레이 4분할체 각각에 대해 서비스하기 위한 어레이 I/O 블록,
    - 상기 어레이 I/O 블록에 반응하는 다수의 데이터 독출 멀티플렉서,
    - 상기 다수의 데이터 독출 멀티플렉서에 반응하는 다수의 데이터 출력 버퍼, 그리고
    - 독출 데이터를 상기 다수의 패드에서 가용하게 하도록 상기 다수의 데이터 출력 버퍼에 반응하는 다수의 데이터 패드 드라이버
    를 포함하는 것을 특징으로 하는 DRAM(10).
  1353. 제 1352 항에 있어서, 상기 다수의 주변 장치들은 상기 다수의 패드에서 가용한 데이터에 따라 반응하는 다수의 데이터 인 버퍼(data in buffer)와, 상기 다수의 데이터 인 버퍼에 반응하는 다수의 데이터 기입 멀티플렉서를 포함하며, 상기 어레이 I/O 블록들은 상기 다수의 데이터 기입 멀티플렉서에 반응하는 것을 특징으로 하는 DRAM(10).
  1354. 제 1353 항에 있어서, 상기 어레이 I/O 블록들과 상기 다수의 데이터 독출 멀티플렉서들 사이에 삽입되는 데이터 테스트 경로 회로를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1355. 제 1354 항에 있어서, 메모리 셀들의 상기 개별 어레이들은 행과 열로 배열되는 메모리 셀들을 포함하고, 상기 DRAM은 모든 행 하이 테스트 요청에 따라 셀들의 행 세트들을 통해 사이클링하는 로직을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1356. 제 721 항에 있어서, 상기 금속 전도체들은 상기 어레이 블록 각각의 둘레로 웹(a web)을 형성하고, 그리고 상기 금속 전도체들은 상기 어레이 블록 각각 내에 그리드(a grid)를 형성하도록 상기 웹으로부터 뻗어가는 것을 특징으로 하는 DRAM(10).
  1357. 제 1356 항에 있어서, 상기 다수의 패드들은 상기 다수의 어레이 블록들에 대해 중앙에 위치하고, 상기 금속 전도체들은 상기 다수의 패드에 평행하게 뻗어가 상기 다수의 패드로부터 외부 전압을 수신하여 상기 다수의 전압 공급원에 분배하는 것을 특징으로 하는 DRAM(10).
  1358. 제 1357 항에 있어서, 상기 전압 공급원은 상기 패드들에 인접하게 위치하는 것을 특징으로 하는 DRAM(10).
  1359. 제 721 항에 있어서, 상기 전압 공급원으로부터 상기 다수의 어레이 블록 각각을 분리시키는 스위치들을 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1360. 제 1359 항에 있어서, 상기 전압 공급원은 모듈식 설계를 취하여, 상기 전압 공급원에 연결된 어레이 블록들의 숫자에 따라 일부 모듈들이 셧다운(shut down)될 수 있도록 하는 것을 특징으로 하는 DRAM(10).
  1361. 제 721 항에 있어서, 상기 전압 공급원이 모듈식 설계를 취하여, 리프레시 동작 모드에 따라 일부 모듈들이 셧다운(shutdown)될 수 있도록 하는 것을 특징으로 하는 DRAM(10).
  1362. 제 721 항에 있어서, 상기 전압 공급원은 어레이 전압을 생성하는 전압 레귤레이터, 부스트 전압을 생성하는 전압 펌프들, 그리고 상기 DRAM에 의해 사용되는 바이어스 전압을 생성하는 전압 제너레이터를 포함하는 것을 특징으로 하는 DRAM(10).
  1363. 제 1362 항에 있어서, 상기 전압 레귤레이터, 전압 펌프들, 그리고 전압 제너레이터가 전력 상승(power-up)되는 순서를 제어하는 순서 회로(sequence circuit)를 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1364. 제 721 항에 있어서, 상기 DRAM은 256 메가의 저장용량을 제공하는 것을 특징으로 하는 DRAM(10).
  1365. 제 1364 항에 있어서, 메모리 셀들의 상기 어레이는 256 메가보다 큰 저장용량을 제공하고, 이때, 상기 DRAM이 상기 256 메가의 저장용량을 제공하도록 결함있는 메모리 셀들을 동작가능한 메모리 셀로 논리적으로 대체하도록 하는 수리 로직(repair logic)을 상기 DRAM이 추가로 포함하는 것을 특징으로 하는 DRAM(10).
  1366. 제 760 항에 있어서, 상기 리드 프레임의 일부분이 고상 소자의 전기 회로의 일부를 형성하는 것을 특징으로 하는 고상 소자의 패키징 방법.
KR19997010681A 1997-05-30 1998-05-29 256 메가 다이내믹 랜덤 액세스 메모리 KR100554112B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US5092997 true 1997-05-30 1997-05-30
US60/050,929 1997-05-30
US08916692 US6314011B1 (en) 1997-08-22 1997-08-22 256 Meg dynamic random access memory
US08/916,692 1997-08-22
PCT/US1998/010996 WO1998054727A2 (en) 1997-05-30 1998-05-29 256 Meg DYNAMIC RANDOM ACCESS MEMORY

Publications (2)

Publication Number Publication Date
KR20010012720A true KR20010012720A (ko) 2001-02-26
KR100554112B1 true KR100554112B1 (ko) 2006-02-20

Family

ID=26728860

Family Applications (1)

Application Number Title Priority Date Filing Date
KR19997010681A KR100554112B1 (ko) 1997-05-30 1998-05-29 256 메가 다이내믹 랜덤 액세스 메모리

Country Status (4)

Country Link
US (24) US6452825B1 (ko)
JP (20) JP2002501654A (ko)
KR (1) KR100554112B1 (ko)
WO (1) WO1998054727A2 (ko)

Families Citing this family (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6047352A (en) * 1996-10-29 2000-04-04 Micron Technology, Inc. Memory system, method and predecoding circuit operable in different modes for selectively accessing multiple blocks of memory cells for simultaneous writing or erasure
KR100554112B1 (ko) * 1997-05-30 2006-02-20 미크론 테크놀로지,인코포레이티드 256 메가 다이내믹 랜덤 액세스 메모리
US6333866B1 (en) * 1998-09-28 2001-12-25 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6724655B2 (en) * 2000-06-22 2004-04-20 Progressant Technologies, Inc. Memory cell using negative differential resistance field effect transistors
US6862654B1 (en) * 2000-08-17 2005-03-01 Micron Technology, Inc. Method and system for using dynamic random access memory as cache memory
US6779076B1 (en) 2000-10-05 2004-08-17 Micron Technology, Inc. Method and system for using dynamic random access memory as cache memory
DE10054094B4 (de) * 2000-10-31 2011-06-09 Qimonda Ag Verfahren und Vorrichtung zur Datenübertragung
US6544807B1 (en) * 2000-11-03 2003-04-08 Lsi Logic Corporation Process monitor with statistically selected ring oscillator
US6788614B2 (en) * 2001-06-14 2004-09-07 Micron Technology, Inc. Semiconductor memory with wordline timing
US6909659B2 (en) * 2001-08-30 2005-06-21 Micron Technology, Inc. Zero power chip standby mode
US6809378B2 (en) * 2001-08-30 2004-10-26 Micron Technology, Inc. Structure for temporarily isolating a die from a common conductor to facilitate wafer level testing
US6525982B1 (en) * 2001-09-11 2003-02-25 Micron Technology, Inc. Methods of programming and circuitry for a programmable element
DE10155449A1 (de) * 2001-11-12 2003-05-28 Infineon Technologies Ag Verfahren zur Rekonfiguration eines Speichers
US6697290B2 (en) * 2001-12-12 2004-02-24 Agilent Technologies, Inc. Apparatus for random access memory array self-repair
US6621759B1 (en) 2002-06-06 2003-09-16 William K. Waller Memory wordline decoder having signal-driving amplifier
US20030229824A1 (en) * 2002-06-11 2003-12-11 Waller William K. Device for semiconductor memory repair
US7131033B1 (en) 2002-06-21 2006-10-31 Cypress Semiconductor Corp. Substrate configurable JTAG ID scheme
US7312109B2 (en) * 2002-07-08 2007-12-25 Viciciv, Inc. Methods for fabricating fuse programmable three dimensional integrated circuits
US6795365B2 (en) * 2002-08-23 2004-09-21 Micron Technology, Inc. DRAM power bus control
US6754131B2 (en) * 2002-08-29 2004-06-22 Micron Technology, Inc. Word line driver for negative voltage
US6898138B2 (en) * 2002-08-29 2005-05-24 Micron Technology, Inc. Method of reducing variable retention characteristics in DRAM cells
US6906969B2 (en) * 2002-09-24 2005-06-14 Infineon Technologies Aktiengesellschaft Hybrid fuses for redundancy
US7131039B2 (en) * 2002-12-11 2006-10-31 Hewlett-Packard Development Company, L.P. Repair techniques for memory with multiple redundancy
US6940163B2 (en) * 2002-12-31 2005-09-06 Intel Corporation On die voltage regulator
US7283048B2 (en) * 2003-02-03 2007-10-16 Ingrid, Inc. Multi-level meshed security network
US7336521B2 (en) * 2003-04-23 2008-02-26 Winbond Electronics Corp. Memory pumping circuit
KR100542708B1 (ko) 2003-05-28 2006-01-11 주식회사 하이닉스반도체 고전압 발생기
KR100518230B1 (ko) * 2003-06-16 2005-10-04 주식회사 하이닉스반도체 메모리 장치의 감지 증폭기용 구동전압 드라이버
JP4284154B2 (ja) * 2003-10-30 2009-06-24 株式会社東芝 マルチチップパッケージ型メモリシステム
US7321951B2 (en) * 2003-11-17 2008-01-22 Micron Technology, Inc. Method for testing flash memory power loss recovery
DE10358038B4 (de) * 2003-12-11 2006-05-18 Infineon Technologies Ag Integrierte Schaltung zur Speicherung von Betriebsparametern
US7339904B2 (en) * 2004-02-06 2008-03-04 M-Stack Limited Apparatus and method for operating a communications device in a mobile communications network
US6960117B1 (en) * 2004-04-28 2005-11-01 Sae Magnetics (H.K.) Ltd. Method to eliminate defects on the periphery of a slider due to conventional machining processes
KR100605575B1 (ko) * 2004-06-30 2006-07-31 주식회사 하이닉스반도체 테스트 모드시 전하 펌프에서의 토글링 주기를 변경할 수있는 내부 전압 발생 회로 및 방법
US7236385B2 (en) * 2004-06-30 2007-06-26 Micron Technology, Inc. Memory architecture
US7110321B1 (en) 2004-09-07 2006-09-19 Integrated Device Technology, Inc. Multi-bank integrated circuit memory devices having high-speed memory access timing
US20060089829A1 (en) * 2004-10-21 2006-04-27 International Business Machines Corporation Method and apparatus to efficiently access modeled memory in a logic simulation hardware emulator
US7818640B1 (en) 2004-10-22 2010-10-19 Cypress Semiconductor Corporation Test system having a master/slave JTAG controller
US20060158281A1 (en) * 2004-11-18 2006-07-20 Steven Garris SAW ladder filter
US8251907B2 (en) * 2005-02-14 2012-08-28 Optiscan Biomedical Corporation System and method for determining a treatment dose for a patient
US7486530B2 (en) * 2005-04-28 2009-02-03 Micron Technology, Inc. Method of comparison between cache and data register for non-volatile memory
US7372092B2 (en) * 2005-05-05 2008-05-13 Micron Technology, Inc. Memory cell, device, and system
US7286417B2 (en) * 2005-06-21 2007-10-23 Micron Technology, Inc. Low power dissipation voltage generator
US9298311B2 (en) * 2005-06-23 2016-03-29 Apple Inc. Trackpad sensitivity compensation
US7215586B2 (en) * 2005-06-29 2007-05-08 Micron Technology, Inc. Apparatus and method for repairing a semiconductor memory
US20070001975A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4186970B2 (ja) 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
US7561478B2 (en) 2005-06-30 2009-07-14 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4158788B2 (ja) 2005-06-30 2008-10-01 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4830371B2 (ja) 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4552776B2 (ja) * 2005-06-30 2010-09-29 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070016700A1 (en) * 2005-06-30 2007-01-18 Seiko Epson Corporation Integrated circuit device and electronic instrument
KR100828792B1 (ko) 2005-06-30 2008-05-09 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
US7761773B2 (en) * 2005-06-30 2010-07-20 Sigmatel, Inc. Semiconductor device including a unique identifier and error correction code
KR100850614B1 (ko) * 2005-06-30 2008-08-05 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
JP4345725B2 (ja) * 2005-06-30 2009-10-14 セイコーエプソン株式会社 表示装置及び電子機器
US20070001974A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4661400B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
KR100826695B1 (ko) * 2005-06-30 2008-04-30 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
US7593270B2 (en) * 2005-06-30 2009-09-22 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7755587B2 (en) 2005-06-30 2010-07-13 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7764278B2 (en) * 2005-06-30 2010-07-27 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7567479B2 (en) 2005-06-30 2009-07-28 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7564734B2 (en) * 2005-06-30 2009-07-21 Seiko Epson Corporation Integrated circuit device and electronic instrument
US20070001984A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7411861B2 (en) * 2005-06-30 2008-08-12 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010335B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010332B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2007012869A (ja) * 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
US7411804B2 (en) * 2005-06-30 2008-08-12 Seiko Epson Corporation Integrated circuit device and electronic instrument
US20070001970A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4661401B2 (ja) 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010334B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2007012925A (ja) * 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
JP4010336B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010333B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4151688B2 (ja) 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
US7164595B1 (en) 2005-08-25 2007-01-16 Micron Technology, Inc. Device and method for using dynamic cell plate sensing in a DRAM memory cell
KR100753048B1 (ko) * 2005-09-05 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 주변영역 전압 발생 장치
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
JP4665677B2 (ja) 2005-09-09 2011-04-06 セイコーエプソン株式会社 集積回路装置及び電子機器
DE102005058438B4 (de) * 2005-12-07 2008-09-11 Qimonda Ag Integrierter Halbleiterspeicher mit Ermittelung einer Chiptemperatur
US7397228B2 (en) 2006-01-12 2008-07-08 International Business Machines Corporation Programmable on-chip sense line
JP4586739B2 (ja) 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
US9300920B2 (en) * 2006-03-03 2016-03-29 Sharp Laboratories Of America, Inc. Method and system for configuring media-playing sets
KR100809325B1 (ko) * 2006-03-15 2008-03-06 삼성전자주식회사 상변화 메모리 장치
US7492632B2 (en) * 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7898338B2 (en) * 2006-04-26 2011-03-01 Nxp B.V. High power integrated RF amplifier
WO2007128738A1 (en) * 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR101406604B1 (ko) 2007-01-26 2014-06-11 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터
WO2009031052A3 (en) 2007-03-29 2009-08-06 Innovative Silicon Sa Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US7515488B2 (en) * 2007-03-30 2009-04-07 Sandisk 3D Llc Method for load-based voltage generation
US7580296B2 (en) * 2007-03-30 2009-08-25 Sandisk 3D Llc Load management for memory device
US7580298B2 (en) * 2007-03-30 2009-08-25 Sandisk 3D Llc Method for managing electrical load of an electronic device
US7558129B2 (en) * 2007-03-30 2009-07-07 Sandisk 3D Llc Device with load-based voltage generation
US20080291760A1 (en) * 2007-05-23 2008-11-27 Micron Technology, Inc. Sub-array architecture memory devices and related systems and methods
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) * 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8309951B2 (en) * 2007-07-18 2012-11-13 Globalfoundries Inc. Test structure for determining gate-to-body tunneling current in a floating body FET
KR101318946B1 (ko) * 2007-08-09 2013-10-17 삼성전자주식회사 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치
WO2009023021A1 (en) * 2007-08-10 2009-02-19 Micron Technology, Inc. Voltage protection circuit for thin oxide transistors, and memory device and processor-based system using same
US8072256B2 (en) * 2007-09-14 2011-12-06 Mosaid Technologies Incorporated Dynamic random access memory and boosted voltage producer therefor
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US7684273B2 (en) * 2007-11-14 2010-03-23 Qimonda North America Corp. Sense amplifier biasing method and apparatus
US20090129598A1 (en) * 2007-11-21 2009-05-21 Holtek Semiconductor, Inc. Microprocessor locking circuit and locking method therefor with locking function
US7829410B2 (en) 2007-11-26 2010-11-09 Micron Technology, Inc. Methods of forming capacitors, and methods of forming DRAM arrays
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
KR100893597B1 (ko) * 2007-12-05 2009-04-17 주식회사 하이닉스반도체 센스 앰프와 그의 구동 방법 그리고 상기 센스 앰프를 갖는반도체 메모리 장치
US8349662B2 (en) * 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US7859916B2 (en) 2007-12-18 2010-12-28 Micron Technology, Inc. Symmetrically operating single-ended input buffer devices and methods
US8690553B2 (en) * 2008-02-04 2014-04-08 Illinois Tool Works Inc. Service pack tandem pump
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) * 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US20090225610A1 (en) * 2008-03-05 2009-09-10 Wolfgang Hokenmaier Integrated circuit that selectively outputs subsets of a group of data bits
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8001434B1 (en) 2008-04-14 2011-08-16 Netlist, Inc. Memory board with self-testing capability
JP5579972B2 (ja) 2008-08-01 2014-08-27 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. 半導体記憶装置及び半導体記憶装置のテスト方法
KR20100026728A (ko) * 2008-09-01 2010-03-10 주식회사 하이닉스반도체 내부전압 생성회로
US7947543B2 (en) * 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) * 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) * 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) * 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) * 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) * 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device