KR100873613B1 - 반도체 메모리 장치의 전압 생성 회로 및 방법 - Google Patents

반도체 메모리 장치의 전압 생성 회로 및 방법 Download PDF

Info

Publication number
KR100873613B1
KR100873613B1 KR1020060112257A KR20060112257A KR100873613B1 KR 100873613 B1 KR100873613 B1 KR 100873613B1 KR 1020060112257 A KR1020060112257 A KR 1020060112257A KR 20060112257 A KR20060112257 A KR 20060112257A KR 100873613 B1 KR100873613 B1 KR 100873613B1
Authority
KR
South Korea
Prior art keywords
voltage
signal
response
burn
control signal
Prior art date
Application number
KR1020060112257A
Other languages
English (en)
Other versions
KR20080043559A (ko
Inventor
강길옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060112257A priority Critical patent/KR100873613B1/ko
Priority to US11/822,814 priority patent/US7602664B2/en
Publication of KR20080043559A publication Critical patent/KR20080043559A/ko
Application granted granted Critical
Publication of KR100873613B1 publication Critical patent/KR100873613B1/ko
Priority to US12/575,663 priority patent/US7936633B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Abstract

본 발명의 반도체 메모리 장치의 전압 생성 회로는, 인에이블 신호 및 번인 신호에 응답하여 구동 제어 신호를 출력하는 제어 수단; 상기 인에이블 신호에 응답하여 제 1 전압을 출력하는 제 1 전압 생성 수단; 상기 구동 제어 신호에 응답하여 상기 제 1 전압을 유지하는 전압 유지 수단; 및 상기 제 1 전압을 입력받고, 상기 인에이블 신호에 응답하여 제 3 전압을 출력하는 제 3 전압 생성 수단을 포함한다.
번인 신호, 인에이블 신호, 구동 제어 신호

Description

반도체 메모리 장치의 전압 생성 회로 및 방법{Circuit and Method for Generating Voltage of Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 전압 생성 회로를 나타내는 내부 블록도,
도 2는 종래의 반도체 메모리 장치의 전압 생성 회로의 동작을 설명하기 위하여 도 1에 도시된 내부 회로에 포함되는 메모리 셀을 도시한 회로도,
도 3은 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로를 나타내는 내부 블록도,
도 4는 도 3에 도시된 제어부를 나타내는 회로도, 및
도 5는 도 3에 도시된 전압 유지부를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 기준 전압 생성부 200 : 제어부
300 : 제 1 전압 생성부 400 : 전압 유지부
500 : 제 2 전압 생성부 600 : 제 3 전압 생성부
본 발명은 반도체 메모리 장치의 전압 생성 회로 및 방법에 관한 것으로, 보다 상세하게는 출력되는 내부 전압이 높아지는 경우 이를 조절하여 상기 내부 전압의 레벨을 안정적인 레벨로 유지하는 반도체 메모리 장치의 전압 생성 회로 및 방법에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory)은 메모리 셀에 하이 레벨의 데이터를 저장하기 위해서 코어 전압(VCORE)을 사용한다. 상기 코어 전압(VCORE)은 외부 공급 전압(VDD)이 낮거나 또는 높을 때도 안정적인 레벨을 유지해야 하는데, 특히, 상기 외부 공급 전압(VDD)이 상승할 때 상기 코어 전압(VCORE)도 상승하므로 상기 코어 전압(VCORE)의 레벨을 낮추기 위해 반도체 메모리 장치는 코어 전압 유지 회로(release circuit)를 사용한다.
예를 들어, 상기 외부 공급 전압(VDD)이 높아질 때, 코어 전압 생성 회로는 과도한 동작으로 상기 코어 전압(VCORE)을 상승시켜 출력하고, 상기 코어 전압(VCORE)으로 생성되는 프리차지 전압(VBLP) 역시 높아져 디램(DRAM)에 불량을 유발한다. 이러한 경우, 상기 코어 전압 유지 회로(release circuit)는 상기 코어 전압(VCORE)을 다시 하강시켜 상기 코어 전압(VCORE)을 입력받는 내부 회로가 안정적인 동작을 하게 한다.
이하, 종래의 반도체 메모리 장치를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 전압 생성 회로를 나타내는 내부 블록도이다.
종래의 반도체 메모리 장치의 전압 생성 회로는 기준 전압(VREF)을 생성하는 기준 전압 생성부(10); 인에이블 신호(EN)를 입력받고, 상기 기준 전압(VREF)에 응답하여 코어 전압(VCORE)을 생성하여 출력하는 코어 전압 생성부(20); 상기 인에이블 신호(EN)를 입력받고, 번인 신호(BI_MOD) 및 상기 기준 전압(VREF)에 응답하여 고전압(VPP)을 생성하여 출력하는 고전압 생성부(30); 상기 인에이블 신호(EN)를 입력받고, 상기 기준 전압(VREF)에 응답하여 상기 코어 전압(VCORE)을 조절하는 전압 유지부(40); 및 상기 인에이블 신호(EN) 및 상기 코어 전압(VCORE)을 입력받아 프리차지 전압(VBLP)을 생성하여 출력하는 프리차지 전압 생성부(50);를 포함한다.
상기 코어 전압(VCORE), 상기 프리차지 전압(VBLP) 및 상기 고전압(VPP)은 반도체 메모리 장치의 내부 회로(60)로 인가된다.
상기 코어 전압(VCORE)은 센스 앰프(sense amplifier, 이하 S/A)를 구동시키는 전원으로 사용되고, 하이 레벨의 데이터가 메모리 셀에 저장될 때 사용된다.
상기 고전압(VPP)은 워드라인(wordline, 이하 WL)을 구동 시키는 전압이다.
상기 프리차지 전압(VBLP)은 상기 코어 전압(VCORE)으로 생성되는 전압으로, 예를 들어 상기 코어 전압(VCORE)의 1/2의 레벨을 갖게 설정된다.
도 2는 종래의 반도체 메모리 장치의 전압 생성 회로의 동작을 설명하기 위하여 상기 내부 회로(60)에 포함되는 메모리 셀(60-1)을 도시한 회로도이다.
상기 메모리 셀(60-1)은 게이트 단이 워드라인(WL)에 연결되고, 소스 단 및 드레인 단이 비트 라인(BL)과 스토리지 노드(SN) 사이에 연결되는 트랜지스터(N1); 및 상기 스트로지 노드(SN)와 셀 플레이트 전원(VCP) 사이에 연결되는 캐패시 터(C1)로 구성된다.
상기 비트 라인(BL)은 프리차지 동작 시 상기 프리차지 전압(VBLP) 레벨이며, 액티브 상태일 경우 접지 전압(VSS)에서 상기 코어 전압(VCORE) 까지 레벨이 변동 한다. 상기 워드 라인(WL)은 상기 고전압(VPP)에 의해 구동된다.
반도체 메모리 장치가 활성화 상태가 되면 상기 코어 전압 생성부(20)가 동작하여 상기 코어 전압(VCORE)을 생성한다. 상기 코어 전압 생성부(20)는 일반적으로 상기 외부 공급 전압(VDD)을 공급받아 상기 코어 전압(VCORE)을 생성하고, 상기 코어 전압(VCORE)이 낮아지면 일정 시간동안 상기 외부 공급 전압(VDD)을 공급 받는다. 즉, 상기 외부 공급 전압(VDD)이 높아지면 상기 코어 전압(VCORE) 역시 상승하게 되고, 이에 따라 상기 프리차지 전압(VBLP) 역시 상승한다.
상기 코어 전압(VCORE)은 1.6V, 상기 외부 공급 전압(VDD)은 1.8V, 상기 고전압(VPP)은 3.2V이고, 상기 트랜지스터(N1)의 문턱 전압(Vth)은 1.6V로 설정되고, 상기 프리차지 전압(VBLP)은 상기 코어 전압(VCORE)의 절반인 0.8V로 설정되었다고 가정한다.
또한, 반도체 메모리 장치가 상기 번인 신호(BI_MOD)가 활성화 되는 번인 테스트 모드(Burn-In Test Mode) 인 경우와 번인 테스트 모드가 아닌 노멀 모드(Normal Mode)를 갖는다고 가정한다.
이때, 종래의 반도체 메모리 장치의 전압 생성 회로가 상기 전압 유지부(40)를 구비하지 않는 경우의 동작을 살펴보면 다음과 같다.
반도체 메모리 장치가 노멀 모드(Normal Mode)인 경우, 상기 외부 공급 전 압(VDD)이 높아지고, 상기 코어 전압(VCORE)이 1.8V까지 상승하면 상기 프리차지 전압(VBLP) 역시 0.9V까지 상승한다.
액티브 상태일 경우 상기 메모리 셀(60-1)의 상기 트랜지스터(N1)의 게이트 입력 전압은 3.2V를 유지하고 상기 문턱 전압(Vth)이 1.6V이므로 때문에 상기 스토리지 노드(SN)에는 1.6V이상 인가되지 않는다.
이후, 프리차지 상태가 되면 상기 비트 라인(BL)은 0.9V로 프리차지 된다. 즉, 상기 코어 전압(VCORE)이 상승 한 후 상기 프리차지 전압(VBLP) 역시 상기 코어 전압(VCORE)이 상승 하기 전에 비해 0.1V 상승한다.
이후 다시 액티브 상태가 되면 상기 스토리지 노드(SN)를 통해 상기 캐패시터(C1)에 저장된 전하가 상기 비트 라인(BL) 쪽으로 차지 쉐어링이 일어나게 되는데 상기 스토리지 노드(SN)의 전압과 상기 프리차지 전압(VBLP)의 차(1.6V - 0.9V = 0.7V)가 상기 코어 전압(VCORE)이 상승하기 전의 상기 스토리지 노드(SN)와 상기 프리차지 전압(VBLP)의 차(1.6V - 0.8V = 0.8V)보다 줄어들어 상기 센스 앰프(S/A)가 센싱(sensing)하는 시간이 오래 걸리게 되어 반도체 메모리 장치에 불량을 유발하게 된다.
이러한 문제를 해결하기 위하여, 종래의 반도체 메모리 장치의 전압 생성 회로는 상기 전압 유지부(40)를 구비하여 상기 코어 전압(VCORE)이 높아지는 경우 상기 코어 전압(VCORE)을 낮추어 안정적인 레벨을 유지하였다.
상기 전압 유지부(40)는 반도체 메모리 장치가 번인 테스트 모드(Burn-In Test Mode)인 경우에도 상기 코어 전압(VCORE)이 높아지면 상기 코어 전압(VCORE) 을 낮추는 동작을 한다.
번인 테스트 모드(Burn-In Test Mode)는 디램(DRAM)에 가혹한 스트레스 조건을 주어 불량 셀을 미리 걸려 내는 테스트 공정으로서, 불량 셀을 걸러 내기 위해서는 오랜 시간 동안 스트레스를 주어야 하는데 현실적으로 어려운 일이므로 높은 온도, 높은 전압을 가해 불량 셀을 빠른 시간 내에 걸러낸다.
번인 테스트 모드(Burn-In Test Mode)에서 반도체 메모리 장치의 불량 셀을 걸러내기 위해서는 상기 고전압(VPP)을 노멀 모드(Normal Mode)에서 보다 1V이상 상승시켜 사용한다. 즉, 상기 고전압 생성부(30)에서 상기 번인 신호(BI_MOD)에 응답하여 4.2V의 상기 고전압(VPP)을 생성한다. 상기 번인 테스트 모드(Burn-In Test Mode) 시 상기 코어 전압(VCORE)이 상승해도, 액티브 상태일 때 상기 스토리지 노드(SN)를 통해 상기 캐패시터(C1)에 저장된 전하가 상기 비트 라인(BL) 쪽으로 차지 쉐어링이 일어나는 경우에 노멀 모드(Normal Mode)에서와 같은 반도체 메모리 장치의 불량을 유발하지 않는다.
보다 상세히 설명하면, 액티브 상태일 경우 상기 메모리 셀(60-1)의 상기 트랜지스터(N1)의 게이트 입력 전압은 4.2V를 유지하고 상기 문턱 전압(Vth)이 1.6V이므로, 상기 코어 전압(VCORE)이 1.8V로 상승하더라도 상기 코어 전압(VCORE)을 상기 스토리지 노드(SN)를 통해 상기 캐패시터(C1)에 모두 저장할 수 있다.
이후 프리차지 상태가 되면 상기 비트 라인(BL)은 0.9V로 프리차지 된다.
즉, 상기 코어 전압(VCORE)이 상승 한 후 상기 프리차지 전압(VBLP) 역시 상기 코어 전압(VCORE)이 상승 하기 전에 비해 0.1V 상승한다.
이후 다시 액티브 상태가 되면 상기 메모리 셀(60-1)에 저장된 전하가 상기 비트 라인(BL) 쪽으로 차지 쉐어링이 일어나게 되는데 상기 스토리지 노드(SN)의 전압과 상기 프리차지 전압(VBLP)의 차(1.8V - 0.9V = 0.9V)가 상기 코어 전압(VCORE)이 상승하기 전의 상기 코어 전압(VCORE)과 상기 프리차지 전압(VBLP)의 차(1.6V - 0.8V = 0.8V)보다 크기 때문에 상기 센스 앰프(S/A)의 센싱(sensing)을 빠르게 하므로 반도체 메모리 장치는 정상적인 동작을 한다.
하지만, 상기 전압 유지부(40)는 상기 노멀 모드(Normal Mode)인 경우는 상기 코어 전압(VCORE)을 강하하고, 상기 번인 테스트 모드(Burn-In Test Mode)일 경우에도 높아진 상기 코어 전압(VCORE)을 기 설정된 레벨이 될 때가지 강하시키는 동작을 계속하게 되어 이때 불필요한 전류를 소모하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 번인 테스트 모드(Burn-In Test Mode)인 경우에는 코어 전압(VCORE)을 강하하지 않고, 노멀 모드(Normal Mode)인 경우에는 상기 코어 전압(VCORE)을 강하하게 함으로써 전류 소모를 줄일 수 있는 반도체 메모리 장치의 전압 생성 회로 및 방법을 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전압 생성 회로는, 인에이블 신호 및 번인 신호에 응답하여 구동 제어 신호를 출력하는 제어 수단; 상기 인에이블 신호에 응답하여 제 1 전압을 출력하는 제 1 전압 생성 수단; 상기 구동 제어 신호에 응답하여 상기 제 1 전압을 유지하는 전압 유지 수단; 및 상기 제 1 전압을 입력받고, 상기 인에이블 신호에 응답하여 제 3 전압을 출력하는 제 3 전압 생성 수단을 포함하며, 상기 전압 유지 수단은, 상기 제 1 전압을 분배하여 분배 전압을 출력하는 전압 분배부; 상기 구동 제어 신호에 응답하여 활성화 되고, 상기 기준 전압 및 상기 분배 전압을 비교하여 비교 신호를 출력하는 비교부; 및 상기 비교 신호에 응답하여 상기 제 1 전압을 강하시키는 강하부를 포함한다.
바람직하게는 상기 제 1 전압 생성 수단 및 상기 전압 유지 수단은 기준 전압을 입력받는다.
또한, 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전압 생성 회로는 상기 기준 전압을 생성하는 기준 전압 생성 수단; 상기 기준 전압을 입력받고, 상기 번인 신호 및 상기 인에이블 신호에 응답하여 제 2 전압을 생성하는 제 2 전압 생성 수단; 및 상기 제 1 전압을 입력받고, 상기 인에이블 신호에 응답하여 제 3 전압을 출력하는 제 3 전압 생성 수단;을 추가로 포함한다.
그리고, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 전압 생성 회로는, 인에이블 신호 및 번인 신호에 응답하여 구동 제어 신호를 출력하는 제어 수단; 상기 번인 신호가 활성화시, 상기 구동 제어 신호와 기준 전압을 입력받아 제 1 전압을 유지하는 동작이 비활성화되는 전압 유지 수단 ; 및 상기 제 1 전압을 입력받고, 상기 인에이블 신호에 응답하여 제 3 전압을 출력하는 제 3 전압 생성 수단을 포함하며, 상기 전압 유지 수단은, 상기 제 1 전압을 분배하여 분배 전압을 출력하는 전압 분배부; 상기 구동 제어 신호에 응답하여 활성화 되고, 상기 기준 전압 및 상기 분배 전압을 비교하여 비교 신호를 출력하는 비교부; 및 상기 비교 신호에 응답하여 상기 제 1 전압을 강하시키는 강하부를 포함한다.
그리고, 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 전압 생성 방법은 a) 인에이블 신호 및 기준 전압에 응답하여 제 1 전압을 생성하는 단계; b) 상기 인에이블 신호 및 번인 신호에 응답하여 구동 제어 신호를 출력하는 단계; c) 상기 구동 제어 신호 및 상기 기준 전압에 응답하여 상기 제 1 전압의 레벨을 조절하는 단계 및 d) 상기 제 1 전압을 입력받고, 상기 인에이블 신호에 응답하여 제 3 전압을 출력하는 단계를 포함하며, 상기 c) 단계는, c-1) 상기 제 1 전압을 분배하여 분배 전압을 출력하는 단계, c-2) 상기 구동 제어 신호에 응답하여 상기 기준 전압 및 상기 분배 전압을 비교하여 비교 신호를 출력하는 단계 및 c-3) 상기 비교 신호에 응답하여 상기 제 1 전압을 강하시켜 상기 제 1 전압의 레벨을 조절하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로를 나타내는 내부 블록도이다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 기준 전압(VREF)을 생성하는 기준 전압 생성부(100); 인에이블 신호(EN) 및 번인 신호(BI_MOD)에 응답하여 구동 제어 신호(EN_CTRL)를 출력하는 제어부(200); 상기 인에이블 신호(EN) 및 상기 기준 전압(VREF)을 입력받아 제 1 전압(VCORE)을 출력하는 제 1 전압 생성부(300); 상기 구동 제어 신호(EN_CTRL)와 상기 기준 전압(VREF)을 입력받아 상기 제 1 전압(VCORE)을 강하하는 전압 유지부(400); 상기 번인 신호(BI_MOD), 상기 인에이블 신호(EN) 및 상기 기준 전압(VREF)을 입력받아 제 2 전압(VPP)을 생성하는 제 2 전압 생성부(500); 및 상기 인에이블 신호(EN) 및 상기 제 1 전압(VCORE)을 입력받아 제 3 전압(VBLP)을 출력하는 제 3 전압 생성부(600);를 포함한다.
상기 제 1 전압(VCORE), 상기 제 2 전압(VPP) 및 제 3 전압(VBLP)은 반도체 메모리 장치의 내부 회로(60)에 입력된다.
상기 제 1 전압(VCORE)을 특정 전압으로 한정하지 않으며, 본 발명에서 상기 제 1 전압(VCORE)은 센스 앰프(S/A)를 구동시키는 전원으로 사용되고 하이 레벨의 데이터가 메모리 셀에 저장될 때 사용되는 코어 전압으로 실시하였다.
상기 제 2 전압(VPP)을 특정 전압으로 한정하지 않으며, 본 발명에서 상기 제 2 전압(VPP)은 워드라인(WL)을 구동 시키는 고전압으로 실시하였다.
제 3 전압(VBLP)을 특정 전압으로 한정하지 않으며, 본 발명에서 상기 제 3 전압(VBLP)은 상기 제 1 전압(VCORE)으로부터 생성되고, 비트 라인(BL)을 프리차지 시키는데 사용되는 프리차지 전압으로 실시하였다.
도 4는 도 3에 도시된 제어부를 나타내는 회로도이다.
상기 제어부(200)는 상기 인에이블 신호(EN)를 반전 구동하는 인버터(IV1); 및 하나의 입력 단이 상기 인버터(IV1)의 출력 단에 연결되고, 다른 하나의 입력 단이 상기 번인 신호(BI_MOD)를 입력받고 출력 단이 상기 구동 제어 신호(EN_CTRL)를 출력하는 노어 게이트(NR1);를 포함한다.
상기 제어부(200)는 상기 실시에에 한정되지 않으며, 상기 인에이블 신호(EN)가 활성화 되고 상기 번인 신호(BI_MOD)가 비활성화 되면 활성화된 상기 구동 제어 신호(EN_CTRL)를 출력하고, 상기 번인 신호(BI_MOD)가 활성화 되면 비활성화된 상기 구동 제어 신호(EN_CTRL)를 출력하는 논리 회로로 실시 가능하다.
상기 번인 신호(BI_MOD)가 활성화 되면 반도체 메모리 장치는 번인 테스트 모드(Burn-In Test Mode)이고, 상기 번인 신호(BI_MOD)가 비활성화 되면 노멀 모드(Normal Mode)이다.
도 5는 도 3에 도시된 전압 유지부를 나타내는 회로도이다.
상기 전압 유지부(400)는 상기 제 1 전압(VCORE)을 분배하여 분배 전압(DIV_VOLT)을 출력하는 전압 분배부(410); 상기 구동 제어 신호(EN_CTRL)에 응답하여 활성화 되고, 상기 기준 전압(VREF) 및 상기 분배 전압(DIV_VOLT)을 비교하여 비교 신호(COM_LEV)를 출력하는 비교부(420); 및 상기 비교 신호(COM_LEV)에 응답하여 상기 제 1 전압(VCORE)을 강하시키는 강하부(430);를 포함한다.
상기 전압 분배부(410)는 상기 제 1 전압(VCORE)의 입력 단과 접지 전압(VSS)의 입력 단 사이에 직렬로 연결된 제 1 저항(R1) 및 제 2 저항(R2)을 포함하고, 상기 분배 전압(DIV_VOLT)은 상기 제 1 저항(R1) 및 상기 제 2 저항(R2)의 접속 단에서 출력된다.
상기 전압 분배부(410)는 두개 이상의 저항을 포함하여 직렬로 연결하고, 상기 분배 전압(DIV_VOLT)의 레벨을 조절하는 것이 가능하며, 서로 다른 두개의 상기 저항의 접속 단 중 어느 하나에서 상기 분배 전압(DIV_VOLT)을 출력한다.
상기 비교부(420)는 상기 구동 제어 신호(EN_CTRL)에 응답하여 활성화 되고, 상기 기준 전압(VREF) 및 상기 분배 전압(DIV_VOLT)을 비교하여 상기 비교 신호(COM_LEV)를 출력하는 비교기(COM1)를 포함한다.
상기 강하부(430)는 게이트 단이 상기 비교 신호(COM_LEV)를 입력받고 드레인 단이 상기 제 1 전압(VCORE)을 인가받으며 소스 단이 상기 접지 전압(VSS)을 인가받는 트랜지스터(N1)를 포함한다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로의 동작을 도 2, 도 3, 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 상기 인에이블 신호(EN) 및 상기 기준 전압(VREF)에 응답하여 상기 제 1 전압(VCORE)을 생성하고, 노멀 모드(Normal Mode)인 경우 상기 제 1 전압(VCORE)이 상승할 때 상기 제 1 전압(VCORE)을 강하시켜 상기 제 1 전압(VCORE)을 낮추고, 번인 테스트 모드(Burn-In Test Mode)인 경우 상기 제 1 전압(VCORE)이 상승하는 경우에도 상기 제 1 전 압(VCORE)을 강하없이 출력한다.
이를 위해, 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 상기 인에이블 신호(EN) 및 상기 번인 신호(BI_MOD)를 조합하여 상기 구동 제어 신호(EN_CTRL)를 생성하는 제어부(200)를 포함하고, 상기 구동 제어 신호(EN_CTRL)에 응답하여 노멀 모드(Normal Mode)인 경우에는 상기 제 1 전압(VCORE)이 상승하면 기 설정된 레벨로 상기 제 1 전압(VCORE)을 유지하고, 번인 테스트 모드(Burn-In Test Mode)인 경우에는 상기 제 1 전압(VCORE)이 상승하더라도 강하없이 그대로 사용한다.
상세히 설명하면, 상기 기준 전압 생성부(100)에서 상기 기준 전압(VREF)을 생성하고, 상기 인에이블 신호(EN)가 활성화 되면 상기 제 1 전압 생성부(300)는 상기 기준 전압(VREF)에 응답하여 상기 제 1 전압(VCORE)을 생성한다.
이때, 상기 인에이블 신호(EN) 및 상기 번인 신호(BI_MOD)를 상기 제어부(200)에서 논리조합을 함으로써 상기 구동 제어 신호(EN_CTRL)를 출력한다.
상기 구동 제어 신호(EN_CTRL)는 상기 인에이블 신호(EN)가 활성화 되고 상기 번인 신호(BI_MOD)가 비활성화 되면 활성화되고, 상기 번인 신호(BI_MOD)가 활성화 되면 비활성화 된다.
즉, 상기 구동 제어 신호(EN_CTRL)에 응답하는 상기 전압 유지부(400)는 노멀 모드(Normal Mode)인 경우에 활성화 되고 번인 테스트 모드(Burn-In Test Mode)인 경우 비활성화 된다.
상기 제 1 전압(VCORE)은 코어 전압이고 상기 제 2 전압(VPP)은 고전압이며 상기 제 3 전압(VBLP)은 프리차지 전압이라고 가정하고, 도 2에 도시된 메모리 셀(60-1)을 이용하여, 본 발명의 실시예에 따른 동작을 보다 상세히 설명하면 다음과 같다.
상기 기준 전압 생성부(100)는 상기 기준 전압(VREF)을 생성하고, 상기 제 1 전압 생성부(300)는 상기 인에이블 신호(EN)가 활성화 되면 상기 기준 전압(VREF)에 응답하여 상기 코어 전압(VCORE)을 생성한다.
상기 제 2 전압 생성부(500)는 상기 인에이블 신호(EN)가 활성화되고 상기 번인 신호(BI_MOD)가 비활성화 되는 경우, 즉, 노멀 모드(Normal Mode) 시 기 설정된 레벨 보다 높은 상기 고전압(VPP)을 생성하여 출력한다. 또한 상기 인에이블 신호(EN)가 활성화 되고 상기 번인 신호(BI_MOD)가 활성화 되는 경우, 즉 번인 테스트 모드(Burn-In Test Mode) 시 기 설정된 레벨의 상기 고 전압(VPP)을 생성하여 출력한다.
상기 제 3 전압 생성부(600)는 상기 코어 전압(VCORE)을 전압 분배하여 상기 프리차지 전압(VBLP)을 출력한다.
상기 제어부(200)는 상기 인에이블 신호(EN) 및 상기 번인 신호(BI_MOD)에 응답하여 상기 구동 제어 신호(EN_CTRL)를 출력하고, 상기 전압 유지부(400)는 상기 구동 제어 신호(EN_CTRL)에 응답하여 활성화 되고, 상기 기준 전압(VREF)에 응답하여 상기 코어 전압(VCORE)을 강하한다.
외부 공급 전압(VDD)은 1.8V, 상기 코어 전압(VCORE)은 1.6V, 상기 고전압(VPP)은 3.2V로 기 설정되고, 상기 트랜지스터(N1)의 문턱 전압(Vth)이 1.6V라고 가정하여 설명하면 다음과 같다.
상기 외부 공급 전압(VDD)이 높아지면, 상기 외부 공급 전압(VDD)으로부터 출력되는 상기 코어 전압(VCORE) 역시 상승하게 되고, 이에 따라 상기 프리차지 전압(VBLP)도 상승한다.
노멀 모드(Normal Mode)인 경우 상기 인에이블 신호(EN)는 하이 레벨로 활성화 되고, 상기 번인 신호(BI_MOD)는 로우 레벨로 비활성화 되므로 상기 제어부(200)는 하이 레벨로 활성화 된 상기 구동 제어 신호(EN_CTRL)를 출력한다.
만약, 상기 외부 공급 전압(VDD)이 높아져서 상기 코어 전압(VCORE)이 1.8V까지 상승하면 상기 프리차지 전압(VBLP) 역시 0.9V까지 상승하므로, 상기 구동 제어 신호(EN_CTRL)에 응답하여 활성화된 상기 전압 유지부(400)는 상기 코어 전압(VCORE)을 1.6V로 낮춘다. 이에 따라, 상기 코어 전압(VCORE)으로부터 생성되는 상기 프리차지(VBLP) 전압은 0.8V가 된다.
액티브 상태일 경우 상기 메모리 셀(60-1)의 상기 트랜지스터(T1)의 게이트 입력 전압은 3.2V를 유지하기 때문에 상기 스토리지 노드(SN)에는 1.6V가 인가된다.
이후, 프리차지 상태가 되면 상기 비트 라인(BL)은 0.8V로 프리차지 된다. 즉, 상기 코어 전압(VCORE)이 상승하면 이를 다시 상기 전압 유지부(400)가 기 설정된 레벨로 낮추기 때문에 반도체 메모리 장치는 정상적인 동작을 한다.
번인 테스트 모드(Burn-In Test Mode)인 경우 상기 인에이블 신호(EN)는 하이 레벨로 활성화 되고, 상기 번인 신호(BI_MOD)는 하이 레벨로 활성화 되므로 상 기 제어부(200)는 로우 레벨로 비활성화된 상기 구동 제어 신호(EN_CTRL)를 출력한다.
번인 테스트 모드(Burn-In Test Mode)에서 반도체 메모리 장치는 일반적으로 상기 고전압(VPP)을 기 설정된 레벨보다 1V이상 상승시켜 사용한다. 즉, 상기 제 2 전압 생성부(500)에서, 상기 번인 신호(BI_MOD)에 응답하여 4.2V의 상기 고전압(VPP)을 생성한다. 번인 테스트 모드(Burn-In Test Mode)시 상기 코어 전압(VCORE)이 상승해도 차지 쉐어링(charge sharing)시 센싱 속도가 늦어지는 문제가 발생하지 않기 때문에 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로는 상기 전압 유지부(400)를 비활성화 시켜 종래에 상기 전압 유지부(400)에서 상기 코어 전압(VCORE)을 낮추기 위해 소모되는 전류를 줄일 수 있다.
즉, 액티브 상태일 경우 상기 메모리 셀(60-1)의 상기 트랜지스터(N1)의 게이트 입력 전압은 4.2V를 유지하기 때문에 상기 코어 전압(VCORE)이 1.8V로 상승하더라도 상기 코어 전압(VCORE)을 상기 스토리지 노드(SN)에 모두 인가할 수 있다.
이후, 프리차지 상태가 되면 상기 비트 라인(BL)은 0.9V로 프리차지 된다. 즉, 상기 프리차지 전압이 0.1V 상승한다.
이후, 다시 액티브 상태가 되면 상기 메모리 셀(60-1)에 저장된 전하가 상기 비트 라인(BL) 쪽으로 차지 쉐어링이 일어나게 되는데 상기 스토리지 노드(SN)의 전압과 상기 프리차지 전압(VBLP)의 차(1.8V - 0.9V = 0.9V)가 기 설정된 상기 코어 전압(VCORE)과 기 설정된 상기 프리차지 전압(VBLP)의 레벨의 차(1.6V - 1.8V = 0.8V) 보다 크기 때문에 차지 쉐어링에 따른 센싱 속도가 늦어지는 문제점이 발생 하지 않는다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 전압 생성 회로 및 방법은 번인 테스트 모드(Burn-In Test Mode)시 상기 전압 유지부(400)를 비활성화 시킴으로써, 상기 전압 유지부(400)에서 불필요하게 소모되는 전류를 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 전압 생성 회로 및 방법은 번인 테스트 모드시 불필요하게 구동 되는 전압 강하 회로를 제어하여 전류 소모를 줄일 수 있는 효과를 수반한다.

Claims (24)

  1. 인에이블 신호 및 번인 신호에 응답하여 구동 제어 신호를 출력하는 제어 수단;
    상기 인에이블 신호에 응답하여 제 1 전압을 출력하는 제 1 전압 생성 수단;
    상기 구동 제어 신호에 응답하여 상기 제 1 전압을 유지하는 전압 유지 수단; 및
    상기 제 1 전압을 입력받고, 상기 인에이블 신호에 응답하여 제 3 전압을 출력하는 제 3 전압 생성 수단을 포함하며,
    상기 전압 유지 수단은,
    상기 제 1 전압을 분배하여 분배 전압을 출력하는 전압 분배부;
    상기 구동 제어 신호에 응답하여 활성화 되고, 기준 전압 및 상기 분배 전압을 비교하여 비교 신호를 출력하는 비교부; 및
    상기 비교 신호에 응답하여 상기 제 1 전압을 강하시키는 강하부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압 생성 수단 및 상기 전압 유지 수단은 상기 기준 전압을 입력받는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 기준 전압을 생성하는 기준 전압 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 기준 전압을 입력받고, 상기 번인 신호 및 상기 인에이블 신호에 응답 하여 제 2 전압을 생성하는 제 2 전압 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  5. 삭제
  6. 제 1 항 또는 제 4항에 있어서,
    상기 제어 수단은 상기 인에이블 신호가 활성화 되고 상기 번인 신호가 비활성화 되면 상기 구동 제어 신호를 활성화 시켜 출력하고, 상기 번인 신호가 활성화 되면 상기 구동 제어 신호를 비활성화 시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 제어 수단은,
    상기 인에이블 신호를 반전 구동하는 인버터; 및
    하나의 입력 단이 상기 인버터의 출력 단에 연결되고, 다른 하나의 입력 단이 상기 번인 신호를 입력받고 출력 단이 상기 구동 제어 신호를 출력하는 노어 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 전압 분배부는,
    상기 제 1 전압의 입력 단과 접지 전압의 입력 단 사이에 직렬로 연결된 복수개의 저항을 포함하고,
    상기 분배 전압은 상기 복수개의 저항의 접속 단 중 어느 하나에서 출력되는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  10. 제 1항에 있어서,
    상기 강하부는,
    게이트 단이 상기 비교 신호를 입력받고 드레인 단이 상기 제 1 전압을 인가받으며 소스 단이 접지 전압을 인가받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  11. 제 4항에 있어서,
    상기 제 2 전압은 상기 제 1 전압보다 높고, 상기 제 1 전압은 상기 제 3 전압보다 높은 레벨임을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  12. 제 11 항에 있어서,
    상기 제 1 전압은 코어 전압이고, 상기 제 2 전압은 고전압이며, 상기 제 3 전압은 프리차지 전압임을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  13. 인에이블 신호 및 번인 신호에 응답하여 구동 제어 신호를 출력하는 제어 수단;
    상기 번인 신호가 활성화시, 상기 구동 제어 신호와 기준 전압을 입력받아 제 1 전압을 유지하는 동작이 비활성화되는 전압 유지 수단; 및
    상기 제 1 전압을 입력받고, 상기 인에이블 신호에 응답하여 제 3 전압을 출력하는 제 3 전압 생성 수단을 포함하며,
    상기 전압 유지 수단은,
    상기 제 1 전압을 분배하여 분배 전압을 출력하는 전압 분배부;
    상기 구동 제어 신호에 응답하여 활성화 되고, 상기 기준 전압 및 상기 분배 전압을 비교하여 비교 신호를 출력하는 비교부; 및
    상기 비교 신호에 응답하여 상기 제 1 전압을 강하시키는 강하부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  14. 제 13 항에 있어서,
    상기 제어 수단은 상기 인에이블 신호가 활성화 되고 상기 번인 신호가 비활 성화 되면 상기 구동 제어 신호를 활성화 시켜 출력하고, 상기 번인 신호가 활성화 되면 상기 구동 제어 신호를 비활성화 시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  15. 제 14 항에 있어서,
    상기 제어 수단은,
    상기 인에이블 신호를 반전 구동하는 인버터; 및
    하나의 입력 단이 상기 인버터의 출력 단에 연결되고, 다른 하나의 입력 단이 상기 번인 신호를 입력받고 출력 단이 상기 구동 제어 신호를 출력하는 노어 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  16. 삭제
  17. 제 13항에 있어서,
    상기 전압 분배부는,
    상기 제 1 전압의 입력 단과 접지 전압의 입력 단 사이에 직렬로 연결된 복수개의 저항을 포함하고,
    상기 분배 전압은, 상기 복수개의 저항의 접속 단 중 어느 하나에서 출력되는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  18. 제 13항에 있어서,
    상기 강하부는,
    게이트 단이 상기 비교 신호를 입력받고 드레인 단이 상기 제 1 전압을 인가받으며 소스 단이 접지 전압을 인가받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  19. a) 인에이블 신호 및 기준 전압에 응답하여 제 1 전압을 생성하는 단계;
    b) 상기 인에이블 신호 및 번인 신호에 응답하여 구동 제어 신호를 출력하는 단계;
    c) 상기 구동 제어 신호 및 상기 기준 전압에 응답하여 상기 제 1 전압의 레벨을 조절하는 단계; 및
    d) 상기 제 1 전압을 입력받고, 상기 인에이블 신호에 응답하여 제 3 전압을 출력하는 단계를 포함하며,
    상기 c) 단계는,
    c-1) 상기 제 1 전압을 분배하여 분배 전압을 출력하는 단계;
    c-2) 상기 구동 제어 신호에 응답하여 상기 기준 전압 및 상기 분배 전압을 비교하여 비교 신호를 출력하는 단계; 및
    c-3) 상기 비교 신호에 응답하여 상기 제 1 전압을 강하시켜 상기 제 1 전압의 레벨을 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 방법.
  20. 제 19 항에 있어서,
    상기 b) 단계는,
    상기 인에이블 신호가 활성화 되고 상기 번인 신호가 비활성화 되면 상기 구동 제어 신호를 활성화 시켜 출력하고, 상기 번인 신호가 활성화 되면 상기 구동 제어 신호를 비활성화 시키는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 방법.
  21. 삭제
  22. 제 19 항에 있어서,
    상기 번인 신호가 활성화 되면 상기 제 1 전압의 레벨을 조절하지 않는 것을 특징으로 하는 반도체 메모리 장치의 전압 생성 방법.
  23. 제 13항에 있어서,
    상기 제 1 전압은 상기 제 3 전압보다 높은 레벨임을 특징으로 하는 반도체 메모리 장치의 전압 생성 회로.
  24. 제 19항에 있어서,
    상기 제 1 전압은 상기 제 3 전압보다 높은 레벨임을 특징으로 하는 반도체 메모리 장치의 전압 생성 방법.
KR1020060112257A 2006-11-14 2006-11-14 반도체 메모리 장치의 전압 생성 회로 및 방법 KR100873613B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060112257A KR100873613B1 (ko) 2006-11-14 2006-11-14 반도체 메모리 장치의 전압 생성 회로 및 방법
US11/822,814 US7602664B2 (en) 2006-11-14 2007-07-10 Circuit and method of generating voltage of semiconductor memory apparatus
US12/575,663 US7936633B2 (en) 2006-11-14 2009-10-08 Circuit and method of generating voltage of semiconductor memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060112257A KR100873613B1 (ko) 2006-11-14 2006-11-14 반도체 메모리 장치의 전압 생성 회로 및 방법

Publications (2)

Publication Number Publication Date
KR20080043559A KR20080043559A (ko) 2008-05-19
KR100873613B1 true KR100873613B1 (ko) 2008-12-12

Family

ID=39369056

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060112257A KR100873613B1 (ko) 2006-11-14 2006-11-14 반도체 메모리 장치의 전압 생성 회로 및 방법

Country Status (2)

Country Link
US (2) US7602664B2 (ko)
KR (1) KR100873613B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873613B1 (ko) * 2006-11-14 2008-12-12 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 생성 회로 및 방법
KR101283537B1 (ko) * 2007-09-28 2013-07-15 삼성전자주식회사 고전압 측정 회로 및 이를 구비하는 비휘발성 메모리 장치
US8014214B2 (en) * 2007-11-08 2011-09-06 Hynix Semiconductor Inc. Semiconductor memory device
KR101949075B1 (ko) * 2010-06-04 2019-02-15 액세스 비지니스 그룹 인터내셔날 엘엘씨 사용 현장의 물 처리 시스템, 유체 처리 시스템, 및 램프 조립체를 작동시키는 방법
KR101185551B1 (ko) * 2010-10-29 2012-09-24 에스케이하이닉스 주식회사 반도체 집적회로
KR20120068228A (ko) * 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
TWI643435B (zh) * 2013-08-21 2018-12-01 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030077153A (ko) * 2002-03-25 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 테스트 장치
KR20050079538A (ko) * 2004-02-06 2005-08-10 주식회사 하이닉스반도체 내부 전원 공급 회로

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008286B1 (ko) * 1991-08-19 1994-09-09 삼성전자 주식회사 내부전원발생회로
KR950004858B1 (ko) * 1992-03-17 1995-05-15 삼성전자 주식회사 내부전원전압 발생회로
JP2977385B2 (ja) * 1992-08-31 1999-11-15 株式会社東芝 ダイナミックメモリ装置
KR960005387Y1 (ko) * 1992-09-24 1996-06-28 문정환 반도체 메모리의 번 인 테스트(Burn-In Test) 장치
US5434498A (en) * 1992-12-14 1995-07-18 United Memories, Inc. Fuse programmable voltage converter with a secondary tuning path
US5497348A (en) * 1994-05-31 1996-03-05 Texas Instruments Incorporated Burn-in detection circuit
KR0119887B1 (ko) * 1994-06-08 1997-10-30 김광호 반도체 메모리장치의 웨이퍼 번-인 테스트 회로
US5452896A (en) 1994-12-15 1995-09-26 Beginners Pro Swing, Throw, And Kick, Inc. Sports practice cage
JP3176262B2 (ja) * 1995-07-28 2001-06-11 日本電気株式会社 半導体メモリ
JPH0955098A (ja) * 1995-08-15 1997-02-25 Mitsubishi Electric Corp 半導体記憶装置
US5745499A (en) * 1995-10-11 1998-04-28 Micron Technology, Inc. Supervoltage detection circuit having a multi-level reference voltage
KR100214466B1 (ko) * 1995-12-26 1999-08-02 구본준 반도체 메모리의 셀프 번인회로
JPH09198899A (ja) * 1996-01-22 1997-07-31 Mitsubishi Electric Corp 半導体記憶装置
JPH1145598A (ja) * 1997-07-25 1999-02-16 Nec Corp 半導体記憶装置
JP4074697B2 (ja) * 1997-11-28 2008-04-09 株式会社ルネサステクノロジ 半導体装置
US7102421B1 (en) * 1998-04-20 2006-09-05 Vanguard International Semiconductor Corporation Dynamically adjustable on-chip supply voltage generation
KR100302617B1 (ko) * 1999-09-01 2001-11-01 김영환 번인 테스트 회로
US6414890B2 (en) * 1999-12-27 2002-07-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device capable of reliably performing burn-in test at wafer level
US6185139B1 (en) * 2000-01-12 2001-02-06 Motorola, Inc. Circuit and method for enabling semiconductor device burn-in
KR100550637B1 (ko) * 2000-12-30 2006-02-10 주식회사 하이닉스반도체 저전압 감지기를 내장한 고전압 검출기
JP2003022697A (ja) * 2001-07-06 2003-01-24 Mitsubishi Electric Corp 半導体集積回路装置
US6495994B1 (en) * 2001-08-27 2002-12-17 Micron Technology, Inc. Regulator circuit for independent adjustment of pumps in multiple modes of operation
US6909648B2 (en) * 2002-03-19 2005-06-21 Broadcom Corporation Burn in system and method for improved memory reliability
KR100414739B1 (ko) * 2002-03-25 2004-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전압 발생 장치
KR100470997B1 (ko) * 2002-04-26 2005-03-10 삼성전자주식회사 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치
JP2004055001A (ja) * 2002-07-18 2004-02-19 Renesas Technology Corp 記憶装置
US6909642B2 (en) * 2003-03-14 2005-06-21 Infineon Technologies North American Corp. Self trimming voltage generator
KR100575882B1 (ko) * 2003-11-26 2006-05-03 주식회사 하이닉스반도체 번인 테스트용 내부 전압 발생 장치
DE102004017284B4 (de) * 2004-04-07 2012-06-06 Qimonda Ag Integrierte Halbleiterschaltung und Verfahren zur Prüfung der integrierten Halbleiterschaltung
KR100587072B1 (ko) 2004-04-19 2006-06-08 주식회사 하이닉스반도체 내부 전압 발생기의 동작을 제어하는 장치
KR100604905B1 (ko) * 2004-10-04 2006-07-28 삼성전자주식회사 Ｖｐｐ 레벨을 독립적으로 제어하는 반도체 메모리 장치
KR100623614B1 (ko) 2004-10-29 2006-09-19 주식회사 하이닉스반도체 반도체 기억 소자에서의 내부전원 발생기
US7606103B2 (en) * 2005-09-29 2009-10-20 Hynix Semiconductor Inc. Semiconductor memory device for controlling reservoir capacitor
KR100798804B1 (ko) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 장치
KR100873613B1 (ko) * 2006-11-14 2008-12-12 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 생성 회로 및 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030077153A (ko) * 2002-03-25 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 테스트 장치
KR20050079538A (ko) * 2004-02-06 2005-08-10 주식회사 하이닉스반도체 내부 전원 공급 회로

Also Published As

Publication number Publication date
KR20080043559A (ko) 2008-05-19
US20100020623A1 (en) 2010-01-28
US7936633B2 (en) 2011-05-03
US20080112249A1 (en) 2008-05-15
US7602664B2 (en) 2009-10-13

Similar Documents

Publication Publication Date Title
US11335393B2 (en) Semiconductor device performing refresh operation in deep sleep mode
US8072256B2 (en) Dynamic random access memory and boosted voltage producer therefor
KR100873613B1 (ko) 반도체 메모리 장치의 전압 생성 회로 및 방법
US7251170B2 (en) Peripheral voltage generator
US7903479B2 (en) Semiconductor memory device
US8299846B2 (en) Internal voltage generating circuit of semiconductor device
US20040125680A1 (en) Semiconductor memory device with self-refresh device for reducing power consumption
US8194476B2 (en) Semiconductor memory device and method for operating the same
US20070268763A1 (en) Method for controlling precharge timing of memory device and apparatus thereof
US8559245B2 (en) Internal voltage generating circuit having selectively driven drivers in semiconductor memory apparatus
US20120218019A1 (en) Internal voltage generating circuit and testing method of integrated circuit using the same
US8749299B2 (en) Semiconductor device generating varied internal voltages
US11651815B2 (en) Apparatuses, systems, and methods for system on chip replacement mode
US20080042730A1 (en) Internal voltage generating circuit and method for generating internal voltage using the same
KR20020052224A (ko) 테스트 회로를 갖는 반도체 집적 회로
US7599240B2 (en) Internal voltage generator of semiconductor memory device
US7978536B2 (en) Semiconductor memory device and method of operating the same
KR100922884B1 (ko) 반도체메모리소자
KR100792364B1 (ko) 고전압 발생 장치 및 이를 포함하는 반도체 메모리 장치
KR100719147B1 (ko) 내부전원 공급장치
KR100706834B1 (ko) 반도체 메모리 장치의 기판 바이어스 전압 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee