KR100302617B1 - 번인 테스트 회로 - Google Patents

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  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract

본 발명은 번인 시험 테스트 회로에 관한 것으로, 종래 번인 테스트 회로는 번인 테스트를 수행하기 위해 외부로부터 번인 명령(COM)을 입력받아야 하므로, 번인 명령(COM)을 발생하는 외부 장치가 필요하게 되어 추가적인 외부회로의 구성에 따르는 추가적인 비용이 발생하며, 내부 상태에 상관없는 외부 번인 명령(COM)이 입력되므로 번인 테스트의 효율이 떨어지는 문제점이 발생하였다.
따라서, 본 발명의 번인 테스트 회로는 외부로부터의 제어신호가 아닌 외부전원전압의 레벨의 제어에 의해 워드라인을 구동하므로, 웨이퍼 및 패키지 레벨에서 저비용으로 고효율의 번인 테스트가 가능하다.

Description

번인 테스트 회로{BURN-IN TEST CIRCUIT}
본 발명은 번인 시험 테스트 회로에 관한 것으로, 특히 외부 전원전압의 레벨을 제어하여 워드라인을 구동시키므로, 웨이퍼 및 패키지 레벨에서 저비용으로 고효율의 번인 테스트가 가능한 번인 테스트 회로에 관한 것이다.
반도체 메모리 장치에서 사용되는 번인 테스트는 반도체 메모리 장치의 제조과정에서 발생된 각종 결함에 의해 실제 사용 시에 발생할 가능성이 있는 초기 불량을 제거하기 위한 테스트의 일종으로, 일반적으로 테스트의 효율을 높이기 위해 실제 사용 조건과는 다른 가속 조건(예를 들어, 전압, 온도 등을 높게 설정한다.)으로 테스트를 실시한다.
도 1은 종래 번인 테스트 회로를 사용한 반도체 메모리 장치의 블록도로써, 이에 도시된 바와 같이, 외부 제어회로(미도시)에서 생성된 번인 명령(COM)에 의해 번인 제어신호(BEN)가 발생되는 명령 디코더(10)와, 오토-리프레시 명령(AREF)에 의해 내부 어드레스신호(IADD)가 발생되는 오토-리프레시 어드레스 카운터(20)와, 상기 오토-리프레시 명령(AREF)의 제어에 의해 내부 어드레스신호(IADD)와 외부 어드레스신호(EADD)를 멀티플렉싱하여 워드라인을 구동하기 위해 사용되는 어드레스신호(ADD)가 발생되는 어드레스 멀티플렉서(30)와, 상기 번인 제어신호(BEN)와 상기 어드레스신호(ADD)를 입력받아 워드라인 구동신호(WLEN)를 생성하는 로우(row) 디코더(40)와, 상기 워드라인 구동신호(WLEN)에 의해 구동되는 보수의 메모리 셀로 구성된 메모리 셀 어레이(50)를 포함하여 구성된다.
도 2는 종래 번인 테스트 회로를 사용한 반도체 메모리 장치의 로우 디코더(40)의 상세 회로도로써, 일반적인 로우 디코더는 복수 개의 로직 게이트(logic gate)의 조합으로 구성되어, 복수개(N)의 어드레스 신호(ADD0~ADD(N-1))를 입력받아 복수 개(2N)의 디코딩 신호(AX0~AX(N-1))가 출력되는데, 여기서는 로우 디코더(40)에서 2 개의 어드레스(ADD0,ADD1)가 디코딩 되는 것을 보인 회로도이다. 이에 도시된 바와 같이, 제1, 제2 어드레스(ADD0,ADD1)가 각각 반전되는 제1, 제2 인버터(INV1,INV2)와, 그 제1, 제2 인버터(INV1,INV2)의 출력이 논리곱 되어 제1, 제2 어드레스 신호(AX0,AX1)를 출력하는 제1, 제2 앤드게이트(AND1,AND2)와, 제1, 제2 어드레스(ADD0,ADD1)가 논리곱 되어 제3, 제4 어드레스 신호(AX2,AX3)를 출력하는 제3, 제4 앤드게이트(AND3,AND4)를 포함하여 구성된 프리 디코더(41)와, 승압전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트에 제어신호(WPRE)가 인가되는 제1 피모스 트랜지스터(PM1)와, 게이트에 각각 상기 제1~제3 어드레스 신호(AX0~AX3)가 인가되는 제1~제4 엔모스 트랜지스터(NM1~NM4)와, 제1 피모스 트랜지스터(PM1)와 제1 엔모스 트랜지스터(NM1)의 공통 연결된 드레인에서의 전압을 반전시켜 워드라인을 구동하는 제3 인버터(INV3)와, 드레인이 제1 피모스 트랜지스터(PM1)와 제1 엔모스 트랜지스터(NM1)의 공통 연결된 드레인이, 소오스가 접지전압(VSS)에 연결되고, 게이트에 번인 인에이블신호(BEN)가 인가되어 모든 워드라인을 동시에 구동하기 위한 제5 엔모스 트랜지스터(NM5)를 포함하여 구성된 워드라인 구동부(42)를 포함하여 구성된다.
이와 같이 구성된 종래 번인 테스트 회로를 사용한 반도체 메모리 장치의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 번인 테스트 모드에서, 번인 테스트에 적합한 가속조건, 예를 들어, 높은 전압과 높은 온도로 설정하고, 이미 설정된 번인 명령(COM)을 입력시켜 명령 디코더(10)에서 번인 인에이블신호(BEN)를 생성하여, 그 번인 인에이블신호(BEN)를 이용해서 반도체 메모리 장치를 번인 테스트에 적합한 상태로 세팅한다.
첨부된 도면을 참조하여 번인 테스트 모드에서의 동작을 좀더 자세히 설명하면, 반도체 메모리 장치를 번인 테스트에 적합한 가속조건으로 설정한 후, 도 3(a)에 도시된 바와 같은, 외부 제어회로(미도시)에서 이미 설정된 번인 명령(COM)이 인가된다. 따라서, 명령 디코더(10)에서 상기 번인 명령(COM)에 의해 도 3(b)에 도시된 바와 같은, 번인 인에이블 신호(BEN)가 발생된다. 이때, 번인 인에이블 신호(BEN)가 하이레벨이 되면, 로우 디코더(40)의 엔모스 트랜지스터(NM5)가 턴 온 되어 내부 어드레스 신호(IADD)와 외부 어드레스 신호(EADD)에 상관없이 모든 워드라인이 하이레벨(VPP)이 되어 모든 메모리 셀이 번인 테스트에 적합한 상태가 된다.
이때, 워드라인 스트레스 입력부(미도시)에 의해 모든 워드라인에 스트레스 전압을 인가하여 번인 테스트를 수행한다.
한편, 리프레시 모드에서, 오토-리프레시 어드레스 카운터(20)는 클럭 신호인 오토-리프레시 명령(AREF)의 상승에지 마다 내부 어드레스(IADD)를 순차적으로 증가시켜 메모리 셀의 순차적인 리프레시가 가능하게 한다.
또한, 멀티플렉서(30)는 오토-리프레시 명령(AREF)의 제어에 의해 내부 어드레스신호(IADD) 또는 외부 어드레스신호(EADD)를 멀티플렉싱하여 로우 디코더(40)에 출력하는데, 오토-리프레시 모드 시에는 내부 어드레스(IADD)를 로우 디코더(40)에 선택적으로 입력한다.
따라서, 로우 디코더(40)는 그 내부 어드레스(IADD)를 디코딩하여 선택된 워드라인을 구동하여 순차적으로 리프레시를 수행한다.
한편, 정상 동작 모드에서는 멀티플렉서(30)가 외부 어드레스(EADD)를 로우 디코더(40)에 출력하여 메모리 셀 어레이(50)의 워드라인이 구동된다.
이와 같이 종래 번인 회로는 번인 테스트를 위해 외부로부터 번인 명령(COM)을 입력받아야 하므로, 번인 명령(COM)을 발생하는 외부 장치가 필요하게 되어 추가적인 외부회로의 구성에 따르는 추가적인 비용이 발생하며, 내부 상태에 상관없는 외부 번인 명령(COM)이 입력되므로 번인 테스트의 효율이 떨어지는 문제점이 발생하였다.
따라서, 본 발명의 목적은 외부로부터의 제어신호가 아닌 외부전원전압의 레벨의 제어에 의해 워드라인을 구동하므로, 웨이퍼 및 패키지 레벨에서 저비용으로 고효율의 번인 테스트가 가능한 번인 테스트 회로를 사용한 반도체 메모리 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명 번인 테스트 회로를 사용한 반도체 메모리 장치는 복수의 메모리 셀로 구성된 메모리 셀 어레이와, 그 메모리 셀 어레이의 워드라인을 구동하기 위해 워드라인 구동신호를 출력하는 로우 디코더를 포함하여 구성된 반도체 메모리 장치에서, 기준전압이 발생되는 기준전압 발생부와, 전원전압 레벨을 센싱하는 전압 센싱부와, 클럭 신호를 출력하는 셀프 리프레시 타이머와, 상기 전압 센싱부의 출력과 셀프 리프레시 타이머의 출력에 의해 번인 인에이블신호를 출력하는 번인 제어부와, 그 번인 제어부의 번인 인에이블신호와 오토-리프레시 명령에 의해 내부 어드레스신호가 발생되는 오토-리프레시 어드레스 카운터와, 오토-리프레시 명령 및 번인 제어신호에 의해 제어되어 외부 어드레스신호 및 상기 내부 어드레스신호를 멀티플렉싱하여 출력하는 멀티플렉서를 포함하여 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 번인 테스트 회로를 사용한 반도체 메모리 장치의 블록도.
도 2는 도 1의 종래 블록도에서, 로우 디코더의 일 예를 보인 상세 회로도.
도 3은 도 1의 종래 번인 테스트 회로가 번인 테스트 모드에서 동작할 때의 동작 타이밍도.
도 4는 도 1의 종래 번인 테스트 회로가 정상 모드에서 동작할 때의 동작 타이밍도.
도 5는 본 발명 번인 테스트 회로를 사용한 반도체 메모리 장치의 블록도.
도 6은 도 5의 본 발명 블록도에서, 전압 센싱부의 일 예를 보인 상세 회로도.
도 7은 도 6의 전압 센싱부의 동작 타이밍도.
도 8은 도 5의 본 발명 블록도에서, 번인 제어부의 일 예를 보인 상세 회로도.
도 9는 도 5의 본 발명 블록도에서, 오토 리프레시 어드레스 카운터의 일 예를 보인 상세 회로도.
도 10은 도 5의 본 발명 블록도에서, 로우 디코더의 일 예를 보인 상세 회로도.
도 11은 도 5의 본 발명 번인 테스트 회로의 동작 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: 전압 센싱부 110: 전압 분배부
R101,R102: 제1, 제2 저항 120: 차동증폭기
200: 기준전압 발생부 300: 번인 제어부
310: 래치부 NOR301,NOR302: 제1,제2노아게이트
320: 버퍼 330: 지연부
AND301,AND302: 제1, 제2 앤드게이트 ND301: 낸드게이트
400: 셀프 리프레시 타이머 500: 오토 리프레시 카운터
501~50N: 제1~제N 단위 카운터 ND501: 낸드게이트
DFF501,DFF502: 제1, 제2 디(D) 플립플롭 INV501: 인버터
AND501: 앤드게이트 600: 멀티플렉서
700: 로우 디코더 710: 프리 디코더
720: 메인 디코더 INV701~INV707: 제1~제7 인버터
NOR701~NOR708: 제1~제8 노아게이트 PM701: 피모스 트랜지스터
NM701~NM704: 제1~제4 엔모스 트랜지스터 800: 메모리 셀 어레이
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 5는 본 발명 번인 테스트 회로를 사용한 반도체 메모리 장치의 블록도로써, 이에 도시된 바와 같이, 기준전압(VREF)이 발생되는 기준전압 발생부(200)와, 전원전압(VCC) 레벨을 센싱하는 전압 센싱부(100)와, 클럭 신호(SOSC)를 출력하는 셀프 리프레시 타이머(400)와, 상기 전압 센싱부(100)의 출력(HVCC)과 셀프 리프레시 타이머(400)의 출력(SOSC)에 의해 번인 인에이블신호(BEN)를 출력하는 번인 제어부(300)와, 그 번인 제어부(300)의 번인 인에이블신호(BEN)와 오토-리프레시명령(AREF)에 의해 내부 어드레스신호(IADD)가 발생되는 오토-리프레시 어드레스 카운터(500)와, 오토-리프레시 명령(AREF) 및 번인 인에이블신호(BEN)에 의해 제어되어 외부 어드레스신호(EAXDD)와 상기 내부 어드레스(IADD)를 멀티플렉싱하는 멀티플렉서(600)와, 번인 인에이블신호(BEN)에 의해 제어되어 상기 멀티플렉서(600)의 출력에 의해 특정 워드라인을 선택하는 워드라인 구동신호(WLEN)가 출력되는 로우 디코더(700)와, 상기 워드라인 구동신호(WLEN)에 의해 구동되는 복수의 메모리 셀로 구성된 메모리 셀 어레이(800)를 포함하여 구성된다.
도 6은 상기 전압 센싱부(100)의 일 예의 상세 회로도로써, 이에 도시된 바와 같이, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결된 제1, 제2 저항(R101,R102)으로 구성된 전압 분배부(110)와, 그 전압 분배부(110)의 출력, 즉 상기 제1, 제2 저항(R101,R1102)이 공통 연결된 노드에서의 전압(VDET)이 플러스(+) 입력단자에 인가되고, 상기 기준전압 발생부(200)의 출력, 즉 기준전압(VREF)이 마이너스(-) 입력단자에 인가되어 이를 비교한 결과(HVCC)를 출력하는 차동증폭기(120)를 포함하여 구성된다.
여기서, 상기 전압 센싱부(100)에서는 외부 전원전압(VCC)이 도 7(a)에 도시된 바와 같이 접지전압(VSS)에서 점차적으로 상승하여 기준전압 이상이 되면, 반도체 메모리 장치의 내부 전원들이 안정되고, 전원인에이블신호(PWON)가 도 7(c)에 도시된 바와 같이 펄스 신호로 출력된다.
이어서, 계속해서 전원전압(VCC)이 상승하여 임의로 설정된 레벨 이상이 되면, 전압 센싱부(100)는 출력신호(HVCC)가 도 7(b)에 도시된 바와 같이 하이레벨로출력된다.
여기서, 상기 임의로 설정된 레벨은, 예를 들어, 다음과 같은 함수에 의해 설정전압(VRA)으로 설정된다.
도 8은 상기 번인 제어부(300)의 일 예를 보인 회로도로써, 이에 도시된 바와 같이, 전원인에이블신호(PWON)와 모드 레지스터 세팅 명령(MRS)이 각각 리셋단자(R)와 세트단자(S)에 각각 인가되는 제1, 제2 노아게이트(NOR301,NOR302)로 구성된 래치부(310)과, 그 래치부(310)의 출력을 버퍼링하는 버퍼(320)와, 상기 전압 센싱부(100)의 출력(HVCC)과 셀프 리프레시 타이머(400)의 출력(SOSC)을 논리곱 하는 제1 앤드게이트(AND301)와, 그 제1 앤드게이트(AND301)의 출력을 지연시키는 지연부(330)와, 그 지연부(330)의 출력과 상기 제1 앤드게이트(AND301)의 출력을 부정 논리곱 하는 낸드게이트(ND301)와, 그 낸드게이트(ND301)의 출력, 상기 버퍼(320)의 출력 및 상기 전압 센싱부(100)의 출력(HVCC)을 논리곱 하여 번인 인에이블신호(BEN)를 출력하는 제2 앤드게이트(AND302)를 포함하여 구성된다.
도 9는 상기 오토 리프레시 어드레스 카운터(500)의 일 예를 보인 회로도로써, 이에 도시된 바와 같이, 오토 리프레시 명령(AREF)과 번인 제어신호(BEN)를 부정 논리합 하는 제1 노아게이트(NOR501)와, 그 제1 노아게이트(NOR501)의 출력과 이전의 단위 카운터(50(I-1))의 캐리(carry)(CA(I-1))가 입력되는 복수개의 단위 카운터(501~50N)로 구성되는데, 그 복수 개의 단위 카운터(501~50N) 중에서 어느 하나의 단위 카운터(50I)는 상기 제1 노아게이트(NOR501)의 출력과 이전의 단위 카운터의 캐리(CA(I-1))를 부정 논리곱 하는 제1 낸드게이트(ND501)와, 그 제1 낸드게이트(ND501)의 출력이 반전 클럭 입력단자에 인가되고, 내부 어드레스(IADD)를 출력하는 제1 디(D) 플립플롭(DFF501)과, 그 제1 디 플립플롭(DFF501)의 출력이 데이터 입력단자(D)에 인가되고, 상기 제1 낸드게이트(ND501)의 출력이 클럭 입력단자에 인가되는 제2 디 플립플롭(DFF502)과, 그 제2 디 플립플롭(DFF502)의 데이터 출력(Q)을 반전시켜 상기 제1 디 플립플롭(DFF501)의 데이터 입력단자(D)에 출력하는 제1 인버터(INV501)와, 이전의 단위 카운터(50(I-1))의 캐리(CA(I-1))와 상기 제2 디 플립플롭(DFF502)의 데이터 출력을 논리곱 하여 캐리(CA(I))를 발생하는 제2 앤드게이트(AND502)를 포함하여 구성된다.
도 10은 상기 로우 디코더(700)의 일 예의 상세 회로도로써, 여기서는 최상위 비트(MSB)용 로우 디코더이다. 이에 도시된 바와 같이, 크게 입력 어드레스를 어드레스 디코딩 하는 프리 디코더(pre-decoder)(710)와, 워드라인을 구동하기 위한 메인 디코더(720)로 구성된다. 여기서, 본 발명의 반도체 메모리 장치가 16 M 디램이라고 가정하면, 로우 어드레스가 12 개다. 이 중에서 하위 어드레스 4개(A8~A11)를 사용하여 64개의 256Kb 블록 중 4개를 선택하고, 상위 어드레스 8개(A0~A7)에 의해 각 블록내의 256 개의 워드라인을 선택한다.
상기 프리 디코더(710)는 상기 멀티플렉서(600)에 의해 선택적으로 출력된 외부 어드레스(EADD) 또는 내부 어드레스(IADD)의 상위 어드레스 8개(ADD0~ADD7)를 디코딩하여 출력하는데, 여기서는 상기 상위 어드레스 중에서 제1, 제2 어드레스(ADD0,ADD1)를 디코딩하는 경우를 예를 들어 설명한다. 이에 도시된 바와 같이, 제1 어드레스(ADD0)가 반전되는 제1 인버터(INV701)와, 제2 어드레스(ADD1)가 반전되는 제2 인버터(INV702)와, 제1, 제2 어드레스(ADD0,ADD1)가 부정 논리합 되는 제1, 제2 노아게이트(NOR701,NOR702)와, 제1, 제2 어드레스(ADD0,ADD1)가 상기 제1, 제2 인버터(INV701,INV702)에 의해 각각 반전된 신호가 부정 논리합 되는 제3, 제4 노아게이트(NOR703,NOR704)와, 상기 제1~제4 노아게이트(NOR701~NOR704)의 출력과 번인 인에이블 신호(BEN)가 각각 부정 논리합 되는 제5~제8 노아게이트(NOR705~NOR708)와, 그 제5~제8 노아게이트(NOR705~NOR708)의 출력이 각각 반전되는 제3~제6 인버터(INV703~INV706)를 포함하여 구성된다.
상기 메인 디코더(720)는 구동전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트에 제어신호(WPRE)가 인가되는 제1 피모스 트랜지스터(PM701)와, 게이트에 각각 상기 제1~제3 어드레스 신호(AX0~AX3)가 인가되는 제1~제4 엔모스 트랜지스터(NM701~NM704)와, 제1 피모스 트랜지스터(PM701)와 제1 엔모스 트랜지스터(NM701)의 공통 연결된 드레인에서의 전압을 반전시켜 워드라인을 구동하는 제7 인버터(INV707)를 포함하여 구성된다.
이와 같이 구성된 본 발명 번인 테스트 회로를 사용한 반도체 메모리 장치의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 본 발명의 번인 테스트 회로는 외부 전원전압(VCC)이 임의로 설정된 레벨 이상으로 인가되면, 전압 센싱부(100)가 이를 감지한 신호에 의해 번인제어부(300)가 번인 제어신호(BEN)를 출력하여 번인 테스트 모드로 자동 절환되도록 한다.
여기서, 번인 테스트 모드에서는 임의의 주기를 가지는 내부 타이머인 셀프 리프레시 타이머(400)와 오토 리프레시 어드레스 카운터(500)에 의해 임의로 설정된 타이머의 주기대로 정상 모드보다 많은 워드라인이 구동되는 것을 가능하게 한다.
이와 같이 동작하는 본 발명 번인 테스트 회로의 각 구성 요소의 동작으로 더욱 자세하게 설명하면 다음과 같다.
상기 번인 제어부(300)에서는, 전원 인에이블 신호(PWON)의 하이레벨 펄스가 입력되어 래치부(310)의 제2 노아게이트(NOR301)의 출력이 하이레벨이 된 상태에서, 상기 전압 센싱부(100)의 센싱신호(HVCC)가 하이레벨이 되고, 셀프 리프레시 타이머(400)의 출력신호(SOSC)가 도 11(a)에 도시된 바와 같이 인가되면, 번인 제어신호(BEN)는 도 11(c)에 도시된 바와 같이 클럭 신호로 출력된다. 따라서, 클럭 신호인 번인 인에이블신호(BEN)가 오토 리프레시 어드레스 카운터(500)에 인가되면, 번인 인에이블신호(BEN)의 하강 에지에서 내부 어드레스(IADD)가 순차적으로 가변 된다.
이와 같이 가변된 내부 어드레스(IADD)는 번인 인에이블신호(BEN)에 의해 제어되는 멀티플렉서(600)에 의해 선택되어 출력된다.
이어서, 상기 멀티플렉서(600)를 통해서 출력된 내부 어드레스는 프리 디코더(710)에 의해 디코딩되어 메인 디코더(720)에 출력되면, 그 메인 디코더(720)는 정상 동작을 수행할 때보다 많은 수의 워드라인을 구동한다.
이와 같이 셀프 리프레시 타이머(400)의 주기대로 다수의 워드라인이 순차적으로 구동되므로, 실제 사용 동작과 유사한 상태에서 번인 테스트를 수행할 수 있다.
또한, 번인 제어부(300)에 모드 레지스터 세팅 명령(MRS)이 입력되어 번인 인에이블신호(BEN)의 리셋 기능을 가능하게 하여 센싱신호(HVCC)가 하이레벨로 인에이블 되어 있는 상태에서도 번인 테스트 동작을 중지하고 정상 모드 동작이 가능하다.
이와 같이 동작하는 본 발명 번인 테스트 회로를 사용한 반도체 메모리 장치는 외부에서 생성된 명령에 의해 번인 테스트를 수행하는 것이 아니라 외부 전원전압(VCC)의 레벨을 제어함으로써 워드라인을 구동시키므로, 웨이퍼 및 패키지 레벨에서 저비용으로 고효율의 번인 테스트가 가능한 효과가 있다.
또한, 번인 테스트 모드 리셋 기능이 가능하여 하이레벨의 전원전압(VCC)에서도 정상 모드 테스트가 가능한 효과가 있다.

Claims (1)

  1. 복수의 메모리 셀로 구성된 메모리 셀 어레이(800)와, 그 메모리 셀 어레이(800)의 워드라인을 구동하기 위해 워드라인 구동신호(WLEN)를 출력하는 로우 디코더(700)를 포함하여 구성된 반도체 메모리 장치에서,
    기준전압(VREF)이 발생되는 기준전압 발생부(200)와, 전원전압 레벨을 센싱하는 전압 센싱부(100)와, 클럭 신호(SOSC)를 출력하는 셀프 리프레시 타이머(400)와, 상기 전압 센싱부(100)의 출력(HVCC)과 셀프 리프레시 타이머(400)의 출력(SOSC)에 의해 번인 인에이블신호(BEN)를 출력하는 번인 제어부(300)와, 그 번인 제어부(300)의 번인 인에이블신호(BEN)와 오토-리프레시 명령(AREF)에 의해 내부 어드레스신호(IADD)가 발생되는 오토-리프레시 어드레스 카운터(500)와, 오토-리프레시 명령(AREF) 및 번인 인에이블신호(BEN)에 의해 제어되어 외부 어드레스신호(EADD) 및 상기 내부 어드레스신호(IADD)를 멀티플렉싱하여 출력하는 멀티플렉서(600)를 포함하여 구성된 것을 특징으로 하는 번인 테스트 회로.
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