JP3762517B2 - 半導体メモリ装置のバーンインストレス回路 - Google Patents
半導体メモリ装置のバーンインストレス回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のバーンインストレス回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化に伴って、メモリセルに発生する欠陥が工程上の問題などで増えつつある。周知のようにチップの高集積化によって一つのチップ内に構成される各トランジスタのサイズは縮まる一方である。このように縮まったトランジスタにそのサイズが縮まる前に印加された高電位の外部電源電圧をそのまま印加すると、強い電界が形成するなど、ストレスが大きくなり、よってトランジスタが劣化する。従って、メモリセルの欠陥を初期に検出してチップの信頼性を確保するためにチップを完成した後バーンインストレスを施す。バーンインストレスはチップを完成した後不良素子を容易に見つけるためにチップの仕様に定まった外部電源電圧以上の高電圧を長時間、高温でメモリセルトランジスタのゲートに印加する方法である。該方法によればチップ内の各構成素子に印加されるストレスがさらに大きくなって初期の不良が検出し易い。
【０００３】
現在、一般に施されるストレス方法は次の通りである。これまでのＤＲＡＭでは一回のローアドレスストローブ信号の／ＲＡＳ(ただし、「／」はオーバーバーすなわち反転を表す。以下同じ。）サイクルの間、所定数のワードラインのみ論理“ハイ（High：以下、Ｈと略す）”となる。即ち、複数個のローラインが順に論理“Ｈ”にイネーブルされる。
【０００４】
図１は通常の４メガＤＲＡＭのアーキテクチャーである。図１において、マトリックス状に配列された四つのサブメモリセルアレーが配列され、各々のサブメモリセルアレーは１０２４列からなる。各サブメモリセルアレーは第１列から順にイネーブルされる。即ち、一つの／ＲＡＳがアクティブされると各サブメモリセルアレー１Ｍ、１Ｍ′、１Ｍ″及び１Ｍ″′の各々の第1 列がアクティブされ、／ＲＡＳがプリチャージ(precharge) 状態となれば各サブメモリセルアレー１Ｍ、１Ｍ′、１Ｍ″及び１Ｍ″′の各々の第１列はリセットされる。
【０００５】
その後、次の／ＲＡＳがアクティブされると各サーブメモリセルアレー１Ｍ、１Ｍ′、１Ｍ″の各々の第２列がアクティブされ、これによって全てのメモリセルアレーが順にアクティブされてバーンインテストが行われる。例えば、バーンインタイムを約７２時間（これは製造会社に依り、チップの特性に応じて適切な時間を選択し得る）と設定すると各アクセストランジスタは約４．２分（７２時間÷１０２４＝４．２分）間、高電圧ストレスを受ける。しかしながら、このような方法によれば、チップ内に構成されるメモリセルの数が増え、よってバーンイン時間が大幅に延びてしまう。
【０００６】
例えば、１６メガＤＲＡＭの場合、一つのアクセストランジスタに約４．２分のストレス時間を与えるためには２８８時間（７２×４）のバーンイン時間が求められ、６４メガＤＲＡＭの場合には５７６時間（７２×８）のバーンイン時間が求められる。
【０００７】
前述したように従来の技術によれば、半導体メモリ装置のセルアレーの第１ワードラインから順次にアクティブされながら各ワードラインに連結されたアクセストランジスタのバーンインテストが行われる。従って、バーンイン時間が延びる。即ち、メモリセルの容量が大きくなるほどバーンイン時間はさらに延びる。
【０００８】
【発明が解決しようとする課題】
本発明の目的はバーンインストレス時間を縮めるための半導体メモリ装置のバーンインストレス回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために本発明は、複数個の制御信号に応答してバーンインイネーブル信号を発生するバーンインイネーブル信号発生部と、前記バーンインイネーブル信号と他の複数個の制御信号に応答してワードラインを駆動するためのワードライン駆動電圧を発生するワードラインプリデコーダ、前記バーンインイネーブル信号と前記他の複数個の制御信号に応答して前記ワードライン駆動電圧を前記ワードラインに印加するワードラインデコーダ、前記バーンインイネーブル信号と前記他の複数個の制御信号に応答してビットライン活性化信号を発生するビットライン活性化信号発生部、前記ビットライン活性化信号に応答するビットライン感知部を具備する。
【００１０】
前記バーンインイネーブル信号発生部は、前記複数個の信号の中、いずれか一つの信号に第１電極が連結されゲートは電源電圧に連結され第２電極の接地されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタの第１電極に入力端が連結された第１インバーターと、前記第１インバーターの出力を入力とし前記バーンインイネーブル信号を出力する。
【００１１】
前記ワードラインプリデコーダは前記他の複数個の制御信号を入力とする第１ＮＯＲゲートと、前記バーンインイネーブル信号と前記第１ＮＯＲゲートの出力を入力とする第２ラッチ回路と、前記第２ラッチ回路の出力を入力とするインバーターと、前記インバーターの出力端に第１電極が連結され電源電圧にゲートが連結された第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２電極にゲートが連結され前記他の複数個の信号の中いずれか一つに第１電極が連結された第２ＮＭＯＳトランジスタと、前記第２ラッチ回路の出力端にゲートが連結され前記第２ＮＭＯＳトランジスタの第２電極に第１電極が連結され第２電極は接地された第３ＮＭＯＳトランジスタとを具備し、前記第３ＮＭＯＳトランジスタの第１電極から前記ワードライン駆動電圧が出力される。
【００１２】
前記ワードラインデコーダは前記他の複数個の制御信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力と前記バーンインイネーブル信号とを入力とする第３ラッチ回路と、前記第３ラッチ回路の出力を入力とするインバーターと、前記第３ラッチ回路の出力端に第１電極が連結され電源電圧にゲートが連結された第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２電極にゲートが連結され前記ワードライン駆動電圧に第１電極が連結された第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタの第２電極に第１電極が連結され前記インバーターの出力端にゲートが連結され第２電極は接地された第３ＮＭＯＳトランジスタとを具備し、前記第３ＮＭＯＳトランジスタの第１電極は前記ワードラインに連結される。
【００１３】
前記ビットライン活性化信号発生部は前記他の複数個の制御信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力と前記バーンインイネーブル信号を入力とする第４ラッチ回路と、前記第４ラッチ回路の出力を入力とする第１インバーターと、前記第１インバーターの出力を入力として前記ビットライン活性化信号を出力する第２インバーターと、前記第２インバーターの出力を入力とし前記活性化信号の逆信号を出力する第３インバーターとを具備する。
【００１４】
前記ビットライン感知部は前記ビットライン活性化信号に応答する。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
【００１６】
【実施例】
図２は本発明によるバーンインストレス回路のブロック図である。図２はバーンインイネーブル信号発生部２１と、前記バーンインイネーブル信号発生部２１に連結されたワードラインプリデコーダ２３と、前記ワードラインプリデコーダ２３の出力信号に応じてワードラインを駆動するワードラインデコーダ２４と、前記バーンインイネーブル信号発生部２１に連結されたビットライン活性化信号発生部２６と、前記ビットライン活性化信号発生部２６に連結されたビットライン感知部２７と、前記ビットライン感知部２７とワードラインデコーダ２４に同時に連結されたメモリセルアレー２９とからなる。
【００１７】
図３は前記図２のバーンインイネーブル信号発生部２１で第１制御信号が発生することを示した回路図である。図３はＶｃｃ（電源）に直列に連結された四つのＰＭＯＳトランジスタ３１，３２，３３，３４及び第１ＮＭＯＳトランジスタ３６と、前記第１ＮＭＯＳトランジスタ３６のドレインに順次に連結された第１インバーター３８及び第２インバーター３９とからなる。前記第２インバーター３９から第１制御信号のΦＶｃｃが出力される。そして、第１インバーター３８と第２インバーター３９はＶｃｃにより電圧が与えられる。
【００１８】
図４は図３の出力信号の波形図である。図４に基づいて図３に示した回路の作用を説明する。Ｖｃｃが７ボルトとなる前に三つのＰＭＯＳトランジスタ３２，３３，３４はオフされＮＭＯＳトランジスタ３６はオンされるのでΦＶｃｃは０ボルトとなる。Ｖｃｃが７ボルトとなれば三つのＰＭＯＳトランジスタ３２，３３，３４はオンされ、よってΦＶｃｃは７ボルトとなる。そして、Ｖｃｃが７ボルト以上となれば、ΦＶｃｃはＶｃｃに比例して増加する（図４の４１）。
【００１９】
図５は前記図２のバーンインイネーブル信号発生部の第２制御信号発生回路図である。図５はパッド５０と、前記パッド５０に順に連結された四つのＰＭＯＳトランジスタ５１，５２，５３及び５４及び第２ＮＭＯＳトランジスタ５６と、前記第２ＮＭＯＳトランジスタ５６のドレインに連結された第３インバーター５８及び第４インバーター５９とからなる。前記パッド５０を通じて外部電圧のＶｉｎが入力され、第４インバーター５９から第２制御信号Φｉｎが出力される。図６は前記図５に示したバーンインイネーブル信号発生部の出力信号の波形図である。図５に示したバーンインイネーブル信号発生部は前記図３に示したバーンインイネーブル信号発生部と同一に動作する。但し、図６では７ボルトのＶｃｃを印加した時、Ｖｉｎが７ボルト以下ならΦｉｎは０ボルトとなり、Ｖｉｎが７ボルト以上になってもΦｉｎは７ボルトを越えない。これは７ボルトと定まった第４インバーター５９のＶｃｃがΦｉｎの値であるからである。
【００２０】
図７は前記図２に示したバーンインイネーブル信号発生部の第１実施例による回路図である。図７はΦＶｃｃ信号とΦｉｎ信号とを入力とする第１ＮＡＮＤゲート７１と、前記第１ＮＡＮＤゲート７１の出力に入力端が連結された第５インバーター７３とからなる。そして、バーンインイネーブル信号のΦＢＩＥが前記第５インバーター７３の出力端から出力され、ΦＢＩＥの逆信号のΦＢＩＥＢが前記第１ＮＡＮＤゲート７１の出力端から出力される。図７において、ΦＶｃｃとΦｉｎがいずれも論理“Ｈ”の時のみΦＢＩＥは論理“Ｈ”と出力され、ΦＶｃｃとΦｉｎのいずれか一つでも論理“ロー（Low ：以下Ｌと略す）”となればΦＢＩＥは論理“Ｌ”と出力される。
【００２１】
図８は第２実施例による前記図２のバーンインイネーブル信号発生部の回路図である。図８はΦＲＯＲ（／ＲＡＳ Only Refresh)とΦＣＢＲ（／ＣＡＳ Before ／ＲＡＳrefresh)とを入力とする第１ＮＯＲゲート８１と、ΦＷＣＢＲ（／ＷＥ and／ＣＡＳ Before ／ＲＡＳ cycle）とΦｉｎ信号及びΦＶｃｃを入力とする第２ＮＡＮＤゲート８２と、前記第２ＮＡＮＤゲート８２の出力及び第１ＮＯＲゲート８１の出力を入力とする第１ラッチ回路８４と、前記第１ラッチ回路８４の出力端に入力端が連結された第６インバーター８６とからなる。そして、バーンインイネーブル信号のΦＢＩＥは前記第１ラッチ回路８４の出力端から、前記バーンインイネーブル信号の逆信号のΦＢＩＥＢは前記第６インバーター８６の出力端から出力される。前記第１ラッチ回路８４は前記第２ＮＡＮＤゲート８２の出力を入力とする第３ＮＡＮＤゲート８８と前記第３ＮＡＮＤゲート８８の出力及び前記第１ＮＯＲゲート８１の出力を入力し、出力は前記第３ＮＡＮＤゲート８８に入力される第４ＮＡＮＤゲート８９とからなる。
【００２２】
図９は前記図８の各信号のタイミング図である。／ＣＡＳと／ＷＥ信号がイネーブルされた状態でＲＡＳ信号がイネーブルされるとΦ／ＷＣＢＲ信号のみイネーブルされ／ＣＡＳはイネーブルされ／ＷＥはディスエーブルされた状態で／ＲＡＳ信号がイネーブルされるとΦＣＢＲ信号のみイネーブルされる。さらに、／ＣＡＳと／ＷＥ信号がいずれもティスエーブルされた状態で／ＲＡＳ信号がイネーブルされるとΦＲＯＲ信号のみイネーブルされる。
【００２３】
図９を参照して図８の回路の作用を説明する。バーンインモードに入るためにはΦｉｎ、ΦＶｃｃ及びΦＷＣＢＲが論理“Ｈ”とならなければならない。この際、第２ＮＡＮＤゲート８２の出力は論理“Ｌ”となり第３ＮＡＮＤゲート８８は第４ＮＡＮＤゲート８９の出力に関係なく論理ＨとなってΦＢＩＥは論理“Ｈ”となる。次に、ΦＲＯＲ及びΦＣＢＲは論理“Ｌ”なので第１ＮＯＲゲート８１の出力は論理“Ｈ”となる。このようにΦＢＩＥも論理“Ｈ”であり第１ＮＯＲゲート８１の出力も論理“Ｈ”なので、ΦＢＩＥと第１ＮＯＲゲート８１の出力を入力とする第４ＮＡＮＤゲート８９の出力は論理“Ｌ”となって第３ＮＡＮＤゲート８８に入力される。ここから第１ラッチ回路８４の出力即ち、ΦＢＩＥはΦｉｎ及びΦＶｃｃに関係なく論理“Ｈ”を保つのでそれ以上ΦｉｎとΦＶｃｃを７ボルトの高電圧に保たなくて良い。さらに、ΦＷＣＢＲがディスエーブルされてもΦＢＩＥには何の影響も与えられない（図９のＴ１区間参照）。
【００２４】
そして、ΦＷＣＢＲを他の信号と取り替える場合、ΦＷＣＢＲは／ＲＡＳに関係なく制御される。
【００２５】
ここで、バーンインモードをリセットするためにはΦＣＢＲがイネーブルされなければいけない。ΦＣＢＲは図９のＴ２区間に示したように／ＲＡＳがイネーブルされるに従ってイネーブルされる。次いで、第１ＮＯＲゲート８１の出力は論理“Ｌ”となり、第４ＮＡＮＤゲート８９の出力は論理“Ｈ”となる。従って、ΦＢＩＥは論理“Ｌ”となってディスエーブルされ、これによってバーンインモードはリセットされる。バーンインモードをリセットするもう一つの方法は、イネーブルされた／ＲＡＳをディスエーブルさせることである。これによって、ΦＲＯＲがイネーブルされ（図９のＴ２′区間参照）、第１ＮＯＲゲート８１の出力は論理“Ｌ”となり第４ＮＡＮＤゲート８９の出力は論理“Ｈ”となることによってΦＢＩＥは論理“Ｌ”となる。この結果、バーンインモードはリセットされる。
【００２６】
図１０は第３実施例による前記図２のバーンインイネーブル信号発生部の回路図である。図１０はパッド９１と、前記パッド９１にドレインが連結された第３ＮＭＯＳトランジスタ９３と、前記パッド９１に入力端が直列に連結された第７インバーター９５、第８インバーター９６及び第９インバーター９７とからなる。そして、第３ＮＭＯＳトランジスタ９３のソースは接地されている。さらに、ΦＢＩＥは前記第８インバーター９６の出力端に、ΦＢＩＥＢは前記第９インバーター９７の出力端に連結される。図１０に示したバーンインイネーブル信号発生部はウェーハにバーンインストレスを行う時に効果的である。
【００２７】
図１０において、バーンインモードをイネーブルするためにはパッドに論理“Ｈ”の信号を印加すれば良い。これによって、ΦＢＩＥは論理“Ｈ”となってバーンインモードになる。バーンインモードをリセットするためにはパッド９１に論理“Ｌ”の信号を印加したり、または何の信号も印加しなければ良い。次に、ΦＢＩＥは論理“Ｌ”となってバーンインモードはリセットされる。
【００２８】
図１１は一実施例による前記図２のワードラインプリデコーダの回路図である。図１１はローアドレスデコーディング信号DRaBとDRbBを入力とする第２ＮＯＲゲート１０１、前記第２ＮＯＲゲート１０１の出力とΦＢＩＥＢを入力とする第２ラッチ回路１０３と前記第２ラッチ回路１０３の出力端に入力端の連結された第１０インバーター１０７、前記第１０インバーター１０７にドレインが連結されゲートはＶｃｃに連結された第４ＮＭＯＳトランジスタ１０８、前記第４ＮＭＯＳトランジスタ１０８のソースにゲートが連結されドレインはΦＸに連結された第５ＮＭＯＳトランジスタ１０９及び前記第５ＮＭＯＳトランジスタ１０９のソースにドレインが連結され前記第２ラッチ回路１０５の出力端にゲートが連結されソースは接地された第６ＮＭＯＳトランジスタからなる。そして、ΦＸｉが前記第５ＮＭＯＳトランジスタ１０９のドレインに連結される。
【００２９】
前記第２ラッチ回路１０３は前記第２ＮＯＲゲート１０１の出力を入力とする第３ＮＯＲゲート１０４と、前記第３ＮＯＲゲート１０４の出力と前記ΦＢＩＥＢ信号を入力そとし出力は第３ＮＯＲゲート１０４に入力される第４ＮＯＲゲート１０５とからなる。
【００３０】
図１１を参照すれば、初期状態でDRaB、DRbB、ΦＢＩＥＢは論理“Ｈ”である。従って、第２ＮＯＲゲート１０１と第４ＮＯＲゲート１０５の出力は論理“Ｌ”であり第３ＮＯＲゲート１０４の出力は論理“Ｈ”となって第５ＮＭＯＳトランジスタ１０９はオフされ第６ＮＭＯＳトランジスタ１１０はオンされることによってΦＸｉは論理“Ｌ”となる。この状態でバーンインモードがイネーブルされることによってΦＢＩＥＢ、DRaB、DRbBは論理“Ｌ”となる。その後、第２ＮＯＲゲート１０１の出力は論理Ｈとなり、第３ＮＯＲゲート１０４の出力は論理“Ｌ”となって第５ＮＭＯＳトランジスタ１０９はオンされ、第６ＮＭＯＳトランジスタ１１０はオフされてΦＸｉは論理“Ｌ”から論理“Ｈ”に変わる。この際、論理“Ｌ”の第３ＮＯＲゲート１０４の出力は第４ＮＯＲゲート１０５に帰還され、第４ＮＯＲゲート１０５の出力は論理“Ｈ”となって第２ラッチ回路１０３はDRaB、DRbBに関係なく論理“Ｌ”の出力をそのまま保つ。従って、ΦＸｉも論理“Ｈ”の状態をそのまま保つ。
【００３１】
ΦＸｉをリセットするためにはΦＢＩＥＢ、DRaB及びDRbBが論理Ｌから論理Ｈにディスエーブルされるべきである。これによって、第２ＮＯＲゲート１０１と第４ＮＯＲゲート１０５の出力はいずれも論理“Ｌ”となり、第３ＮＯＲゲート１０４の出力は論理“Ｈ”となり、よってΦＸｉは論理“Ｌ”に変わる。
【００３２】
図１２は一実施例による前記図２のワードラインデコーダの回路図である。図１２はローアドレスデコーディング信号ＤＲｃ、ＤＲｄ及びＤＲｅを入力とする第５ＮＡＮＤゲート１３１と、前記第５ＮＡＮＤゲート１３１の出力及びΦＢＩＥを入力とする第３ラッチ回路１３３と、前記第３ラッチ回路１３３の出力端にドレインが連結されゲートはＶｃｃに連結される第７ＮＭＯＳトランジスタ１４３と、前記第３ＮＭＯＳトランジスタ１４３のソースにゲートが連結されドレインはΦＸｉに連結された第８ＮＭＯＳトランジスタ１４５、前記第３ラッチ回路１３３の出力端に入力端が連結される第１１インバーター１４１及び前記第１１インバーター１４１の出力端にゲートが連結されソースは接地されドレインは前記第８ＮＭＯＳトランジスタ１４５のソースに連結される第９ＮＭＯＳトランジスタ１４７とからなる。そして、前記第８ＮＭＯＳトランジスタ１４５のソースにワードラインが連結される。前記第３ラッチ回路１３３は前記第５ＮＡＮＤゲート１３１の出力を入力とする第６ＮＡＮＤゲート１３５と、前記第６ＮＡＮＤゲート１３５の出力と前記ΦＢＩＥを入力とし出力は前記第６ＮＡＮＤゲート１３５に入力される第７ＮＡＮＤゲート１３７とからなる。
【００３３】
図１２に示したワードラインデコーダの動作状態を説明すれば、初期状態でＤＲｂ、ＤＲｃ、ＤＲｅ及びΦＢＩＥは論理“Ｌ”である。従って、第５ＮＡＮＤゲート１３１と第７ＮＡＮＤゲート１３７の出力は論理“Ｈ”となり、これによって第６ＮＡＮＤゲート１３５の出力は論理“Ｌ”に変わる。従って、第８ＮＭＯＳトランジスタ１４５はオフされ、第９ＮＭＯＳトランジスタ１４７はオンされるためΦＸｉがワードラインに伝えられなく、よってワードラインは論理“Ｌ”となる。この状態でバーンインモードかイネーブルされることによってΦＢＩＥ、ＤＲｃ、ＤＲｄ及びＤＲｅは論理“Ｈ”となる。次いで、第５ＮＡＮＤゲート１３１の出力は論理“Ｌ”となり、よって第６ＮＡＮＤゲート１３５の出力は論理Ｈとなって第８ＮＭＯＳトランジスタ１４５はオンされ、第９ＮＭＯＳトランジスタ１４７はオフされてワードラインは論理“Ｌ”から“Ｈ”に上昇される。この際、論理“Ｌ”の第６ＮＡＮＤゲート１３５の出力は第７ＮＡＮＤゲート１３７に帰還され、第７ＮＡＮＤゲート１３７の出力は論理“Ｈ”となって第３ラッチ回路１３３はＤＲｃ、ＤＲｄ及びＤＲｅに関係なく論理“Ｈ”の出力を保ち続ける。従って、ワードラインも論理“Ｈ”に保ち続けられる。
【００３４】
このようにバーンインモードに入ってΦＢＩＥ、ＤＲｃ、ＤＲｄ及びＤＲｅが同時に論理“Ｈ”になると前記ワードラインはアクティブ状態を保ち続ける。同一の方法で他の全ワードラインをアクティブさせた後、バーンインテストを行えばバーンイン時間が縮まる。さらに、半導体メモリ装置のメモリ容量が大きくなっても本発明によればバーンイン時間があまり延びない。
【００３５】
ワードラインをリセットするためにΦＢＩＥ、ＤＲｃ、ＤＲｄ及びＤＲｅを論理“Ｈ”から論理“Ｌ”にディスエーブルしなければならない。これによって、図５ＮＡＮＤゲート１３１及び第７ＮＡＮＤゲート１３７の出力は論理“Ｈ”となる。従って、第６ＮＡＮＤゲート１３５の出力は論理“Ｌ”となって第８ＮＭＯＳトランジスタ１４５をオフさせ、第９ＮＭＯＳトランジスタ１４７をオンさせてワードラインを論理“Ｌ”に下降させる。
【００３６】
図１３は第１実施例による図２にのビットライン活性化信号発生部の回路図である。図１３はローアドレスデコーディング信号ＤＲＡ及びＤＲＢを入力とする第８ＮＡＮＤゲート１５１、前記第８ＮＡＮＡＤゲート１５１の出力とΦＢＩＥを入力とする第４ラッチ回路１５３、前記第４ラッチ回路１５３の出力端に入力端が直列に連結された第１２インバーター１６１、第１３インバーター１６３及び第１４インバーター１６５からなる。そして、第１３インバーター１６３の出力端にビットライン活性化信号ΦＮＥｉが連結され、第１４インバーター１６５の出力端に前記ビットライン活性化信号の逆信号ΦＰＥｉが連結される。前記第４ラッチ回路１５３は前記第８ＮＡＮＤゲート１５１の出力を入力とする第９ＮＡＮＤゲート１５５と、前記第９ＮＡＮＤゲート１５５の出力と前記ΦＢＩＥ信号を入力とし出力は前記図９ＮＡＮＤゲート１５５に入力される第１０ＮＡＮＤゲート１５７とからなる。
【００３７】
図１３に示したビットライン活性化信号発生部の動作状態を説明すれば、初期状態でＤＲＡ、ＤＲＢ及びΦＢＩＥは論理“Ｌ”である。従って、第８ＮＡＮＤゲート１５１と第１０ＮＡＮＤゲート１５７の出力は論理“Ｈ”で、第９ＮＡＮＤゲート１５５の出力は論理“Ｌ”となってΦＮＥｉは論理“Ｌ”、ΦＰＥｉは論理“Ｈ”となる。この状態でバーンインモードがイネーブルされることによってΦＢＩＥ、ＤＲＡ及びＤＲＢは論理“Ｈ”となる。その後、第８ＮＡＮＤゲート１５１の出力は論理“Ｌ”となり、第９ＮＡＮＤゲート１５５の出力は論理“Ｈ”となってΦＮＥｉは論理“Ｈ”、ΦＰＥｉは論理“Ｌ”に転換される。この際、論理“Ｈ”の第９ＮＡＮＤゲート１５５の出力が部分的に第１０ＮＡＮＤゲート１５７に帰還される。これによって、第１０ＮＡＮＤゲート１５７の出力は論理“Ｌ”となる。ここから、その後、第４ラッチ回路１５３はＤＲＡ、ＤＲＢに関係なく論理Ｈの状態を保ち続ける。
【００３８】
ΦＮＥｉをリセットするためにはΦＢＩＥ、ＤＲＡ及びＤＲＢが論理“Ｈ”から論理“Ｌ”にディスエーブルされるべきてある。これによって、第８ＮＡＮＤゲート１５１と第１０ＮＡＮＤゲート１５７の出力は論理“Ｈ”となり、第９ＮＡＮＤゲート１５５の出力は論理“Ｌ”となるのでΦＮＥｉは論理“Ｌ”に下降してリセットされる。
【００３９】
図１４は第２実施例による前記図２のビットライン活性化信号発生部の回路図である。図１４はローアドレスデコーディング信号ＤＲＡ及びＤＲＢを入力とする第１１ＮＡＮＤゲート１７１と、前記第１１ＮＡＮＤゲート１７１の出力端に入力端が連結された第１５インバーター１８１と、前記第１５インバーター１８１の出力とΦＢＩＥＢを入力とする第５ラッチ回路１７３と、前記第５ラッチ回路１７３の出力端に入力端が連結された第１６インバーター１８３と、前記第１６インバーター１８３の出力端に入力端が連結された第１７インバーター１８５とからなる。そして、第１６インバーター１８３の出力端からΦＮＥｉが、第１７インバーター１８５の出力端からΦＰＥｉが出力される。
【００４０】
前記第５ラッチ回路は第１５インバーター１８１の出力を入力とする第５ＮＯＲゲート１７５と、前記第５ＮＯＲゲート１７５の出力及び前記ΦＢＩＥＢ信号を入力とし出力は前記第５ＮＯＲゲート１７５に入力される第６ＮＯＲゲート１７７とからなる。
【００４１】
図１４に示したビットライン活性化信号発生部の動作状態を説明すれば、初期状態でＤＲＡ、ＤＲＢは論理“Ｌ”でありΦＢＩＥＢは論理“Ｈ”である。従って、第１１ＮＡＮＤゲート１７１の出力は論理“Ｈ”となり第５ＮＯＲゲート１７５の出力は論理“Ｌ”となるので第５ＮＯＲゲート１７５の出力は論理“Ｈ”となる。従って、ΦＮＥｉは前記第５ＮＯＲゲート１７５の出力が論理“Ｈ”の状態で第１６インバーター１８３によって反転されて論理“Ｌ”となり、ΦＰＥｉは前記ΦＮＥｉが反転されて論理“Ｈ”となる。この状態でバーンインモードになればＤＲＡ、ＤＲＢは論理“Ｈ”、ΦＢＩＥＢは論理“Ｌ”となる。その後、第１１ＮＡＮＡＤゲート１７１の出力が論理“Ｌ”となることによって第５ＮＯＲゲート１７５の出力は論理“Ｌ”となる。従って、ΦＮＥｉは論理“Ｈ”となる。この際、第５ＮＯＲゲート１７５の出力が部分的に第６ＮＯＲゲート１７７の入力に帰還される。次いで、第６ＮＯＲゲート１７７の入力が全て論理“Ｌ”なので第６ＮＯＲゲート１７７の出力は論理“Ｈ”となって第５ＮＯＲゲート１７５に入力される。その後、第５ラッチ回路１７３の出力はＤＲＡとＤＲＢに関係なく常に論理“Ｌ”に保たれ、よってΦＮＥｉも論理“Ｌ”に保たれる。
【００４２】
ΦＮＥｉをリセットするためにはＤＲＡ、ＤＲＢは論理Ｌ、ΦＢＩＥＢは論理“Ｈ”になるべきである。従って、第１１ＮＡＮＤゲート１７１の出力が論理“Ｈ”となり、これによって第５ＮＯＲゲート１７５の出力は論理Ｈとなる。従って、ΦＮＥｉは論理“Ｈ”となってリセットされる。
【００４３】
図１５は一実施例による前記図２のビットライン感知部の回路図である。図１５は差動増幅部１９１と、前記差動増幅部１９１を電源に連結するＰＭＯＳトランジスタ１９３と、前記差動増幅部１９１を接地に連結する第１０ＮＭＯＳトランジスタ１９５とからなる。そして、差動増幅部１９１はビットライン及び相補ビットラインを通じてメモリセルアレー１９７に連結される。
【００４４】
次に、図１５に示した回路の動作状態を説明する。バーンインモードがイネーブルされるとΦＮＥｉは論理“Ｈ”、ΦＰＥｉは論理“Ｌ”となるのでＰＭＯＳトランジスタ１９３と第１０ＮＭＯＳトランジスタ１９５がいずれもオンされてビットラインを活性化する。活性化したビットラインを通じて差動増幅部１９１はメモリセルアレー１９７のデータを感知する。従って、バーンインモードで全てのビットラインは前記差動増幅部１９１によって常に感知される。
【００４５】
【発明の効果】
前述したように本発明によれば、全てのワードラインをアクティブした状態で各ワードラインに連結されたアクセストランジスタにバーンインストレスを印加することによってバーンイン時間が縮まる。半導体メモリ装置のメモリ容量が大きくなっても本発明によればバーンイン時間はあまり延びない。
【００４６】
本発明に前記実施例に限らず多くの変形が本発明の思想内で当業者によって可能なのは明白である。
【図面の簡単な説明】
【図１】 従来の４メガＤＲＡＭの通常のチップアーキテクチャーを示した図である。
【図２】 本発明によるバーンインストレス回路のブロック図である。
【図３】 前記図２に示したバーンインイネーブル信号発生部の第１制御信号発生回路図である。
【図４】 前記図３に示した出力信号の波形図である。
【図５】 前記図２に示したバーンインイネーブル信号発生部の第２制御信号発生回路図である。
【図６】 前記図５に示した出力信号の波形図である。
【図７】 第１実施例による前記図２のバーンインイネーブル信号発生部の回路図である。
【図８】 第２実施例による前記図２のバーンインイネーブル信号発生部の回路図である。
【図９】 前記図８に示した各信号のタイミング図である。
【図１０】 第３実施例による前記図２のバーンインイネーブル信号発生部の回路図である。
【図１１】 一実施例による前記図２のワードラインプリデコーダの回路図である。
【図１２】 一実施例による前記図２のワードラインデコーダの回路図である。
【図１３】 第１実施例による前記図２のビットライン活性化信号発生部の回路図である。
【図１４】 第２実施例による前記図２のビットライン活性化信号発生部の回路図である。
【図１５】 一実施例による前記図２のビットライン感知部の回路図である。
【符号の説明】
２１ バーンインイネーブル信号発生部、２３ ワードラインプリデコーダ、２４ ワードラインデコーダ、２６ ビットライン活性化信号発生部、２７ ビットラインＬデコーダ、２９ メモリＹセルアレー
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のバーンインストレス回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化に伴って、メモリセルに発生する欠陥が工程上の問題などで増えつつある。周知のようにチップの高集積化によって一つのチップ内に構成される各トランジスタのサイズは縮まる一方である。このように縮まったトランジスタにそのサイズが縮まる前に印加された高電位の外部電源電圧をそのまま印加すると、強い電界が形成するなど、ストレスが大きくなり、よってトランジスタが劣化する。従って、メモリセルの欠陥を初期に検出してチップの信頼性を確保するためにチップを完成した後バーンインストレスを施す。バーンインストレスはチップを完成した後不良素子を容易に見つけるためにチップの仕様に定まった外部電源電圧以上の高電圧を長時間、高温でメモリセルトランジスタのゲートに印加する方法である。該方法によればチップ内の各構成素子に印加されるストレスがさらに大きくなって初期の不良が検出し易い。
【０００３】
現在、一般に施されるストレス方法は次の通りである。これまでのＤＲＡＭでは一回のローアドレスストローブ信号の／ＲＡＳ(ただし、「／」はオーバーバーすなわち反転を表す。以下同じ。）サイクルの間、所定数のワードラインのみ論理“ハイ（High：以下、Ｈと略す）”となる。即ち、複数個のローラインが順に論理“Ｈ”にイネーブルされる。
【０００４】
図１は通常の４メガＤＲＡＭのアーキテクチャーである。図１において、マトリックス状に配列された四つのサブメモリセルアレーが配列され、各々のサブメモリセルアレーは１０２４列からなる。各サブメモリセルアレーは第１列から順にイネーブルされる。即ち、一つの／ＲＡＳがアクティブされると各サブメモリセルアレー１Ｍ、１Ｍ′、１Ｍ″及び１Ｍ″′の各々の第1 列がアクティブされ、／ＲＡＳがプリチャージ(precharge) 状態となれば各サブメモリセルアレー１Ｍ、１Ｍ′、１Ｍ″及び１Ｍ″′の各々の第１列はリセットされる。
【０００５】
その後、次の／ＲＡＳがアクティブされると各サーブメモリセルアレー１Ｍ、１Ｍ′、１Ｍ″の各々の第２列がアクティブされ、これによって全てのメモリセルアレーが順にアクティブされてバーンインテストが行われる。例えば、バーンインタイムを約７２時間（これは製造会社に依り、チップの特性に応じて適切な時間を選択し得る）と設定すると各アクセストランジスタは約４．２分（７２時間÷１０２４＝４．２分）間、高電圧ストレスを受ける。しかしながら、このような方法によれば、チップ内に構成されるメモリセルの数が増え、よってバーンイン時間が大幅に延びてしまう。
【０００６】
例えば、１６メガＤＲＡＭの場合、一つのアクセストランジスタに約４．２分のストレス時間を与えるためには２８８時間（７２×４）のバーンイン時間が求められ、６４メガＤＲＡＭの場合には５７６時間（７２×８）のバーンイン時間が求められる。
【０００７】
前述したように従来の技術によれば、半導体メモリ装置のセルアレーの第１ワードラインから順次にアクティブされながら各ワードラインに連結されたアクセストランジスタのバーンインテストが行われる。従って、バーンイン時間が延びる。即ち、メモリセルの容量が大きくなるほどバーンイン時間はさらに延びる。
【０００８】
【発明が解決しようとする課題】
本発明の目的はバーンインストレス時間を縮めるための半導体メモリ装置のバーンインストレス回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために本発明は、複数個の制御信号に応答してバーンインイネーブル信号を発生するバーンインイネーブル信号発生部と、前記バーンインイネーブル信号と他の複数個の制御信号に応答してワードラインを駆動するためのワードライン駆動電圧を発生するワードラインプリデコーダ、前記バーンインイネーブル信号と前記他の複数個の制御信号に応答して前記ワードライン駆動電圧を前記ワードラインに印加するワードラインデコーダ、前記バーンインイネーブル信号と前記他の複数個の制御信号に応答してビットライン活性化信号を発生するビットライン活性化信号発生部、前記ビットライン活性化信号に応答するビットライン感知部を具備する。
【００１０】
前記バーンインイネーブル信号発生部は、前記複数個の信号の中、いずれか一つの信号に第１電極が連結されゲートは電源電圧に連結され第２電極の接地されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタの第１電極に入力端が連結された第１インバーターと、前記第１インバーターの出力を入力とし前記バーンインイネーブル信号を出力する。
【００１１】
前記ワードラインプリデコーダは前記他の複数個の制御信号を入力とする第１ＮＯＲゲートと、前記バーンインイネーブル信号と前記第１ＮＯＲゲートの出力を入力とする第２ラッチ回路と、前記第２ラッチ回路の出力を入力とするインバーターと、前記インバーターの出力端に第１電極が連結され電源電圧にゲートが連結された第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２電極にゲートが連結され前記他の複数個の信号の中いずれか一つに第１電極が連結された第２ＮＭＯＳトランジスタと、前記第２ラッチ回路の出力端にゲートが連結され前記第２ＮＭＯＳトランジスタの第２電極に第１電極が連結され第２電極は接地された第３ＮＭＯＳトランジスタとを具備し、前記第３ＮＭＯＳトランジスタの第１電極から前記ワードライン駆動電圧が出力される。
【００１２】
前記ワードラインデコーダは前記他の複数個の制御信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力と前記バーンインイネーブル信号とを入力とする第３ラッチ回路と、前記第３ラッチ回路の出力を入力とするインバーターと、前記第３ラッチ回路の出力端に第１電極が連結され電源電圧にゲートが連結された第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２電極にゲートが連結され前記ワードライン駆動電圧に第１電極が連結された第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタの第２電極に第１電極が連結され前記インバーターの出力端にゲートが連結され第２電極は接地された第３ＮＭＯＳトランジスタとを具備し、前記第３ＮＭＯＳトランジスタの第１電極は前記ワードラインに連結される。
【００１３】
前記ビットライン活性化信号発生部は前記他の複数個の制御信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力と前記バーンインイネーブル信号を入力とする第４ラッチ回路と、前記第４ラッチ回路の出力を入力とする第１インバーターと、前記第１インバーターの出力を入力として前記ビットライン活性化信号を出力する第２インバーターと、前記第２インバーターの出力を入力とし前記活性化信号の逆信号を出力する第３インバーターとを具備する。
【００１４】
前記ビットライン感知部は前記ビットライン活性化信号に応答する。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施例を詳細に説明する。
【００１６】
【実施例】
図２は本発明によるバーンインストレス回路のブロック図である。図２はバーンインイネーブル信号発生部２１と、前記バーンインイネーブル信号発生部２１に連結されたワードラインプリデコーダ２３と、前記ワードラインプリデコーダ２３の出力信号に応じてワードラインを駆動するワードラインデコーダ２４と、前記バーンインイネーブル信号発生部２１に連結されたビットライン活性化信号発生部２６と、前記ビットライン活性化信号発生部２６に連結されたビットライン感知部２７と、前記ビットライン感知部２７とワードラインデコーダ２４に同時に連結されたメモリセルアレー２９とからなる。
【００１７】
図３は前記図２のバーンインイネーブル信号発生部２１で第１制御信号が発生することを示した回路図である。図３はＶｃｃ（電源）に直列に連結された四つのＰＭＯＳトランジスタ３１，３２，３３，３４及び第１ＮＭＯＳトランジスタ３６と、前記第１ＮＭＯＳトランジスタ３６のドレインに順次に連結された第１インバーター３８及び第２インバーター３９とからなる。前記第２インバーター３９から第１制御信号のΦＶｃｃが出力される。そして、第１インバーター３８と第２インバーター３９はＶｃｃにより電圧が与えられる。
【００１８】
図４は図３の出力信号の波形図である。図４に基づいて図３に示した回路の作用を説明する。Ｖｃｃが７ボルトとなる前に三つのＰＭＯＳトランジスタ３２，３３，３４はオフされＮＭＯＳトランジスタ３６はオンされるのでΦＶｃｃは０ボルトとなる。Ｖｃｃが７ボルトとなれば三つのＰＭＯＳトランジスタ３２，３３，３４はオンされ、よってΦＶｃｃは７ボルトとなる。そして、Ｖｃｃが７ボルト以上となれば、ΦＶｃｃはＶｃｃに比例して増加する（図４の４１）。
【００１９】
図５は前記図２のバーンインイネーブル信号発生部の第２制御信号発生回路図である。図５はパッド５０と、前記パッド５０に順に連結された四つのＰＭＯＳトランジスタ５１，５２，５３及び５４及び第２ＮＭＯＳトランジスタ５６と、前記第２ＮＭＯＳトランジスタ５６のドレインに連結された第３インバーター５８及び第４インバーター５９とからなる。前記パッド５０を通じて外部電圧のＶｉｎが入力され、第４インバーター５９から第２制御信号Φｉｎが出力される。図６は前記図５に示したバーンインイネーブル信号発生部の出力信号の波形図である。図５に示したバーンインイネーブル信号発生部は前記図３に示したバーンインイネーブル信号発生部と同一に動作する。但し、図６では７ボルトのＶｃｃを印加した時、Ｖｉｎが７ボルト以下ならΦｉｎは０ボルトとなり、Ｖｉｎが７ボルト以上になってもΦｉｎは７ボルトを越えない。これは７ボルトと定まった第４インバーター５９のＶｃｃがΦｉｎの値であるからである。
【００２０】
図７は前記図２に示したバーンインイネーブル信号発生部の第１実施例による回路図である。図７はΦＶｃｃ信号とΦｉｎ信号とを入力とする第１ＮＡＮＤゲート７１と、前記第１ＮＡＮＤゲート７１の出力に入力端が連結された第５インバーター７３とからなる。そして、バーンインイネーブル信号のΦＢＩＥが前記第５インバーター７３の出力端から出力され、ΦＢＩＥの逆信号のΦＢＩＥＢが前記第１ＮＡＮＤゲート７１の出力端から出力される。図７において、ΦＶｃｃとΦｉｎがいずれも論理“Ｈ”の時のみΦＢＩＥは論理“Ｈ”と出力され、ΦＶｃｃとΦｉｎのいずれか一つでも論理“ロー（Low ：以下Ｌと略す）”となればΦＢＩＥは論理“Ｌ”と出力される。
【００２１】
図８は第２実施例による前記図２のバーンインイネーブル信号発生部の回路図である。図８はΦＲＯＲ（／ＲＡＳ Only Refresh)とΦＣＢＲ（／ＣＡＳ Before ／ＲＡＳrefresh)とを入力とする第１ＮＯＲゲート８１と、ΦＷＣＢＲ（／ＷＥ and／ＣＡＳ Before ／ＲＡＳ cycle）とΦｉｎ信号及びΦＶｃｃを入力とする第２ＮＡＮＤゲート８２と、前記第２ＮＡＮＤゲート８２の出力及び第１ＮＯＲゲート８１の出力を入力とする第１ラッチ回路８４と、前記第１ラッチ回路８４の出力端に入力端が連結された第６インバーター８６とからなる。そして、バーンインイネーブル信号のΦＢＩＥは前記第１ラッチ回路８４の出力端から、前記バーンインイネーブル信号の逆信号のΦＢＩＥＢは前記第６インバーター８６の出力端から出力される。前記第１ラッチ回路８４は前記第２ＮＡＮＤゲート８２の出力を入力とする第３ＮＡＮＤゲート８８と前記第３ＮＡＮＤゲート８８の出力及び前記第１ＮＯＲゲート８１の出力を入力し、出力は前記第３ＮＡＮＤゲート８８に入力される第４ＮＡＮＤゲート８９とからなる。
【００２２】
図９は前記図８の各信号のタイミング図である。／ＣＡＳと／ＷＥ信号がイネーブルされた状態でＲＡＳ信号がイネーブルされるとΦ／ＷＣＢＲ信号のみイネーブルされ／ＣＡＳはイネーブルされ／ＷＥはディスエーブルされた状態で／ＲＡＳ信号がイネーブルされるとΦＣＢＲ信号のみイネーブルされる。さらに、／ＣＡＳと／ＷＥ信号がいずれもティスエーブルされた状態で／ＲＡＳ信号がイネーブルされるとΦＲＯＲ信号のみイネーブルされる。
【００２３】
図９を参照して図８の回路の作用を説明する。バーンインモードに入るためにはΦｉｎ、ΦＶｃｃ及びΦＷＣＢＲが論理“Ｈ”とならなければならない。この際、第２ＮＡＮＤゲート８２の出力は論理“Ｌ”となり第３ＮＡＮＤゲート８８は第４ＮＡＮＤゲート８９の出力に関係なく論理ＨとなってΦＢＩＥは論理“Ｈ”となる。次に、ΦＲＯＲ及びΦＣＢＲは論理“Ｌ”なので第１ＮＯＲゲート８１の出力は論理“Ｈ”となる。このようにΦＢＩＥも論理“Ｈ”であり第１ＮＯＲゲート８１の出力も論理“Ｈ”なので、ΦＢＩＥと第１ＮＯＲゲート８１の出力を入力とする第４ＮＡＮＤゲート８９の出力は論理“Ｌ”となって第３ＮＡＮＤゲート８８に入力される。ここから第１ラッチ回路８４の出力即ち、ΦＢＩＥはΦｉｎ及びΦＶｃｃに関係なく論理“Ｈ”を保つのでそれ以上ΦｉｎとΦＶｃｃを７ボルトの高電圧に保たなくて良い。さらに、ΦＷＣＢＲがディスエーブルされてもΦＢＩＥには何の影響も与えられない（図９のＴ１区間参照）。
【００２４】
そして、ΦＷＣＢＲを他の信号と取り替える場合、ΦＷＣＢＲは／ＲＡＳに関係なく制御される。
【００２５】
ここで、バーンインモードをリセットするためにはΦＣＢＲがイネーブルされなければいけない。ΦＣＢＲは図９のＴ２区間に示したように／ＲＡＳがイネーブルされるに従ってイネーブルされる。次いで、第１ＮＯＲゲート８１の出力は論理“Ｌ”となり、第４ＮＡＮＤゲート８９の出力は論理“Ｈ”となる。従って、ΦＢＩＥは論理“Ｌ”となってディスエーブルされ、これによってバーンインモードはリセットされる。バーンインモードをリセットするもう一つの方法は、イネーブルされた／ＲＡＳをディスエーブルさせることである。これによって、ΦＲＯＲがイネーブルされ（図９のＴ２′区間参照）、第１ＮＯＲゲート８１の出力は論理“Ｌ”となり第４ＮＡＮＤゲート８９の出力は論理“Ｈ”となることによってΦＢＩＥは論理“Ｌ”となる。この結果、バーンインモードはリセットされる。
【００２６】
図１０は第３実施例による前記図２のバーンインイネーブル信号発生部の回路図である。図１０はパッド９１と、前記パッド９１にドレインが連結された第３ＮＭＯＳトランジスタ９３と、前記パッド９１に入力端が直列に連結された第７インバーター９５、第８インバーター９６及び第９インバーター９７とからなる。そして、第３ＮＭＯＳトランジスタ９３のソースは接地されている。さらに、ΦＢＩＥは前記第８インバーター９６の出力端に、ΦＢＩＥＢは前記第９インバーター９７の出力端に連結される。図１０に示したバーンインイネーブル信号発生部はウェーハにバーンインストレスを行う時に効果的である。
【００２７】
図１０において、バーンインモードをイネーブルするためにはパッドに論理“Ｈ”の信号を印加すれば良い。これによって、ΦＢＩＥは論理“Ｈ”となってバーンインモードになる。バーンインモードをリセットするためにはパッド９１に論理“Ｌ”の信号を印加したり、または何の信号も印加しなければ良い。次に、ΦＢＩＥは論理“Ｌ”となってバーンインモードはリセットされる。
【００２８】
図１１は一実施例による前記図２のワードラインプリデコーダの回路図である。図１１はローアドレスデコーディング信号DRaBとDRbBを入力とする第２ＮＯＲゲート１０１、前記第２ＮＯＲゲート１０１の出力とΦＢＩＥＢを入力とする第２ラッチ回路１０３と前記第２ラッチ回路１０３の出力端に入力端の連結された第１０インバーター１０７、前記第１０インバーター１０７にドレインが連結されゲートはＶｃｃに連結された第４ＮＭＯＳトランジスタ１０８、前記第４ＮＭＯＳトランジスタ１０８のソースにゲートが連結されドレインはΦＸに連結された第５ＮＭＯＳトランジスタ１０９及び前記第５ＮＭＯＳトランジスタ１０９のソースにドレインが連結され前記第２ラッチ回路１０５の出力端にゲートが連結されソースは接地された第６ＮＭＯＳトランジスタからなる。そして、ΦＸｉが前記第５ＮＭＯＳトランジスタ１０９のドレインに連結される。
【００２９】
前記第２ラッチ回路１０３は前記第２ＮＯＲゲート１０１の出力を入力とする第３ＮＯＲゲート１０４と、前記第３ＮＯＲゲート１０４の出力と前記ΦＢＩＥＢ信号を入力そとし出力は第３ＮＯＲゲート１０４に入力される第４ＮＯＲゲート１０５とからなる。
【００３０】
図１１を参照すれば、初期状態でDRaB、DRbB、ΦＢＩＥＢは論理“Ｈ”である。従って、第２ＮＯＲゲート１０１と第４ＮＯＲゲート１０５の出力は論理“Ｌ”であり第３ＮＯＲゲート１０４の出力は論理“Ｈ”となって第５ＮＭＯＳトランジスタ１０９はオフされ第６ＮＭＯＳトランジスタ１１０はオンされることによってΦＸｉは論理“Ｌ”となる。この状態でバーンインモードがイネーブルされることによってΦＢＩＥＢ、DRaB、DRbBは論理“Ｌ”となる。その後、第２ＮＯＲゲート１０１の出力は論理Ｈとなり、第３ＮＯＲゲート１０４の出力は論理“Ｌ”となって第５ＮＭＯＳトランジスタ１０９はオンされ、第６ＮＭＯＳトランジスタ１１０はオフされてΦＸｉは論理“Ｌ”から論理“Ｈ”に変わる。この際、論理“Ｌ”の第３ＮＯＲゲート１０４の出力は第４ＮＯＲゲート１０５に帰還され、第４ＮＯＲゲート１０５の出力は論理“Ｈ”となって第２ラッチ回路１０３はDRaB、DRbBに関係なく論理“Ｌ”の出力をそのまま保つ。従って、ΦＸｉも論理“Ｈ”の状態をそのまま保つ。
【００３１】
ΦＸｉをリセットするためにはΦＢＩＥＢ、DRaB及びDRbBが論理Ｌから論理Ｈにディスエーブルされるべきである。これによって、第２ＮＯＲゲート１０１と第４ＮＯＲゲート１０５の出力はいずれも論理“Ｌ”となり、第３ＮＯＲゲート１０４の出力は論理“Ｈ”となり、よってΦＸｉは論理“Ｌ”に変わる。
【００３２】
図１２は一実施例による前記図２のワードラインデコーダの回路図である。図１２はローアドレスデコーディング信号ＤＲｃ、ＤＲｄ及びＤＲｅを入力とする第５ＮＡＮＤゲート１３１と、前記第５ＮＡＮＤゲート１３１の出力及びΦＢＩＥを入力とする第３ラッチ回路１３３と、前記第３ラッチ回路１３３の出力端にドレインが連結されゲートはＶｃｃに連結される第７ＮＭＯＳトランジスタ１４３と、前記第３ＮＭＯＳトランジスタ１４３のソースにゲートが連結されドレインはΦＸｉに連結された第８ＮＭＯＳトランジスタ１４５、前記第３ラッチ回路１３３の出力端に入力端が連結される第１１インバーター１４１及び前記第１１インバーター１４１の出力端にゲートが連結されソースは接地されドレインは前記第８ＮＭＯＳトランジスタ１４５のソースに連結される第９ＮＭＯＳトランジスタ１４７とからなる。そして、前記第８ＮＭＯＳトランジスタ１４５のソースにワードラインが連結される。前記第３ラッチ回路１３３は前記第５ＮＡＮＤゲート１３１の出力を入力とする第６ＮＡＮＤゲート１３５と、前記第６ＮＡＮＤゲート１３５の出力と前記ΦＢＩＥを入力とし出力は前記第６ＮＡＮＤゲート１３５に入力される第７ＮＡＮＤゲート１３７とからなる。
【００３３】
図１２に示したワードラインデコーダの動作状態を説明すれば、初期状態でＤＲｂ、ＤＲｃ、ＤＲｅ及びΦＢＩＥは論理“Ｌ”である。従って、第５ＮＡＮＤゲート１３１と第７ＮＡＮＤゲート１３７の出力は論理“Ｈ”となり、これによって第６ＮＡＮＤゲート１３５の出力は論理“Ｌ”に変わる。従って、第８ＮＭＯＳトランジスタ１４５はオフされ、第９ＮＭＯＳトランジスタ１４７はオンされるためΦＸｉがワードラインに伝えられなく、よってワードラインは論理“Ｌ”となる。この状態でバーンインモードかイネーブルされることによってΦＢＩＥ、ＤＲｃ、ＤＲｄ及びＤＲｅは論理“Ｈ”となる。次いで、第５ＮＡＮＤゲート１３１の出力は論理“Ｌ”となり、よって第６ＮＡＮＤゲート１３５の出力は論理Ｈとなって第８ＮＭＯＳトランジスタ１４５はオンされ、第９ＮＭＯＳトランジスタ１４７はオフされてワードラインは論理“Ｌ”から“Ｈ”に上昇される。この際、論理“Ｌ”の第６ＮＡＮＤゲート１３５の出力は第７ＮＡＮＤゲート１３７に帰還され、第７ＮＡＮＤゲート１３７の出力は論理“Ｈ”となって第３ラッチ回路１３３はＤＲｃ、ＤＲｄ及びＤＲｅに関係なく論理“Ｈ”の出力を保ち続ける。従って、ワードラインも論理“Ｈ”に保ち続けられる。
【００３４】
このようにバーンインモードに入ってΦＢＩＥ、ＤＲｃ、ＤＲｄ及びＤＲｅが同時に論理“Ｈ”になると前記ワードラインはアクティブ状態を保ち続ける。同一の方法で他の全ワードラインをアクティブさせた後、バーンインテストを行えばバーンイン時間が縮まる。さらに、半導体メモリ装置のメモリ容量が大きくなっても本発明によればバーンイン時間があまり延びない。
【００３５】
ワードラインをリセットするためにΦＢＩＥ、ＤＲｃ、ＤＲｄ及びＤＲｅを論理“Ｈ”から論理“Ｌ”にディスエーブルしなければならない。これによって、図５ＮＡＮＤゲート１３１及び第７ＮＡＮＤゲート１３７の出力は論理“Ｈ”となる。従って、第６ＮＡＮＤゲート１３５の出力は論理“Ｌ”となって第８ＮＭＯＳトランジスタ１４５をオフさせ、第９ＮＭＯＳトランジスタ１４７をオンさせてワードラインを論理“Ｌ”に下降させる。
【００３６】
図１３は第１実施例による図２にのビットライン活性化信号発生部の回路図である。図１３はローアドレスデコーディング信号ＤＲＡ及びＤＲＢを入力とする第８ＮＡＮＤゲート１５１、前記第８ＮＡＮＡＤゲート１５１の出力とΦＢＩＥを入力とする第４ラッチ回路１５３、前記第４ラッチ回路１５３の出力端に入力端が直列に連結された第１２インバーター１６１、第１３インバーター１６３及び第１４インバーター１６５からなる。そして、第１３インバーター１６３の出力端にビットライン活性化信号ΦＮＥｉが連結され、第１４インバーター１６５の出力端に前記ビットライン活性化信号の逆信号ΦＰＥｉが連結される。前記第４ラッチ回路１５３は前記第８ＮＡＮＤゲート１５１の出力を入力とする第９ＮＡＮＤゲート１５５と、前記第９ＮＡＮＤゲート１５５の出力と前記ΦＢＩＥ信号を入力とし出力は前記図９ＮＡＮＤゲート１５５に入力される第１０ＮＡＮＤゲート１５７とからなる。
【００３７】
図１３に示したビットライン活性化信号発生部の動作状態を説明すれば、初期状態でＤＲＡ、ＤＲＢ及びΦＢＩＥは論理“Ｌ”である。従って、第８ＮＡＮＤゲート１５１と第１０ＮＡＮＤゲート１５７の出力は論理“Ｈ”で、第９ＮＡＮＤゲート１５５の出力は論理“Ｌ”となってΦＮＥｉは論理“Ｌ”、ΦＰＥｉは論理“Ｈ”となる。この状態でバーンインモードがイネーブルされることによってΦＢＩＥ、ＤＲＡ及びＤＲＢは論理“Ｈ”となる。その後、第８ＮＡＮＤゲート１５１の出力は論理“Ｌ”となり、第９ＮＡＮＤゲート１５５の出力は論理“Ｈ”となってΦＮＥｉは論理“Ｈ”、ΦＰＥｉは論理“Ｌ”に転換される。この際、論理“Ｈ”の第９ＮＡＮＤゲート１５５の出力が部分的に第１０ＮＡＮＤゲート１５７に帰還される。これによって、第１０ＮＡＮＤゲート１５７の出力は論理“Ｌ”となる。ここから、その後、第４ラッチ回路１５３はＤＲＡ、ＤＲＢに関係なく論理Ｈの状態を保ち続ける。
【００３８】
ΦＮＥｉをリセットするためにはΦＢＩＥ、ＤＲＡ及びＤＲＢが論理“Ｈ”から論理“Ｌ”にディスエーブルされるべきてある。これによって、第８ＮＡＮＤゲート１５１と第１０ＮＡＮＤゲート１５７の出力は論理“Ｈ”となり、第９ＮＡＮＤゲート１５５の出力は論理“Ｌ”となるのでΦＮＥｉは論理“Ｌ”に下降してリセットされる。
【００３９】
図１４は第２実施例による前記図２のビットライン活性化信号発生部の回路図である。図１４はローアドレスデコーディング信号ＤＲＡ及びＤＲＢを入力とする第１１ＮＡＮＤゲート１７１と、前記第１１ＮＡＮＤゲート１７１の出力端に入力端が連結された第１５インバーター１８１と、前記第１５インバーター１８１の出力とΦＢＩＥＢを入力とする第５ラッチ回路１７３と、前記第５ラッチ回路１７３の出力端に入力端が連結された第１６インバーター１８３と、前記第１６インバーター１８３の出力端に入力端が連結された第１７インバーター１８５とからなる。そして、第１６インバーター１８３の出力端からΦＮＥｉが、第１７インバーター１８５の出力端からΦＰＥｉが出力される。
【００４０】
前記第５ラッチ回路は第１５インバーター１８１の出力を入力とする第５ＮＯＲゲート１７５と、前記第５ＮＯＲゲート１７５の出力及び前記ΦＢＩＥＢ信号を入力とし出力は前記第５ＮＯＲゲート１７５に入力される第６ＮＯＲゲート１７７とからなる。
【００４１】
図１４に示したビットライン活性化信号発生部の動作状態を説明すれば、初期状態でＤＲＡ、ＤＲＢは論理“Ｌ”でありΦＢＩＥＢは論理“Ｈ”である。従って、第１１ＮＡＮＤゲート１７１の出力は論理“Ｈ”となり第５ＮＯＲゲート１７５の出力は論理“Ｌ”となるので第５ＮＯＲゲート１７５の出力は論理“Ｈ”となる。従って、ΦＮＥｉは前記第５ＮＯＲゲート１７５の出力が論理“Ｈ”の状態で第１６インバーター１８３によって反転されて論理“Ｌ”となり、ΦＰＥｉは前記ΦＮＥｉが反転されて論理“Ｈ”となる。この状態でバーンインモードになればＤＲＡ、ＤＲＢは論理“Ｈ”、ΦＢＩＥＢは論理“Ｌ”となる。その後、第１１ＮＡＮＡＤゲート１７１の出力が論理“Ｌ”となることによって第５ＮＯＲゲート１７５の出力は論理“Ｌ”となる。従って、ΦＮＥｉは論理“Ｈ”となる。この際、第５ＮＯＲゲート１７５の出力が部分的に第６ＮＯＲゲート１７７の入力に帰還される。次いで、第６ＮＯＲゲート１７７の入力が全て論理“Ｌ”なので第６ＮＯＲゲート１７７の出力は論理“Ｈ”となって第５ＮＯＲゲート１７５に入力される。その後、第５ラッチ回路１７３の出力はＤＲＡとＤＲＢに関係なく常に論理“Ｌ”に保たれ、よってΦＮＥｉも論理“Ｌ”に保たれる。
【００４２】
ΦＮＥｉをリセットするためにはＤＲＡ、ＤＲＢは論理Ｌ、ΦＢＩＥＢは論理“Ｈ”になるべきである。従って、第１１ＮＡＮＤゲート１７１の出力が論理“Ｈ”となり、これによって第５ＮＯＲゲート１７５の出力は論理Ｈとなる。従って、ΦＮＥｉは論理“Ｈ”となってリセットされる。
【００４３】
図１５は一実施例による前記図２のビットライン感知部の回路図である。図１５は差動増幅部１９１と、前記差動増幅部１９１を電源に連結するＰＭＯＳトランジスタ１９３と、前記差動増幅部１９１を接地に連結する第１０ＮＭＯＳトランジスタ１９５とからなる。そして、差動増幅部１９１はビットライン及び相補ビットラインを通じてメモリセルアレー１９７に連結される。
【００４４】
次に、図１５に示した回路の動作状態を説明する。バーンインモードがイネーブルされるとΦＮＥｉは論理“Ｈ”、ΦＰＥｉは論理“Ｌ”となるのでＰＭＯＳトランジスタ１９３と第１０ＮＭＯＳトランジスタ１９５がいずれもオンされてビットラインを活性化する。活性化したビットラインを通じて差動増幅部１９１はメモリセルアレー１９７のデータを感知する。従って、バーンインモードで全てのビットラインは前記差動増幅部１９１によって常に感知される。
【００４５】
【発明の効果】
前述したように本発明によれば、全てのワードラインをアクティブした状態で各ワードラインに連結されたアクセストランジスタにバーンインストレスを印加することによってバーンイン時間が縮まる。半導体メモリ装置のメモリ容量が大きくなっても本発明によればバーンイン時間はあまり延びない。
【００４６】
本発明に前記実施例に限らず多くの変形が本発明の思想内で当業者によって可能なのは明白である。
【図面の簡単な説明】
【図１】 従来の４メガＤＲＡＭの通常のチップアーキテクチャーを示した図である。
【図２】 本発明によるバーンインストレス回路のブロック図である。
【図３】 前記図２に示したバーンインイネーブル信号発生部の第１制御信号発生回路図である。
【図４】 前記図３に示した出力信号の波形図である。
【図５】 前記図２に示したバーンインイネーブル信号発生部の第２制御信号発生回路図である。
【図６】 前記図５に示した出力信号の波形図である。
【図７】 第１実施例による前記図２のバーンインイネーブル信号発生部の回路図である。
【図８】 第２実施例による前記図２のバーンインイネーブル信号発生部の回路図である。
【図９】 前記図８に示した各信号のタイミング図である。
【図１０】 第３実施例による前記図２のバーンインイネーブル信号発生部の回路図である。
【図１１】 一実施例による前記図２のワードラインプリデコーダの回路図である。
【図１２】 一実施例による前記図２のワードラインデコーダの回路図である。
【図１３】 第１実施例による前記図２のビットライン活性化信号発生部の回路図である。
【図１４】 第２実施例による前記図２のビットライン活性化信号発生部の回路図である。
【図１５】 一実施例による前記図２のビットライン感知部の回路図である。
【符号の説明】
２１ バーンインイネーブル信号発生部、２３ ワードラインプリデコーダ、２４ ワードラインデコーダ、２６ ビットライン活性化信号発生部、２７ ビットラインＬデコーダ、２９ メモリＹセルアレー
Claims (8)
- 複数個の制御信号に応答してバーンインイネーブル信号を発生するバーンインイネーブル信号発生部と、
前記バーンインイネーブル信号と他の複数個の制御信号に応答してワードラインを駆動するためのワードライン駆動電圧を発生するワードラインプリデコーダと、
前記バーンインイネーブル信号と前記他の複数個の制御信号に応答して前記ワードライン駆動電圧を前記ワードラインに印加するワードラインデコーダと、
前記バーンインイネーブル信号と前記他の複数個の制御信号に応答してビットライン活性化信号を発生するビットライン活性化信号発生部と、
前記ビットライン活性化信号に応答するビットライン感知部とを具備することを特徴とする半導体メモリ装置のバーンインストレス回路において、
前記ワードラインプリデコーダは前記他の複数個の制御信号を入力とする第１ＮＯＲゲートと、前記バーンインイネーブル信号と前記第１ＮＯＲゲートの出力を入力とする第２ラッチ回路と、前記第２ラッチ回路の出力を入力とするインバーターと、前記インバーターの出力端に第１電極が連結され電源電圧にゲートが連結された第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２電極にゲートが連結され前記他の複数個の信号の中いずれか一つに第１電極が連結された第２ＮＭＯＳトランジスタと、前記第２ラッチ回路の出力端にゲートが連結され前記第２ＮＭＯＳトランジスタの第２電極に第１電極が連結され第２電極は接地された第３ＮＭＯＳトランジスタとを具備し、前記第３ＮＭＯＳトランジスタの第１電極から前記ワードライン駆動電圧が出力されることを特徴とする半導体メモリ装置のバーンインストレス回路。 - 前記第２ラッチ回路は前記第１ＮＯＲゲートの出力を入力とする第２ＮＯＲゲートと、前記第２ＮＯＲゲートの出力と前記バーンインイネーブル信号を入力とし出力は第２ＮＯＲゲートに入力される第３ＮＯＲゲートとを具備することを特徴とする請求項１に記載の半導体メモリ装置のバーンインストレス回路。
- 複数個の制御信号に応答してバーンインイネーブル信号を発生するバーンインイネーブル信号発生部と、
前記バーンインイネーブル信号と他の複数個の制御信号に応答してワードラインを駆動するためのワードライン駆動電圧を発生するワードラインプリデコーダと、
前記バーンインイネーブル信号と前記他の複数個の制御信号に応答して前記ワードライン駆動電圧を前記ワードラインに印加するワードラインデコーダと、
前記バーンインイネーブル信号と前記他の複数個の制御信号に応答してビットライン活性化信号を発生するビットライン活性化信号発生部と、
前記ビットライン活性化信号に応答するビットライン感知部とを具備することを特徴とする半導体メモリ装置のバーンインストレス回路において、
前記ワードラインデコーダは前記他の複数個の制御信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力と前記バーンインイネーブル信号とを入力とする第３ラッチ回路と、前記第３ラッチ回路の出力を入力とするインバーターと、前記第３ラッチ回路の出力端に第１電極が連結され電源電圧にゲートが連結された第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタの第２電極にゲートが連結され前記ワードライン駆動電圧に第１電極が連結された第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタの第２電極に第１電極が連結され前記インバーターの出力端にゲートが連結され第２電極は接地された第３ＮＭＯＳトランジスタとを具備し、前記第３ＮＭＯＳトランジスタの第１電極は前記ワードラインに連結されることを特徴とする半導体メモリ装置のバーンインストレス回路。 - 前記第３ラッチ回路は前記第１ＮＡＮＤゲートの出力を入力とする第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力と前記バーンインイネーブル信号を入力とし、出力は前記第２ＮＡＮＤゲートに入力される第３ＮＡＮＤゲートとを具備することを特徴とする請求項３に記載の半導体メモリ装置のバーンインストレス回路。
- 複数個の制御信号に応答してバーンインイネーブル信号を発生するバ ーンインイネーブル信号発生部と、
前記バーンインイネーブル信号と他の複数個の制御信号に応答してワードラインを駆動するためのワードライン駆動電圧を発生するワードラインプリデコーダと、
前記バーンインイネーブル信号と前記他の複数個の制御信号に応答して前記ワードライン駆動電圧を前記ワードラインに印加するワードラインデコーダと、
前記バーンインイネーブル信号と前記他の複数個の制御信号に応答してビットライン活性化信号を発生するビットライン活性化信号発生部と、
前記ビットライン活性化信号に応答するビットライン感知部とを具備することを特徴とする半導体メモリ装置のバーンインストレス回路において、
前記ビットライン活性化信号発生部は前記他の複数個の制御信号を入力とする第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力と前記バーンインイネーブル信号を入力とする第４ラッチ回路と、前記第４ラッチ回路の出力を入力とする第１インバーターと、前記第１インバーターの出力を入力として前記ビットライン活性化信号を出力する第２インバーターと、前記第２インバーターの出力を入力とし前記活性化信号の逆信号を出力する第３インバーターとを具備することを特徴とする半導体メモリ装置のバーンインストレス回路。 - 前記第４ラッチ回路は前記第１ＮＡＮＤゲートの出力を入力とする第２ＮＡＮＤゲートと、前記第２ＮＡＮＤゲートの出力と前記バーンインイネーブル信号を入力とし、出力は前記第２ＮＡＮＤゲートに入力される第３ＮＡＮＤゲートとを具備することを特徴とする請求項５に記載の半導体メモリ装置のバーンインストレス回路。
- 複数個の制御信号に応答してバーンインイネーブル信号を発生するバーンインイネーブル信号発生部と、
前記バーンインイネーブル信号と他の複数個の制御信号に応答してワードラインを駆動するためのワードライン駆動電圧を発生するワードラインプリデコーダと、
前記バーンインイネーブル信号と前記他の複数個の制御信号に応答して前記ワードライン駆動電圧を前記ワードラインに印加するワードラインデコーダと、
前記バーンインイネーブル信号と前記他の複数個の制御信号に応答してビットライン活性化信号を発生するビットライン活性化信号発生部と、
前記ビットライン活性化信号に応答するビットライン感知部とを具備することを特徴とする半導体メモリ装置のバーンインストレス回路において、
前記ビットライン活性化信号発生部は前記他の複数個の制御信号を入力とするＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力を入力とする第１インバーターと、前記第１インバーターの出力と前記バーンインイネーブル信号の逆信号を入力とする第４ラッチ回路と、前記第４ラッチ回路の出力を入力とし前記ビットライン活性化信号を出力する第２インバーターと、前記第２インバーターの出力を入力とし前記ビットライン活性化信号の逆信号を出力する第３インバーターとを具備することを特徴とする半導体メモリ装置のバーンインストレス回路。 - 前記第４ラッチ回路は前記第１インバーターの出力を入力とする第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力と前記バーンインイネーブル信号の逆信号を入力とし、出力は前記第１ＮＯＲゲートに入力される第２ＮＯＲゲートとを具備することを特徴とする請求項７に記載の半導体メモリ装置のバーンインストレス回路。
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