KR100749552B1 - 번-인 테스트 시간을 줄일 수 있는 반도체 메모리 장치 - Google Patents

번-인 테스트 시간을 줄일 수 있는 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치는 복수의 비트 라인 쌍들이 배열된 메모리 블록과; 입출력 라인 쌍들을 구동하는 입출력 구동 회로와; 열 선택 신호들을 발생하는 열 선택 회로와; 감지 증폭 인에이블 신호들을 발생하는 감지 증폭기 구동 회로와; 상기 열 선택 신호들에 응답하여 상기 입출력 라인 쌍들을 상기 비트 라인 쌍들과 전기적으로 연결하고, 상기 감지 증폭 인에이블 신호들에 응답하여 상기 각 쌍의 비트 라인들 사이의 전압차를 감지 증폭하는 감지 증폭 회로와; 하나의 패드에 연결되며, 상기 패드를 통해 입력된 번-인 테스트 신호에 응답하여 상기 입출력 구동 회로, 상기 감지 증폭기 구동 회로, 그리고 상기 열 선택 회로를 제어하는 번-인 제어 회로를 포함한다. 웨이퍼 레벨 번-인 테스트 동작시, 상기 번-인 제어 회로는 상기 각 쌍의 입출력 라인들이 상보 레벨들로 구동된 후 상기 입출력 라인 쌍들이 상기 비트 라인 쌍들과 전기적으로 연결되도록 그리고 상기 각 쌍의 비트 라인들 사이의 전압차가 마지막으로 증폭되도록 상기 입출력 구동 회로, 상기 감지 증폭기 구동 회로, 그리고 상기 열 선택 회로를 제어한다.

Description

번-인 테스트 시간을 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF REDUCING BURN-IN TEST TIME}
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 도 1에 도시된 메모리 셀 어레이의 일부 및 관련된 주변 회로들을 개략적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 감지 증폭기를 보여주는 회로도이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 웨이퍼 레벨 번-인 테스트 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 제 2 실시예에 따른 도 1에 도시된 메모리 셀 어레이의 일부 및 관련된 주변 회로들을 개략적으로 보여주는 블록도이다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 웨이퍼 레벨 번-인 테스트 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제 3 실시예에 따른 도 1에 도시된 메모리 셀 어레이의 일부 및 관련된 주변 회로들을 개략적으로 보여주는 블록도이다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 웨이퍼 레벨 번-인 테스트 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1100 : 메모리 셀 어레이 1200 : 행 디코더 회로
1300 : 감지 증폭 회로 1400 : 열 디코더 회로
1500 : 감지 증폭기 구동 회로 1600 : 입출력 구동 회로
1700 : 번-인 제어 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 번-인 테스트 기능을 갖는 반도체 메모리 장치에 관한 것이다.
최근, 많은 트랜지스터들이 집적된 반도체 장치들은 웨크스테이션, 개인용 컴퓨터, 휴대용 전자 장치, 등과 같은 다양한 전자 장치들을 위해 사용되어 오고 있다. 반도체 장치를 제조함에 있어서, 신뢰성 테스트 및 결함 스크린을 위해서, 정상 동작 전압보다 높은 전압이 공급 전압으로서 반도체 장치에 인가된 상태에서 반도체 장치를 동작시키고 테스트하기 위한 번-인을 수행할 필요가 있다. 번-인에 의해서 생기는 스트레스때문에, 반도체 장치 내에 포함된 절연막 또는 그와 같은 것에 잠재된 결함 부위가 빠르게 열화되어 드러나게 된다. 따라서, 결함 반도체 장치가 스크린될 수 있다. 알려진 번-인 테스트는 반도체 칩들이 패키지 내에 조립된 후 수행되는 번-인 테스트와, 조립되지 않은 복수의 반도체 칩들을 갖는 웨이퍼 상에서 수행되는 웨이퍼 레벨 번-인(Wafer Level Burn-In: WBI) 테스트를 포함한다.
웨이퍼 레벨 번-인 테스트는, 예를 들면, IEDM Tech. Digest (1993, pp.639- 642)에 "WAFER BURN-IN (WBI) TECHNOLOGY FOR RAM'S"라는 제목으로 설명되어 있다. 웨이퍼 레벨 번-인 테스트는 다음과 같은 이점들을 갖는다.
첫째로, 반도체 칩이 패키지/몰드 내에 봉인되지 않는다. 그러므로, 패키지/몰드의 견딜 수 있는 온도보다 높은 온도에서 번인을 수행하는 것이 가능하다. 게다가, 번-인 전압이 패드를 통해 외부에서 인가될 수 있다. 번-인 시간을 줄이기 위해 보다 높은 스트레스 전계를 설정하는 것이 가능하다. 둘째로, 웨이퍼 레벨 번-인 테스트는 레이저 트리밍(laser trimming) 또는 그와 같은 것에 의해서 리던던트 비트로 결함 비트를 대체하기 위한 리페어 테스트 이전에 수행된다. 그러므로, 번-인후에 생기는 결함을 리페어하는 것이 가능하며, 수율을 향상시킬 수 있다. 세번째로, 웨이퍼 상에서 검출된 결함을 갖는 반도체 칩의 위치가 체크될 수 있다. 제조 라인으로 결함 정보를 피드백함으로써 웨이퍼 레벨에서 결함 원인을 제거하고 제조 공정을 쉽게 향상시키는 것이 가능하다.
DRAM은 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리 셀들을 가지며, 고밀도에 적합한 구조를 갖는다. 그러므로, DRAM은 큰 메모리 용량을 요구하는 개인용 컴퓨터를 위한 메인 메모리로서 사용된다. DRAM에 있어서, 메모리 셀들은 행들 및 열들로 배열되며, 각 셀은 "0" 또는 "1"의 1-비트 정보를 저장한다. 메모리 셀 커패시터의 일 전극은 셀 플레이트로 구성되고 소정 전압(예를 들면, 전원 전압의 1/2)을 공급받는다. 복수의 워드 라인들이 메모리 셀들의 행들을 위해 제공되고, 복수의 비트 라인 쌍들이 메모리 셀들의 열들을 위해 제공된다. 메모리 셀 트랜지스터의 게이트는 대응하는 워드 라인에 연결된다. 메모리 셀 트랜지스터는 대응하는 비트 라인과 메모리 셀 커패시터의 다른 전극(또는 스토리지 전극) 사이에 연결된다.
웨이퍼 레벨 번-인 테스트는, 앞서 언급된 바와 같이, 게이트 산화막의 결함 특성, 워드 라인들의 마이크로 브리지, 비트 라인 브리지, 등과 같은 메모리 장치의 보다 낮은 품질을 잡아내기 위해서 행해진다. 특히, 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 생기는 제조 공정 상의 문제점(예를 들면, 비트 라인 브리지)을 스크린하기 위해서 각 쌍의 비트 라인들에 그리고 비트 라인 쌍들의 인접한 비트 라인들에 서로 다른 전압들이 인가되어야 한다. 이를 위해서, 각 쌍의 비트 라인들에 서로 다른 전압들이 인가된 상태에서 웨이퍼 레벨 번-인 테스트가 수행된다. 또한, 비트 라인 쌍들의 인접한 비트 라인들에 서로 다른 전압들이 인가된 상태에서 웨이페 레벨 번-인 테스트가 수행된다. 이러한 웨이퍼 레벨 번-인 테스트 방식은 긴 테스트 시간을 필요로 한다. 결과적으로, 비용 증가의 원인이 된다.
본 발명의 목적은 테스트 시간을 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 멀티 테스트 효율을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 단일의 웨이퍼 레벨 번-인 테스트시 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 전압차를 동시 에 유발할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 복수의 비트 라인 쌍들이 배열된 메모리 블록과; 입출력 라인 쌍들을 구동하는 입출력 구동 회로와; 열 선택 신호들을 발생하는 열 선택 회로와; 감지 증폭 인에이블 신호들을 발생하는 감지 증폭기 구동 회로와; 상기 열 선택 신호들에 응답하여 상기 입출력 라인 쌍들을 상기 비트 라인 쌍들과 전기적으로 연결하고, 상기 감지 증폭 인에이블 신호들에 응답하여 상기 각 쌍의 비트 라인들 사이의 전압차를 감지 증폭하는 감지 증폭 회로와; 하나의 패드에 연결되며, 상기 패드를 통해 입력된 번-인 테스트 신호에 응답하여 상기 입출력 구동 회로, 상기 감지 증폭기 구동 회로, 그리고 상기 열 선택 회로를 제어하는 번-인 제어 회로를 포함하며, 웨이퍼 레벨 번-인 테스트 동작시, 상기 번-인 제어 회로는 상기 각 쌍의 입출력 라인들이 상보 레벨들로 구동된 후 상기 입출력 라인 쌍들이 상기 비트 라인 쌍들과 전기적으로 연결되도록 그리고 상기 각 쌍의 비트 라인들 사이의 전압차가 마지막으로 증폭되도록 상기 입출력 구동 회로, 상기 감지 증폭기 구동 회로, 그리고 상기 열 선택 회로를 제어한다.
이 실시예에 있어서, 상기 번-인 테스트 회로는 상기 번-인 테스트 신호의 활성화에 응답하여 제 1 내지 제 3 번-인 제어 신호들을 발생한다.
이 실시예에 있어서, 상기 제 1 및 제 2 번-인 제어 신호들은 상기 번-인 테스트 신호의 활성화시 활성화되고, 상기 제 3 번-인 제어 신호는 상기 번-인 테스 트 신호가 활성화되고 소정 지연 시간이 경과한 후 활성화된다.
이 실시예에 있어서, 상기 제 1 번-인 제어 신호는 상기 번-인 테스트 신호의 활성화시 활성화되고, 상기 제 2 번-인 제어 신호는 상기 제 1 번-인 제어 신호가 활성화되고 제 1 지연 시간이 경과한 후 활성화되며, 상기 제 3 번-인 제어 신호는 상기 제 2 번-인 테스트 신호가 활성화되고 제 2 지연 시간이 경과한 후 활성화된다.
이 실시예에 있어서, 상기 입출력 구동 회로는 상기 제 1 번-인 제어 신호의 활성화에 응답하여 상기 각 쌍의 입출력 라인들을 상보 레벨들로 구동하고, 상기 열 선택 회로는 상기 제 2 번-인 제어 신호의 활성화에 응답하여 상기 열 선택 신호들을 동시에 활성화시키며, 상기 감지 증폭기 구동 회로는 상기 제 3 번-인 제어 신호의 활성화에 응답하여 상기 감지 증폭 인에이블 신호들을 활성화시킨다.
이 실시예에 있어서, 상기 번-인 테스트 신호가 비활성화될 때, 상기 제 1 번-인 제어 신호는 상기 번-인 테스트 신호가 비활성화되고 제 3 지연 시간이 경과한 후 비활성화된다.
이 실시예에 있어서, 상기 감지 증폭기 구동 회로는 상기 제 1 번-인 제어 신호의 활성화에 응답하여 등화 신호들을 비활성화시킨다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 복수의 비트 라인 쌍들이 배열된 메모리 블록과; 하나의 패드에 연결되며, 웨이퍼 레벨 번-인 테스트 동작시 상기 패드를 통해 입력된 번-인 테스트 신호에 응답하여 제 1 내지 제 3 번-인 제어 신호들을 발생하는 번-인 제어 회로와; 상기 제 1 번-인 제어 신호에 응 답하여 각 쌍의 입출력 라인들을 상보 레벨들로 구동하는 입출력 구동 회로와; 상기 제 2 번-인 제어 신호에 응답하여 열 선택 신호들을 동시에 활성화시키는 열 선택 회로와; 상기 제 3 번-인 제어 신호에 응답하여 감지 증폭 인에이블 신호들을 활성화시키는 감지 증폭기 구동 회로와; 그리고 상기 열 선택 신호들에 응답하여 상기 입출력 라인 쌍들을 상기 비트 라인 쌍들과 전기적으로 연결하고, 상기 감지 증폭 인에이블 신호들에 응답하여 상기 각 쌍의 비트 라인들 사이의 전압차를 감지 증폭하는 감지 증폭 회로를 포함하며, 상기 제 1 번-인 제어 신호는 상기 번-인 테스트 신호의 활성화시 활성화되고, 상기 제 2 번-인 제어 신호는 상기 제 1 번-인 제어 신호가 활성화되고 제 1 지연 시간이 경과한 후 활성화되며, 상기 제 3 번-인 제어 신호는 상기 제 2 번-인 테스트 신호가 활성화되고 제 2 지연 시간이 경과한 후 활성화된다.
이 실시예에 있어서, 상기 번-인 제어 회로는 상기 패드를 통해 제공되는 상기 번-인 테스트 신호를 입력받아 상기 제 1 번인 제어 신호를 출력하는 버퍼와; 상기 버퍼의 출력을 상기 제 1 지연 시간만큼 지연시켜 상기 제 2 번-인 제어 신호를 출력하는 제 1 지연 회로와; 그리고 상기 제 1 지연 회로의 출력을 상기 제 2 지연 시간만큼 지연시켜 상기 제 3 번-인 제어 신호를 출력하는 제 2 지연 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 지연 회로들 각각은 입력 신호의 로우-하이 천이를 지연시키고 상기 입력 신호의 하이-로우 천이를 지연없이 출력한다.
이 실시예에 있어서, 상기 번-인 테스트 신호가 비활성화될 때, 상기 제 1 번-인 제어 신호는 상기 번-인 테스트 신호가 비활성화되고 제 3 지연 시간이 경과한 후 비활성화된다.
이 실시예에 있어서, 상기 감지 증폭기 구동 회로는 상기 제 1 번-인 제어 신호의 활성화에 응답하여 등화 신호들을 비활성화시킨다.
이 실시예에 있어서, 상기 번-인 제어 회로는 상기 패드를 통해 제공되는 상기 번-인 테스트 신호를 입력받는 버퍼와; 상기 버퍼의 출력을 상기 제 1 지연 시간만큼 지연시켜 상기 제 2 번-인 제어 신호를 출력하는 제 1 지연 회로와; 상기 제 1 지연 회로의 출력을 상기 제 2 지연 시간만큼 지연시켜 상기 제 3 번-인 제어 신호를 출력하는 제 2 지연 회로와; 그리고 상기 버퍼의 출력을 입력받고, 상기 입력된 신호를 상기 제 1 번-인 제어 신호로서 출력하는 제 3 지연 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 지연 회로들 각각은 입력 신호의 로우-하이 천이를 지연시키고 상기 입력 신호의 하이-로우 천이를 지연없이 출력하고, 상기 제 3 지연 회로는 입력 신호의 로우-하이 천이를 지연없이 출력하고 상기 입력 신호의 하이-로우 천이를 지연시킨다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 다이나믹 랜덤 액세스 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 반도체 메모리 장치(1000)는 메모리 셀 어레이(1100)를 포함하며, 메모리 셀 어레이(1100)는 행들 및 열들로 배열된 메모리 셀들을 포함한다. 각 메모리 셀은 1-비트 정보를 저장하며, 잘 알려진 바와 같이, 하나의 트랜지스터와 하나의 커패시터로 구성된다. 메모리 셀 어레이(1100)가 복수의 메모리 블록들로 구성됨은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 행 디코더 회로(1200)는 행 어드레스에 응답하여 메모리 셀 어레이(1100)의 행들 중 적어도 하나를 선택한다. 감지 증폭 회로(1300)는 읽기 동작시 비트 라인들을 통해 메모리 셀 어레이(1100)로부터 데이터를 감지 증폭하고, 쓰기 동작시 비트 라인들을 통해 메모리 셀 어레이(1100)에 데이터를 기입한다. 열 디코더 회로(1400)는 정상 읽기/쓰기 동작시 열 어드레스에 응답하여 열 선택 신호들(CSLi)을 선택적으로 활성화시키고, 웨이퍼 레벨 번-인 테스트 동작시 번-인 제어 신호(WBI_CSL)에 응답하여 열 어드레스에 관계없이 열 선택 신호들(CLSi)을 동시에 활성화시킨다. 이는 감지 증폭 회로(1300)를 통해 모든 비트 라인 쌍들이 입출력 라인 쌍들(IOj, IOjB) 과 전기적으로 연결되게 한다.
감지 증폭기 구동 회로(1500)는 번-인 제어 신호들(WBI_EQ_IO, WBI_SE)을 공급받고, 정상 읽기/쓰기 동작시 그리고 웨이퍼 레벨 번-인 테스트 동작시 감지 증폭 회로(1300)의 감지 증폭 동작을 제어하기 위한 제어 신호들(예를 들면, PSE, PSEB, PEQIB, PEQJB, PISOI, PISOJ, 등)을 구동한다. 이는 이후 상세히 설명될 것이다. 입출력 구동 회로(1600)는 입출력 라인 쌍들(IOj, IOjB)에 연결되며, 웨이퍼 레벨 번-인 테스트 동작시 번-인 제어 신호(WBI_EQ_IO)에 응답하여 입출력 라인 쌍들(IOj, IOjB)을 구동한다. 특히, 입출력 구동 회로(1600)는 상보적인 전압 레벨을 갖도록 각 쌍의 입출력 라인들을 구동한다. 예를 들면, 한 쌍의 입출력 라인들(IO0, IO0B)은 각각 전원 전압과 접지 전압으로 구동되고, 한 쌍의 입출력 라인들(IO1, IO1B)은 각각 전원 전압과 접지 전압으로 구동되며, 한 쌍의 입출력 라인들(IO2, IO2B)은 각각 전원 전압과 접지 전압으로 구동된다. 이에 반해서, 한 쌍의 입출력 라인들(IO0, IO0B)은 각각 접지 전압과 전원 전압으로 구동되고, 한 쌍의 입출력 라인들(IO1, IO1B)은 각각 접지 전압과 전원 전압으로 구동되며, 한 쌍의 입출력 라인들(IO2, IO2B)은 각각 접지 전압과 전원 전압으로 구동될 수 있다.
계속해서 도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치(1000)는 번-인 제어 회로(1700)를 더 포함하며, 번-인 제어 회로(1700)는 패드(1001)에 연결되며, 웨이퍼 레벨 번-인 테스트 동작시 패드(1001)를 통해 제공되는 번-인 테스트 정보에 응답하여 번-인 제어 신호들(WBI_CSL, WBI_SE, WBI_EQ_IO)을 발생한다. 여기서, 패드(1001)는 리드 프레임과 연결되지 않는 패드이다. 웨이퍼 레벨 번-인 테 스트 동작시 패드(1001)를 통해 번-인 테스트 정보가 입력되면, 번-인 제어 회로(1700)는 번-인 제어 신호들(WBI_CSL, WBI_SE, WBI_EQ_IO)을 발생한다. 특히, 번-인 제어 신호들(WBI_CSL, WBI_SE, WBI_EQ_IO)은 다음과 같은 일련의 동작들이 수행되도록 활성화된다. 각 쌍의 입출력 라인들이 먼저 하이 레벨 및 로우 레벨로 각각 설정되고, 비트 라인들과 입출력 라인들이 그 다음에 연결되며, 각 쌍의 비트 라인들의 전압차가 마지막으로 증폭된다. 이는 이후 상세히 설명될 것이다.
이러한 번-인 테스트 방법에 따르면, 각 쌍의 입출력 라인들을 원하는 상보 레벨들로 각각 설정하고, 비트 라인 쌍들과 입출력 라인 쌍들을 연결함으로써 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 전압차를 동시에 유발하는 것이 가능하다.
도 2는 본 발명의 제 1 실시예에 따른 도 1에 도시된 메모리 셀 어레이의 일부 및 관련된 주변 회로들을 개략적으로 보여주는 블록도이다. 도 2에는 단지 하나의 메모리 블록이 도시되어 있다. 잘 알려진 바와 같이, 감지 증폭 회로(1300)는 메모리 블록들에 의해서 공유되도록 구성된다. 예를 들면, 도 2에 도시된 바와 같이, 하나의 메모리 블록(1100)의 양측에 감지 증폭 블록들(1300L, 1300R)이 각각 배치된다. 감지 증폭 블록(1300L)은 메모리 블록(1100)의 비트 라인 쌍들 중 짝수번 비트 라인 쌍들과 전기적으로 연결되고, 감지 증폭 블록(1300R)은 메모리 블록(1100)의 비트 라인 쌍들 중 홀수번 비트 라인 쌍들과 전기적으로 연결된다. 감지 증폭 블록들(1300L, 1300R) 각각은 대응하는 비트 라인 쌍들과 전기적으로 연결된 감지 증폭기들(1301)로 구성된다.
예시적인 감지 증폭기(1301)를 보여주는 도 3을 참조하면, 감지 증폭기(1301)는 프리챠지 및 등화부들(1301a, 1301b), P-래치 증폭부(1301c), N-래치 증폭부(1301d), 열 게이트부(1301e), 그리고 절연부들(1301f, 1301g)을 포함한다. 제어 신호(PEQIB)가 하이로 활성화될 때, 프리챠지 및 등화부(1301a)는 대응하는 메모리 블록의 비트 라인들(BL0, BLB0)을 프리챠지 전압(VBL)으로 프리챠지 및 등화한다. 제어 신호(PEQJB)가 하이로 활성화될 때, 프리챠지 및 등화부(1301b)는 대응하는 메모리 블록의 비트 라인들(BL0, BLB0)을 프리챠지 전압(VBL)으로 프리챠지 및 등화한다. P-래치 및 N-래치 증폭부들(1301c, 1301d)는 선택된 메모리 블록의 비트 라인들(BL0, BLB0) 사이의 전압차를 감지 증폭한다. 예를 들면, 비트 라인(BL0)의 전압이 비트 라인(BLB0)의 전압보다 높은 경우, P-래치 증폭부(1301c)는 비트 라인(BL0)의 전압을 제어 신호(SE)의 전압(예를 들면, 하이-레벨 전압)으로 증폭하고 N-래치 증폭부(1301d)는 비트 라인(BLB0)의 전압을 제어 신호(SEB)의 전압(예를 들면, 로우-레벨 전압)으로 증폭한다. 열 게이트부(1301e)는 열 선택 신호(CSL0)에 응답하여 선택된 메모리 블록의 비트 라인들(BL0, BLB0)을 대응하는 입출력 라인들(IO0, IOB0)과 전기적으로 연결하거나 절연시킨다. 절연부(1301f)는 제어 신호(PISOI)에 응답하여 대응하는 메모리 블록의 비트 라인들(BL0, BLB0)을 증폭부들(1301c, 1301d)과 전기적으로 연결하거나 절연시킨다. 절연부(1301g)는 제어 신호(PISOJ)에 응답하여 대응하는 메모리 블록의 비트 라인들(BL0, BLB0)을 증폭부들(1301c, 1301d)과 전기적으로 연결하거나 절연시킨다.
다시 도 2를 참조하면, 감지 증폭기 구동부(1500L)는 감지 증폭 블록(1300L) 의 감지 증폭기들(1301)에 공급되는 제어 신호들(예를 들면, PISOI, PISOJ, SE, SEB, PEQIB, PEQJB)을 구동하고, 감지 증폭기 구동부(1500R)는 감지 증폭 블록(1300R)의 감지 증폭기들(1301)에 공급되는 제어 신호들(예를 들면, PISOI, PISOJ, SE, SEB, PEQIB, PEQJB)을 구동한다. 감지 증폭 블록(1300L)을 통해 입출력 라인들이 배치되고, 입출력 라인 쌍들(IOx, IOBx)은 입출력 구동부(1600L)에 의해서 구동된다. 마찬가지로, 감지 증폭 블록(1300R)을 통해 입출력 라인 쌍들(IOy, IOBy)이 배치되고, 입출력 라인들(IOj,IOBj)은 입출력 구동부(1600R)에 의해서 구동된다. 열 선택 회로(1400)는 정상 동작시 열 어드레스에 따라 열 선택 신호들(CSL0-CSLm)을 선택적으로 구동한다.
번-인 제어 회로(1700)는 패드(1001)에 연결되며, 웨이퍼 레벨 번-인 테스트 동작시 패드(1001)에 공급되는 번-인 테스트 정보(WBI)에 응답하여 번-인 제어 신호들(WBI_SE, WBI_EQ_IO, WBI_CSL)을 발생한다. 번-인 제어 회로(1700)는 버퍼부(1702) 및 소정의 지연 시간(△t0)을 갖는 지연부(1704)로 구성된다. 여기서, 지연부(1704)는 입력 신호의 로우-하이 천이를 정해진 시간만큼 지연시키고 입력 신호의 하이-로우 천이를 지연없이 출력한다. 열 디코더 회로(1400)는 번-인 제어 신호(WBI_CSL)가 활성화될 때 열 선택 신호들(CSLi)을 동시에 활성화시킨다. 입출력 구동부들(1600L, 1600R)은 번-인 제어 신호(WBI_EQ_IO)가 활성화될 때 입출력 라인들을 하이-레벨 전압과 로우-레벨 전압으로 각각 구동한다. 감지 증폭기 구동부들(1500L, 1500R)은 번-인 제어 신호(WBI_EQ_IO)가 활성화될 때 감지 증폭기의 제어 신호들을 활성화/비활성화시킨다. 특히, 웨이퍼 레벨 번-인 테스트 동작시, 번-인 제어 신호들(WBI_EQ_IO, WBI_CSL, WBI_SE)의 활성화 순서는 입출력 라인들의 구동 이후에 비트 라인들과 입출력 라인들이 연결되고 비트 라인들이 증폭되도록 결정될 것이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 웨이퍼 레벨 번-인 테스트 동작을 설명하기 위한 타이밍도이다. 이하, 반도체 메모리 장치의 웨이퍼 레벨 번-인 테스트 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명에 따른 반도체 메모리 장치는 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 동시에 스트레스를 가할 수 있는 웨이퍼 레벨 번-인 테스트 동작을 수행하기에 적합하다. 좀 더 구체적으로 설명하면 다음과 같다.
패드(1001)에 인가되는 번-인 테스트 신호(WBI)가 하이 레벨로 활성화되면, 먼저, 번-인 제어 신호들(WBI_EQ_IO, WBI_CSL)이 하이로 활성화된다. 열 디코더 회로(1400)는 번-인 제어 신호(WBI_CSL)의 활성화에 응답하여 모든 열 선택 신호들(CSLi)을 동시에 활성화시킨다. 입출력 구동부들(1600L, 1600R)은 번-인 제어 신호(WBI_EQ_IO)의 활성화에 응답하여 각 쌍의 입출력 라인들(IOj, IOBj)을 하이-레벨 전압 및 로우-레벨 전압으로 (또는 로우-레벨 전압 및 하이-레벨 전압으로) 각각 구동한다. 감지 증폭기 구동부들(1500L, 1500R) 각각은 번-인 제어 신호(WBI_EQ_IO)의 활성화에 응답하여 제어 신호들(PEQIB, PEQJB)을 로우로 비활성화시킨다. 웨이퍼 레벨 번-인 테스트 동작시, 감지 증폭기들(1301)에 인가되는 제어 신호들(PISOI, PISOJ)은 하이 레벨로 유지된다. 설명의 편의상, 하나의 감지 증폭기 를 기준으로 번-인 테스트 동작이 설명될 것이다.
도 3에 있어서, 열 선택 신호(CSL0)가 활성화됨에 따라, 입출력 라인 쌍(IO0, IOB0)은 열 게이트부(1301e)를 통해 각 메모리 블록의 비트 라인 쌍(BL0, BLB0)과 전기적으로 연결된다. 도 4에 도시된 바와 같이, 한 쌍의 입출력 라인들(IO0, IOB0)은 번-인 제어 신호(WBI_EQ_IO)의 활성화시 입출력 구동 회로(1600)를 통해 로우-레벨 전압 및 하이-레벨 전압으로 각각 구동된다. 이와 동시에, 입출력 라인 쌍(IO0, IOB0)이 열 게이트부(1301e)를 통해 각 메모리 블록의 비트 라인 쌍(BL0, BLB0)과 전기적으로 연결되어 있기 때문에, 도 4에 도시된 바와 같이, 비트 라인들(BL0, BLB0) 사이에 전압차가 생기기 시작한다. 지연부(1704)의 정해진 지연 시간 후에 번-인 제어 신호(WBI_SE)가 하이로 활성화된다.
감지 증폭기 구동 회로(1500)는 번-인 제어 신호(WBI_SE)의 활성화에 응답하여 제어 신호들(SE, SEB)을 하이-레벨 전압 및 로우-레벨 전압으로 각각 구동한다. 이는 P-래치 및 N-래치 증폭부들(1301c, 1301d)을 통해 비트 라인들(BL0, BLB0)이 로우-레벨 전압 및 하이-레벨 전압으로 각각 증폭되게 한다. 따라서, 각 쌍의 비트 라인들 사이에 스트레스가 가해진다. 게다가, 각 쌍의 비트 라인들이 로우-레벨 전압 및 하이-레벨 전압로 설정됨에 따라, 비트 라인 쌍들의 인접한 비트라인들 사이에도 스트레스가 가해진다. 예를 들면, 앞서의 설명에 따르면, 비트 라인들(BL0, BLB0)이 로우-레벨 전압 및 하이-레벨 전압로 각각 설정되고, 비트 라인들(BL1, BLB1)이 로우-레벨 전압 및 하이-레벨 전압로 각각 설정된다. 비트 라인(BLB0)이 하이-레벨 전압으로 설정되고 비트 라인(BL1)이 로우-레벨 전압으로 설정되기 때문 에, 비트 라인 쌍들의 인접한 비트 라인들 사이에 전압차가 생긴다.
패드(1001)에 인가되는 웨이퍼 레벨 번-인 신호(WBI)가 로우로 비활성화됨에 따라, 번-인 제어 신호들(WBI_EQ_IO, WBI_SE, WBI_CSL)은 로우로 비활성화된다. 즉, 웨이퍼 레벨 번-인 테스트 동작이 종료된다.
이상의 설명에서 알 수 있듯이, 단지 하나의 패드만을 이용하여 웨이퍼 레벨 번-인 테스트 동작이 수행된다. 이는 하나의 테스터를 통해 보다 많은 반도체 메모리 장치들을 동시에 테스트할 수 있음을 의미한다. 즉, 멀티 테스팅 효율이 향상된다. 게다가, 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 스트레스를 동시에 가할 수 있기 때문에, 전반적인 테스트 시간을 줄이는 것이 가능하다.
도 5는 본 발명의 제 2 실시예에 따른 도 1에 도시된 메모리 셀 어레이의 일부 및 관련된 주변 회로들을 개략적으로 보여주는 블록도이다. 도 5에 있어서, 도 2에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호로 표기되며, 그것에 대한 설명은 생략된다.
도 5를 참조하면, 번-인 제어 회로(1700a)는 패드(1001)에 연결되며, 웨이퍼 레벨 번-인 테스트 동작시 패드(1001)에 공급되는 테스트 정보(WBI)에 응답하여 번-인 제어 신호들(WBI_SE, WBI_EQ_IO, WBI_CSL)을 발생한다. 번-인 제어 회로(1700a)는 버퍼부(1712), 제 1 지연 시간(△t1)을 갖는 지연부(1714), 그리고 제 2 지연 시간(△t0)을 갖는 지연부(1716)로 구성된다. 여기서, 지연부들(1714, 1716) 각각은 입력 신호의 로우-하이 천이를 정해진 시간만큼 지연시키고 입력 신호의 하 이-로우 천이를 지연없이 출력한다. 버퍼부(1712)는 패드(1001)를 통해 입력되는 번-인 테스트 신호(WBI)에 응답하여 번-인 제어 신호(WBI_EQ_IO)를 출력하고, 지연부(1714)는 버퍼(1712)의 출력을 제 1 지연 시간(△t1)만큼 지연시키고, 지연된 신호를 번-인 제어 신호(WBI_CSL)로서 출력하며, 지연부(1716)는 지연부(1714)의 출력을 제 2 지연 시간(△t0)만큼 지연시키고, 지연된 신호를 번-인 제어 신호(WBI_SE)로서 출력한다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 웨이퍼 레벨 번-인 테스트 동작을 설명하기 위한 타이밍도이다. 이하, 반도체 메모리 장치의 웨이퍼 레벨 번-인 테스트 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명에 따른 반도체 메모리 장치는 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 동시에 스트레스를 가할 수 있는 웨이퍼 레벨 번-인 테스트 동작을 수행하기에 적합하다. 좀 더 구체적으로 설명하면 다음과 같다.
패드(1001)에 인가되는 번-인 테스트 신호(WBI)가 하이 레벨로 활성화되면, 먼저, 번-인 제어 신호(WBI_EQ_IO)가 하이로 활성화된다. 입출력 구동부들(1600L, 1600R)은 번-인 제어 신호(WBI_EQ_IO)의 활성화에 응답하여 각 쌍의 입출력 라인들(IOj, IOBj)을 하이-레벨 전압 및 로우-레벨 전압으로 (또는 로우-레벨 전압 및 하이-레벨 전압으로) 각각 구동한다. 감지 증폭기 구동부들(1500L, 1500R) 각각은 번-인 제어 신호(WBI_EQ_IO)의 활성화에 응답하여 제어 신호들(PEQIB, PEQJB)을 로우로 비활성화시킨다. 웨이퍼 레벨 번-인 테스트 동작시, 감지 증폭기들(1301)에 인 가되는 제어 신호들(PISOI, PISOJ)은 하이 레벨로 유지된다. 번-인 제어 신호(WBI_EQ_IO)가 활성화되고 소정의 시간 즉, 제 1 지연 시간(△t1)이 경과한 후, 도 6에 도시된 바와 같이, 번-인 제어 신호(WBI_CSL)가 하이로 활성화된다. 열 디코더 회로(1400)는 번-인 제어 신호(WBI_CSL)의 활성화에 응답하여 모든 열 선택 신호들(CSLi)을 동시에 활성화시킨다. 설명의 편의상, 하나의 감지 증폭기를 기준으로 동작이 설명될 것이다.
도 3에 있어서, 열 선택 신호(CSL0)가 활성화됨에 따라, 입출력 라인 쌍(IO0, IOB0)은 열 게이트부(1301e)를 통해 각 메모리 블록의 비트 라인 쌍(BL0, BLB0)과 전기적으로 연결된다. 도 6에 도시된 바와 같이, 한 쌍의 입출력 라인들(IO0, IOB0)은 번-인 제어 신호(WBI_EQ_IO)의 활성화시 입출력 구동 회로(1600)를 통해 로우-레벨 전압 및 하이-레벨 전압으로 각각 구동된다. 제 1 지연 시간(△t1)이 경과한 후, 입출력 라인 쌍(IO0, IOB0)이 열 게이트부(1301e)를 통해 각 메모리 블록의 비트 라인 쌍(BL0, BLB0)과 전기적으로 연결되어 있기 때문에, 도 6에 도시된 바와 같이, 비트 라인들(BL0, BLB0) 사이에 전압차가 생기기 시작한다. 번-인 제어 신호(WBI_CSL)가 활성화되고 지연부(1716)의 정해진 지연 시간(△t0)이 경과 후에 번-인 제어 신호(WBI_SE)가 하이로 활성화된다.
감지 증폭기 구동 회로(1500)는 번-인 제어 신호(WBI_SE)의 활성화에 응답하여 제어 신호들(SE, SEB)을 하이-레벨 전압 및 로우-레벨 전압으로 각각 구동한다. 이는 P-래치 및 N-래치 증폭부들(1301c, 1301d)을 통해 비트 라인들(BL0, BLB0)이 로우-레벨 전압 및 하이-레벨 전압으로 각각 증폭되게 한다. 따라서, 각 쌍의 비트 라인들 사이에 스트레스가 가해진다. 게다가, 각 쌍의 비트 라인들이 로우-레벨 전압 및 하이-레벨 전압로 설정됨에 따라, 비트 라인 쌍들의 인접한 비트라인들 사이에도 스트레스가 가해진다. 예를 들면, 앞서의 설명에 따르면, 비트 라인들(BL0, BLB0)이 로우-레벨 전압 및 하이-레벨 전압로 각각 설정되고, 비트 라인들(BL1, BLB1)이 로우-레벨 전압 및 하이-레벨 전압로 각각 설정된다. 비트 라인(BLB0)이 하이-레벨 전압으로 설정되고 비트 라인(BL1)이 로우-레벨 전압으로 설정되기 때문에, 비트 라인 쌍들의 인접한 비트 라인들 사이에 전압차가 생긴다.
패드(1001)에 인가되는 웨이퍼 레벨 번-인 신호(WBI)가 로우로 비활성화됨에 따라, 번-인 제어 신호들(WBI_EQ_IO, WBI_SE, WBI_CSL)은 로우로 비활성화된다. 즉, 웨이퍼 레벨 번-인 테스트 동작이 종료된다.
제 1 실시예와 마찬가지로, 제 2 실시예에 따른 반도체 메모리 장치는 단지 하나의 패드만을 이용하여 웨이퍼 레벨 번-인 테스트 동작을 수행한다. 이는 하나의 테스터를 통해 보다 많은 반도체 메모리 장치들을 동시에 테스트할 수 있음을 의미한다. 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 스트레스를 동시에 가할 수 있기 때문에, 전반적인 테스트 시간을 줄이는 것이 가능하다.
도 7은 본 발명의 제 3 실시예에 따른 도 1에 도시된 메모리 셀 어레이의 일부 및 관련된 주변 회로들을 개략적으로 보여주는 블록도이다. 도 7에 있어서, 도 2에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호로 표기되며, 그것에 대한 설명은 생략된다.
도 7을 참조하면, 번-인 제어 회로(1700b)는 패드(1001)에 연결되며, 웨이퍼 레벨 번-인 테스트 동작시 패드(1001)에 공급되는 번-인 테스트 신호(WBI)에 응답하여 번-인 제어 신호들(WBI_SE, WBI_EQ_IO, WBI_CSL)을 발생한다. 번-인 제어 회로(1700b)는 버퍼부(1722), 제 1 지연 시간(△t1)을 갖는 지연부(1724), 제 2 지연 시간(△t0)을 갖는 지연부(1726), 그리고 제 3 지연 시간(△t2)을 갖는 지연부(1726)로 구성된다. 버퍼부(1722)는 패드(1001)를 통해 입력되는 번-인 테스트 신호(WBI)를 입력받고, 지연부(1724)는 버퍼(1722)의 출력을 제 1 지연 시간(△t1)만큼 지연시키고, 지연된 신호를 번-인 제어 신호(WBI_CSL)로서 출력하며, 지연부(1726)는 지연부(1724)의 출력을 제 2 지연 시간(△t0)만큼 지연시키고, 지연된 신호를 번-인 제어 신호(WBI_SE)로서 출력한다. 지연부들(1724, 1726) 각각은 입력 신호의 로우-하이 천이를 정해진 시간만큼 지연시키고 입력 신호의 하이-로우 천이를 지연없이 출력한다.
지연부들(1724, 1726)과 달리, 지연부(1728)는 버퍼(1722)의 출력이 로우-하이 천이를 가질 때 지연 없이 버퍼(1722)의 출력을 번-인 제어 신호(WBI_EQ_IO)로서 출력한다. 버퍼(1722)의 출력이 하이-로우 천이를 가질 때, 지연부(1728)는 버퍼 출력의 하이-로우 천이를 제 3 지연 시간(△t2)만큼 지연시킨다. 즉, 번-인 제어 신호(WBI_EQ_IO)의 하이-로우 천이는 버퍼 출력이 하이-로우 천이를 갖고 소정 시간 즉, 제 3 지연 시간(△t2)이 경과한 후 생긴다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 웨이퍼 레벨 번-인 테스트 동작을 설명하기 위한 타이밍도이다. 이하, 반도체 메모리 장치의 웨이 퍼 레벨 번-인 테스트 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명에 따른 반도체 메모리 장치는 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 동시에 스트레스를 가할 수 있는 웨이퍼 레벨 번-인 테스트 동작을 수행하기에 적합하다. 좀 더 구체적으로 설명하면 다음과 같다.
패드(1001)에 인가되는 번-인 테스트 신호(WBI)가 하이 레벨로 활성화되면, 먼저, 지연부(1728)를 통해 번-인 제어 신호(WBI_EQ_IO)가 하이로 활성화된다. 앞서 언급된 바와 같이, 버퍼 출력의 로우-하이 천이는 지연부(1728)에 의해서 지연되지 않는다. 입출력 구동부들(1600L, 1600R)은 번-인 제어 신호(WBI_EQ_IO)의 활성화에 응답하여 각 쌍의 입출력 라인들(IOj, IOBj)을 하이-레벨 전압 및 로우-레벨 전압으로 (또는 로우-레벨 전압 및 하이-레벨 전압으로) 각각 구동한다. 감지 증폭기 구동부들(1500L, 1500R) 각각은 번-인 제어 신호(WBI_EQ_IO)의 활성화에 응답하여 제어 신호들(PEQIB, PEQJB)을 로우로 비활성화시킨다. 웨이퍼 레벨 번-인 테스트 동작시, 감지 증폭기들(1301)에 인가되는 제어 신호들(PISOI, PISOJ)은 하이 레벨로 유지된다. 번-인 제어 신호(WBI_EQ_IO)가 활성화되고 소정의 시간 즉, 제 1 지연 시간(△t1)이 경과한 후, 도 8에 도시된 바와 같이, 번-인 제어 신호(WBI_CSL)가 활성화된다. 열 디코더 회로(1400)는 번-인 제어 신호(WBI_CSL)의 활성화에 응답하여 모든 열 선택 신호들(CSLi)을 동시에 활성화시킨다. 설명의 편의상, 하나의 감지 증폭기를 기준으로 번-인 테스트 동작이 설명될 것이다.
도 3에 있어서, 열 선택 신호(CSL0)이 활성화됨에 따라, 입출력 라인 쌍 (IO0, IOB0)은 열 게이트부(1301e)를 통해 각 메모리 블록의 비트 라인 쌍(BL0, BLB0)과 전기적으로 연결된다. 도 8에 도시된 바와 같이, 한 쌍의 입출력 라인들(IO0, IOB0)은 번-인 제어 신호(WBI_EQ_IO)의 활성화시 입출력 구동 회로(1600)를 통해 로우-레벨 전압 및 하이-레벨 전압으로 각각 구동된다. 제 1 지연 시간(△t1)이 경과한 후, 입출력 라인 쌍(IO0, IOB0)이 열 게이트부(1301e)를 통해 각 메모리 블록의 비트 라인 쌍(BL0, BLB0)과 전기적으로 연결되어 있기 때문에, 도 8에 도시된 바와 같이, 비트 라인들(BL0, BLB0) 사이에 전압차가 생기기 시작한다. 번-인 제어 신호(WBI_CSL)가 활성화되고 지연부(1726)의 정해진 지연 시간(△t0)이 경과 후에 번-인 제어 신호(WBI_SE)가 하이로 활성화된다.
감지 증폭기 구동 회로(1500)는 번-인 제어 신호(WBI_SE)의 활성화에 응답하여 제어 신호들(SE, SEB)을 하이-레벨 전압 및 로우-레벨 전압으로 각각 구동한다. 이는 P-래치 및 N-래치 증폭부들(1301c, 1301d)을 통해 비트 라인들(BL0, BLB0)이 로우-레벨 전압 및 하이-레벨 전압으로 각각 증폭되게 한다. 따라서, 각 쌍의 비트 라인들 사이에 스트레스가 가해진다. 게다가, 각 쌍의 비트 라인들이 로우-레벨 전압 및 하이-레벨 전압로 설정됨에 따라, 비트 라인 쌍들의 인접한 비트라인들 사이에도 스트레스가 가해진다. 예를 들면, 앞서의 설명에 따르면, 비트 라인들(BL0, BLB0)이 로우-레벨 전압 및 하이-레벨 전압로 각각 설정되고, 비트 라인들(BL1, BLB1)이 로우-레벨 전압 및 하이-레벨 전압로 각각 설정된다. 비트 라인(BLB0)이 하이-레벨 전압으로 설정되고 비트 라인(BL1)이 로우-레벨 전압으로 설정되기 때문에, 비트 라인 쌍들의 인접한 비트 라인들 사이에 전압차가 생긴다.
패드(1001)에 인가되는 번-인 테스트 신호(WBI)가 로우로 비활성화될 때, 제 1 실시예와 달리, 번-인 제어 신호(WBI_EQ_IO)는 번-인 테스트 신호(WBI)가 로우로 비활성화되고 일정 지연 시간(△t2)이 경과한 후에 로우로 비활성화된다. 즉, 열 선택 신호(CSLi)가 비활성화되고 지연 시간(△t2)이 경과한 후에 감지 증폭기 구동 회로(1500) 및 입출력 구동 회로(1600)가 비활성화된다. 즉, 웨이퍼 레벨 번-인 테스트 동작이 종료된다.
제 1 및 제 2 실시예들과 마찬가지로, 제 3 실시예에 따른 반도체 메모리 장치는 단지 하나의 패드만을 이용하여 웨이퍼 레벨 번-인 테스트 동작을 수행한다. 이는 하나의 테스터를 통해 보다 많은 반도체 메모리 장치들을 동시에 테스트할 수 있음을 의미한다. 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 스트레스를 동시에 가할 수 있기 때문에, 전반적인 테스트 시간을 줄이는 것이 가능하다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 예를 들면, 각 쌍의 입출력 라인들은 로우-레벨 전압 및 하이-레벨 전압으로 구동되거나 하이-레벨 전압 및 로우-레벨 전압으로 구동될 수 있다. 이는 입출력 구동 회로(1600)에 선택 정보를 제공함으로써 쉽게 달성될 수 있다. 선택 정보는 웨이퍼 레벨 번-인 테스트 동작시 별도의 패드를 통해 테스터에 의해서 제공되거나, 잘 알려진 비밀키 입력 방식에 따라 패드(1001)를 통해 입력될 수 있다. 후자의 경우, 패드(1001)에는 비밀키 입력 검출 기능을 갖는 잘 알려진 회로가 연결되어야 한다. 또한, 감지 증폭기(1301)에 공급되는 프리챠지 전압(VBL)은 잘 알려진 프리챠지 전압 발생기를 통해 내부적을 생성되거나, 별도의 패드를 통해 테스터에 의해서 직접 공급될 수 있다. 이에 반해서, 비트 라인들 사이에 스트레스가 가해지는 웨이퍼 레벨 번-인 테스트 동작시, 프리챠지 전압(VBL)이 사용되지 않을 수도 있다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 단지 하나의 패드만을 이용하여 웨이퍼 레벨 번-인 테스트 동작을 수행한다. 이는 하나의 테스터를 통해 보다 많은 반도체 메모리 장치들을 동시에 테스트할 수 있음을 의미한다. 각 쌍의 비트 라인들 사이에 그리고 비트 라인 쌍들의 인접한 비트 라인들 사이에 스트레스를 동시에 가할 수 있기 때문에, 전반적인 테스트 시간을 줄이는 것이 가능하다.

Claims (14)

  1. 복수의 비트 라인 쌍들이 배열된 메모리 블록과;
    입출력 라인 쌍들을 구동하는 입출력 구동 회로와;
    열 선택 신호들을 발생하는 열 선택 회로와;
    감지 증폭 인에이블 신호들을 발생하는 감지 증폭기 구동 회로와;
    상기 열 선택 신호들에 응답하여 상기 입출력 라인 쌍들을 상기 비트 라인 쌍들과 전기적으로 연결하고, 상기 감지 증폭 인에이블 신호들에 응답하여 상기 각 쌍의 비트 라인들 사이의 전압차를 감지 증폭하는 감지 증폭 회로와;
    하나의 패드에 연결되며, 상기 패드를 통해 입력된 번-인 테스트 신호에 응답하여 상기 입출력 구동 회로, 상기 감지 증폭기 구동 회로, 그리고 상기 열 선택 회로를 제어하는 번-인 제어 회로를 포함하며,
    웨이퍼 레벨 번-인 테스트 동작시, 상기 번-인 제어 회로는 상기 각 쌍의 입출력 라인들이 상보 레벨들로 구동된 후 상기 입출력 라인 쌍들이 상기 비트 라인 쌍들과 전기적으로 연결되도록 그리고 상기 각 쌍의 비트 라인들 사이의 전압차가 마지막으로 증폭되도록 상기 입출력 구동 회로, 상기 감지 증폭기 구동 회로, 그리고 상기 열 선택 회로를 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 번-인 테스트 회로는 상기 번-인 테스트 신호의 활성화에 응답하여 제 1 내지 제 3 번-인 제어 신호들을 발생하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 번-인 제어 신호들은 상기 번-인 테스트 신호의 활성화시 활성화되고, 상기 제 3 번-인 제어 신호는 상기 번-인 테스트 신호가 활성화되고 소정 지연 시간이 경과한 후 활성화되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 번-인 제어 신호는 상기 번-인 테스트 신호의 활성화시 활성화되고, 상기 제 2 번-인 제어 신호는 상기 제 1 번-인 제어 신호가 활성화되고 제 1 지연 시간이 경과한 후 활성화되며, 상기 제 3 번-인 제어 신호는 상기 제 2 번-인 테스트 신호가 활성화되고 제 2 지연 시간이 경과한 후 활성화되는 반도체 메모리 장치.
  5. 제 3 항 및 제 4 항 중 어느 하나에 있어서,
    상기 입출력 구동 회로는 상기 제 1 번-인 제어 신호의 활성화에 응답하여 상기 각 쌍의 입출력 라인들을 상보 레벨들로 구동하고, 상기 열 선택 회로는 상기 제 2 번-인 제어 신호의 활성화에 응답하여 상기 열 선택 신호들을 동시에 활성화시키며, 상기 감지 증폭기 구동 회로는 상기 제 3 번-인 제어 신호의 활성화에 응답하여 상기 감지 증폭 인에이블 신호들을 활성화시키는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 번-인 테스트 신호가 비활성화될 때, 상기 제 1 번-인 제어 신호는 상기 번-인 테스트 신호가 비활성화되고 제 3 지연 시간이 경과한 후 비활성화되며, 상기 감지 증폭기 구동 회로는 상기 제 1 번-인 제어 신호의 활성화에 응답하여 등화 신호들을 비활성화시키는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 감지 증폭기 구동 회로는 상기 제 1 번-인 제어 신호의 활성화에 응답하여 등화 신호들을 비활성화시키는 반도체 메모리 장치.
  8. 복수의 비트 라인 쌍들이 배열된 메모리 블록과;
    하나의 패드에 연결되며, 웨이퍼 레벨 번-인 테스트 동작시 상기 패드를 통해 입력된 번-인 테스트 신호에 응답하여 제 1 내지 제 3 번-인 제어 신호들을 발생하는 번-인 제어 회로와;
    상기 제 1 번-인 제어 신호에 응답하여 각 쌍의 입출력 라인들을 상보 레벨들로 구동하는 입출력 구동 회로와;
    상기 제 2 번-인 제어 신호에 응답하여 열 선택 신호들을 동시에 활성화시키는 열 선택 회로와;
    상기 제 3 번-인 제어 신호에 응답하여 감지 증폭 인에이블 신호들을 활성화시키는 감지 증폭기 구동 회로와; 그리고
    상기 열 선택 신호들에 응답하여 상기 입출력 라인 쌍들을 상기 비트 라인 쌍들과 전기적으로 연결하고, 상기 감지 증폭 인에이블 신호들에 응답하여 상기 각 쌍의 비트 라인들 사이의 전압차를 감지 증폭하는 감지 증폭 회로를 포함하며,
    상기 제 1 번-인 제어 신호는 상기 번-인 테스트 신호의 활성화시 활성화되고, 상기 제 2 번-인 제어 신호는 상기 제 1 번-인 제어 신호가 활성화되고 제 1 지연 시간이 경과한 후 활성화되며, 상기 제 3 번-인 제어 신호는 상기 제 2 번-인 테스트 신호가 활성화되고 제 2 지연 시간이 경과한 후 활성화되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 번-인 제어 회로는
    상기 패드를 통해 제공되는 상기 번-인 테스트 신호를 입력받아 상기 제 1 번인 제어 신호를 출력하는 버퍼와;
    상기 버퍼의 출력을 상기 제 1 지연 시간만큼 지연시켜 상기 제 2 번-인 제어 신호를 출력하는 제 1 지연 회로와; 그리고
    상기 제 1 지연 회로의 출력을 상기 제 2 지연 시간만큼 지연시켜 상기 제 3 번-인 제어 신호를 출력하는 제 2 지연 회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 지연 회로들 각각은 입력 신호의 로우-하이 천이를 지연 시키고 상기 입력 신호의 하이-로우 천이를 지연없이 출력하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 번-인 테스트 신호가 비활성화될 때, 상기 제 1 번-인 제어 신호는 상기 번-인 테스트 신호가 비활성화되고 제 3 지연 시간이 경과한 후 비활성화되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 감지 증폭기 구동 회로는 상기 제 1 번-인 제어 신호의 활성화에 응답하여 등화 신호들을 비활성화시키는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 번-인 제어 회로는
    상기 패드를 통해 제공되는 상기 번-인 테스트 신호를 입력받는 버퍼와;
    상기 버퍼의 출력을 상기 제 1 지연 시간만큼 지연시켜 상기 제 2 번-인 제어 신호를 출력하는 제 1 지연 회로와;
    상기 제 1 지연 회로의 출력을 상기 제 2 지연 시간만큼 지연시켜 상기 제 3 번-인 제어 신호를 출력하는 제 2 지연 회로와; 그리고
    상기 버퍼의 출력을 입력받고, 상기 입력된 신호를 상기 제 1 번-인 제어 신 호로서 출력하는 제 3 지연 회로를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 지연 회로들 각각은 입력 신호의 로우-하이 천이를 지연시키고 상기 입력 신호의 하이-로우 천이를 지연없이 출력하고, 상기 제 3 지연 회로는 입력 신호의 로우-하이 천이를 지연없이 출력하고 상기 입력 신호의 하이-로우 천이를 지연시키는 반도체 메모리 장치.
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JPH06223595A (ja) * 1992-09-30 1994-08-12 Sgs Thomson Microelectron Inc 集積回路におけるメモリアレイのストレステスト
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JP2001176296A (ja) 1999-12-10 2001-06-29 Fujitsu Ltd ストレス試験を行うダイナミックメモリデバイス
JP2001236798A (ja) 2000-02-18 2001-08-31 Fujitsu Ltd 半導体記憶装置及びストレス電圧設定方法
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