JP2016040749A

JP2016040749A - 半導体装置及びその試験方法

Info

Publication number: JP2016040749A
Application number: JP2014164450A
Authority: JP
Inventors: 靖弘難波; Yasuhiro Nanba
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2014-08-12
Filing date: 2014-08-12
Publication date: 2016-03-24

Abstract

【課題】劣化させる必要のないドライバ等がBT試験に起因して不所望に特性劣化してしまい、このことが製品の歩留まり低下の一因となっていた。
【解決手段】BT試験する際、セットコマンドとリセットコマンドで規定される期間の一部期間に限定して、メモリセルアレイのドライバにBT電圧が印加される。これにより、ドライバを構成するトランジスタの劣化を防止することができる。
【選択図】図２

Description

本発明は、半導体装置及びその試験方法に関する。

一般に、DRAM等の半導体装置の製造過程では、出荷前に、バーンインテスト(以下、BT試験)と呼ばれる試験が行われている。BT試験は、半導体装置出荷後の信頼性を確保することを目的として行われている。即ち、BT試験は、半導体装置に擬似的に経年変化を発生させ、出荷後の経年変化を抑制するためにも行われる。これは、経年変化工程後の半導体装置の経年変化は、経年変化工程を経ない半導体装置の経年変化よりも小さくなることを利用している。そして、出荷後の初期におこるであろう不良をリジェクトさせている。

通常、BT試験は半導体装置を高温に保たれた恒温槽内で、通常使用される電圧よりも高い電圧(BT電圧)を印加することによって行われている。

特許文献１は、N型MOSトランジスタによって構成されたメモリセルを有するDRAMのBT試験回路及び試験方法を開示している。特許文献１に示されたBT試験は、メモリセルを構成するN型MOSトランジスタのゲート酸化膜及び当該N型MOSトランジスタに接続されたメモリセル容量に対し、個別独立にBT電圧を印加している。具体的に説明すると、特許文献１は、ワード線レベルと内部降圧電源とのレベルの比をBT試験時と通常動作時とで切り替えることによって、セルトランジスタのゲート酸化膜及びメモリセルの容量酸化膜に対し同一の電圧ストレスを印加することを提案している。

特許文献２は、DRAMを構成するメモリセルアレイのワード線電圧ストレス試験回路を開示している。また、特許文献２は、N型MOSトランジスタによって構成されたブートストラップ方式のワード線駆動回路を有するDRAMにおけるBT試験に伴う課題及びその解決手段を提案している。即ち、ブートストラップ方式のワード線駆動回路を有するDRAMにおいて、全てのワード線を一斉に活性化して電圧ストレスを同時に加えるオールワード活性化を行った場合、十分な電圧ストレスが掛からなくなることを指摘している。このため、特許文献２は、試験時間中、全てのN型MOSトランジスタのゲート端子に持続的に駆動電圧を印加すると共に、全てのN型MOSトランジスタのドレイン端子に断続する駆動電圧を印加するワード線電圧ストレス試験回路を開示している。しかしながら、特許文献２は、ブートストラップ方式を採用していないワード線駆動回路を含むDRAMにおけるBT試験に伴う問題点等について何ら示唆していない。

また、特許文献３は、ストレス電圧印加時間によって閾値が変化することを利用して、ストレス電圧及びその印加時間を制御することにより、閾値電圧の異なるトランジスタを製造する半導体装置の製造方法を開示している。

特開平０６−１１１５９９号公報特開平０９−２３１７９６号公報特開２０１２−５９９９６号公報

しかしながら、特許文献１〜３は、BT試験の際に、半導体装置のドライバ回路を構成するトランジスタに特性劣化が生じることについて何ら指摘していない。

本発明者の研究によれば、BT試験の際に、通常電圧よりも高いBT電圧を印加すると、ドライバを構成するMOSトランジスタの閾値及び伝達コンダクタンスが経年変化以上に劣化してしまうことが判明した。トランジスタ特性の劣化により、アクセスが遅延してしまうことも受けられる。この結果、本来、良品と判定されるべき製品を不良品として判定される場合があり、このことが製品の歩留まりの低下を招いていると言う事実が見いだされた。

BT試験に起因した不良品発生は、半導体装置に微細化と共により大きな問題となるものと予想される。即ち、劣化させる必要のないドライバがBT試験によって劣化してしまい、歩留まりの低下の問題が生じるものと推測される。

本発明の一態様によれば、メモリセルアレイと、セットコマンドを受けて、前記メモリセルアレイを活性化し、リセットコマンドを受けて前記メモリセルアレイを不活性にするデコーダ回路と、前記セットコマンド及び前記リセットコマンドによって定まる期間中に、第１の電圧を印加すると共に、前記セットコマンド及び前記リセットコマンドによって定まる期間内の一部の期間に、前記第１の電圧よりも高い第２の電圧を印加する電圧発生回路を有することを特徴とする半導体装置が得られる。

本発明の別の態様によれば、通常電圧の下で通常の動作を行うメモリセルアレイに、前記セットコマンド及び前記リセットコマンドによって定まる期間(tRAS)期間中、当該期間(tRAS)よりも短い期間、前記通常電圧よりも高いBT電圧を印加することによって、BT試験を行うことを特徴とする半導体装置の試験方法が得られる。

本発明によれば、BT試験の試験条件に起因した不良品の発生を抑制でき、これによって、歩留まりを改善できる半導体装置が得られる。

本発明に係るBT試験を説明する図であり、(A)は本発明の試験対象となる回路を示す図、 (B)は通常のBT試験の際に印加される電圧波形を示す図である。本発明に係るBT試験を説明する電圧波形図である。本発明に係る半導体装置を説明するブロック図である。図３に示された半導体装置の一部をより具体的に説明するブロック図である。本発明に係るBT試験を説明する波形図である。本発明を適用できる半導体装置の具体的構成を説明する図である。

[BT試験]
通常、BT試験は、半導体装置をBTテスターに積載した状態で温度制御可能な恒温槽内で行われる。室温から８５℃程度の第１の温度まで恒温槽を昇温し、所定時間、恒温槽はこの温度に維持される。所定時間経過後、恒温槽の温度は第１の温度から１２５℃程度の第２の温度まで昇温され、第２の温度で約５時間程度、BT試験が行われる。その後、第１の温度に降温される。この第１の温度と第２の温度サイクルが何ループか繰り返される。

次に、試験対象となる半導体装置(半導体チップ又は半導体ウェハ)は、例えば、単一のセルトランジスタと当該セルトランジスタに接続されたキャパシタをメモリセルとして多数含むDRAMであるものとする。

このようなDRAMのメモリセルには、ビット線BLとワード線WLが接続されている。通常動作の場合、メモリセルのワード線WLに３．０ボルトの通常電圧を印加した状態で、ビット線BL上を通してデータを書き込み、また、ビット線BL上にデータが読み出されている。

一方、BT試験は、高温に保たれた恒温槽内で、通常電圧よりも高いBT電圧を試験対象となる半導体装置に温度及び電圧ストレスを与えることによって行われている。

DRAMでは、各メモリセルを構成するセルトランジスタは、サブワードドライバ(SWD)及びメインワードドライバ(MWD)を含むワード回路を介してアドレス回路に接続されている。

本発明に係るBT試験の理解を容易にするために、図１を参照して、本出願人において実施されてきたBT試験を説明する。図１(A)は、メインワードドライバ(MWD)及びサブワードドライバ(SWD)を含むワード回路を簡略化して示している。図示されたメインワードドライバ(MWD)は第１のCMOS回路１０１によって構成され、サブワードドライバ(SWD)は第２のCMOS回路１０２によって構成されている。第１のCMOS回路１０１はNMOSトランジスタとPMOSトランジスタを含み、NMOSトランジスタとPMOSトランジスタのゲート及びドレインはそれぞれ共通に接続されている。NMOSトランジスタ及びPMOSトランジスタのソースにはそれぞれ電源電圧Vkk及びVppが接続されている。

共通に接続されたゲートには、アドレス回路(図示せず)からメインワード線(MWL)信号が与えられる。第１のCMOS回路１０１のNMOSトランジスタはMWLBセットドライバとして動作する。

一方、サブワードドライバ(SWD)を構成する第２のCMOS回路１０２は、ゲート及びドレインを共通に接続されたNMOSトランジスタとPMOSトランジスタによって構成されており、共通に接続されたゲートには、第１のCMOS回路１０１からメインワード線(MWL)信号を反転したMWLB信号が与えられている。また、第２のCMOS回路１０２には、非選択のサブワードを電源電圧Vkkに維持するために、NMOSトランジスタ１０３が接続されている。

第２のCMOS回路１０２のPMOSトランジスタのソース、及びNMOSトランジスタ１０３のゲートには、トランジスタ(FX)駆動回路(図示せず)からFXT信号及びFXB信号が与えられている。

ここで、図示されたワード回路のBT試験は、図１(B)に示すように、通常電圧３．０ボルとよりも高い４．５ボルトの電圧を印加することによって行われる。

BT試験の際、アクティブコマンド(ACT)に応じて、図１(A)のメインワード線(MWL)信号が４．５Vから０Vになると、第１のCMOS回路１０１のMWL信号は、４．５Vから０Vになり、第２のCMOS回路１０２のSWL信号は、０Vから４．５Vになる。この状態は、リセットコマンド(PRE)が到来するまでの期間(tRAS)継続する。リセットコマンド(PRE)に応じて、メインワード線(MWL)信号が０Vから４．５Vまで遷移していくと、第１のCMOS回路１０１からの出力信号であるMWLB信号は、０Vから４．５Vになり、第２のCMOS回路１０２からの出力信号であるSWL信号は、４．５Vより、徐々に低下していく。

ここで、リセットコマンド(PRE)を受信した後、第１のCMOS回路１０２に印加される電圧を説明する。リセットコマンド(PRE)受信直後、図１(B)に示すように、SWL信号は４．５Vの電圧に維持されているため、第２のCMOS回路１０２のNMOSトランジスタのドレイン・ソース間の電圧VDは、４．５Vである。一方、当該NMOSトランジスタのゲート電圧VGは、０Vから４．５Vに急激に遷移する。このように、ソース・ドレイン電圧VDが通常電圧よりも高い状態で、ゲート電圧VGが高い電圧まで遷移する場合、SWLリセットドライバであるNMOSトランジスタの閾値電圧(Vth)及び伝達コンダクタンス(gm)等の特性が不所望に劣化することが判明した。

この特性の劣化は、半導体装置の諸特性を劣化させ、半導体装置の歩留まりの低下を招くことが見いだされた。

ここで、上記したNMOSトランジスタの閾値及び伝達コンダクタンスの劣化の原因について説明する。MOSトランジスタのドレインに高電圧を印加し、VG＜VDとなるようなゲート電圧を印加した状態、即ち、チャネルがドレイン端に達せず、ゲート電圧VGがドレイン電圧VDより小さい状態において、ドレインに高電圧が印加されると、ドレイン近傍に高電界領域が形成される。この場合、ソースから流れ出した電子がドレイン近傍の高電界によりImpact ionization：衝突電離を起こし、そのときに電子正孔対を発生する。このうち、大部分の正孔は、基板に向かって流れ基板電流になるが、大きなエネルギー得た電子は、電位障壁を乗り越えゲート酸化膜中に注入され、トラップされる。これによりMOSトランジスタの閾値電圧（Vth）および伝達コンダクタンス（gm）などの特性(ドレイン・ソース電流能力)が劣化する。

このホットキャリア現象は、ドレイン電圧(VD)が高いほど、劣化が大きくなり、且つ、ゲート電圧(VG)が、VG<VD(ほぼVDの中間レベル：(1/2)VD)の際に、ワースト劣化となることが判明した。即ち、通常のBT試験では、劣化させる必要のないトランジスタ、特に、ドライバを構成するトランジスタをホットキャリアによって劣化させていた。尚、以下では、N型MOSトランジスタにおけるホットキャリア現象及びこの影響を軽減する場合についてのみ説明するが、ホットキャリア現象はN型MOSトランジスタに限らず、P型MOSトランジスタにおいても同様に生じる。したがって、本発明はN型MOSトランジスタに限定されることなく、P型MOSトランジスタにも適用できることは言うまでもない。

また、図１(A)及び(B)では、ワード回路を例にとって説明したが、上記したホットキャリア現象は、FXTドライバ、MWLドライバなどにおいても同様である。また、PMOSトランジスタにおいても同様な現象が生じることが判明した。

[本発明の原理]
図１(A)及び図２を参照して、本発明の原理を参照して説明する。図２は、MWLB信号と、サブワードライン(SWL)信号との関係を示している。

本発明に係るBT試験は、BT試験期間(tRAS)中に、３．０Vの通常電圧から４．５VのBT電圧に昇圧し、BT試験期間(tRAS)前後の期間は、通常の電圧である３．０Vを印加することを特徴としている。この結果、リセットコマンド(PRE)を受信した状態では、図１(A)に示された第２のCMOS回路１０２のNMOSトランジスタのドレイン・ソース電圧VD及びゲート電圧VGは通常動作の場合と同様に保たれるため、NMOSトランジスタの特性は劣化しない。また、tRAS期間に、４．５VのBT電圧を印加しているから、NOMSトランジスタに十分なBT電圧ストレスを加えることができる。

したがって、図２に示したBT試験は、SWLリセットドライバであるNMOSトランジスタの特性変化なしにBT試験を行うことができる。

[実施形態]
本発明に係るBT試験の対象となる半導体装置は、ワード線及びビット線の交差部分に配置された多数のメモリセルを含むDRAMチップであるとして説明する。この場合、DRAMチップのBT試験は、通常、ワード線を順次選択して、選択されたワード線上に、通常動作の際にワード線に印加される通常電圧よりも高いBT電圧を印加し、ビット線上に０又は１のデータを書き込むことによって行われている。即ち、各メモリセルに０/１のダイナミックライトスキャン(DWS)を施すことによってBT試験が行われている。尚、通常電圧及びBT電圧は前述したように、一例であるが、それぞれ３V及び４．５Vである。

図３を参照して、本発明の一実施形態に係る半導体装置としてDRAMチップ２００をBT試験する例を説明する。図３は、本発明に係るDRAMチップ２００をBTテスター１００に積載し、恒温槽(図示せず)に搬入された状態を示している。BTテスター１００は、電源電圧Vccを供給する電源ライン、アドレスバスAdd、コマンドバスCommand、データバスData、及びクロックバスCLKを介して、DRAMチップ２００に接続されている。

図示されたDRAMチップ２００は、メモリセルアレイ２０２、ロウデコーダ２０４、カラムデコーダ２０６、入出力回路２０８、及びクロック発生器２１０を有している。

更に、DRAMチップ２００は、内部電圧発生回路２１２、アドレス回路２１４、コマンドデコーダ２１６、テスト回路２１８、及びスイッチ回路２２０を備えている。

BTテスター１００は、BT試験の際、電源ラインを介して電源電圧Vccを内部電圧発生回路２１２に供給すると共に、アドレスバスAddressを介して、BT試験の対象となるメモリセルアレイ２０２のアドレスを指定する。更に、BTテスター１００は、コマンドバスCommmandを介して、BT試験の開始を指示するBTエントリコマンド、アクティブコマンド即ちワードセットコマンド(ACT)、ワードリセットコマンド(PRE)、及びライトコマンドWをDRAMチップ２００に供給する。

ここで、BTエントリコマンドは、恒温槽内の温度が所定の温度、例えば、８５℃に達したときにDRAMチップ２００のコマンドデコーダ２１６及びテスト回路２１８に与えられ、DRAMチップ２００はBT試験モードに移行する。

恒温槽の温度が例えば１２５℃になった後、BTテスター１００は、アクティブコマンド(ACT)をコマンドデコーダ２１６及びテスト回路２１８に出力する。

アクティブコマンド(ACT)を受けると、コマンドデコーダ２１６はロウデコーダ２０４を活性化し、アドレス回路２１４で指定されるワード線を活性化する。続いて、カラムデコーダ２０６で指定されるビット線か活性化される。

更に、図３に示された実施形態では、BTエントリコマンドに応答して、テスト回路２１８がアクティブ状態になる。続いて、テスト回路２１８は、アクティブコマンド(ACT)を受けて、図２に示すように、アクティブコマンド(ACT)からリセットコマンド(PRE)の間のBT試験期間tRAS中に、４．５VのBT電圧を生成する期間を設定して、スイッチ回路２２０に出力する。

具体的に説明すると、図示されたテスト回路２１８は、アクティブコマンド(ACT)に応答し、ACT信号による内部回路動作が終了してから、続いて、通常電源(３．０V)を与えるNVS信号をストップし、BT電源(４．５V)を与えるBTS信号に切り換える。このBTS信号によるBT電圧設定期間は、リセットコマンド(PRE)を受けるまでの期間よりも短い。BT電圧設定期間が経過すると、テスト回路２１８はBTS信号をストップし、NVS信号に切り換える。その後、リセットコマンド(PRE)がくる。

一方、テスト回路２１８から、通常電圧設定信号NBS及びBT電圧設定信号BTSを受けると、スイッチ回路２２０は内部電圧発生回路２１２から供給される通常電圧である第１の電圧(３V)と、BT電圧である第２の電圧(４．５V)をロウデコーダ２０４に出力する。

このように、通常電圧設定信号(NVS)及びBT電圧設定信号(BTS)に応じて、スイッチ回路２２０は、第１の電圧及び第２の電圧をロウデコーダ２０４に出力する。

BTテスター１００から供給される電源電圧Vccから、上記した第１及び第２の電圧を出力する内部電圧発生回路２１２は、通常の電源回路と昇圧回路を組み合わせることにより構成でき、図示された内部電圧発生回路２１２は第１及び第２の電圧を並列にスイッチ回路２２０に出力しているものとする。

図４はスイッチ回路２２０とロウデコーダ２０４の具体例を示している。ここでは、BT試験時におけるスイッチ回路２２０、ロウデコーダ２０４、及びメモリセルアレイ２０２の動作についてのみ説明し、通常動作については説明を省略する。

図４には、図３に示されたスイッチ回路２２０、ロウデコーダ２０４、及びメモリセルアレイ２０２に含まれるサブワードドライバ(SWD)２０２２が示されている。図示されたロウデコーダ２０４は、メインワードドライバ２０４２及びFXドライバ２０４４を含んでいる。ここで、FXドライバ２０４４には、図２に示されたアドレス回路２１４からロウアドレスの一部(第１のロウアドレス)Add１が与えられており、他方、メインワードドライバ２０４２には、アドレス回路２１４からロウアドレスの他の一部(第２のロウアドレス)Add２が与えられている。また、メインワードドライバ２０４２には、コマンドアドレスデコーダ２１６から、ワードセットコマンド(ACT)に同期して出力されるアクティブ信号ACT及びワードリセットコマンド(PRE)に応じて出力されるリセット信号PREが与えられている。

一方、スイッチ回路２２０は、図３に示された内部電圧発生回路２１２に接続され、スイッチ回路２２０には、内部電圧発生回路２１２から第１の電圧(３V)及び第２の電圧(４．５V)の電圧が与えられている。スイッチ回路２２０は、通常電圧設定信号(NVS)を受けてオン状態になる第１のトランジスタTr1とBT電圧設定信号(BTS)を受けてオン状態になる第２のトランジスタとを備えている。

スイッチ回路２２０で選択された第１の電圧(３V)又は第２の電圧(４．５V)は、サブワードドライバ(SWD)２０２２に与えられる。また、第１の電圧はロウデコーダ２０４のメインワードドライバ２０４２、FXドライバ２０４４にも与えられている。図示されたメインワードドライバ２０４２とFXドライバ２０４４には、テスト回路２１８から、アクティブ信号ACT及びリセット信号PREが与えられている。

図示されたサブワードドライバ(SWD)２０２２は、トランジスタ駆動線を介してFXドライバ２０４４に接続されている。FXドライバ２０４４は、第１のロウアドレスAdd１によって指定されるサブワードドライバ(SWD)２０２２にトランジスタ駆動信号FXTを出力する。

サブワードドライバ(SWD)２０２２は、トランジスタ駆動信号FXTを反転するインバータINVを備えている。このため、図示されたサブワードドライバ(SWD)２０２２は互いに相補的な一対のトランジスタ駆動信号FXT及びFXBによって選択状態又は非選択状態になる。

一方、ロウデコーダ２０４に含まれるメインワードドライバ(MWD)２０４２はメインワード線(MWL)を介してサブワードドライバ(SWD)２０２２に接続されている。図示されたサブワードドライバ(SWD)２０２２は、図１(A)と同様な構成を有している。即ち、サブワードドライバ(SWD)２０２２はテスト回路２１８から出力される正電圧の電源と負電圧の電源Vkkとの間に接続された第１のCMOS回路１０１と、当該第１のCMOS回路１０１に接続されると共にトランジスタ駆動線と電源Vkkとの間に接続された第２のCMOS回路１０２と、当該第２のCMOS回路１０２とインバータINVに接続され、電源Vkkに接続されたN型MOSトランジスタ１０３を有している。

また、第２のCMOS回路１０２及びN型MOSトランジスタ１０３はサブワード線(SWL)に接続されている。サブワード線(SWL)及び負電源Vkkに接続されたN型MOSトランジスタ１０３は非選択のサブワードを状態で電源電圧Vkkに維持するために設けられている。

更に、図示されたメインワードドライバ２０４２、FXドライバ２０４４、サブワードドライバ(SWD)２０２２の第１及び第２のCMOS回路１０１及び１０２、FXT信号を受けるインバータのそれぞれ電源にスイッチ回路２２０が接続されている。具体的に説明すると、内部電圧発生回路２１２の３Vの通常電圧電源に接続された第１のトランジスタTr１及び内部電圧発生回路２１２の４．５VのBT電圧電源に接続された第２のトランジスタTr２による電源２値(３V、４．５V)が、前述のそれぞれの電源に接続されている。この結果、通常電圧設定信号(NVS)がテスト回路２１８からスイッチ回路２２０に出力されている間、３Vの通常電圧が第１のトランジスタTr１を介して、前述のそれぞれの電源に供給され、BT電圧設定信号(BTS)がテスト回路２１８から与えられている間、第２のトランジスタTr２を介して４．５VのBT電圧が、前述のそれぞれの電源に供給される。

このため、MWLB信号、及び第２のCMOS回路１０２の出力信号(SWL)は、BT試験中、図２に示すような電圧が印加されることになる。

次に、図４に示されたスイッチ回路２２０、ロウデコーダ２０４、及びサブワードドライバ(SWD)２０２２のBT試験における動作が図５を参照して説明される。まず、第１及び第２のロウアドレスAdd1及びAdd2によって図４に示されたロウデコーダ２０４が選択された状態になったものとする。通常時は、図４に示されたスイッチ回路２２０の第１のトランジスタTr1がオンとなり、内部電圧発生回路２１２から通常電圧(３V)が、メインワードドライバ２０４２、FXドライバ２０４４、サブワードドライバ(SWD)２０２２の第１及び第２のCMOS回路１０１及び１０２、FXT信号を受けるインバータのそれぞれ電源に与えられている。この状態で、アクティブコマンド(ACT)がBTテスター１００から出力され、テスト回路２１８に与えられると、図４のメインワードドライバ２０４２からMWL上に３．０Vレベルのメインワード線(MWL)信号が出力される(図２参照)。３．０Vレベルのメインワード線(MWL)信号を受けると、P型MOS及びN型MOSトランジスタによって形成される第１のCMOS回路１０１はP型MOSトランジスタがオフとなり、N型MOSトランジスタを介して、０VレベルのMWLB信号を第２のCMOS回路１０２に出力する。０VレベルのMWLB信号を受けた第２のCMOS回路１０２はN型MOSトランジスタがオフとなり、P型MOSトランジスタがオンとなり、SWL信号が３．０Vレベルとなる。

アクティブコマンドACT受信後、内部動作が完了してから、BTテスター１００からのBTエントリコマンドにより、テスト回路２１８はBT電圧設定信号BTSをスイッチ回路２２０に出力させる。この場合、スイッチ回路２２０の第２のトランジスタTr２がオンとなって、メインワードドライバ２０４２、FXドライバ２０４４、サブワードドライバ(SWD)２０２２の第１及び第２のCMOS回路１０１及び１０２、FXT信号を受けるインバータのそれぞれ電源レベルが全て４．５Vとなる。BT試験期間が終了すると、前述とは逆に前述のBT電圧設定信号BTSをオフさせ、通常電圧設定信号NVSをオンさせる。これにより、メインワードドライバ２０４２、FXドライバ２０４４、サブワードドライバ(SWD)２０２２の第１及び第２のCMOS回路１０１及び１０２、FXT信号を受けるインバータのそれぞれ電源レベルが全て３．０Vとなる。このため、第１のCMOS回路１０２の出力信号であるSWL信号も通常電圧に低下する。

通常電圧に戻った後、リセットコマンドPREがテスト回路２１８に与えられると、メインワードドライバ２０４２は、MWL信号を３．０Vから０Vまで下降させる。このとき、第１のCMOS回路１０１の出力信号であるMWLB信号の電圧は３．０Vに上昇し、その信号を受けた第２のCMOS回路１０２の出力信号であるSWL信号は徐々に低下していく。リセットコマンドPREを受けた時点で、SWL信号は、BT電圧の４．５Vから通常電圧の３Vまで既に低下しているから、第２のCMOS回路１０２のN型MOSトランジスタのドレイン・ソース間電圧は３．０Vであり、且つ、そのゲート・ソース間電圧VGSも３．０V以下の通常の動作範囲である。

したがって、本発明に係るBT試験は、リセットコマンドPREの到来以降に、BT電圧が印加されることによる第２のCMOS回路１０２のN型MOSトランジスタの特性変化を生じさせることがない。

この実施形態は、ロウアドレスAdd１、Add２で指定されるワード線WL毎に、上記した電圧レベル可変のBT試験を行っている。このため、図５に示すように、一本のワード線に対する上記のBT試験が終了すると、次のワード線に対しても同様なBT試験が行われる。したがって、n本のワード線が存在する場合、各ワード線に対してBT試験が行われる。以後、５時間程度同様なBT試験が各メインワード線に対して繰り返し行われる。

第２のCMOS回路１０２を構成するN型MOSトランジスタのBT試験について主に説明したが、第１のCMOS回路１０１を構成するN型MOSトランジスタ、FXドライバ２０４４に関しても同様である。

このように、本発明に係るBT試験では、通常電圧にて、ドライバを構成するトランジスタは通常の動作状態と同じ状態に置かれる。劣化が大きくなってしまう回路動作をこの状態で行った後、BT電圧を印加することによって、ドライバを構成するトランジスタに、特性の劣化なしに十分な電圧ストレスを加えられる。これは、４．５VのBT電圧を印加する際の電圧遷移におけるホットキャリアの発生を防止できるためである。

上記した実施形態に係るBT試験は、BT試験における電圧昇圧、降圧のタイミングを制御することにより、ドライバを構成するトランジスタのホットキャリア現象による劣化を軽減でき、ドレイン・ソース間の電流の減少を低減できる。この結果、本発明は、ホットキャリア現象によって生じるアクセス時間の遅延を少なくすることができる。

[メモリセルアレイ]
以下では、図６を参照して、DRAMチップ２００を構成するメモリセルアレイ２０２の具体的構成を説明する。図６に示されたDRAMチップ２００のメモリセルアレイ２０２は、複数のメモリマットMATに区分されているが、図６では、単一のメモリマットMATのみが示されている。また、図示されたメモリセルアレイ２０２のメインワード線(MWL)の延在方向をX、ビット線(BLT,BLB)の延在方向をYとして示している。

図示されたメモリセルアレイ２０２は、メモリマットMATの他に、Y方向下部にセンスアンプ領域SAA、X方向端部にサブワードドライバ領域SWD、及びサブワードクロス領域SWCを有している。

また、メモリマットMAT内には、X方向に延びるサブワード線SWLと、Y方向に延びるビット線BLT又はBLBとの交点にメモリセルMCが配置されている。メモリセルMCは、対応するビット線BLT又はBLBとプレート配線（例えばグランド配線）との間にセルトランジスタTrとセルキャパシタCとが直列に接続された構成を有している。セルトランジスタTrはn型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線SWLに接続されている。

メモリセルアレイ２０２内には、Ｘ方向に延びるローカルＩ／Ｏ線LIOT，LIOBと、Ｙ方向に延びるメインＩ／Ｏ線MIOT，MIOBが設けられている。ローカルＩ／Ｏ線LIOT，LIOB及びメインＩ／Ｏ線MIOT，MIOBは、階層的に構築されたＩ／Ｏ線である。

ここで、ローカルＩ／Ｏ線LIOT，LIOBは、メモリセルMCから読み出されたリードデータをメモリセルアレイ２０２内で伝達するために用いられる。ローカルＩ／Ｏ線LIOT，LIOBは、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏ線である。ローカルＩ／Ｏ線LIOT，LIOBは、センスアンプ領域SAA及びサブワードクロス領域SWC上においてＸ方向にレイアウトされている。

メインＩ／Ｏ線MIOT，MIOBは、リードデータをメモリセルアレイ２０２から図示しないメインアンプに伝達するために用いられる。メインＩ／Ｏ線MIOT，MIOBもまた、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏ線である。メインＩ／Ｏ線MIOT，MIOBは、メモリマットMAT及びセンスアンプ領域SAA上においてＹ方向にレイアウトされている。Ｙ方向に延びる多数のメインＩ／Ｏ線MIOT，MIOBは平行に設けられ、メインアンプに接続されている。

サブワードドライバ領域SWには、多数のサブワードドライバSWDが設けられている。各サブワードドライバSWDは、図４に示された構成を備え、ロウアドレスに基づいて、対応するサブワード線SWLをそれぞれ駆動する。

また、サブワードドライバSWDには、図４を参照して説明したように、メインワード線MWL及びトランジスタ駆動線が接続されている。

実際には、一つのサブワードドライバSWD上には例えば８本のトランジスタ駆動線(ＦＸ)が配線されている。一本のメインワード線MWLで選択される４個のサブワードドライバSWDのうち、一対のトランジスタ駆動線によっていずれか１個を選択して、１本のサブワード線SWLが活性化される。

一方、図６に示されたセンスアンプ領域SAAには、センスアンプSA、イコライズ回路E及びカラムスイッチYSWを含むユニットＵが複数個設けられている。各センスアンプSA及び各イコライズ回路EQは、対応するビット線対BLT，BLBに接続されている。センスアンプSAはこれらのビット線対BLT，BLBに生じている電位差を増幅し、イコライズ回路EQはビット線対BLT，BLBを同電位にイコライズする。

図６に示されたメモリセルアレイ２０２においては、オープンビット線方式が採用されている。このため、同じセンスアンプSAに接続されたビット線BLTとビット線BLBは、互いに異なるメモリマットMATに配置される。センスアンプSAによって増幅されたリードデータは、まずローカルＩ／Ｏ線LIOT，LIOBに伝達され、そこからさらにメインＩ／Ｏ線MIOT，MIOBに伝達される。

カラムスイッチYSWは、対応するセンスアンプSAとローカルＩ／Ｏ線LIOT，LIOBとの間に設けられており、対応するカラム選択線YSLがハイレベルに活性化することで両者を接続する。カラム選択線YSLの一端は、図２に示されたカラムデコーダ２０６に接続されており、カラム選択線YSＬはカラムアドレスに基づいて活性化する。

サブワードクロス領域SWCには、複数のサブアンプSUBが設けられている。サブアンプSUBはサブワードクロス領域SWCごとに複数個設けられており、対応するメインＩ／Ｏ線MIOT，MIOBを駆動する。各サブアンプSUBの入力端は、対応するローカルＩ／Ｏ線LIOT，LIOB対に接続されており、各サブアンプSUBの出力端は、対応するメインＩ／Ｏ線MIOT，MIOBに接続されている。各サブアンプSUBは、対応するローカルＩ／Ｏ線LIOT，LIOB上のデータに基づいて、メインＩ／Ｏ線MIOT，MIOBをそれぞれ駆動する。

上述の通り、メインＩ／Ｏ線MIOT，MIOBはメモリマットMATを横断するように設けられている。そして、各メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢの一端は図示しないメインアンプに接続されている。これにより、センスアンプSAで読み出したデータはローカルＩ／Ｏ線LIOT，LIOBを介してサブアンプSUBに転送され、さらにメインＩ／Ｏ線MIOT，MIOBを介してメインアンプに送られる。メインアンプは、メインＩ／Ｏ線MIOT，MIOBを介して供給されるデータをさらに増幅し、入出力回路２０８に転送する。

本発明に係るDRAMチップ２００は、図５に示されたメモリセルアレイ２０２のサブワードドライバ(SWD)2022 に、図３に示されたロウデコーダ２０４及びスイッチ回路２２０を接続すると共に、当該スイッチ回路２２０にテスト回路２１８に接続した構成を有している。

[変形例]
上記した実施形態は、レベルの変化する電圧をワード線毎に与え、以後、ワード線を順次切り替えるBT試験を行う場合について説明したが、本発明はこれに限定されることなく、種々の変形が可能である。例えば、本発明は全ワード線を同時に動作状態にしてBT試験を行う場合にも適用できる。この場合にもFXドライバに図２に示すような波形の電圧を印加することによって、BT試験を行うことができる。

また、内部電圧発生回路２１２からの第１及び第２の電圧をスイッチ回路２２０によって切り替える場合について説明したが、本発明はこれに限定されることなく、スイッチ回路を内部電圧発生回路中に設けても良い。

１００ BTテスター
２００ DRAMチップ
２０２メモリセルアレイ
２０４ロウデコーダ
２０６カラムデコーダ
２０８入出力回路
２１０クロック発生器
２１２内部電圧発生回路
２１４アドレス回路
２１６コマンドデコーダ
２１８テスト回路
２２０スイッチ回路
２０２２サブワードドライバ(SWD)
２０４２メインワードドライバ
２０４４ FXドライバ

Claims

メモリセルアレイと、セットコマンドを受けて、前記メモリセルアレイを活性化し、リセットコマンドを受けて前記メモリセルアレイを不活性にするデコーダ回路と、それらに第１の電圧を印加すると共に、前記セットコマンド及び前記リセットコマンドによって定まる期間内の一部の期間に、前記第１の電圧よりも高い第２の電圧を印加する電圧発生回路を有することを特徴とする半導体装置。
前記電圧発生回路は、前記第１及び第２の電圧を選択的に前記メモリセルアレイに供給するスイッチ回路に接続されていることを特徴とする請求項１記載の半導体装置。
前記テスト回路は、前記セットコマンドと前記リセットコマンドによって定まる前記期間内の一部期間に、前記第２の電圧を設定することを指示するBT電圧設定信号を前記スイッチ回路に出力し、前記セットコマンドと前記リセットコマンドによって定まる前記期間内の以外に前記第１の電圧を設定することを指示する通常電圧設定信号を前記スイッチ回路に出力することを特徴とする請求項２記載の半導体装置。
前記スイッチ回路は前記通常電圧設定信号及び前記BT電圧設定信号に応答して、前記電圧発生回路の前記第１及び第２の電圧を選択的に出力するスイッチを有することを特徴とする請求項３記載の半導体装置。
前記デコーダ回路は、前記テスト回路によって制御されるドライバを含んでいることを特徴とする請求項４記載の半導体装置。
前記ドライバはメインワードドライバ、FXドライバ、及びサブワードドライバの少なくとも一つであることを特徴とする請求項５記載の半導体装置。
前記スイッチ回路は前記メインワードドライバ、前記FXドライバ、及び前記サブワードドライバの電源の少なくとも一つに接続されていることを特徴とする請求項６記載の半導体装置。
通常電圧の下で通常の動作を行うメモリセルアレイに、セットコマンド及びリセットコマンドによって定まる期間(tRAS)期間のうち、セットコマンド及び、リセットコマンド入力から内部回路動作が終了した期間、前記通常電圧よりも高いBT電圧を印加することによって、BT試験を行うことを特徴とする半導体装置の試験方法。
前記通常電圧及び前記BT電圧は、前記メモリセルアレイのドライバに出力されることを特徴とする請求項８記載の半導体装置の試験方法。
前記ドライバはメインワードドライバ、FXドライバ、及びサブワードドライバの少なくとも一つであることを特徴とする請求項９記載の半導体装置の試験方法。