KR100399496B1

KR100399496B1 - 센스 앰프의 동작 타이밍을 제어할 수 있는 반도체 기억장치

Info

Publication number: KR100399496B1
Application number: KR10-2001-0065046A
Authority: KR
Inventors: 나카무라야요이; 이토다카시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-02-01
Filing date: 2001-10-22
Publication date: 2003-09-26
Also published as: DE10145153A1; JP2002230998A; KR20020064638A; US20020101774A1; CN1368734A; US6480435B2; TW527594B

Abstract

반도체 기억 장치는, 기수번째의 비트선 쌍에 대응하는 센스 앰프를 구동하기 위한 센스 앰프 신호와 우수번째의 비트선 쌍에 대응하는 센스 앰프와의 동작 타이밍을 제어하는 제어 회로(110 및 112)를 포함한다. 제어 회로(110 및 112)에 의해, 인접하는 비트선 쌍의 각각에 대하여 마련되는 센스 앰프의 동작 타이밍이 겹치지 않도록 비키게 한다.

Description

센스 앰프의 동작 타이밍을 제어할 수 있는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH CONTROLLABLE OPERATION TIMING OF SENSE AMPLIFIER}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 센스 앰프의 동작 타이밍을 제어할 수 있는 구성을 갖는 반도체 기억 장치에 관한 것이다.

종래의 다이나믹 랜덤 액세스 메모리의 주요부의 구성에 대하여 설명한다. 또, 신호명의 선두에 "Z"가 붙는 신호는 L 액티브의 신호를 나타내고 있다. 종래의 반도체 기억 장치는, 도 13에 도시하는 바와 같이, 복수의 메모리 셀과, 행 방향으로 배치되는 복수의 워드선과, 열 방향으로 배치되는 복수의 비트선을 포함한다. 도 13에 있어서, 참조 부호 (1)은 메모리 셀을, WL은 워드선을, BL, ZBL은 비트선 쌍을 나타내고 있다(i=0, 1, …).

각 비트선 쌍은 센스 앰프부(2)를 거쳐서 도시하지 않은 데이터 버스와 접속된다. 비트선 쌍 BL<k>, ZBL<k>은 메모리 영역을 사이에 두고 좌측에 배치되는 센스 앰프 블럭 SB0에 포함되는 센스 앰프부(2)와 접속되고, 비트선 쌍 BL<k+1>, ZBL<k+1>은 메모리 영역을 사이에 두고 우측에 배치되는 센스 앰프 블럭 SB1에 포함되는 센스 앰프부(2)와 접속된다(k=0, 2, 4,…).

센스 앰프부(2)는, 도 14에 도시하는 바와 같이, 대응하는 비트선 쌍의 전위차를 검출하기 위한 센스 앰프 SA와 대응하는 비트선 쌍을 이퀄라이즈·프리차지하기 위한 이퀄라이즈·프리차지 회로 EQ를 포함한다.

도 13을 참조하면, 센스 앰프 블럭 SB0에 포함되는 센스 앰프 SA는 센스 앰프 활성화 신호 SON<0>에 의해 활성화되고, 센스 앰프 블럭 SB1에 포함되는 센스 앰프 SA는 센스 앰프 활성화 신호 SON<1>에 의해 활성화된다.

이퀄라이즈·프리차지 회로 EQ는, 이퀄라이즈 신호 EQ에 응답하여 기준 전압 VBL을 공급하는 배선 VBL과 대응하는 비트선 쌍을 소정의 타이밍에서 전기적으로 접속한다.

메모리 셀로의 데이터의 기입 및 메모리 셀로부터의 데이터의 판독 동작에 있어서, 비트선 쌍은 미리 기준 전위 VBL로 프리차지된다.

판독 동작시, 외부로부터 입력되는 어드레스 신호 ext.A0∼ext.A12에 의해, 대응하는 워드선 WL이 H 레벨로 구동된다. 해당 워드선 WL과 접속되는 메모리 셀(1)의 데이터가 판독되어, 비트선의 전위가 변화된다. 계속해서, 센스 앰프 활성화 신호가 H 레벨로 된다. 센스 앰프 SA는, 쌍으로 이루어지는 비트선간의 전위차를 차동 증폭하여, 비트선의 데이터를 "H" 또는 "L"로 확정한다.

센스 앰프 SA는, 도 15에 도시하는 바와 같이, PMOS 트랜지스터 T0∼T2 및 NMOS 트랜지스터 T3∼T5 및 인버터 IO를 포함한다.

트랜지스터 T0는 전원 전압을 수신하는 노드 Vcc와 노드 Z0 사이에 접속되고, 게이트를 통해 인버터 IO의 출력을 수신한다. 트랜지스터 T5는, 노드 Z1과 접지 전압을 수신하는 노드 GND 사이에 접속되고, 게이트를 통해 센스 앰프 활성화 신호 SON을 수신한다. 인버터 IO는 센스 앰프 활성화 신호 SON을 반전하여 출력한다.

트랜지스터 T1은 노드 Z0와 노드 Z3 사이에 접속되고, 트랜지스터 T3은 노드 Z3과 노드 Z1 사이에 접속된다. 트랜지스터 T2는 노드 Z0와 노드 Z4 사이에 접속되고, 트랜지스터 T4는 노드 Z4와 노드 Z1 사이에 접속된다. 트랜지스터 T1 및 T3의 각각의 게이트는 노드 Z4에 있어서 비트선 BL과 접속되고, 트랜지스터 T2 및 T4의 각각의 게이트는 노드 Z3에 있어서 비트선 ZBL과 접속된다. 센스 앰프 활성화 신호 SON이 H로 되면, 비트선 쌍의 전위차에 따라서, 한쪽의 비트선이 GND 레벨로구동되고, 다른쪽의 비트선이 Vcc 레벨로 구동된다.

센스 앰프 SA와 제어 회로와의 관계에 대하여, 도 16을 이용하여 설명한다. 도 16을 참조하면, 종래의 반도체 기억 장치는, 외부 로우 어드레스 스트로브 신호 ext.ZRAS를 수신하여 내부 신호 ZSONM을 출력하는 내부 회로(100)와, 외부 어드레스 신호 ext.A0∼ext.A12를 수신하여 블럭 선택 신호 BS<0>∼BS<15>를 출력하는 블럭 선택 회로(102)와, 기준 전압 VBL을 발생시키는 VBL 발생 회로(104)와, 블럭 선택 신호와 내부 신호 ZSONM을 수신하여, 센스 앰프 활성화 신호 SON<0>∼SON<15>를 출력하기 위한 센스 앰프 활성화 신호 발생 회로(106)와, 메모리 어레이 블럭 B0, B1, …을 포함한다.

외부 어드레스 신호 ext.A0∼ext.A12의 조합에 의해, 블럭 선택 신호 BS<0>∼BS<15>중에서 이웃하는 메모리 어레이 블럭 Bj, Bj+1을 선택하는 블럭 선택 신호 BS<j>, BS<j+1>가 활성화된다.

센스 앰프 활성화 신호 발생 회로(106)는, 센스 앰프 활성화 신호 SON<0>, SON<1>, …의 각각에 대응하여 배치되는 논리 회로(5#0, 5#1, …)와 인버터 I1#0, I1#1, …를 포함한다.

논리 회로(5#i)는 내부 신호 ZSONM과 블럭 선택 신호 BS를 입력으로서 수신한다. 인버터 I1#i는 논리 회로(5#i)의 출력을 반전하여, 센스 앰프 활성화 신호 SON를 출력한다.

블럭 선택 신호 BS가 "H"이고, 또한 내부 신호 ZSONM이 "L"로 되면, 센스 앰프 활성화 신호 SON가 "H"로 된다. 센스 앰프 활성화 신호 SON는 메모리어레이 블럭 Bi에 공급된다.

메모리 어레이 블럭 Bi는, 센스 앰프 활성화 신호 SON에 의해 활성화되는 센스 앰프 SA와, 해당 센스 앰프 SA에 의해 데이터가 판독되는 메모리 셀과, 해당 메모리 셀에 대응하여 마련되는 복수의 비트선 쌍과, 비트선 쌍을 이퀄라이즈·프리차지하기 위한 이퀄라이즈·프리차지 회로 EQ를 포함한다.

메모리 어레이 블럭 Bk에는, 도 13에 있어서의 비트선 쌍 BL, ZBL과, 비트선 쌍 BL, ZBL에 접속되는 센스 앰프부(2)를 포함하는 센스 앰프 블럭 SB0과가 포함되고, 메모리 어레이 블럭 Bk+1에는, 도 13에 있어서의 비트선 쌍 BL<i+1>, ZBL<i+1>과, 비트선 쌍 BL<i+1>, ZBL<i+1>에 접속되는 센스 앰프부(2)를 포함하는 센스 앰프 블럭 SB1이 포함된다(k=0, 2, 4, …, i=0, 2, 4, …).

모든 메모리 셀 어레이 블럭 Bi에는, VBL 발생 회로(104)로부터 기준 전압 VBL이 공급된다.

여기서, 종래의 반도체 기억 장치의 동작에 대하여 설명한다. 외부 로우 어드레스 스트로브 신호 ext.ZRAS가 "L"로 된다. 이 때 입력되는 어드레스 신호에 의해, 특정한 워드선 WL이 "H"로 구동된다. 워드선 WL에 접속되는 메모리 셀의 데이터가 비트선 ZBL에 출력된다. 내부 신호 ZSONM이 워드선 WL의 상승 타이밍보다도 지연되어 "L"로 된다.

외부 입력 어드레스 신호 ext.A0∼ext.A12의 조합에 의해, 예를 들면 블럭 선택 신호 BS<0> 및 BS<1>이 "H"로 되도록 한다.

신호 ZSONM이 "L"이고 신호 BS<0> 및 BS<1>이 "H"로 되기 때문에, 센스 앰프활성화 신호 SON<0> 및 SON<1>이 "H"로 된다. 센스 앰프 활성화 신호 SON<0> 및 SON<1>이 "H"로 되면, 센스 앰프 SA가 활성화되어, 비트선 BL, ZBL의 각각의 데이터가 "H" 또는 "L"로 확정된다.

이러한 종래의 반도체 기억 장치에 있어서는, 다음 순서에 따라 메모리 셀의 성능을 평가한다. 우선, 특정한 메모리 셀(주목 셀)에 "L"의 데이터를 기입하고, 주목 셀과 이웃하는 동일 워드선 WL에 접속되는 메모리 셀에 "L"의 데이터를 기입하며, 워드선 WL에 접속되는 그 이외의 메모리 셀의 전부에 "H"의 데이터를 기입한다(해당 기입 패턴을 3 센스 앰프 패턴이라고 함). 그리고, 주목 셀로부터 데이터의 판독을 실행한다.

여기서, 비트선 쌍 BL<3>, ZBL<3>에 접속되는 메모리 셀을 주목 셀이라 한다. 주목 셀 및 주목 셀에 인접하는 메모리 셀, 즉 비트선 쌍 BL<2>, ZBL<2>, BL<3>, ZBL<3>, BL<4>, ZBL<4>에 각각 접속되는 메모리 셀에 "L"의 데이터를 기입한다. 그리고, 비트선 쌍 BL<j>, ZBL<j>(j=0, 1, 5, 6, …)에 접속되는 메모리 셀에 "H"의 데이터를 기입해 둔다.

도 17을 참조하면, 판독 동작에서는, 대다수의 메모리 셀로부터 "H"의 데이터가 판독되기 때문에, "H"의 데이터를 기억하는 메모리 셀에 대한 센스 앰프 동작이 빠르게 된다. 이에 반하여 주목 셀로부터는 "L" 데이터를 판독하기 때문에, 대응하는 센스 앰프 동작이 지연되어 버린다.

따라서, 대다수의 메모리 셀의 판독시에 일어난 접지 전위 GND의 플로팅(floating) 영향을 받아, 노드 GND의 전위가 플로팅하게 된다. 따라서, 주목 셀의 데이터의 판독에 대해서는, 센스 마진이 저하된다.

또한, 인접하는 비트선 BL<2>의 데이터 "H"를 판독할 때에 있어서의 커플링 노이즈(coupling noise)를 비트선 ZBL<3>이 받고, 인접하는 비트선 ZBL<4>의 데이터 "L"을 판독할 때에 있어서의 커플링 노이즈를 비트선 BL<3>이 받는다. 이에 따라, 비트선 BL<3>과 이 비트선 BL<3>과 쌍으로 되는 비트선 ZBL<3>과의 전위차가 작게 되어, 판독 마진이 감소하게 된다.

이와 같이, 상기한 3 센스 앰프 패턴을 이용하면, 접지 전위 GND의 플로팅과 인접하는 비트선으로부터의 커플링 노이즈의 영향에 의해 특정한 메모리 셀에 있어서의 "L" 데이터의 판독 마진을 감소시켜, "L" 데이터의 판독 불량을 가속시킬 수 있기 때문에, 보다 고품질인 제품을 제공하는 것이 가능해진다.

그러나, 상기한 3 센스 앰프 패턴으로 테스트를 실시하면, 주목 셀을 순차적으로 바꾸면서 데이터의 기입 및 판독을 메모리 셀 어레이 전체에 실현해야 하기 때문에, 테스트 시간이 길어 진다고 하는 문제가 있었다.

따라서, 본 발명의 목적은, 메모리 셀을 고속으로 테스트할 수 있는 구성을 갖는 반도체 기억 장치를 제공하는 것에 있다.

도 1은 실시예 1에 따른 반도체 기억 장치의 주요부의 구성에 대하여 설명하기 위한 도면,

도 2는 실시예 1에 따른 반도체 기억 장치(1000)의 전체 구성의 개요를 도시하는 도면,

도 3은 실시예 1에 따른 테스트 모드 설정 회로(216)에 대하여 설명하기 위한 도면,

도 4는 실시예 1에 따른 반도체 기억 장치(1000)의 동작에 대하여 설명하기 위한 타이밍차트,

도 5는 실시예 2에 따른 반도체 기억 장치의 주요부의 구성에 대하여 설명하기 위한 도면,

도 6은 실시예 2에 따른 반도체 기억 장치(2000)의 전체 구성의 개요를 도시하는 도면,

도 7은 실시예 2에 따른 반도체 기억 장치(2000)의 동작에 대하여 설명하기 위한 타이밍차트,

도 8은 실시예 3에 따른 반도체 기억 장치의 주요부의 구성에 대하여 설명하기 위한 도면,

도 9는 실시예 3에 따른 기준 전위와 센스 앰프와의 관계에 대하여 설명하기 위한 도면,

도 10은 실시예 3에 따른 반도체 기억 장치의 동작에 대하여 설명하기 위한 타이밍차트,

도 11은 실시예 4에 따른 반도체 기억 장치의 주요부의 구성에 대하여 설명하기 위한 도면,

도 12는 실시예 4에 따른 반도체 기억 장치의 주요부의 또 하나의 구성예에 대하여 설명하기 위한 도면,

도 13은 종래의 반도체 기억 장치에 있어서의 비트선 쌍과 센스 앰프 블럭과의 관계에 대하여 설명하기 위한 도면,

도 14는 종래의 반도체 기억 장치에 있어서의 센스 앰프부의 구성의 개요를 도시하는 도면,

도 15는 센스 앰프 SA의 회로 구성을 도시하는 도면,

도 16은 종래의 반도체 기억 장치에 있어서의 주요부의 구성에 대하여 설명하기 위한 도면,

도 17은 종래의 반도체 기억 장치에 있어서의 동작을 설명하기 위한 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

1 : 메모리 셀 2 : 센스 앰프부

3, 4 : 지연단 100, 120, 122 : 내부 회로

102 : 블럭 선택 회로 104 : VBL 발생 회로

106 : 센스 앰프 활성화 신호 발생 회로

110, 124 : 기수 블럭 제어 회로 112, 126 : 우수 블럭 제어 회로

130, 142, 144 : VBL 인가 회로 140 : VBL 발생 회로

200, 222 : 제어 신호 입력 버퍼 202 : 어드레스 입력 버퍼

204, 224 : 제어 회로 206 : 로우 디코더

208 : 컬럼 디코더 210 : 입력 버퍼

212 : 프리앰프 기입 드라이버 214 : 출력 버퍼

216, 226 : 테스트 모드 설정 회로

220 : 제어 신호 입력 버퍼 B0∼B15 : 메모리 어레이 블럭

EQ : 이퀄라이즈·프리차지 회로 1000, 2000 : 반도체 기억 장치

본 발명의 일 국면에 따른 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀, 행에 대응하여 배치되는 복수의 워드선, 및 열에 대응하여 배치되는 복수의 비트선 쌍을 포함하는 메모리 셀 어레이와, 복수의 비트선 쌍중에서 우수번째에 배치되는 제 1 복수개의 비트선 쌍의 전위차를 검출하기 위한 제 1 센스 앰프와, 복수의 비트선 쌍중에서 기수번째에 배치되는 제 2 복수개의 비트선 쌍의 전위차를 검출하기 위한 제 2 센스 앰프와, 제 1 및 제 2 센스 앰프의 각각의 동작 타이밍을 개별적으로 제어하기 위한 센스 앰프 제어 회로를 구비한다.

바람직하게는, 센스 앰프 제어 회로는, 제 1 센스 앰프의 활성화를 제어하는 제 1 활성화 신호를 발생하는 제 1 블럭 제어 회로와, 제 2 센스 앰프의 활성화를 제어하는 제 2 활성화 신호를 발생하는 제 2 블럭 제어 회로를 포함한다.

특히, 제 1 블럭 제어 회로는, 지연단과, 통상 모드에서는 활성화 신호를 제 1 활성화 신호로서 출력하고, 테스트 모드에서는 활성화 신호를 지연단에서 지연시킨 신호를 제 1 활성화 신호로서 출력하기 위한 회로를 포함한다.

특히, 제 2 블럭 제어 회로는, 지연단과, 통상 모드에서는 활성화 신호를 상기 제 2 활성화 신호로서 출력하고, 테스트 모드에서는 활성화 신호를 지연단에서 지연시킨 신호를 제 2 활성화 신호로서 출력하기 위한 회로를 포함한다.

특히, 제 1 블럭 제어 회로는, 테스트 모드에서는 외부 입력 신호에 동기하여, 제 1 활성화 신호를 발생시킨다.

특히, 제 2 블럭 제어 회로는, 테스트 모드에서는 외부 입력 신호에 동기하여 제 2 활성화 신호를 발생시킨다.

특히, 제 1 블럭 제어 회로는, 테스트 모드에서는 제 1 외부 입력 신호에 동기하여 제 1 활성화 신호를 발생시키고, 제 2 블럭 제어 회로는 테스트 모드에서는 제 2 외부 입력 신호에 동기하여 제 2 활성화 신호를 발생시킨다.

본 발명의 다른 국면에 따른 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀, 행에 대응하여 배치되는 복수의 워드선, 및 열에 대응하여 배치되는 복수의 비트선 쌍을 포함하는 메모리 셀 어레이와, 복수의 비트선 쌍중에서 우수번째에 배치되는 제 1 복수개의 비트선 쌍의 전위차를 검출하기 위한 제 1 센스 앰프와, 복수의 비트선 쌍중에서 기수번째에 배치되는 제 2 복수개의 비트선 쌍의 전위차를 검출하기 위한 제 2 센스 앰프와, 우수번째에 배치되는 제 1 복수개의 비트선 쌍을 프리차지하기 위한 전압을 공급하는 제 1 배선과, 기수번째에 배치되는 제 2 복수개의 비트선 쌍을 프리차지하기 위한 전압을 공급하는 제 2 배선과, 제 1 배선 및 제 2 배선의 전압을 개별적으로 제어하기 위한 제어 회로를 구비한다.

바람직하게는, 제어 회로는, 제 1 배선의 전압을 제어하는 제 1 블럭 제어 회로와, 제 2 배선의 전압을 제어하는 제 2 블럭 제어 회로를 포함한다.

특히, 제 1 블럭 제어 회로는, 테스트 모드에 있어서, 외부 입력 핀으로부터 수신하는 신호에 따라 제 1 배선의 전압을 결정하기 위한 회로를 포함한다.

특히, 제 2 블럭 제어 회로는, 테스트 모드에 있어서, 외부 입력 핀으로부터 수신하는 신호에 따라 제 2 배선의 전압을 결정하기 위한 회로를 포함한다.

특히, 제 1 블럭 제어 회로는, 테스트 모드에 있어서, 제 1 테스트 모드 신호에 근거하여, 제 1 외부 입력 핀으로부터 수신하는 신호에 따라 제 1 배선의 전압을 결정하기 위한 회로를 포함하고, 제 2 블럭 제어 회로는, 테스트 모드에 있어서, 제 2 테스트 모드 신호에 근거하여, 제 2 외부 입력 핀으로부터 수신하는 신호에 따라 제 2 배선의 전위를 결정하기 위한 회로를 포함한다.

특히, 반도체 기억 장치는, 제 1 기준 전압을 발생하는 제 1 발생 회로와, 제 1 기준 전압과 상이한 제 2 기준 전압을 발생하는 제 2 발생 회로를 더 구비한다. 제 1 블럭 제어 회로는, 통상 모드에서는 제 1 기준 전압을 제 1 배선에 공급하고, 테스트 모드에서는 제 2 기준 전압을 제 1 배선에 공급한다. 제 2 블럭 제어 회로는, 통상 모드에서는 제 1 기준 전압을 제 2 배선에 공급하고, 테스트 모드에서는 제 2 기준 전압을 제 2 배선에 공급한다.

이상과 같이, 본 발명에 따른 반도체 기억 장치에 의하면, 우수번째의 비트선 쌍에 접속되는 센스 앰프와 기수번째의 비트선 쌍에 접속되는 센스 앰프와의 활성 타이밍을 개별적으로 제어할 수 있다. 이에 의해, 데이터의 기입 패턴을 조작하지 않고도 불량 메모리 셀의 검출을 고속화하는 것이 가능해진다.

또한, 본 발명에 따른 반도체 기억 장치에 따르면, 센스 앰프 활성화 신호 제어 회로에 지연단을 마련함으로써, 활성 타이밍을 지연시킬 수 있다.

또한, 본 발명에 따른 반도체 기억 장치에 따르면, 외부 입력에 동기하여 센스 앰프를 활성화시킬 수도 있다.

또한, 본 발명에 따른 반도체 기억 장치에 따르면, 우수번째의 비트선 쌍을 프리차지하는 배선과 기수번째의 비트선 쌍을 프리차지하는 배선과의 전위를 개별적으로 제어할 수 있다. 이에 의해, 데이터의 기입 패턴을 조작하지 않고도 불량메모리 셀의 검출을 고속화하는 것이 가능해진다.

특히, 본 발명에 따른 반도체 기억 장치에 따르면, 각 배선의 전위는 외부 입력에 의해 결정할 수 있다. 또한, 본 발명에 따른 반도체 기억 장치에 따르면, 복수의 전위를 발생시키는 회로를 구비함으로써, 각 배선의 전위를 제어할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하, 본 발명의 실시예에 따른 반도체 기억 장치에 대해서 도면을 이용하여 설명한다. 도면중, 동일하거나 그에 상당하는 부분에는 동일한 기호 또는 부호를 부여하고 그에 대한 설명은 생략한다.

(실시예 1)

실시예 1에 따른 반도체 기억 장치의 주요부의 구성에 대해서 도 1을 이용하여 설명한다. 실시예 1에 따른 반도체 기억 장치는, 도 1에 도시하는 바와 같이, 외부 로우 어드레스 스트로브 신호 ext.ZRAS를 수신하여 내부 신호 ZSONM을 출력하는 내부 회로(100), 외부 어드레스 신호 ext.A0∼ext.A12를 수신하여 블럭 선택 신호 BS<0>∼BS<15>를 출력하는 블럭 선택 회로(102), 비트선의 기준 전압 VBL을 발생하는 VBL 발생 회로(104), 센스 앰프 활성화 신호를 발생하기 위한 센스 앰프 활성화 신호 발생 회로(106), 내부 신호 ZSONM을 반전하여 내부 신호 SONM을 출력하는 인버터 I10, 기수 블럭 제어 회로(110), 우수 블럭 제어 회로(112) 및 메모리어레이 블럭 B0, B1, …을 포함한다.

기수 블럭 제어 회로(110)는, 내부 신호 SONM을 지연하는 지연단(3), 테스트 모드 신호 TMO를 반전하는 인버터 I15, OR 회로(63) 및 NAND 회로(64)를 포함한다. 지연단(3)은 직렬로 접속되는 인버터 I11 및 I12를 포함한다.

OR 회로(63)는 인버터 I15의 출력과 지연단(3)의 출력을 입력으로서 수신한다. NAND 회로(64)는, OR 회로(63)의 출력과 내부 신호 SONM을 입력으로서 수신하여 메모리 어레이 블럭 Bk(k : 기수, 기수 블럭이라 함)에 대응하는 내부 신호 ZSONModd를 출력한다.

우수 블럭 제어 회로(112)는, 내부 신호 SONM을 지연하는 지연단(4), 테스트 모드 신호 TME를 반전하는 인버터 I16, OR 회로(65) 및 NAND 회로(66)를 포함한다.

OR 회로(65)는 지연단(4)의 출력과 인버터 I16의 출력을 입력으로서 수신한다. NAND 회로(66)는, 내부 신호 SONM과 OR 회로(65)의 출력을 입력으로서 수신하여 메모리 어레이 블럭 Bj(j : 우수, 우수 블럭이라 함)에 대응하는 내부 신호 ZSONMeven을 출력한다.

센스 앰프 활성화 신호 발생 회로(106)에 포함되는 논리 회로(5#k)(k=1, 3, …)는, 내부 신호 ZSONModd와 블럭 선택 신호 BS<k>를 입력으로서 수신한다. 센스 앰프 활성화 신호 발생 회로(106)에 포함되는 논리 회로(5#j)(j=0, 2, …)는, 내부 신호 ZSONMeven과 블럭 선택 신호 BS<j>를 입력으로서 수신한다. 인버터 I1#h(h=0, 1, 2, …)는 논리 회로(5#h)의 출력을 반전하여 센스 앰프 활성화 신호 SON<h>를 출력한다.

실시예 1에 따른 반도체 기억 장치의 전체 구성의 일례에 대해서 도 2를 이용하여 설명한다. 실시예 1에 따른 반도체 기억 장치(1000)는, 도 2에 도시하는 바와 같이, 외부 제어 신호(외부 로우 어드레스 스트로브 신호 ext.ZRAS, 외부 컬럼 어드레스 스트로브 신호 ext.ZCAS, 외부 기입 인에이블 신호 ext.ZWE, 외부 출력 인에이블 신호 ext.ZOE 등)를 수신하는 제어 신호 입력 버퍼(200), 외부 어드레스 신호 ext.A0∼ext.A12를 수신하는 어드레스 입력 버퍼(202), 어드레스 입력 버퍼(202)가 출력하는 내부 어드레스 신호 int.A0∼int.A12와 제어 신호 입력 버퍼(200)가 출력하는 내부 신호를 수신하여 내부 제어 신호를 출력하는 제어 회로(204), 및 내부 어드레스 신호 int.A0∼int.A12와 제어 신호 입력 버퍼(200)가 출력하는 내부 신호를 수신하여 테스트 모드 신호를 출력하는 테스트 모드 설정 회로(216)를 포함한다.

테스트 모드 설정 회로(216)는, 테스트 모드에 필요로 되는 테스트 모드 신호를 내부에서 발생한다. 실시예 1에 있어서는, 도 3에 도시하는 바와 같이, 내부 로우 어드레스 스트로브 신호 int.ZRAS, 내부 컬럼 어드레스 스트로브 신호 int.ZCAS 및 내부 기입 인에이블 신호 int.ZWE(외부 로우 어드레스 스트로브 신호 ext.ZRAS, 외부 컬럼 어드레스 스트로브 신호 ext.ZCAS, 외부 기입 인에이블 신호 ext.ZWE에 각각 대응)와, 내부 어드레스 신호 int.A0∼int.A12에 따라서, 테스트 모드 신호 TMO, TME의 각각의 논리 레벨을 결정한다.

일례로서는, 외부 컬럼 어드레스 스트로브 신호 ext.ZCAS 및 외부 기입 인에이블 신호 ext.ZWE가 외부 로우 어드레스 스트로브 신호 ext.ZRAS보다도 먼저 "L"로 되었을 때에(소위, WCBR 모드), 외부 어드레스 신호 ext.A0∼ext.A12의 조합에 의해서, 테스트 모드 신호 TMO, TME의 논리를 결정한다.

도 2를 참조하면, 반도체 기억 장치(1000)는, 로우 디코더(206), 컬럼 디코더(208), 입력 버퍼(210), 프리앰프 기입 드라이버(212) 및 출력 버퍼(214)를 포함한다.

로우 디코더(206)는, 제어 회로(204)의 제어에 따라서, 어드레스 입력 버퍼(202)가 출력하는 로우 어드레스 Xadd에 의해 지정되는 행을 선택한다. 컬럼 디코더(208)는, 제어 회로(204)의 제어에 따라서, 어드레스 입력 버퍼(202)가 출력하는 컬럼 어드레스 Yadd에 의해 지정되는 열을 선택한다.

입력 버퍼(210)는, 제어 회로(204)의 제어에 따라서, 데이터 입출력 핀 DQ0∼DQ15로부터의 기입 데이터를 수신한다. 입력 버퍼(210)의 데이터는, 제어 회로(204)의 제어에 의해 프리앰프 기입 드라이버(212)를 거쳐서 대응하는 메모리 셀에 기입된다.

출력 버퍼(214)는, 제어 회로(204)의 제어에 따라서, 메모리 셀로부터 판독된 데이터를 데이터 입출력 핀 DQ0∼DQ15에 출력한다.

여기서, 실시예 1에 따른 반도체 기억 장치(1000)의 동작에 대해서 도 4를 이용하여 설명한다. 메모리 어레이 블럭 B1에 포함되는 비트선 쌍 BL<3>, ZBL<3>에 접속되는 메모리 셀의 불량을 검출하는 것으로 한다.

불량 검출에 있어서, 메모리 어레이 블럭 B0, B1의 메모리 셀에는 "L"의 데이터를 기입한다.

계속해서, 판독 동작을 수행한다. WCBR 모드로 설정한다. 외부 로우 어드레스 스트로브 신호 ext.ZRAS가 L 레벨로 된다. 외부 어드레스 신호 ext.A0∼ext.A12의 조합에 의해서 테스트 모드 신호 TMO를 "H"로 하고, 테스트 모드 신호 TME를 "L"로 한다. 블럭 선택 신호 BS<0>, BS<1>를 "H"로 한다.

외부 로우 어드레스 스트로브 신호 ext.ZRAS의 하강에 따라서 워드선이 선택된다.

외부 로우 어드레스 스트로브 신호 ext.ZRAS가 "L"로 되는 것을 수신하여, 내부 신호 ZSONM이 "L" 레벨로 된다.

테스트 모드 신호 TME는 "L"이기 때문에, 우수 블럭에 대응하는 내부 신호 ZSONMeven이 "L"로 된다. 센스 앰프 활성화 신호 SON<0>가 "H"로 되어, 메모리 어레이 블럭 B0(우수 블럭)의 센스 앰프 SA가 활성화된다. 대응하는 비트선 쌍의 전위가 확정된다.

테스트 모드 신호 TMO는 "H"이기 때문에, 기수 블럭에 대응하는 내부 신호 ZSONModd는, 내부 신호 ZSONM이 "L"로 되고 나서 지연단(3)에 의한 지연 시간 △t만큼 지연되어 "L"로 된다. 따라서, 센스 앰프 활성화 신호 SON<1>는 센스 앰프 활성화 신호 SON<0>보다도 △t만큼 지연되어 "H"로 된다.

따라서, 우수 블럭(예를 들면, 센스 앰프 블럭 SB0)에 포함되는 센스 앰프 SA보다도 지연되어 기수 블럭(예를 들면, 센스 앰프 블럭 SB1)에 포함되는 센스 앰프 SA가 활성화된다.

이 때문에, 우수 블럭측에서의 메모리 셀의 판독시에 일어난 접지 전위의 플로팅 영향을 받아, 기수 블럭측의 센스 앰프 SA에 있어서의 센스 마진이 저하되게 된다.

또한, 인접하는 비트선 BL<2>에 기입된 "H" 데이터의 판독시의 커플링 노이즈를 비트선 ZBL<3>이 받고, 인접하는 비트선 ZBL<4>에 있어서의 "L" 데이터의 판독시에서의 커플링 노이즈를 비트선 BL<3>이 받는다. 이에 의해, 비트선 쌍 BL<3>, ZBL<3>의 전위차가 작게 되어 판독 마진이 감소하게 된다.

이와 같이, 실시예 1에 따른 반도체 기억 장치에 따르면, 메모리 셀에 3 센스 앰프 패턴의 데이터를 기입하지 않고 불량 셀을 검출할 수 있다. 그 결과, 불량 메모리의 검출에 있어서 테스트 시간을 단축화하는 것이 가능해진다.

(실시예 2)

실시예 2에 따른 반도체 기억 장치의 주요부의 구성에 대해서 도 5를 이용하여 설명한다. 실시예 2에 따른 반도체 기억 장치는, 도 5에 도시하는 바와 같이, 내부 회로(100), 블럭 선택 회로(102), VBL 발생 회로(104), 제 1 외부 컬럼 어드레스 스트로브 신호 ext.ZLCAS를 수신하여 내부 신호 int.LCAS를 출력하는 내부 회로(120), 제 2 외부 컬럼 어드레스 스트로브 신호 ext.ZUCAS를 수신하여 내부 신호 int.UCAS를 출력하는 내부 회로(122), 제어 회로(128), 기수 블럭 제어 회로(124),우수 블럭 제어 회로(126) 및 메모리 어레이 블럭 B0, B1, …을 포함한다.

제어 회로(128)는 내부 신호 ZSONM과 테스트 모드 신호 TM에 따라서 신호 TX를 출력한다. 제어 회로(128)는 인버터 I20∼I22 및 NAND 회로(70)를 포함한다.인버터 I20은 테스트 모드 신호 TM을 반전하고, 인버터 I21은 내부 신호 ZSONM을 반전한다. NAND 회로(70)는 인버터 I20의 출력 및 인버터 I21의 출력을 수신하여 신호 /TX를 출력한다. 인버터 I22는 신호 /TX를 반전하여 신호 TX를 출력한다. 신호 TX는 기수 블럭 제어 회로(124) 및 우수 블럭 제어 회로(126)에 공급된다.

기수 블럭 제어 회로(124)는 AND 회로(71) 및 NOR 회로(72)를 포함한다. AND 회로(71)는 테스트 모드 신호 TM과 내부 신호 int.LCAS를 입력으로서 수신한다. NOR 회로(72)는 AND 회로(71)의 출력과 신호 TX를 수신하여 기수 블럭에 대응하는 내부 신호 ZSONModd를 출력한다.

우수 블럭 제어 회로(126)는 AND 회로(73) 및 NOR 회로(74)를 포함한다. AND 회로(73)는 내부 신호 int.UCAS와 테스트 모드 신호 TM을 입력으로서 수신한다. NOR 회로(74)는 AND 회로(73)의 출력과 신호 TX를 입력으로서 수신하여, 우수 블럭에 대응하는 내부 신호 ZSONMeven을 출력한다.

센스 앰프 활성화 신호 발생 회로(106)에 포함되는 논리 회로(5#k)(k=1, 3, …)는, 내부 신호 ZSONModd와 블럭 선택 신호 BS<k>를 입력으로서 수신한다. 센스 앰프 활성화 신호 발생 회로(106)에 포함되는 논리 회로(5#j)(j=0, 2, …)는 내부 신호 ZSONMeven과 블럭 선택 신호 BS<j>를 입력으로서 수신한다. 인버터 I1#h(h=0, 1, 2, …)는 논리 회로(5#h)의 출력을 반전하여, 센스 앰프 활성화 신호 SON<h>를 출력한다.

외부 입력의 전환에 의해, 센스 앰프 활성화 신호 SON<h> 또는 센스 앰프 활성화 신호 SON<h+1>의 한쪽을 활성화시키고, 다른쪽을 비활성 상태로 한다.

실시예 2에 따른 반도체 기억 장치의 전체 구성의 일례에 대해서 도 6을 이용하여 설명한다. 실시예 2에 따른 반도체 기억 장치(2000)는, 도 6에 도시하는 바와 같이, 외부 제어 신호(외부 로우 어드레스 스트로브 신호 ext.ZRAS, 외부 컬럼 어드레스 스트로브 신호 ext.ZLCAS, ext.ZUCAS, 외부 기입 인에이블 신호 ext.ZWE, 외부 출력 인에이블 신호 ext.ZOE 등)를 수신하는 제어 신호 입력 버퍼(222), 어드레스 입력 버퍼(202), 어드레스 입력 버퍼(202)가 출력하는 내부 어드레스 신호 int.A0∼int.A12와 제어 신호 입력 버퍼(222)가 출력하는 내부 신호를 수신하여 내부 제어 신호를 출력하는 제어 회로(224), 및 내부 어드레스 신호 int.A0∼int.A12와 제어 신호 입력 버퍼(222)가 출력하는 내부 신호를 수신하여 테스트 모드 신호를 출력하는 테스트 모드 설정 회로(226)를 포함한다.

테스트 모드 설정 회로(226)는, 내부 로우 어드레스 스트로브 신호 int.ZRAS, 내부 컬럼 어드레스 스트로브 신호 int.ZUCAS, intZLCAS 및 내부 기입 인에이블 신호 int.ZWE(외부 로우 어드레스 스트로브 신호 ext.ZRAS, 외부 컬럼 어드레스 스트로브 신호 ext.ZUCAS, ext.ZLCAS, 외부 기입 인에이블 신호 ext.ZWE에 각각 대응)와, 내부 어드레스 신호 int.A0∼int.A12에 따라서, 테스트 모드 신호 TMO, TME, TM의 각각의 논리 레벨을 결정한다.

센스 앰프 활성화 신호의 활성 타이밍은, 외부 입력 신호(도 6에 나타내는 예에서는, 외부 컬럼 어드레스 스트로브 신호 ext.ZUCAS, ext.ZLCAS)에 동기시킨다.

실시예 2에 따른 반도체 기억 장치의 동작에 대해서 도 7을 이용하여 설명한다. 메모리 어레이 블럭 B1에 포함되는 비트선 쌍 BL<3>, ZBL<3>에 접속되는 메모리 셀의 불량을 검출하는 것으로 한다.

계속해서, 판독 동작을 수행한다. 실시예 1과 마찬가지로 WCBR 모드로 설정한다. 신호 ext.A0∼ext.A12에 의해, 테스트 모드 신호 TM을 "H"로 설정한다. NAND 회로(70)의 출력 /TX가 외부 로우 어드레스 스트로브 신호 ext.ZRAS에 관계없이 "H"로 고정된다.

외부 컬럼 어드레스 스트로브 신호 ext.ZUCAS의 하강에 동기하여, 내부 신호 ZSONMeven이 하강한다.

센스 앰프 활성화 신호 SON<0>가 H 레벨로 되어, 우수 블럭의 센스 앰프 SA가 활성화된다. 비트선 BL<2>의 전위가 상승하고, 비트선 ZBL<4>의 전위가 하강한다.

다음에, 외부 신호 ext.ZLCAS의 하강에 동기하여, 내부 신호 ZSONModd가 하강한다.

센스 앰프 활성화 신호 SON<1>가 H 레벨로 되어, 기수 블럭의 센스 앰프가 활성화된다.

우수 블럭측에서의 메모리 셀의 판독시에 일어난 접지 전위의 플로팅의 영향을 받아, 기수 블럭측의 센스 앰프 SA에 있어서의 센스 마진이 저하된다.

또한, 인접하는 비트선 BL<2>에 기입된 "H" 데이터의 판독시의 커플링 노이즈를 비트선 ZBL<3>이 받고, 인접하는 비트선 ZBL<4>에 있어서의 "L" 데이터의 판독시에서의 커플링 노이즈를 비트선 BL<3>이 받는다. 이에 의해, 비트선 쌍 BL<3>, ZBL<3>의 전위차가 작아지게 되어 판독 마진이 감소한다.

이와 같이, 실시예 2에 따른 반도체 기억 장치에 따르면, 내부 신호 ZSONModd 및 ZSONMeven을 외부 로우 어드레스 스트로브 신호 ext.ZRAS의 상승 타이밍에 관계없이, 외부 컬럼 어드레스 스트로브 신호 ext.ZUCAS 및 ext.ZLCAS에 의해서 제어 가능해진다.

따라서, 외부 입력 신호의 활성 타이밍을 겹치지 않도록 함으로써, 우수 블럭의 센스 앰프 SA와 기수 블럭의 센스 앰프 SA에서 활성 타이밍을 겹치지 않도록 할 수 있기 때문에, 실시예 1과 마찬가지의 효과를 가질 수 있다.

(실시예 3)

실시예 3에 따른 반도체 기억 장치의 주요부의 구성에 대해서 도 8을 이용하여 설명한다. 실시예 3에 따른 반도체 기억 장치는, 내부 회로(100), 블럭 선택 회로(102), VBL 발생 회로(104), VBL 인가 회로(130), 우수 블럭에 대응하는 VBL 제어 회로(132), 기수 블럭에 대응하는 VBL 제어 회로(134), 센스 앰프 활성화 신호 발생 회로(106) 및 메모리 어레이 블럭 B0, B1, …를 포함한다.

센스 앰프 활성화 신호 발생 회로(106)에 포함되는 논리 회로(5#i)는 내부 신호 ZSONM과 블럭 선택 신호 BS를 입력으로서 수신하고, 인버터 I1#i는 논리 회로(5#i)의 출력을 반전하여, 센스 앰프 활성화 신호 SON를 출력한다.

VBL 인가 회로(130)는, 외부 출력 인에이블 신호 ext.ZOE와 테스트 모드 신호 TME 및 TMO에 근거하여, 노드 Z30에 기준 전위 VBL2를 공급한다. 보다 구체적으로는, VBL 인가 회로(130)는 테스트 모드 신호 TMO 또는 TME가 "H"로 되면 활성화되고, 외부 출력 인에이블 신호 ext.ZOE를 수신하는 단자와 노드 Z30를 전기적으로 결합한다. VBL 발생 회로(104)는 노드 Z32에 기준 전위 VBL을 공급한다.

VBL 제어 회로(132)는 인버터 I30 및 트랜지스터 T10∼T13을 포함한다. 트랜지스터 T10 및 T12는 PMOS 트랜지스터이며, 트랜지스터 T11 및 T13은 NMOS 트랜지스터이다.

인버터 I30는 테스트 모드 신호 TME를 반전하여 출력한다. 트랜지스터 T10 및 T11은, 테스트 모드 신호 TME(및 인버터 I30의 출력)에 따라서 노드 Z32와 배선 VBLeven을 전기적으로 결합한다. 트랜지스터 T12 및 T13은 테스트 모드 신호 TME(및 인버터 I30의 출력)에 따라서 노드 Z30와 배선 VBLeven을 전기적으로 결합한다.

VBL 제어 회로(134)는 인버터 I31 및 트랜지스터 T14∼T17을 포함한다. 트랜지스터 T15 및 T17은 PMOS 트랜지스터이며, 트랜지스터 T14 및 T16은 NMOS 트랜지스터이다.

인버터 I31는 테스트 모드 신호 TMO를 반전하여 출력한다. 트랜지스터 T16 및 T17은 테스트 모드 신호 TMO(및 인버터 I31의 출력)에 따라서, 노드 Z32와 배선 VBLodd를 전기적으로 결합한다. 트랜지스터 T14 및 T15는 테스트 모드 신호 TMO(및 인버터 I31의 출력)에 따라서 노드 Z30와 배선 VBLodd를 전기적으로 결합한다.

메모리 어레이 블럭 Bk(k는 0 이상의 우수)는 배선 VBLeven으로부터 기준 전위를 공급받고, 메모리 어레이 블럭 Bk+1은 배선 VBLodd로부터 기준 전위를 공급받는다.

보다 구체적으로, 도 9를 이용하여 설명한다. 센스 앰프 블럭 SB0에 포함되는 센스 앰프부(2)는 배선 VBLeven과 접속되며, 센스 앰프 블럭 SB1에 포함되는 센스 앰프부(2)는 배선 VBLodd와 접속된다. 따라서, 우수번째의 비트선 쌍과 기수번째의 비트선 쌍에는 각각 상이한 배선으로부터 기준 전압이 공급되어, 프리차지되게 된다.

배선 VBLeven 및 VBLodd의 전위는 기준 전위 VBL 또는 VBL2로 전환된다.

도 8을 참조하면, 테스트 모드 신호 TMO 또는 TME가 "L"일 때(통상 모드)는, 배선 VBLodd 및 VBLeven의 전위는 VBL 발생 회로(104)의 출력과 일치한다.

테스트 모드 신호 TMO가 "H"로 되면, 외부 출력 인에이블 신호 ext.ZOE에 따라서 배선 VBLodd의 전위가 결정된다. 테스트 모드 신호 TME가 "H"로 되면, 외부 출력 인에이블 신호 ext.ZOE에 따라서 배선 VBLeven의 전위가 결정된다.

실시예 3에 따른 반도체 기억 장치의 동작에 대해서 도 10을 이용하여 설명한다. 실시예 1 및 2와 마찬가지로, 모든 메모리 셀에 L의 데이터를 기입해 둔다. 외부 컬럼 어드레스 스트로브 신호 ext.ZCAS 및 외부 기입 인에이블 신호 ext.ZWE를 외부 로우 어드레스 스트로브 신호 ext.ZRAS보다도 먼저 "L"로 설정한다. 외부 어드레스 신호 ext.A0∼ext.A12의 조합에 의해 테스트 모드 신호 TMO가 "H"로 되고, 테스트 모드 신호 TME가 "L"로 되었다고 한다.

종래와 마찬가지로, 외부 로우 어드레스 스트로브 신호 ext.ZRAS가 "L"로 되면, 선택된 워드선 WL이 "H"로 되어, 내부 신호 ZSONM이 "L"로 된다.

외부 어드레스 신호 ext.A0∼ext.A12에 따라서 센스 앰프 활성화 신호 SON<0> 및 SON<1>이 "H"로 된다.

"H"의 테스트 모드 신호 TMO에 따라서, 배선 VBLodd는 기준 전위 VBL2로 된다. "L"의 테스트 모드 신호 TME에 따라서, 배선 VBLeven은 기준 전위 VBL로 된다.

예를 들면, 기준 전위 VBL2 < 기준 전위 VBL로 한 경우에는, 배선 VBLodd의 전위 < 배선 VBLeven의 전위로 된다.

센스 앰프 SA에 있어서는, 기준 전위가 높은 쪽이 트랜지스터 T4의 게이트·소스간의 전압 Vgs가 커지기 때문에, 센스 앰프 동작이 빠르게 된다.

이에 의해, 우수 블럭의 센스 앰프 SA가 먼저 동작하고, 기수 블럭의 센스 앰프 SA가 지연되어 동작하게 된다. 따라서, 실시예 1과 마찬가지로, 메모리 셀로의 데이터의 기입을 조작하지 않고도 불량 셀을 고속으로 검출하는 것이 가능해진다.

(실시예 4)

실시예 4에 따른 반도체 기억 장치의 주요부의 구성에 대해서 도 11을 이용하여 설명한다. 실시예 4에 따른 반도체 기억 장치는, 내부 회로(100), 블럭 선택 회로(102), VBL 발생 회로(104, 140), 우수 블럭에 대응하는 VBL 제어 회로(132), 기수 블럭에 대응하는 VBL 제어 회로(134), 센스 앰프 활성화 신호 발생 회로(106)및 메모리 어레이 블럭 B0, B1, …을 포함한다.

센스 앰프 활성화 신호 발생 회로(106)에 포함되는 논리 회로(5#i)는 내부 신호 ZSONM과 블럭 선택 신호 BS를 입력으로서 수신하고, 인버터 I1#i는 논리 회로(5#i)의 출력을 반전하여 센스 앰프 활성화 신호 SON를 출력한다.

VBL 발생 회로(140)는 테스트 모드 신호 TME 및 TMO를 수신하여, 노드 Z30에 기준 전위 VBL2를 공급한다. VBL 발생 회로(140)는 테스트 모드 신호 TMO 또는 TME가 "H"로 되면 활성화되어, 기준 전위 VBL과 전압 레벨이 상이한 기준 전위 VBL2를 발생한다.

VBL 제어 회로(132)는 VBL 발생 회로(140 또는 104)의 출력의 어느 한쪽을 배선 VBLeven에 공급한다. VBL 제어 회로(134)는 VBL 발생 회로(140 또는 104)의 출력의 어느 한쪽을 배선 VBLodd에 공급한다.

2 종류의 기준 전위를 이용하여, 기수 블럭에 공급하는 기준 전위와 우수 블럭에 공급하는 기준 전위와의 사이에 차를 둔다.

이에 의해, 우수 블럭의 센스 앰프와 기수 블럭의 센스 앰프와의 동작 타이밍을 각각 제어할 수 있기 때문에, 실시예 1과 마찬가지의 효과를 발휘할 수 있다.

또한, 상기 예에서는, 2 종류의 기준 전위를 이용했지만, 이것에 한정되지 않는다. 도 12에 도시하는 반도체 기억 장치는 VBL 인가 회로(142 및 144)를 포함한다.

VBL 인가 회로(142)는 외부 출력 인에이블 신호 ext.ZOE와 테스트 모드 신호 TME를 수신하여, 기준 전위 VBL2를 출력한다. 예를 들면, 테스트 모드 신호 TME가H 레벨로 되면, 출력 VBL2가 외부 출력 인에이블 신호 ext.ZOE와 동일한 전위 레벨로 된다.

VBL 인가 회로(144)는 외부 기입 인에이블 신호 ext.ZWE와 테스트 모드 신호 TMO를 수신하여, 기준 전위 VBL3을 출력한다. 예를 들면, 테스트 모드 신호 TMO가 H 레벨로 되면, 출력 VBL3이 외부 기입 인에이블 신호 ext.ZWE와 동일한 전위 레벨로 된다.

VBL 제어 회로(132)는 테스트 모드 신호 TME에 따라서 배선 VBLeven을 기준 전위 VBL 또는 기준 전위 VBL2로 한다.

VBL 제어 회로(134)는 테스트 모드 신호 TMO에 따라서 배선 VBLodd를 기준 전위 VBL 또는 기준 전위 VBL3로 한다.

이러한 구성에 의해서도, 기수 블럭에 대응하는 비트선 쌍과 우수 블럭에 대응하는 비트선 쌍과의 기준 전위를 개별적으로 제어할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 메모리 셀을 고속으로 테스트할 수 있는 구성을 갖는 반도체 기억 장치를 얻을 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

행렬 형상으로 배치되는 복수의 메모리 셀(1), 행에 대응하여 배치되는 복수의 워드선 WL, 및 열에 대응하여 배치되는 복수의 비트선 쌍 BL, ZBL을 포함하는 메모리 셀 어레이 B0∼B3과,

상기 복수의 비트선 쌍중에서 우수번째에 배치되는 제 1 복수개의 비트선 쌍의 전위차를 검출하기 위한 제 1 센스 앰프(2)와,

상기 복수의 비트선 쌍중에서 기수번째에 배치되는 제 2 복수개의 비트선 쌍의 전위차를 검출하기 위한 제 2 센스 앰프(2)와,

상기 제 1 및 제 2 센스 앰프의 각각의 동작 타이밍을 개별적으로 제어하기 위한 센스 앰프 제어 회로(106, 110, 112)

를 구비하는 반도체 기억 장치.
행렬 형상으로 배치되는 복수의 메모리 셀(1), 행에 대응하여 배치되는 복수의 워드선 WL, 및 열에 대응하여 배치되는 복수의 비트선 쌍 BL, ZBL을 포함하는 메모리 셀 어레이와,

상기 복수의 비트선 쌍중에서 우수번째에 배치되는 제 1 복수개의 비트선 쌍의 전위차를 검출하기 위한 제 1 센스 앰프(2)와,

상기 복수의 비트선 쌍중에서 기수번째에 배치되는 제 2 복수개의 비트선 쌍의 전위차를 검출하기 위한 제 2 센스 앰프(2)와,

상기 우수번째에 배치되는 제 1 복수개의 비트선 쌍을 프리차지하기 위한 전압을 공급하는 제 1 배선 VBLeven과,

상기 기수번째에 배치되는 제 2 복수개의 비트선 쌍을 프리차지하기 위한 전압을 공급하는 제 2 배선 VBLodd와,

상기 제 1 배선 및 상기 제 2 배선의 전압을 개별적으로 제어하기 위한 제어 회로(132, 134)

를 구비하는 반도체 기억 장치.