JP2003194885A - 半導体デバイスの動作タイミングのテスト装置及びテスト方法 - Google Patents
半導体デバイスの動作タイミングのテスト装置及びテスト方法Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 同一ロットあるいは同一ウェハのトランジス
タ特性をテスタ上で容易に測定、評価でき、高速タイミ
ングを高精度で測定することができるテスト装置及びテ
スト方法を提供する。 【解決手段】 被測定半導体デバイスと同一ロットある
いは同一ウェハ内に予め作成されたトランジスタ特性抽
出用の回路からそのトランジスタ特性を測定する測定手
段２０と、上記測定手段の測定値をパラメータとして記
憶する記憶手段１３と、上記記憶手段に保持されたパラ
メータを用いて測定系の回路シミュレーションを実施
し、動作タイミングを上記記憶手段に記憶させる回路シ
ミュレーション手段３０と、上記被測定半導体デバイス
の動作タイミングを実測し、この実測値と上記記憶手段
に記憶された上記回路シミュレーションの動作タイミン
グとを比較する実測手段１２と、これらの制御用のＣＰ
Ｕ１１とを備えたもの
タ特性をテスタ上で容易に測定、評価でき、高速タイミ
ングを高精度で測定することができるテスト装置及びテ
スト方法を提供する。 【解決手段】 被測定半導体デバイスと同一ロットある
いは同一ウェハ内に予め作成されたトランジスタ特性抽
出用の回路からそのトランジスタ特性を測定する測定手
段２０と、上記測定手段の測定値をパラメータとして記
憶する記憶手段１３と、上記記憶手段に保持されたパラ
メータを用いて測定系の回路シミュレーションを実施
し、動作タイミングを上記記憶手段に記憶させる回路シ
ミュレーション手段３０と、上記被測定半導体デバイス
の動作タイミングを実測し、この実測値と上記記憶手段
に記憶された上記回路シミュレーションの動作タイミン
グとを比較する実測手段１２と、これらの制御用のＣＰ
Ｕ１１とを備えたもの
Description
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
の動作タイミングのテスト装置及びテスト方法、特に半
導体デバイスの動作タイミングをパラメータを用いて回
路シミュレーションし、この回路シミュレーション結果
を用いて半導体デバイスの動作タイミングをテストする
テスト装置及びテスト方法に関するものである。
の動作タイミングのテスト装置及びテスト方法、特に半
導体デバイスの動作タイミングをパラメータを用いて回
路シミュレーションし、この回路シミュレーション結果
を用いて半導体デバイスの動作タイミングをテストする
テスト装置及びテスト方法に関するものである。
【０００２】
【従来の技術】大容量半導体デバイスは、半導体ウェハ
プロセス技術、回路技術の進歩につれて、ますます高速
になってきている。また、デバイスの高速化に対応して
そのテスト技術、特に高速デバイスの動作タイミング、
例えばアクセスタイムを高精度に測定する技術が重要に
なっている。従来、高精度のアクセスタイム測定に際し
ては、単にテスタで測定するだけでなく、測定用の治
具、テスタのドライバ、テスタのコンパレータ、被測定
デバイス（以下、ＤＵＴという）の出力バッファ回路の
電気的特性をモデル化し、このモデル化した電気的特性
を用いて予め、例えば回路シミュレーションであるスパ
イスにより電気特性シミュレーションを実施し、そのシ
ミュレーション結果として得られた動作タイミングとＤ
ＵＴの実測結果による動作タイミングとを比較すること
によって測定精度の向上を図っていた。具体的には、回
路シミュレーション値と実測値との差異がでる原因が何
であるかを検討し、その原因の影響度を定量的に把握し
て測定系の問題点を改善するようにしていた。
プロセス技術、回路技術の進歩につれて、ますます高速
になってきている。また、デバイスの高速化に対応して
そのテスト技術、特に高速デバイスの動作タイミング、
例えばアクセスタイムを高精度に測定する技術が重要に
なっている。従来、高精度のアクセスタイム測定に際し
ては、単にテスタで測定するだけでなく、測定用の治
具、テスタのドライバ、テスタのコンパレータ、被測定
デバイス（以下、ＤＵＴという）の出力バッファ回路の
電気的特性をモデル化し、このモデル化した電気的特性
を用いて予め、例えば回路シミュレーションであるスパ
イスにより電気特性シミュレーションを実施し、そのシ
ミュレーション結果として得られた動作タイミングとＤ
ＵＴの実測結果による動作タイミングとを比較すること
によって測定精度の向上を図っていた。具体的には、回
路シミュレーション値と実測値との差異がでる原因が何
であるかを検討し、その原因の影響度を定量的に把握し
て測定系の問題点を改善するようにしていた。
【０００３】
【発明が解決しようとする課題】従来の半導体デバイス
の動作タイミングの判定は以上のように行なわれていた
ため、ＤＵＴがますます高速になると、その出力バッフ
ァトランジスタ特性もウェハプロセス変動の影響を大き
く受けるようになり、回路シミュレーション結果とＤＵ
Ｔの実測値の結果とが異なる原因となってきた。この差
異を生ずる最大の原因は、回路シミュレーションに組み
込んだＤＵＴの出力バッファ回路の特性としてＤＵＴと
は別ロットのウェハで測定したトランジスタパラメータ
を用いていたためと想定される。ＤＵＴのタイミング測
定と回路シミュレーションに使用されるトランジスタバ
ラメータとを別々に測定した場合には、回路シミュレー
ションの精度が実測定をカバーしていないことがあり、
結果として、回路シミュレーションに用いたスパイス用
トランジスタパラメータが間違っていた（ウェハプロセ
スロットが異なることに起因した）にも関わらず、その
まま使用し、間違った測定結果に陥ることがあった。こ
のようなミスは、デバイスが高速化した場合には、より
顕著になると予測される。
の動作タイミングの判定は以上のように行なわれていた
ため、ＤＵＴがますます高速になると、その出力バッフ
ァトランジスタ特性もウェハプロセス変動の影響を大き
く受けるようになり、回路シミュレーション結果とＤＵ
Ｔの実測値の結果とが異なる原因となってきた。この差
異を生ずる最大の原因は、回路シミュレーションに組み
込んだＤＵＴの出力バッファ回路の特性としてＤＵＴと
は別ロットのウェハで測定したトランジスタパラメータ
を用いていたためと想定される。ＤＵＴのタイミング測
定と回路シミュレーションに使用されるトランジスタバ
ラメータとを別々に測定した場合には、回路シミュレー
ションの精度が実測定をカバーしていないことがあり、
結果として、回路シミュレーションに用いたスパイス用
トランジスタパラメータが間違っていた（ウェハプロセ
スロットが異なることに起因した）にも関わらず、その
まま使用し、間違った測定結果に陥ることがあった。こ
のようなミスは、デバイスが高速化した場合には、より
顕著になると予測される。
【０００４】この発明は、このような点に鑑みてなされ
たもので、ＤＵＴと同一ロットあるいは同一ウェハのト
ランジスタ特性をテスタ上で容易に測定、評価でき、ス
パイス回路シミュレーション用のトランジスタパラメー
タを取得すると共に、このパラメータを用いてＤＵＴの
高速タイミングを高精度で測定することにより、上述の
ようなミスを防止することができるテスト装置及びテス
ト方法を提供することを目的とする。
たもので、ＤＵＴと同一ロットあるいは同一ウェハのト
ランジスタ特性をテスタ上で容易に測定、評価でき、ス
パイス回路シミュレーション用のトランジスタパラメー
タを取得すると共に、このパラメータを用いてＤＵＴの
高速タイミングを高精度で測定することにより、上述の
ようなミスを防止することができるテスト装置及びテス
ト方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る半導体デ
バイスの動作タイミングのテスト装置は、半導体デバイ
スの動作タイミングを測定するテスト装置において、被
測定半導体デバイスと同一ロットあるいは同一ウェハ内
に予め作成されたトランジスタ特性抽出用の回路からそ
のトランジスタ特性を測定する測定手段と、上記測定手
段の測定値をパラメータとして記憶する記憶手段と、上
記記憶手段に保持されたパラメータを用いて測定系の回
路シミュレーションを実施し、動作タイミングを上記記
憶手段に記憶させる回路シミュレーション手段と、上記
被測定半導体デバイスの動作タイミングを実測し、この
実測値と上記記憶手段に記憶された上記回路シミュレー
ションの動作タイミングとを比較する実測手段と、上記
測定手段、記憶手段、回路シミュレーション手段及び実
測手段の動作を制御するＣＰＵとを備えたものである。
バイスの動作タイミングのテスト装置は、半導体デバイ
スの動作タイミングを測定するテスト装置において、被
測定半導体デバイスと同一ロットあるいは同一ウェハ内
に予め作成されたトランジスタ特性抽出用の回路からそ
のトランジスタ特性を測定する測定手段と、上記測定手
段の測定値をパラメータとして記憶する記憶手段と、上
記記憶手段に保持されたパラメータを用いて測定系の回
路シミュレーションを実施し、動作タイミングを上記記
憶手段に記憶させる回路シミュレーション手段と、上記
被測定半導体デバイスの動作タイミングを実測し、この
実測値と上記記憶手段に記憶された上記回路シミュレー
ションの動作タイミングとを比較する実測手段と、上記
測定手段、記憶手段、回路シミュレーション手段及び実
測手段の動作を制御するＣＰＵとを備えたものである。
【０００６】この発明に係る半導体デバイスの動作タイ
ミングのテスト装置は、また、上記ＣＰＵが上記実測手
段及び上記記憶手段の動作を制御する第１のＣＰＵと、
上記測定手段及び上記記憶手段の動作を制御する第２の
ＣＰＵと、上記回路シミュレーション手段及び上記記憶
手段の動作を制御する第３のＣＰＵとから構成されるも
のである。
ミングのテスト装置は、また、上記ＣＰＵが上記実測手
段及び上記記憶手段の動作を制御する第１のＣＰＵと、
上記測定手段及び上記記憶手段の動作を制御する第２の
ＣＰＵと、上記回路シミュレーション手段及び上記記憶
手段の動作を制御する第３のＣＰＵとから構成されるも
のである。
【０００７】この発明に係る半導体デバイスの動作タイ
ミングのテスト方法は、上述した半導体デバイスの動作
タイミングのテスト装置の１つによって被測定半導体デ
バイスの動作タイミングの実測値と回路シミュレーショ
ンの動作タイミングとの差異を検知するようにしたもの
である。
ミングのテスト方法は、上述した半導体デバイスの動作
タイミングのテスト装置の１つによって被測定半導体デ
バイスの動作タイミングの実測値と回路シミュレーショ
ンの動作タイミングとの差異を検知するようにしたもの
である。
【０００８】この発明に係る半導体デバイスの動作タイ
ミングのテスト方法は、また、被測定半導体デバイスと
同一ロットあるいは同一ウェハ内に予め作成されたトラ
ンジスタ特性抽出用の回路からそのトランジスタ特性を
測定するステップと、上記トランジスタ特性の測定値を
パラメータとして記憶するステップと、上記パラメータ
を用いて測定系の回路シミュレーションを実施し、動作
タイミングを記憶させるステップと、上記被測定半導体
デバイスの動作タイミングを実測し、この実測値と上記
回路シミュレーションの動作タイミングとを比較するス
テップとを備えたものである。
ミングのテスト方法は、また、被測定半導体デバイスと
同一ロットあるいは同一ウェハ内に予め作成されたトラ
ンジスタ特性抽出用の回路からそのトランジスタ特性を
測定するステップと、上記トランジスタ特性の測定値を
パラメータとして記憶するステップと、上記パラメータ
を用いて測定系の回路シミュレーションを実施し、動作
タイミングを記憶させるステップと、上記被測定半導体
デバイスの動作タイミングを実測し、この実測値と上記
回路シミュレーションの動作タイミングとを比較するス
テップとを備えたものである。
【０００９】この発明に係る半導体デバイスの動作タイ
ミングのテスト方法は、また、上記被測定半導体デバイ
スの動作タイミングの実測値と上記回路シミュレーショ
ンの動作タイミングとの差異が所定値以上の時、動作タ
イミング測定用のテストプログラムを変更するようにし
たものである。
ミングのテスト方法は、また、上記被測定半導体デバイ
スの動作タイミングの実測値と上記回路シミュレーショ
ンの動作タイミングとの差異が所定値以上の時、動作タ
イミング測定用のテストプログラムを変更するようにし
たものである。
【００１０】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成を示すブロック図である。この図におい
て、１０はテスタで、中央制御装置（以下、ＣＰＵとい
う）１１と、ＣＰＵ１１に制御されＤＵＴの動作タイミ
ング、例えばアクセスタイムを実測する実測装置１２
と、後述するパラメータや回路シミュレーション結果を
保管するための記憶装置１３とを有する。また、２０は
ＣＰＵ１１に制御されトランジスタのパラメータを測定
するパラメータ測定装置で、測定したパラメータを記憶
装置１３に保管するようにされている。更に、３０は回
路シミュレーション装置で、記憶装置１３に保管された
パラメータを用いて測定系の回路シミュレーションを実
施し、その結果を記憶装置１３に保管するようにされて
いる。
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成を示すブロック図である。この図におい
て、１０はテスタで、中央制御装置（以下、ＣＰＵとい
う）１１と、ＣＰＵ１１に制御されＤＵＴの動作タイミ
ング、例えばアクセスタイムを実測する実測装置１２
と、後述するパラメータや回路シミュレーション結果を
保管するための記憶装置１３とを有する。また、２０は
ＣＰＵ１１に制御されトランジスタのパラメータを測定
するパラメータ測定装置で、測定したパラメータを記憶
装置１３に保管するようにされている。更に、３０は回
路シミュレーション装置で、記憶装置１３に保管された
パラメータを用いて測定系の回路シミュレーションを実
施し、その結果を記憶装置１３に保管するようにされて
いる。
【００１１】次に、この実施の形態による動作タイミン
グの測定、評価手順を図２のテストフロー図を用いて説
明する。このフロー図はテスタ１０上に設けられ測定用
の手順を予めプログラミングしているデバイステストプ
ログラムの概要を示すものである。先ず、ステップＳ１
で、テスタ１０のＣＰＵ１１はパラメータ測定装置２０
を動作させて、ＤＵＴ（図示せず）と同一ロットあるい
は同一ウェハ内に予め作成されたトランジスタ特性抽出
用の回路（図示せず）からその特性値を測定し、測定さ
れた特性値をパラメータとして記憶装置１３に保管す
る。次に、ステップＳ２で、ＣＰＵ１１は回路シミュレ
ーション装置３０を動作させると共に、記憶装置１３に
保管されているパラメータを用いて測定系の回路シミュ
レーションを実施し、実施したＤＵＴのあるパスのプロ
パゲーションディレイ値であるシミュレーション結果
（アクセスタイムｔSA ）を記憶装置１３に一時保管す
る。
グの測定、評価手順を図２のテストフロー図を用いて説
明する。このフロー図はテスタ１０上に設けられ測定用
の手順を予めプログラミングしているデバイステストプ
ログラムの概要を示すものである。先ず、ステップＳ１
で、テスタ１０のＣＰＵ１１はパラメータ測定装置２０
を動作させて、ＤＵＴ（図示せず）と同一ロットあるい
は同一ウェハ内に予め作成されたトランジスタ特性抽出
用の回路（図示せず）からその特性値を測定し、測定さ
れた特性値をパラメータとして記憶装置１３に保管す
る。次に、ステップＳ２で、ＣＰＵ１１は回路シミュレ
ーション装置３０を動作させると共に、記憶装置１３に
保管されているパラメータを用いて測定系の回路シミュ
レーションを実施し、実施したＤＵＴのあるパスのプロ
パゲーションディレイ値であるシミュレーション結果
（アクセスタイムｔSA ）を記憶装置１３に一時保管す
る。
【００１２】次に、ステップＳ３で、テスタ１０の実測
装置１２によってＤＵＴのアクセスタイムｔMAを実測す
る。実測の具体例については後述する。その後、ステッ
プＳ４で、シミュレーション結果であるアクセスタイム
ｔSAと、実測されたアクセスタイムｔMAとを比較し、そ
の差が所定値（Δｔ）以上か以下かをチェックする。上
記の差が所定値（Δｔ）以下である場合は、問題なしと
して一連の手順を終了するが、差が所定値（Δｔ）以上
である場合には、ステップＳ４で、その原因を分析し、
差が所定値（Δｔ）以下となるように、回路シミュレー
ションの再実行、あるいはパラメータもしくはＤＵＴの
アクセスタイム測定用のテストプログラムの変更等を実
施する。
装置１２によってＤＵＴのアクセスタイムｔMAを実測す
る。実測の具体例については後述する。その後、ステッ
プＳ４で、シミュレーション結果であるアクセスタイム
ｔSAと、実測されたアクセスタイムｔMAとを比較し、そ
の差が所定値（Δｔ）以上か以下かをチェックする。上
記の差が所定値（Δｔ）以下である場合は、問題なしと
して一連の手順を終了するが、差が所定値（Δｔ）以上
である場合には、ステップＳ４で、その原因を分析し、
差が所定値（Δｔ）以下となるように、回路シミュレー
ションの再実行、あるいはパラメータもしくはＤＵＴの
アクセスタイム測定用のテストプログラムの変更等を実
施する。
【００１３】図３〜図６は、上述したＤＵＴのアクセス
タイムの実測の具体例を示すものである。このうち図３
及び図４は、タイミングテストの例を示すもので、図３
は、入力セットアップ及びホールドタイムを測定する例
を示す。外部からＤＵＴのデータ入力端子に、（ａ）に
示すような基準クロックを製品規格で定めるタイミング
で入力すると共に、ＤＵＴに、（ｂ）に示すＨデータ入
力及び（ｃ）に示すＬデータ入力を与え、基準クロック
の規格で定められた所定のレベルＶＯＨのポイントと、
各入力信号が製品規格で定められた入力判定レベル（Ｖ
ＩＨ、ＶＩＬ）を通過するポイントとの間の時間として
図示したセットアップタイムｔsuと、ホールドタイムｔ
hとをチェックし、それぞれが製品規格で定められた製
品規格ｔsu、製品規格ｔhより小さい場合に正常動作と
判定される。
タイムの実測の具体例を示すものである。このうち図３
及び図４は、タイミングテストの例を示すもので、図３
は、入力セットアップ及びホールドタイムを測定する例
を示す。外部からＤＵＴのデータ入力端子に、（ａ）に
示すような基準クロックを製品規格で定めるタイミング
で入力すると共に、ＤＵＴに、（ｂ）に示すＨデータ入
力及び（ｃ）に示すＬデータ入力を与え、基準クロック
の規格で定められた所定のレベルＶＯＨのポイントと、
各入力信号が製品規格で定められた入力判定レベル（Ｖ
ＩＨ、ＶＩＬ）を通過するポイントとの間の時間として
図示したセットアップタイムｔsuと、ホールドタイムｔ
hとをチェックし、それぞれが製品規格で定められた製
品規格ｔsu、製品規格ｔhより小さい場合に正常動作と
判定される。
【００１４】また、図４は、入力パルス幅を測定する例
を示す。ＤＵＴに、（ａ）及び（ｂ）に示すＨデータ入
力及びＬデータ入力を与え、製品規格で定められた入力
判定レベル（ＶＩＨ、ＶＩＬ）を通過するポイント間の
パルス幅ｔwをチェックし、各入力のパルス幅ｔwが製品
規格で定められた製品規格ｔwより小さい場合に正常動
作と判定される。
を示す。ＤＵＴに、（ａ）及び（ｂ）に示すＨデータ入
力及びＬデータ入力を与え、製品規格で定められた入力
判定レベル（ＶＩＨ、ＶＩＬ）を通過するポイント間の
パルス幅ｔwをチェックし、各入力のパルス幅ｔwが製品
規格で定められた製品規格ｔwより小さい場合に正常動
作と判定される。
【００１５】また、図５及び図６は、スイッチングテス
トの例を示すもので、図５は、（ａ）に示す基準クロッ
クをＤＵＴに与えた場合に、ＤＵＴから出力される
（ｂ）のＨデータ出力及び（ｃ）のＬデータ出力につい
て、基準クロックのＶＯＨのポイントと、各出力信号が
製品規格で定められた出力判定レベル（ＶＯＨ、ＶＯ
Ｌ）に達するポイントとの間の時間として図示したディ
レイタイムｔdと、データ有効時間ｔvとをチェックし、
ディレイタイムｔdについては、製品規格で定められた
製品規格ｔdより小さい場合に正常と判定され、データ
有効時間ｔvについては、製品規格で定められた製品規
格ｔvより大きい場合に正常と判定される。
トの例を示すもので、図５は、（ａ）に示す基準クロッ
クをＤＵＴに与えた場合に、ＤＵＴから出力される
（ｂ）のＨデータ出力及び（ｃ）のＬデータ出力につい
て、基準クロックのＶＯＨのポイントと、各出力信号が
製品規格で定められた出力判定レベル（ＶＯＨ、ＶＯ
Ｌ）に達するポイントとの間の時間として図示したディ
レイタイムｔdと、データ有効時間ｔvとをチェックし、
ディレイタイムｔdについては、製品規格で定められた
製品規格ｔdより小さい場合に正常と判定され、データ
有効時間ｔvについては、製品規格で定められた製品規
格ｔvより大きい場合に正常と判定される。
【００１６】また、図６は、出力パルス幅を測定する例
を示す。ＤＵＴから出力される（ａ）のＨデータ出力及
び（ｂ）のＬデータ出力について、製品規格で定められ
た出力判定レベル（ＶＯＨ、ＶＯＬ）に達するポイント
間のパルス幅ｔwをチェックし、各出力のパルス幅ｔwが
製品規格で定められた製品規格ｔwより大きい場合に正
常と判定される。
を示す。ＤＵＴから出力される（ａ）のＨデータ出力及
び（ｂ）のＬデータ出力について、製品規格で定められ
た出力判定レベル（ＶＯＨ、ＶＯＬ）に達するポイント
間のパルス幅ｔwをチェックし、各出力のパルス幅ｔwが
製品規格で定められた製品規格ｔwより大きい場合に正
常と判定される。
【００１７】実施の形態２．次に、この発明の実施の形
態２を図にもとづいて説明する。図７は、実施の形態２
の構成を示すブロック図である。この図において、図１
と同一または相当部分にはそれぞれ同一符号を付して説
明を省略する。図１と異なる点は、ＣＰＵを第１のＣＰ
Ｕ１１Ａ、第２のＣＰＵ１１Ｂ、第３のＣＰＵ１１Ｃの
３個設け、第１のＣＰＵ１１Ａは実測装置１２及び記憶
装置１３の制御用、第２のＣＰＵ１１Ｂはパラメータ測
定装置２０及び記憶装置１３の制御用、第３のＣＰＵ１
１Ｃは回路シミュレーション装置３０及び記憶装置１３
の制御用として制御機能を分担させるようにしたもので
ある。測定動作は図１と同様であるため説明を省略す
る。
態２を図にもとづいて説明する。図７は、実施の形態２
の構成を示すブロック図である。この図において、図１
と同一または相当部分にはそれぞれ同一符号を付して説
明を省略する。図１と異なる点は、ＣＰＵを第１のＣＰ
Ｕ１１Ａ、第２のＣＰＵ１１Ｂ、第３のＣＰＵ１１Ｃの
３個設け、第１のＣＰＵ１１Ａは実測装置１２及び記憶
装置１３の制御用、第２のＣＰＵ１１Ｂはパラメータ測
定装置２０及び記憶装置１３の制御用、第３のＣＰＵ１
１Ｃは回路シミュレーション装置３０及び記憶装置１３
の制御用として制御機能を分担させるようにしたもので
ある。測定動作は図１と同様であるため説明を省略す
る。
【００１８】
【発明の効果】この発明に係る半導体デバイスの動作タ
イミングのテスト装置は、半導体デバイスの動作タイミ
ングを測定するテスト装置において、被測定半導体デバ
イスと同一ロットあるいは同一ウェハ内に予め作成され
たトランジスタ特性抽出用の回路からそのトランジスタ
特性を測定する測定手段と、上記測定手段の測定値をパ
ラメータとして記憶する記憶手段と、上記記憶手段に保
持されたパラメータを用いて測定系の回路シミュレーシ
ョンを実施し、動作タイミングを上記記憶手段に記憶さ
せる回路シミュレーション手段と、上記被測定半導体デ
バイスの動作タイミングを実測し、この実測値と上記記
憶手段に記憶された上記回路シミュレーションの動作タ
イミングとを比較する実測手段と、上記測定手段、記憶
手段、回路シミュレーション手段及び実測手段の動作を
制御するＣＰＵとを備えたものであるため、ＤＵＴと同
一ロットあるいは同一ウェハのトランジスタ特性をテス
タ上で容易に測定、評価でき、ＤＵＴの高速タイミング
を高精度で測定することができる。
イミングのテスト装置は、半導体デバイスの動作タイミ
ングを測定するテスト装置において、被測定半導体デバ
イスと同一ロットあるいは同一ウェハ内に予め作成され
たトランジスタ特性抽出用の回路からそのトランジスタ
特性を測定する測定手段と、上記測定手段の測定値をパ
ラメータとして記憶する記憶手段と、上記記憶手段に保
持されたパラメータを用いて測定系の回路シミュレーシ
ョンを実施し、動作タイミングを上記記憶手段に記憶さ
せる回路シミュレーション手段と、上記被測定半導体デ
バイスの動作タイミングを実測し、この実測値と上記記
憶手段に記憶された上記回路シミュレーションの動作タ
イミングとを比較する実測手段と、上記測定手段、記憶
手段、回路シミュレーション手段及び実測手段の動作を
制御するＣＰＵとを備えたものであるため、ＤＵＴと同
一ロットあるいは同一ウェハのトランジスタ特性をテス
タ上で容易に測定、評価でき、ＤＵＴの高速タイミング
を高精度で測定することができる。
【００１９】この発明に係る半導体デバイスの動作タイ
ミングのテスト装置は、また、上記ＣＰＵが上記実測手
段及び上記記憶手段の動作を制御する第１のＣＰＵと、
上記測定手段及び上記記憶手段の動作を制御する第２の
ＣＰＵと、上記回路シミュレーション手段及び上記記憶
手段の動作を制御する第３のＣＰＵとから構成されるも
のであるため、各ＣＰＵの負担が軽くなり、より高精度
の測定が可能となる。
ミングのテスト装置は、また、上記ＣＰＵが上記実測手
段及び上記記憶手段の動作を制御する第１のＣＰＵと、
上記測定手段及び上記記憶手段の動作を制御する第２の
ＣＰＵと、上記回路シミュレーション手段及び上記記憶
手段の動作を制御する第３のＣＰＵとから構成されるも
のであるため、各ＣＰＵの負担が軽くなり、より高精度
の測定が可能となる。
【００２０】この発明に係る半導体デバイスの動作タイ
ミングのテスト方法は、また、被測定半導体デバイスと
同一ロットあるいは同一ウェハ内に予め作成されたトラ
ンジスタ特性抽出用の回路からそのトランジスタ特性を
測定するステップと、上記トランジスタ特性の測定値を
パラメータとして記憶するステップと、上記パラメータ
を用いて測定系の回路シミュレーションを実施し、動作
タイミングを記憶させるステップと、上記被測定半導体
デバイスの動作タイミングを実測し、この実測値と上記
回路シミュレーションの動作タイミングとを比較するス
テップとを備えたものであるため、テスタにおける高速
タイミングの測定精度の向上を図ることができる。
ミングのテスト方法は、また、被測定半導体デバイスと
同一ロットあるいは同一ウェハ内に予め作成されたトラ
ンジスタ特性抽出用の回路からそのトランジスタ特性を
測定するステップと、上記トランジスタ特性の測定値を
パラメータとして記憶するステップと、上記パラメータ
を用いて測定系の回路シミュレーションを実施し、動作
タイミングを記憶させるステップと、上記被測定半導体
デバイスの動作タイミングを実測し、この実測値と上記
回路シミュレーションの動作タイミングとを比較するス
テップとを備えたものであるため、テスタにおける高速
タイミングの測定精度の向上を図ることができる。
【００２１】この発明に係る半導体デバイスの動作タイ
ミングのテスト方法は、また、上記被測定半導体デバイ
スの動作タイミングの実測値と上記回路シミュレーショ
ンの動作タイミングとの差異が所定値以上の時、動作タ
イミング測定用のテストプログラムを変更するようにし
たものであるため、より高精度のタイミング測定が可能
となるものである。
ミングのテスト方法は、また、上記被測定半導体デバイ
スの動作タイミングの実測値と上記回路シミュレーショ
ンの動作タイミングとの差異が所定値以上の時、動作タ
イミング測定用のテストプログラムを変更するようにし
たものであるため、より高精度のタイミング測定が可能
となるものである。
【図１】 この発明の実施の形態１の構成を示すブロッ
ク図である。
ク図である。
【図２】 実施の形態１における動作タイミングの測
定、評価手順を示すテストフロー図である。
定、評価手順を示すテストフロー図である。
【図３】 実施の形態１におけるアクセスタイムの実測
の具体例を示す説明図である。
の具体例を示す説明図である。
【図４】 実施の形態１におけるアクセスタイムの実測
の具体例を示す説明図である。
の具体例を示す説明図である。
【図５】 実施の形態１におけるアクセスタイムの実測
の具体例を示す説明図である。
の具体例を示す説明図である。
【図６】 実施の形態１におけるアクセスタイムの実測
の具体例を示す説明図である。
の具体例を示す説明図である。
【図７】 この発明の実施の形態２の構成を示すブロッ
ク図である。
ク図である。
１０ テスタ、 １１ ＣＰＵ、 １２ 実測
装置、１３ 記憶装置、 ２０ パラメータ測定装
置、３０ 回路シミュレーション装置。
装置、１３ 記憶装置、 ２０ パラメータ測定装
置、３０ 回路シミュレーション装置。
Claims (5)
- 【請求項１】 半導体デバイスの動作タイミングを測定
するテスト装置において、被測定半導体デバイスと同一
ロットあるいは同一ウェハ内に予め作成されたトランジ
スタ特性抽出用の回路からそのトランジスタ特性を測定
する測定手段と、上記測定手段の測定値をパラメータと
して記憶する記憶手段と、上記記憶手段に保持されたパ
ラメータを用いて測定系の回路シミュレーションを実施
し、動作タイミングを上記記憶手段に記憶させる回路シ
ミュレーション手段と、上記被測定半導体デバイスの動
作タイミングを実測し、この実測値と上記記憶手段に記
憶された上記回路シミュレーションの動作タイミングと
を比較する実測手段と、上記測定手段、記憶手段、回路
シミュレーション手段及び実測手段の動作を制御するＣ
ＰＵとを備えた半導体デバイスの動作タイミングのテス
ト装置。 - 【請求項２】 上記ＣＰＵは上記実測手段及び上記記憶
手段の動作を制御する第１のＣＰＵと、上記測定手段及
び上記記憶手段の動作を制御する第２のＣＰＵと、上記
回路シミュレーション手段及び上記記憶手段の動作を制
御する第３のＣＰＵとから構成されることを特徴とする
請求項１記載の半導体デバイスの動作タイミングのテス
ト装置。 - 【請求項３】 請求項１または請求項２記載の半導体デ
バイスの動作タイミングのテスト装置によって被測定半
導体デバイスの動作タイミングの実測値と回路シミュレ
ーションの動作タイミングとの差異を検知するようにし
たことを特徴とする半導体デバイスの動作タイミングの
テスト方法。 - 【請求項４】 半導体デバイスの動作タイミングをテス
トするテスト方法において、被測定半導体デバイスと同
一ロットあるいは同一ウェハ内に予め作成されたトラン
ジスタ特性抽出用の回路からそのトランジスタ特性を測
定するステップと、上記トランジスタ特性の測定値をパ
ラメータとして記憶するステップと、上記パラメータを
用いて測定系の回路シミュレーションを実施し、動作タ
イミングを記憶させるステップと、上記被測定半導体デ
バイスの動作タイミングを実測し、この実測値と上記回
路シミュレーションの動作タイミングとを比較するステ
ップとを備えた半導体デバイスの動作タイミングのテス
ト方法。 - 【請求項５】 上記被測定半導体デバイスの動作タイミ
ングの実測値と上記回路シミュレーションの動作タイミ
ングとの差異が所定値以上の時、動作タイミング測定用
のテストプログラムを変更するようにしたことを特徴と
する請求項３または請求項４記載の半導体デバイスの動
作タイミングのテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392324A JP2003194885A (ja) | 2001-12-25 | 2001-12-25 | 半導体デバイスの動作タイミングのテスト装置及びテスト方法 |
| US10/197,871 US6577150B1 (en) | 2001-12-25 | 2002-07-19 | Testing apparatus and method of measuring operation timing of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392324A JP2003194885A (ja) | 2001-12-25 | 2001-12-25 | 半導体デバイスの動作タイミングのテスト装置及びテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003194885A true JP2003194885A (ja) | 2003-07-09 |
Family
ID=19188614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001392324A Withdrawn JP2003194885A (ja) | 2001-12-25 | 2001-12-25 | 半導体デバイスの動作タイミングのテスト装置及びテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6577150B1 (ja) |
| JP (1) | JP2003194885A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010271067A (ja) * | 2009-05-19 | 2010-12-02 | Fujitsu Ltd | 遅延故障検査プログラム、遅延故障検査装置、および遅延故障検査方法 |
| KR102327384B1 (ko) * | 2020-09-24 | 2021-11-17 | 차이나 플래시 코.,엘티디. | 모델링 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301325B2 (en) * | 2004-02-02 | 2007-11-27 | Synthesys Research, Inc. | Method and apparatus for creating performance limits from parametric measurements |
| JP2007198836A (ja) * | 2006-01-25 | 2007-08-09 | Agilent Technol Inc | Ｆｅｔの特性を測定する方法および装置 |
| US8935146B2 (en) * | 2007-03-05 | 2015-01-13 | Fujitsu Semiconductor Limited | Computer aided design apparatus, computer aided design program, computer aided design method for a semiconductor device and method of manufacturing a semiconductor circuit based on characteristic value and simulation parameter |
| US20090119542A1 (en) * | 2007-11-05 | 2009-05-07 | Advantest Corporation | System, method, and program product for simulating test equipment |
| US7861116B2 (en) * | 2007-12-31 | 2010-12-28 | Intel Corporation | Device, system, and method for optimized concurrent error detection |
| US11164551B2 (en) | 2019-02-28 | 2021-11-02 | Clifford W. Chase | Amplifier matching in a digital amplifier modeling system |
| US20240019491A1 (en) * | 2022-07-13 | 2024-01-18 | Mediatek Inc. | Method and apparatus for performing die-level electrical parameter extraction through using estimated mapping relationship between electrical parameters of transistor types and measurement results of logic blocks |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357391A (ja) * | 1999-06-14 | 2000-12-26 | Fujitsu Ltd | 半導体集積回路 |
| JP2002230998A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2001
- 2001-12-25 JP JP2001392324A patent/JP2003194885A/ja not_active Withdrawn
-
2002
- 2002-07-19 US US10/197,871 patent/US6577150B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010271067A (ja) * | 2009-05-19 | 2010-12-02 | Fujitsu Ltd | 遅延故障検査プログラム、遅延故障検査装置、および遅延故障検査方法 |
| KR102327384B1 (ko) * | 2020-09-24 | 2021-11-17 | 차이나 플래시 코.,엘티디. | 모델링 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030117163A1 (en) | 2003-06-26 |
| US6577150B1 (en) | 2003-06-10 |
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