JPH09318713A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH09318713A JPH09318713A JP9001496A JP149697A JPH09318713A JP H09318713 A JPH09318713 A JP H09318713A JP 9001496 A JP9001496 A JP 9001496A JP 149697 A JP149697 A JP 149697A JP H09318713 A JPH09318713 A JP H09318713A
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
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Abstract
(57)【要約】 （修正有）
【課題】 ＣＡＤデ−タを用いて、実際に製造された半
導体部品の試験を可能にする半導体試験装置を提供す
る。 【解決手段】 被試験半導体部品のＣＡＤによる設計デ
−タからその被試験半導体部品の所定の端子とそれに印
加するテストベクタの波形の変化を抽出し、その端子デ
−タ、波形の変化デ−タおよびその変化の時刻デ−タを
得る手段と、そのテストベクタに波形変化が存在したこ
とを示すデ−タを上記端子デ−タに関連して格納するた
めのイベントメモリ４２と、上記波形変化の生じた時刻
を基準周期からの遅延時間デ−タとして格納するための
遅延デ−タメモリ３８と、波形の変化を示す波形デ−タ
を格納するための波形デ−タメモリ４０と、イベントメ
モリ４２から読みだされた出力信号に遅延時間を付加す
るための時間遅延回路４４とを有する。
導体部品の試験を可能にする半導体試験装置を提供す
る。 【解決手段】 被試験半導体部品のＣＡＤによる設計デ
−タからその被試験半導体部品の所定の端子とそれに印
加するテストベクタの波形の変化を抽出し、その端子デ
−タ、波形の変化デ−タおよびその変化の時刻デ−タを
得る手段と、そのテストベクタに波形変化が存在したこ
とを示すデ−タを上記端子デ−タに関連して格納するた
めのイベントメモリ４２と、上記波形変化の生じた時刻
を基準周期からの遅延時間デ−タとして格納するための
遅延デ−タメモリ３８と、波形の変化を示す波形デ−タ
を格納するための波形デ−タメモリ４０と、イベントメ
モリ４２から読みだされた出力信号に遅延時間を付加す
るための時間遅延回路４４とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＣ等の半導体
部品を試験するための半導体試験装置に関し、特に、Ｃ
ＡＤシステムを用いてコンピュ−タ上で設計した半導体
部品の設計デ−タを用いて、直接的に試験信号（テスト
ベクタ）を作成して、その半導体部品の試験をする半導
体試験装置に関する。
部品を試験するための半導体試験装置に関し、特に、Ｃ
ＡＤシステムを用いてコンピュ−タ上で設計した半導体
部品の設計デ−タを用いて、直接的に試験信号（テスト
ベクタ）を作成して、その半導体部品の試験をする半導
体試験装置に関する。
【０００２】
【従来の技術】ＩＣ等の半導体部品を試験するための半
導体試験装置では、被試験半導体部品にテストベクタと
呼ばれる試験信号パタ−ンを印加して、その結果として
被試験半導体部品から現れる出力をあらかじめ定めた期
待値と比較して、その被試験半導体部品の良否を判定す
るようにしている。このテストベクタは一般にテストプ
ログラムにより作成されるが、そのテストプログラムの
言語は、半導体試験装置のメ−カ独自の言語が用いられ
ている。また半導体試験装置のハ−ドウェアもメ−カ独
自の構成となっている。
導体試験装置では、被試験半導体部品にテストベクタと
呼ばれる試験信号パタ−ンを印加して、その結果として
被試験半導体部品から現れる出力をあらかじめ定めた期
待値と比較して、その被試験半導体部品の良否を判定す
るようにしている。このテストベクタは一般にテストプ
ログラムにより作成されるが、そのテストプログラムの
言語は、半導体試験装置のメ−カ独自の言語が用いられ
ている。また半導体試験装置のハ−ドウェアもメ−カ独
自の構成となっている。
【０００３】近年、特にカスタムＬＳＩ等のような複雑
な半導体部品の設計は、コンピュ−タを用いたＣＡＤシ
ステムにより行われることが多い。このようなＣＡＤシ
ステムによる半導体部品の設計は、一般に第１図に示す
ような手順でおこなわれる。最初にステップ１１でハ−
ドウェア記述言語による半導体の各回路機能の記述が行
われ、これにより半導体素子の設計デ−タ１２が得られ
る。次にハ−ドウェア記述言語によるテストベンチの記
述がステップ１３で行われ、これによりテストベンチの
デ−タ１４が得られる。ここでテストベンチとは、半導
体部品を実際に製造する前にコンピュ−タ上で模擬的試
験するための、ハ−ドウェア記述言語で構成されたプロ
グラムである。またハ−ドウェア記述言語の代表的なも
のとしてＨＤＬがあり、それを基にしたＶＨＤＬやＶｅ
ｒｉｌｏｇが知られている。
な半導体部品の設計は、コンピュ−タを用いたＣＡＤシ
ステムにより行われることが多い。このようなＣＡＤシ
ステムによる半導体部品の設計は、一般に第１図に示す
ような手順でおこなわれる。最初にステップ１１でハ−
ドウェア記述言語による半導体の各回路機能の記述が行
われ、これにより半導体素子の設計デ−タ１２が得られ
る。次にハ−ドウェア記述言語によるテストベンチの記
述がステップ１３で行われ、これによりテストベンチの
デ−タ１４が得られる。ここでテストベンチとは、半導
体部品を実際に製造する前にコンピュ−タ上で模擬的試
験するための、ハ−ドウェア記述言語で構成されたプロ
グラムである。またハ−ドウェア記述言語の代表的なも
のとしてＨＤＬがあり、それを基にしたＶＨＤＬやＶｅ
ｒｉｌｏｇが知られている。
【０００４】さらにステップ１５で模擬試験用のテスト
ベクタが作成され、これによりテストベクタ１６のデ−
タが得られる。上述の半導体素子の回路機能の記述やテ
ストベンチの記述がプログラムにより行われるのと異な
り、このテストベクタの作成はシミュレ−タを用いるか
人手による記述により行れる。またテストベクタ情報量
も一般に膨大なものとなるため、このテストベクタの作
成には長時間の複雑な作業を要する。その後ステップ１
７により、テストベンチとテストベクタを用いて、コン
ピュ−タ上で実際に模擬試験が行われその試験の結果の
評価がステップ１８で行われる。模擬試験の結果は結果
デ−タ２２として蓄積され、半導体部品設計の評価分析
に利用される。
ベクタが作成され、これによりテストベクタ１６のデ−
タが得られる。上述の半導体素子の回路機能の記述やテ
ストベンチの記述がプログラムにより行われるのと異な
り、このテストベクタの作成はシミュレ−タを用いるか
人手による記述により行れる。またテストベクタ情報量
も一般に膨大なものとなるため、このテストベクタの作
成には長時間の複雑な作業を要する。その後ステップ１
７により、テストベンチとテストベクタを用いて、コン
ピュ−タ上で実際に模擬試験が行われその試験の結果の
評価がステップ１８で行われる。模擬試験の結果は結果
デ−タ２２として蓄積され、半導体部品設計の評価分析
に利用される。
【０００５】上記のような、半導体部品を実際に製造す
る前にコンピュ−タ上で模擬的試験するための概念図
が、第２図に示されている。試験デ−タの入力処理部分
２５から試験デ−タを半導体部品設計デ−タ（模擬的被
試験半導体部品）２６に与え、その結果としての被試験
半導体部品２６からの出力を結果比較処理部分２７で期
待値と比較処理する。この図における試験デ−タの入力
処理部分２５と、半導体部品の模擬出力の比較処理部分
２７はハ−ドウェア記述言語、例えばＶＨＤＬで構成さ
れたプログラムであり、上述のようにテストベンチと呼
んでいる。
る前にコンピュ−タ上で模擬的試験するための概念図
が、第２図に示されている。試験デ−タの入力処理部分
２５から試験デ−タを半導体部品設計デ−タ（模擬的被
試験半導体部品）２６に与え、その結果としての被試験
半導体部品２６からの出力を結果比較処理部分２７で期
待値と比較処理する。この図における試験デ−タの入力
処理部分２５と、半導体部品の模擬出力の比較処理部分
２７はハ−ドウェア記述言語、例えばＶＨＤＬで構成さ
れたプログラムであり、上述のようにテストベンチと呼
んでいる。
【０００６】テストベンチの入力処理部分２５は、被試
験半導体部品２６のどの入力ピンにどのようなテスト信
号としての入力デ−タを加えるかを決める機能を果た
す。またテストベンチの比較処理部分２７は、被試験半
導体部品２６のどの出力ピンのデ−タとどの期待値デ−
タを比較するか、さらにその比較結果がどうであったか
を決める機能を果たす。
験半導体部品２６のどの入力ピンにどのようなテスト信
号としての入力デ−タを加えるかを決める機能を果た
す。またテストベンチの比較処理部分２７は、被試験半
導体部品２６のどの出力ピンのデ−タとどの期待値デ−
タを比較するか、さらにその比較結果がどうであったか
を決める機能を果たす。
【０００７】テストベクタ２８は被試験半導体部品２６
の全ての回路素子や回路構成を考慮して、それらの試験
に適切なテスト信号と期待値をテストベンチに供給す
る。上述のようにこれらテスト信号と期待値をテストベ
クタと呼んでいる。このＣＡＤシステムによるコンピュ
−タ上での半導体部品の模擬試験では、後で詳述するイ
ベントドリブン形式のテストベクタを使用している。
の全ての回路素子や回路構成を考慮して、それらの試験
に適切なテスト信号と期待値をテストベンチに供給す
る。上述のようにこれらテスト信号と期待値をテストベ
クタと呼んでいる。このＣＡＤシステムによるコンピュ
−タ上での半導体部品の模擬試験では、後で詳述するイ
ベントドリブン形式のテストベクタを使用している。
【０００８】コンピュ−タ上で設計された半導体部品を
実際に生産したときは、それら生産された各半導体部品
を、半導体試験装置により試験する。このときＣＡＤシ
ステムによる半導体部品の設計段階で作成されたテスト
ベンチやテストベクタを、実際に製造された半導体部品
の試験を半導体試験装置で試験する際に共通に使用でき
れば、試験の効率は極めて良くなり理想的である。すな
わち、半導体試験装置用に別個にテスト信号や期待値の
パタ−ンを作成する工程が短縮または省略できるからで
ある。しかし、現在これらのＣＡＤによるテストベンチ
やテストベクタをそのまま入力可能とした半導体試験装
置はない。
実際に生産したときは、それら生産された各半導体部品
を、半導体試験装置により試験する。このときＣＡＤシ
ステムによる半導体部品の設計段階で作成されたテスト
ベンチやテストベクタを、実際に製造された半導体部品
の試験を半導体試験装置で試験する際に共通に使用でき
れば、試験の効率は極めて良くなり理想的である。すな
わち、半導体試験装置用に別個にテスト信号や期待値の
パタ−ンを作成する工程が短縮または省略できるからで
ある。しかし、現在これらのＣＡＤによるテストベンチ
やテストベクタをそのまま入力可能とした半導体試験装
置はない。
【０００９】またテストベンチやテストベクタを、変換
プログラムを用いて半導体試験装置に印加する方法が開
発されているが、その機能は十分ではなく、ＣＡＤデ−
タと半導体試験装置のスム−スな接続はできていない。
例えば、製造した実際の半導体部品を半導体試験装置で
試験するには、ＣＡＤによる試験デ−タを用いて、半導
体試験装置用に再度他の言語でテスト信号や期待値等の
テストプログラムを作成している。しかし、このような
プログラムの変換は大がかりな変換用ハ−ドウェアやソ
フトウェアとを必要としている。
プログラムを用いて半導体試験装置に印加する方法が開
発されているが、その機能は十分ではなく、ＣＡＤデ−
タと半導体試験装置のスム−スな接続はできていない。
例えば、製造した実際の半導体部品を半導体試験装置で
試験するには、ＣＡＤによる試験デ−タを用いて、半導
体試験装置用に再度他の言語でテスト信号や期待値等の
テストプログラムを作成している。しかし、このような
プログラムの変換は大がかりな変換用ハ−ドウェアやソ
フトウェアとを必要としている。
【００１０】また、半導体試験装置はメ−カ−毎に異な
るハ−ドウェアで構成されており、その半導体試験装置
固有のハ−ドウェアに合わせたテストベクタを再度作成
するとすると、共通のテストベクタを異なるメ−カ−の
半導体試験装置に、互換性をもって使用することはでき
ない。さらに、上述のように、テストベクタの作成には
長時間の煩雑な作業を要し、非効率的である。
るハ−ドウェアで構成されており、その半導体試験装置
固有のハ−ドウェアに合わせたテストベクタを再度作成
するとすると、共通のテストベクタを異なるメ−カ−の
半導体試験装置に、互換性をもって使用することはでき
ない。さらに、上述のように、テストベクタの作成には
長時間の煩雑な作業を要し、非効率的である。
【００１１】以上のように、従来技術の半導体試験装置
においては、半導体部品の設計において得られたＣＡＤ
デ−タを、その半導体部品の実際の試験のために十分に
利用することができなかった。
においては、半導体部品の設計において得られたＣＡＤ
デ−タを、その半導体部品の実際の試験のために十分に
利用することができなかった。
【００１２】
【発明が解決しようとする課題】この発明の目的は、Ｃ
ＡＤシステムによる半導体部品の設計により得られたＣ
ＡＤデ−タを直接的に用いて、実際に製造された半導体
部品の試験を可能にする半導体試験装置を提供すること
にある。
ＡＤシステムによる半導体部品の設計により得られたＣ
ＡＤデ−タを直接的に用いて、実際に製造された半導体
部品の試験を可能にする半導体試験装置を提供すること
にある。
【００１３】この発明の他の目的は、従来のような煩雑
な作業や大がかりな付加的ハ−ドウェアやソフトウェア
を要せずに、ＣＡＤシステムによる半導体部品の設計に
より得られたハ−ドウェア記述言語で記述されたテスト
ベンチとイベントドリブン形式のテストベクタを使用し
て、実際に製造された半導体部品の試験を可能にする半
導体試験装置を提供することにある。
な作業や大がかりな付加的ハ−ドウェアやソフトウェア
を要せずに、ＣＡＤシステムによる半導体部品の設計に
より得られたハ−ドウェア記述言語で記述されたテスト
ベンチとイベントドリブン形式のテストベクタを使用し
て、実際に製造された半導体部品の試験を可能にする半
導体試験装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、被試験半導体
部品に試験信号を基準周期毎に与えてその結果として得
られる被試験半導体部品の出力信号を期待値と比較し
て、その半導体部品の良否を試験するための半導体試験
装置において、上記被試験半導体部品のＣＡＤによる設
計デ−タからその被試験半導体部品の所定の端子とそれ
に印加するテストベクタの波形の変化を抽出し、その端
子デ−タ、波形の変化デ−タおよびその変化の時刻デ−
タを得る手段と、そのテストベクタに波形変化が存在し
たことを示すデ−タを、上記端子デ−タに関連して格納
するためのイベントメモリと、上記波形変化の生じた時
刻を上記基準周期からの遅延時間デ−タとして格納する
ための遅延デ−タメモリと、上記波形変化が生じたとき
の波形の変化を示す波形デ−タを格納するための波形デ
−タメモリと、上記の各メモリに上記基準周期でアドレ
ス信号を供給するための手段と、上記遅延デ−タメモリ
から読みだされた遅延デ−タに基づき、上記イベントメ
モリから上記基準周期で読みだされた出力信号に遅延時
間を付加するための時間遅延回路と、を有する半導体試
験装置である。
部品に試験信号を基準周期毎に与えてその結果として得
られる被試験半導体部品の出力信号を期待値と比較し
て、その半導体部品の良否を試験するための半導体試験
装置において、上記被試験半導体部品のＣＡＤによる設
計デ−タからその被試験半導体部品の所定の端子とそれ
に印加するテストベクタの波形の変化を抽出し、その端
子デ−タ、波形の変化デ−タおよびその変化の時刻デ−
タを得る手段と、そのテストベクタに波形変化が存在し
たことを示すデ−タを、上記端子デ−タに関連して格納
するためのイベントメモリと、上記波形変化の生じた時
刻を上記基準周期からの遅延時間デ−タとして格納する
ための遅延デ−タメモリと、上記波形変化が生じたとき
の波形の変化を示す波形デ−タを格納するための波形デ
−タメモリと、上記の各メモリに上記基準周期でアドレ
ス信号を供給するための手段と、上記遅延デ−タメモリ
から読みだされた遅延デ−タに基づき、上記イベントメ
モリから上記基準周期で読みだされた出力信号に遅延時
間を付加するための時間遅延回路と、を有する半導体試
験装置である。
【００１５】この本発明の半導体試験装置によれば、Ｃ
ＡＤシステムによる半導体部品の設計により得られたＣ
ＡＤデ−タを直接的に用いて、実際に製造された半導体
部品の試験が可能になる。また本発明の半導体試験装置
によれば、従来のような煩雑な作業や付加装置等を要せ
ずに、ＣＡＤ設計デ−タとして得られたハ−ドウェア記
述言語で記述されたテストベンチとイベントドリブン形
式のテストベクタを使用して、実際に製造された半導体
部品の試験が可能になる。
ＡＤシステムによる半導体部品の設計により得られたＣ
ＡＤデ−タを直接的に用いて、実際に製造された半導体
部品の試験が可能になる。また本発明の半導体試験装置
によれば、従来のような煩雑な作業や付加装置等を要せ
ずに、ＣＡＤ設計デ−タとして得られたハ−ドウェア記
述言語で記述されたテストベンチとイベントドリブン形
式のテストベクタを使用して、実際に製造された半導体
部品の試験が可能になる。
【００１６】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に詳細に説明する。
例と共に詳細に説明する。
【００１７】
【実施例】本発明の半導体試験装置は、半導体部品の設
計用ＣＡＤにより作成されたハ−ドウェア記述言語で記
述されたテストベンチとイベントドリブン形式のテスト
ベクタを使用して、実際に製造された半導体部品の試験
を可能にする。本発明による半導体試験装置の一実施例
を第３図に示す。
計用ＣＡＤにより作成されたハ−ドウェア記述言語で記
述されたテストベンチとイベントドリブン形式のテスト
ベクタを使用して、実際に製造された半導体部品の試験
を可能にする。本発明による半導体試験装置の一実施例
を第３図に示す。
【００１８】半導体部品の設計用ＣＡＤでは一般に、イ
ベントドリブン形式のテストベクタを使用している。第
５図はそのような イベントドリブン形式のテストベク
タを説明するための概念図である。半導体の端子デ−タ
７６は設計された半導体部品の各端子Ａ、Ｂ、Ｃ等を示
す。
ベントドリブン形式のテストベクタを使用している。第
５図はそのような イベントドリブン形式のテストベク
タを説明するための概念図である。半導体の端子デ−タ
７６は設計された半導体部品の各端子Ａ、Ｂ、Ｃ等を示
す。
【００１９】時間デ−タ７２と波形デ−タ７４は各端子
Ａ、Ｂ、Ｃの時間毎の波形デ−タを示す。時間デ−タ７
２はこの例では、ナノセカンドで表示されており、波形
デ−タ７４が以前の波形デ−タから変化した（イベン
ト）ときの時刻を示している。すなわち、この例では１
０ナノセカンドの基本的動作ステップと共に生じる波形
の変化（イベント）以外に、その中間にも波形の変化
（イベント）がある。例えば１５ナノセカンド、２６ナ
ノセカンド、３７ナノセカンドでそれぞれ波形デ−タが
以前のデ−タから変化している。
Ａ、Ｂ、Ｃの時間毎の波形デ−タを示す。時間デ−タ７
２はこの例では、ナノセカンドで表示されており、波形
デ−タ７４が以前の波形デ−タから変化した（イベン
ト）ときの時刻を示している。すなわち、この例では１
０ナノセカンドの基本的動作ステップと共に生じる波形
の変化（イベント）以外に、その中間にも波形の変化
（イベント）がある。例えば１５ナノセカンド、２６ナ
ノセカンド、３７ナノセカンドでそれぞれ波形デ−タが
以前のデ−タから変化している。
【００２０】上記のような一定の周期によらない波形の
変化（イベント）は、コンピュ−タ上で設計した半導体
回路素子の物理的配置等の条件により生じる信号伝搬遅
延時間を考慮して、テストベクタが作成されるからであ
る。このようにコンピュ−タ上の設計において、信号の
遅延時間を考慮すると、より実際の半導体部品の動作に
近い状態を想定して試験できる。
変化（イベント）は、コンピュ−タ上で設計した半導体
回路素子の物理的配置等の条件により生じる信号伝搬遅
延時間を考慮して、テストベクタが作成されるからであ
る。このようにコンピュ−タ上の設計において、信号の
遅延時間を考慮すると、より実際の半導体部品の動作に
近い状態を想定して試験できる。
【００２１】したがって、ＣＡＤシステムでは例えばシ
ミュレ−タにより、このような時間的に不規則な波形の
変化（イベント）を基本にテストベクタを構成してお
り、このような構成をイベントドリブン形式のテストベ
クタと称している。これに対して、一般に半導体試験装
置では、一定周期の動作サイクルを基本にテストベクタ
を構成しており、サイクルドリブン形式のテストベクタ
と呼ばれている。このため、イベントドリブン方式のテ
ストベクタを、サイクルドリブン方式の半導体試験装置
に直接的に使用するための手段が必要となる。本発明は
そのような手段を提供するものである。
ミュレ−タにより、このような時間的に不規則な波形の
変化（イベント）を基本にテストベクタを構成してお
り、このような構成をイベントドリブン形式のテストベ
クタと称している。これに対して、一般に半導体試験装
置では、一定周期の動作サイクルを基本にテストベクタ
を構成しており、サイクルドリブン形式のテストベクタ
と呼ばれている。このため、イベントドリブン方式のテ
ストベクタを、サイクルドリブン方式の半導体試験装置
に直接的に使用するための手段が必要となる。本発明は
そのような手段を提供するものである。
【００２２】本発明による半導体試験装置の構成を第３
図に示す。この例では、発振器３２、カウンタ３４、コ
ンピュ−タ３６、遅延デ−タメモリ３８、波形デ−タメ
モリ４０、イベントメモリ４２、時間遅延回路４４、波
形整形回路４６、比較器４８、増幅器５２、比較結果メ
モリ５４，ＤＣ測定器５６等により構成され、被測定半
導体部品５０を試験する。コンピュ−タ３６は本半導体
試験装置の全体の動作を制御するものであり、半導体試
験装置内の各構成ブロックにバスライン３５を経由して
接続されている。
図に示す。この例では、発振器３２、カウンタ３４、コ
ンピュ−タ３６、遅延デ−タメモリ３８、波形デ−タメ
モリ４０、イベントメモリ４２、時間遅延回路４４、波
形整形回路４６、比較器４８、増幅器５２、比較結果メ
モリ５４，ＤＣ測定器５６等により構成され、被測定半
導体部品５０を試験する。コンピュ−タ３６は本半導体
試験装置の全体の動作を制御するものであり、半導体試
験装置内の各構成ブロックにバスライン３５を経由して
接続されている。
【００２３】上記の構成において、発振器３２、カウン
タ３４、波形整形回路４６、比較器４８、増幅器５２、
比較結果メモリ５４，ＤＣ測定器５６等は基本的に従来
の半導体試験装置と同一である。波形整形回路４６は試
験信号を所定の波形（ＲＺ波形、ＮＲＺ波形やＥＯＲ波
形等）に整形して増幅器５２に送り、増幅器５２は試験
信号の振幅や立ち上がり時間等を所定値に設定して被試
験半導体部品５０に印加する。比較器４８は試験信号の
印加により被試験半導体部品５０から得られた結果信号
を、波形整形回路４６からの期待値と比較して、その比
較結果デ−タを比較結果メモリ５４に蓄積する。ＤＣ測
定器５６は、被試験半導体部品５０の電流電圧特性や絶
縁特性等の直流試験を行う回路である。以上の基本構成
とその動作は従来技術と同様である。
タ３４、波形整形回路４６、比較器４８、増幅器５２、
比較結果メモリ５４，ＤＣ測定器５６等は基本的に従来
の半導体試験装置と同一である。波形整形回路４６は試
験信号を所定の波形（ＲＺ波形、ＮＲＺ波形やＥＯＲ波
形等）に整形して増幅器５２に送り、増幅器５２は試験
信号の振幅や立ち上がり時間等を所定値に設定して被試
験半導体部品５０に印加する。比較器４８は試験信号の
印加により被試験半導体部品５０から得られた結果信号
を、波形整形回路４６からの期待値と比較して、その比
較結果デ−タを比較結果メモリ５４に蓄積する。ＤＣ測
定器５６は、被試験半導体部品５０の電流電圧特性や絶
縁特性等の直流試験を行う回路である。以上の基本構成
とその動作は従来技術と同様である。
【００２４】発振器３２は基準クロックを発生しカウン
タ３４に供給する。カウンタ３４は基準クロック毎にイ
ンクリメントし、その出力をイベントメモリ４２、遅延
デ−タメモリ３８、波形デ−タメモリ４０、比較結果メ
モリ５４の各メモリに、アドレス信号として提供する。
この基準クロックの周期は一定であり、例えば１０ナノ
セカンドである。
タ３４に供給する。カウンタ３４は基準クロック毎にイ
ンクリメントし、その出力をイベントメモリ４２、遅延
デ−タメモリ３８、波形デ−タメモリ４０、比較結果メ
モリ５４の各メモリに、アドレス信号として提供する。
この基準クロックの周期は一定であり、例えば１０ナノ
セカンドである。
【００２５】イベントメモリ４２、遅延デ−タメモリ３
８、波形デ−タメモリ４０には、被半導体部品５０の試
験開始前に、コンピュ−タ３６からバスライン３５を経
由して、必要なデ−タが印加される。すなわち第４図に
示すソフトウェアにより、ＣＡＤデ−タ中のイベントド
リブン形式によるテストベクタを解読し、テストベクタ
中に基準周期に同期してあるいはその基準周期の中間に
イベント（波形の変化）があったとき、そのイベント毎
にそのイベントの存在をイベントメモリ４２に記憶させ
る。同様にしてそのイベントの基本周期に対する遅延時
間を遅延データメモリ３８に記憶させ、またそのときの
テストベクタの波形変化を波形メモリ４０に記憶させ
る。
８、波形デ−タメモリ４０には、被半導体部品５０の試
験開始前に、コンピュ−タ３６からバスライン３５を経
由して、必要なデ−タが印加される。すなわち第４図に
示すソフトウェアにより、ＣＡＤデ−タ中のイベントド
リブン形式によるテストベクタを解読し、テストベクタ
中に基準周期に同期してあるいはその基準周期の中間に
イベント（波形の変化）があったとき、そのイベント毎
にそのイベントの存在をイベントメモリ４２に記憶させ
る。同様にしてそのイベントの基本周期に対する遅延時
間を遅延データメモリ３８に記憶させ、またそのときの
テストベクタの波形変化を波形メモリ４０に記憶させ
る。
【００２６】このようにして、全てのテストベクタを転
送した後、カウンタ３４を基準クロック周期でインクリ
メントして、各メモリに蓄積したデ−タを用いて、最初
からテストベクタを発生させる。イベントメモリ４２か
らのイベントの発生を示す出力デ−タは、時間遅延回路
４４に与えられ、ここで遅延デ−タメモリ３８からのデ
−タ出力により示された時間だけ遅延されて、波形整形
回路４６に送られる。波形整形回路４６では、波形デ−
タメモリ４０より与えられたテストベクタの変化を示す
デ−タにより、試験信号が整形される。波形整形回路４
６の出力は増幅器５２を経て被半導体部品５０に印加さ
れる。以上のようにして、設計デ−タどおりに実際の半
導体部品が動作しているかが試験される。
送した後、カウンタ３４を基準クロック周期でインクリ
メントして、各メモリに蓄積したデ−タを用いて、最初
からテストベクタを発生させる。イベントメモリ４２か
らのイベントの発生を示す出力デ−タは、時間遅延回路
４４に与えられ、ここで遅延デ−タメモリ３８からのデ
−タ出力により示された時間だけ遅延されて、波形整形
回路４６に送られる。波形整形回路４６では、波形デ−
タメモリ４０より与えられたテストベクタの変化を示す
デ−タにより、試験信号が整形される。波形整形回路４
６の出力は増幅器５２を経て被半導体部品５０に印加さ
れる。以上のようにして、設計デ−タどおりに実際の半
導体部品が動作しているかが試験される。
【００２７】第５図のイベントドリブン形式のテストベ
クタを半導体試験装置に転送して、被半導体部品の試験
を行う例を以下に示す。
クタを半導体試験装置に転送して、被半導体部品の試験
を行う例を以下に示す。
【００２８】１０ナノセカンド毎に端子デ−タの変化を
イベントとして抽出し、イベントメモリへのデ−タとし
て半導体試験装置のハ−ドウェアに転送する。第５図の
例では、１０ナノセカンドの基本的動作ステップと共に
生じるイベント以外に、その中間にもイベントがあり、
それらがイベントメモリ４２に転送される。
イベントとして抽出し、イベントメモリへのデ−タとし
て半導体試験装置のハ−ドウェアに転送する。第５図の
例では、１０ナノセカンドの基本的動作ステップと共に
生じるイベント以外に、その中間にもイベントがあり、
それらがイベントメモリ４２に転送される。
【００２９】１０ナノセカンドの中間で生じたイベン
ト、例えば１５ナノセカンド、２６ナノセカンド、３７
ナノセカンド等のイベントは、それぞれ直前の基準ステ
ップの時刻からの遅延時間として遅延デ−タメモリ３８
に転送される。例えば１５ナノセカンドのイベントは１
０ナノセカンドの基準周期からの５ナノセカンドの遅延
として遅延デ−タメモリ３８に転送される。
ト、例えば１５ナノセカンド、２６ナノセカンド、３７
ナノセカンド等のイベントは、それぞれ直前の基準ステ
ップの時刻からの遅延時間として遅延デ−タメモリ３８
に転送される。例えば１５ナノセカンドのイベントは１
０ナノセカンドの基準周期からの５ナノセカンドの遅延
として遅延デ−タメモリ３８に転送される。
【００３０】これらのテストベクタのイベントを、波形
デ−タメモリ４０に転送する。好ましい実施例では、こ
のイベントは、０から１へ変化するときは００１、１か
ら０に変化するときは０１０等のように多ビットのデ−
タとして波形デ−タメモリ４０に記憶すると、波形の変
化が文字等により表現できるので、被半導体部品の不良
解析等に好都合である。
デ−タメモリ４０に転送する。好ましい実施例では、こ
のイベントは、０から１へ変化するときは００１、１か
ら０に変化するときは０１０等のように多ビットのデ−
タとして波形デ−タメモリ４０に記憶すると、波形の変
化が文字等により表現できるので、被半導体部品の不良
解析等に好都合である。
【００３１】全てのテストベクタのデ−タを転送した
後、時間デ−タのゼロから最後まで、１０ナノセカンド
の周期で、カウンタ３４を動作させ、各メモリのアドレ
スをカウントアップさせる。これにより、基準クロック
の周期が１０ナノセカンドであっても、その周期内に存
在するイベントも含めて、それぞれのイベントが試験信
号として被半導体部品５０に印加される。このように、
本発明の半導体試験装置では、ＣＡＤ設計デ−タにおけ
るイベントドリブン形式のテストベクタを、直接的に利
用して試験信号を発生させ、ＣＡＤ設計デ−タに基づい
て実際に製造された半導体部品の試験を行うことができ
る。
後、時間デ−タのゼロから最後まで、１０ナノセカンド
の周期で、カウンタ３４を動作させ、各メモリのアドレ
スをカウントアップさせる。これにより、基準クロック
の周期が１０ナノセカンドであっても、その周期内に存
在するイベントも含めて、それぞれのイベントが試験信
号として被半導体部品５０に印加される。このように、
本発明の半導体試験装置では、ＣＡＤ設計デ−タにおけ
るイベントドリブン形式のテストベクタを、直接的に利
用して試験信号を発生させ、ＣＡＤ設計デ−タに基づい
て実際に製造された半導体部品の試験を行うことができ
る。
【００３２】第４図はＣＡＤデ−タを基にして、第３図
の半導体試験装置を制御するためのデ−タを供給するた
めのソフトウェアの概念図である。第１図に示す半導体
部品の設計デ−タが、本発明のソフトウェア６０に与え
られる。上述のように、これらの設計デ−タは、半導体
の設計デ−タ１２、テストベンチのデ−タ１４およびテ
ストベクタ１６である。また操作者による試験条件を示
すデ−タ６１をソフトウェア６０に与えることもでき
る。これは半導体の設計デ−タ１２やテストベンチのデ
−タ１４から得られた試験条件では、実際の半導体部品
の試験で不足する試験条件がある場合に、それらの条件
を補足追加するためである。例えば、この操作者による
試験条件を示すデ−タ６１の例として、ＨＤＬで不足す
る直流特性試験の電圧・電流条件等を手動で入力するこ
との出来る試験条件の変更を可能とするソフトウェアが
ある。
の半導体試験装置を制御するためのデ−タを供給するた
めのソフトウェアの概念図である。第１図に示す半導体
部品の設計デ−タが、本発明のソフトウェア６０に与え
られる。上述のように、これらの設計デ−タは、半導体
の設計デ−タ１２、テストベンチのデ−タ１４およびテ
ストベクタ１６である。また操作者による試験条件を示
すデ−タ６１をソフトウェア６０に与えることもでき
る。これは半導体の設計デ−タ１２やテストベンチのデ
−タ１４から得られた試験条件では、実際の半導体部品
の試験で不足する試験条件がある場合に、それらの条件
を補足追加するためである。例えば、この操作者による
試験条件を示すデ−タ６１の例として、ＨＤＬで不足す
る直流特性試験の電圧・電流条件等を手動で入力するこ
との出来る試験条件の変更を可能とするソフトウェアが
ある。
【００３３】半導体の設計デ−タ１２およびテストベン
チのデ−タ１４を、試験条件抽出ステップ６２により試
験条件を抽出し、試験用デ−タ６４を作成する。試験用
デ−タ６４は、被試験半導体部品５０内の各種の回路素
子と、それらに信号を供給するための端子デ−タを含ん
でいる。この試験用デ−タにより被試験半導体部品５０
のどの端子にどのような試験信号を印加するか、またそ
の結果としての出力信号をどの端子から取り出しどの期
待値で比較するかが決定される。試験デ−タ６４は、テ
ストベクタ１６とともに、デ−タ転送ステップ６６にお
いて、半導体試験装置内の各ハ−ドウェア６８である、
遅延デ−タメモリ３８、波形デ−タメモリ４０、イベン
トメモリ４２等に転送される。テストベクタ１６は、テ
ストベンチデ−タ１４で使用される試験信号および期待
値のデ−タを含んでいる。
チのデ−タ１４を、試験条件抽出ステップ６２により試
験条件を抽出し、試験用デ−タ６４を作成する。試験用
デ−タ６４は、被試験半導体部品５０内の各種の回路素
子と、それらに信号を供給するための端子デ−タを含ん
でいる。この試験用デ−タにより被試験半導体部品５０
のどの端子にどのような試験信号を印加するか、またそ
の結果としての出力信号をどの端子から取り出しどの期
待値で比較するかが決定される。試験デ−タ６４は、テ
ストベクタ１６とともに、デ−タ転送ステップ６６にお
いて、半導体試験装置内の各ハ−ドウェア６８である、
遅延デ−タメモリ３８、波形デ−タメモリ４０、イベン
トメモリ４２等に転送される。テストベクタ１６は、テ
ストベンチデ−タ１４で使用される試験信号および期待
値のデ−タを含んでいる。
【００３４】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。以
上のように、本発明の半導体試験装置では、ＣＡＤシス
テムによる半導体部品の設計により得られたＣＡＤデ−
タを直接的に用いて、実際に製造された半導体部品の試
験が可能になる。また本発明の半導体試験装置では、従
来のような煩雑な作業を経ずに、大がかりな付加的回路
等を要せずに、ＣＡＤシステムによる半導体部品の設計
により得られたハ−ドウェア記述言語で記述されたテス
トベンチとイベントドリブン形式のテストベクタを使用
して、実際に製造された半導体部品の試験が可能にな
る。
ているので、以下に記載されるような効果を奏する。以
上のように、本発明の半導体試験装置では、ＣＡＤシス
テムによる半導体部品の設計により得られたＣＡＤデ−
タを直接的に用いて、実際に製造された半導体部品の試
験が可能になる。また本発明の半導体試験装置では、従
来のような煩雑な作業を経ずに、大がかりな付加的回路
等を要せずに、ＣＡＤシステムによる半導体部品の設計
により得られたハ−ドウェア記述言語で記述されたテス
トベンチとイベントドリブン形式のテストベクタを使用
して、実際に製造された半導体部品の試験が可能にな
る。
【図１】第１図はＣＡＤシステムによる半導体部品の設
計の一般的な手順とそれにより得られるＣＡＤデ−タを
示す。
計の一般的な手順とそれにより得られるＣＡＤデ−タを
示す。
【図２】第２図はＣＡＤシステムにおいて、コンピュ−
タ上で設計された仮想の半導体部品を模擬試験するため
の概念図である。
タ上で設計された仮想の半導体部品を模擬試験するため
の概念図である。
【図３】第３図は本発明による半導体試験装置の構成を
示すブロック図である。
示すブロック図である。
【図４】第４図はＣＡＤデ−タを基にして、第３図の半
導体試験装置を制御するためのデ−タを供給するための
ソフトウェアの概念図である。
導体試験装置を制御するためのデ−タを供給するための
ソフトウェアの概念図である。
【図５】第５図はＣＡＤシステムにおいて一般的に用い
られる、イベントドリブン形式のテストベクタを説明す
るための概念図である。
られる、イベントドリブン形式のテストベクタを説明す
るための概念図である。
１２ 半導体の設計データ １４ テストベンチのデータ １６ テストベクタ ３２ 発振器 ３４ カウンタ ３６ ＣＰＵ（コンピュータ） ３８ 遅延データメモリ ４０ 波形データメモリ ４２ イベントメモリ ４４ 時間遅延回路 ４６ 波形整形回路 ４８ 比較器 ５０ 被測定素子 ５２ 増幅器 ５４ 比較結果のメモリ ５６ 電圧印加電流測定器及び電流印加電圧
測定器（ＤＣ測定器） ６０ ソフトウェア ６１ 操作者による入力（データ） ６２ 試験条件抽出ステップ ６４ 試験用データ ６６ データ転送ステップ ６８ 半導体試験装置内の各ハードウェア
測定器（ＤＣ測定器） ６０ ソフトウェア ６１ 操作者による入力（データ） ６２ 試験条件抽出ステップ ６４ 試験用データ ６６ データ転送ステップ ６８ 半導体試験装置内の各ハードウェア
Claims (5)
- 【請求項１】 被試験半導体部品に試験信号を基準周期
毎に与えてその結果として得られる被試験半導体部品の
出力信号を期待値と比較して、その半導体部品の良否を
試験するための半導体試験装置において、 上記被試験半導体部品のＣＡＤによる設計デ−タからそ
の被試験半導体部品の所定の端子とそれに印加するテス
トベクタの波形の変化を抽出し、その端子デ−タ、波形
の変化デ−タおよびその変化の時刻デ−タを得る抽出手
段と、 そのテストベクタに波形変化が存在したことを示すイベ
ントデ−タを、上記端子デ−タに関連して格納するため
のイベントメモリと、 上記波形変化の生じた時刻を上記基準周期からの遅延時
間デ−タとして格納するための遅延デ−タメモリと、 上記波形変化の生じたときの波形の変化を示す波形デ−
タを格納するための波形デ−タメモリと、 上記遅延デ−タメモリから読みだされた遅延デ−タに基
づき、上記イベントメモリから上記基準周期で読みださ
れた出力信号に遅延時間を付加するための時間遅延回路
と、 を有する半導体試験装置。 - 【請求項２】 請求項１記載において、上記抽出手段は
ソフトウェアにより構成され、上記ＣＡＤによる設計デ
−タからその被試験半導体部品の回路設計デ−タ、テス
トベンチデ−タおよびテストベクタを用いて、上記被試
験半導体部品の各端子に対応する上記イベントデ−タ、
遅延時間デ−タおよび波形デ−タを決定して、上記各メ
モリに供給する半導体試験装置。 - 【請求項３】 請求項１記載において、上記時間遅延回
路から与えられた信号を上記波形データメモリから与え
られた波形デ−タに基づいて波形整形するための波形整
形回路をさらに有する半導体試験装置。 - 【請求項４】 請求項１記載において、上記ＣＡＤによ
る設計デ−タに含まれるテストベクタはイベントドリブ
ン形式で構成されている半導体試験装置。 - 【請求項５】 請求項２記載において、上記ソフトウェ
アは操作者による試験条件の追加を可能とする入力手段
を有する半導体試験装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/584112 | 1996-01-11 | ||
| US08/584,112 US5740086A (en) | 1996-01-11 | 1996-01-11 | Semiconductor test system linked to cad data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09318713A true JPH09318713A (ja) | 1997-12-12 |
| JP3540539B2 JP3540539B2 (ja) | 2004-07-07 |
Family
ID=24335986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00149697A Expired - Fee Related JP3540539B2 (ja) | 1996-01-11 | 1997-01-08 | 半導体試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5740086A (ja) |
| JP (1) | JP3540539B2 (ja) |
| DE (1) | DE19700513C2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889936A (en) * | 1995-11-22 | 1999-03-30 | Cypress Semiconductor Corporation | High speed asynchronous digital testing module |
| US5920830A (en) * | 1997-07-09 | 1999-07-06 | General Electric Company | Methods and apparatus for generating test vectors and validating ASIC designs |
| US6141630A (en) * | 1997-08-07 | 2000-10-31 | Verisity Design, Inc. | System and method for automated design verification |
| DE19740543C1 (de) * | 1997-09-15 | 1999-07-15 | Siemens Nixdorf Inf Syst | Verfahren zum Testen eines integrierten Schaltkreises sowie Verfahren und Datenverarbeitungsanlage zum Erzeugen von Testdaten |
| JP2000076314A (ja) * | 1998-08-31 | 2000-03-14 | Mitsubishi Electric Corp | 半導体集積回路のテストパターンファイルにおける双方向信号の出力イベントのマスキング方法と修正方法および双方向信号の出力イベントのマスキングプログラムと修正プログラムとを記録したコンピュータ読みとり可能な記録媒体 |
| US6295623B1 (en) * | 1999-01-29 | 2001-09-25 | Credence Systems Corporation | System for testing real and simulated versions of an integrated circuit |
| US6609230B1 (en) * | 1999-02-24 | 2003-08-19 | Zhe Li | Method for design verification using modular templates of test benches |
| US6226765B1 (en) * | 1999-02-26 | 2001-05-01 | Advantest Corp. | Event based test system data memory compression |
| US6557133B1 (en) * | 1999-04-05 | 2003-04-29 | Advantest Corp. | Scaling logic for event based test system |
| US6618686B2 (en) * | 1999-05-14 | 2003-09-09 | Xilinx, Inc. | System and method for testing a circuit implemented on a programmable logic device |
| US6611936B2 (en) * | 2000-04-28 | 2003-08-26 | Hewlett-Packard Development Company, L.P. | Programmable delay elements for source synchronous link function design verification through simulation |
| US6675310B1 (en) * | 2000-05-04 | 2004-01-06 | Xilinx, Inc. | Combined waveform and data entry apparatus and method for facilitating fast behavorial verification of digital hardware designs |
| US6990438B1 (en) * | 2000-09-12 | 2006-01-24 | Synopsys, Inc. | Method and apparatus for observability-based code coverage |
| US7089517B2 (en) * | 2000-09-29 | 2006-08-08 | Advantest Corp. | Method for design validation of complex IC |
| JP2003240823A (ja) * | 2002-02-15 | 2003-08-27 | Mitsubishi Electric Corp | プログラム変換方法、プログラム変換システム、プログラム変換プログラム、治具の設計システム、冶具の設計プログラムおよびプログラムが記録された記録媒体 |
| KR100471006B1 (ko) * | 2002-07-24 | 2005-03-10 | 삼성전자주식회사 | 고속 데이터 출력 소자의 지터 측정 장치 및 토탈 지터측정방법 |
| DE102004045204A1 (de) * | 2004-09-17 | 2006-03-30 | Hitex Development Tools Gmbh | Vorrichtung und Verfahren zum Testen eines elektronischen Bauteils |
| US7906982B1 (en) | 2006-02-28 | 2011-03-15 | Cypress Semiconductor Corporation | Interface apparatus and methods of testing integrated circuits using the same |
| JP4843451B2 (ja) * | 2006-10-19 | 2011-12-21 | 富士通株式会社 | データ生成方法、結線チェックシステム、およびデータ生成プログラム |
| US7808265B2 (en) * | 2006-11-01 | 2010-10-05 | Synopsys, Inc. | Differential voltage defectivity monitoring circuit |
| US9759772B2 (en) | 2011-10-28 | 2017-09-12 | Teradyne, Inc. | Programmable test instrument |
| US10776233B2 (en) | 2011-10-28 | 2020-09-15 | Teradyne, Inc. | Programmable test instrument |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329471A (en) * | 1987-06-02 | 1994-07-12 | Texas Instruments Incorporated | Emulation devices, systems and methods utilizing state machines |
| JPH032679A (ja) * | 1989-02-23 | 1991-01-09 | Texas Instr Inc <Ti> | テスト・データ・フォーマッター |
| US5046033A (en) * | 1989-08-09 | 1991-09-03 | Unisys Corporation | System for transferring test program information |
| US5212443A (en) * | 1990-09-05 | 1993-05-18 | Schlumberger Technologies, Inc. | Event sequencer for automatic test equipment |
| US5513188A (en) * | 1991-09-10 | 1996-04-30 | Hewlett-Packard Company | Enhanced interconnect testing through utilization of board topology data |
| US5425036A (en) * | 1992-09-18 | 1995-06-13 | Quickturn Design Systems, Inc. | Method and apparatus for debugging reconfigurable emulation systems |
| US5539652A (en) * | 1995-02-07 | 1996-07-23 | Hewlett-Packard Company | Method for manufacturing test simulation in electronic circuit design |
-
1996
- 1996-01-11 US US08/584,112 patent/US5740086A/en not_active Expired - Lifetime
-
1997
- 1997-01-08 JP JP00149697A patent/JP3540539B2/ja not_active Expired - Fee Related
- 1997-01-09 DE DE19700513A patent/DE19700513C2/de not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5740086A (en) | 1998-04-14 |
| JP3540539B2 (ja) | 2004-07-07 |
| DE19700513A1 (de) | 1997-07-17 |
| DE19700513C2 (de) | 2002-11-28 |
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Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040325 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
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