JP3162316B2 - 電子回路テスト用システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子回路テスト用シ
ステムに関する。特に、本発明は、電子回路の電気的特
性、回路故障の有無、論理回路の論理的正当性等を測定
し、又検査し、電子回路の良、不良を判定する論理回路
テストを実施する電子回路テスト用システムに関する。

【０００２】

【従来の技術】電子回路の電気的特性、回路故障の有
無、論理回路の論理的正当性等を測定し又検査し論理回
路の良／不良を判定するテストシステムとして、インサ
ーキットテスタ（ＩＣＴ）、エルエスアイテスタ（ＬＳ
Ｉテスタ）等が知られている。この種のテストシステム
は、入力値、期待値を含むテーブル形式のテストパター
ンをロードし、テストシステム内のＣＰＵ上で検証プロ
グラムを実行し、検証対象回路において入力値に対する
出力値と期待値との間の比較を行う。検証対象回路の出
力値が期待値と一致している場合には検証対象回路は良
品であり、一致しない場合には検証対象回路は不良品と
して判定される。

【０００３】入出力端子の不整合等により、既存のテス
トシステムを使用した検証対象回路のテストが直接実行
できない場合には、別途テスト用治具が作成され、この
テスト用治具を使用してテストが実行される。

【０００４】図１３は従来技術に係るデジタル回路設
計、特にＬＳＩ回路設計の開発過程及び設計された回路
の検証過程を示すフロー図である。電子回路の大規模
化、複雑化に対応する設計手法として、特にＬＳＩ回路
設計を中心に抽象度の高い形態であるハードウエア記述
言語（Ｈardware Ｄescription Ｌanguage、以下、単に
ＨＤＬという。）による設計手法が普及し浸透してい
る。ＨＤＬによる設計手法は、主として抽象度の高いレ
ジスタ転送レベル機能記述データ（以下、単にＲＴＬと
いう。）を論理回路データ（以下、ネットリストとい
う。）に変換する論理合成技術を用いた回路設計に利用
されている。

【０００５】図１３において、設計された回路の仮想デ
ータ（検証対象データ）１３２をシミュレーションで検
証するには、回路を動作させる入力値データと、回路動
作の結果出力される出力信号値が正しいことを確認する
ための出力期待値データとを用意する必要がある。一般
的に、これらのデータは決められた周期毎の信号値をテ
ーブル形式で定義したパターンとして記述される。しか
しながら、ＨＤＬの機能であるタイミング記述や繰り返
し記述などにより特定のシーケンスを少ない記述量で実
現し、入力値の入力タイミング／出力と期待値の比較タ
イミングを非同期的に自由に設定できる等の利点から、
検証対象回路の周辺回路の動作、機能を記述したＨＤＬ
テストベンチ（ＨＤＬ記述データ）１３１を作成し、こ
のＨＤＬテストベンチ１３１によって能動的に入力値の
印加や仮想回路データ１３２の出力と期待値データの比
較をシミュレートする検証手法を採用するケースが増加
している。

【０００６】

【発明が解決しようとする課題】上記ＨＤＬテストベン
チ１３１で検証された仮想回路データ１３２に基づき実
回路１４２が製作された後には、この実回路１４２の電
気的特性及び論理的正当性が検証される。ＨＤＬテスト
ベンチ１３１と同様の検証が実行できるテスト環境が必
要とされるが、現状は下記の問題を抱えている。

【０００７】代表的な汎用電子回路テストシステムであ
るＩＣＴ／ＬＳＩテスタ１４０は入力値データ及び出力
期待値データの入力により検証対象回路のテストを実施
できる。通常、これらのデータはテーブル形式の入力値
パターン１３４及び出力期待値パターン１３５として、
又テストシステム１４０に内蔵されたＣＰＵ１３９で動
作する検証用プログラム１３６としてテストシステムに
入力される。入力値パターン１３４、出力期待値パター
ン１３５はそれぞれＨＤＬテストベンチ１３１を使用し
たシミュレーション実行時に使用された入力値データ、
出力期待値データに基づきテーブル形式に変換する手段
が必要である。このテーブル形式の入力値パターン１３
４及び出力期待値パターン１３５の作成において、ＨＤ
Ｌテストベンチ１３１が繰り返し記述を多く含む場合に
は生成される入力値パターン１３４及び出力期待値パタ
ーン１３５が長大になる。このため、テストシステム１
４０に付随する入力値データを記憶する入力値メモリ１
３７、出力期待値データを記憶する出力期待値メモリ１
３８がいずれも不足するという問題がある。この問題の
解決には、入力値パターン１３４、出力期待値パターン
１３５のそれぞれを複数に分割し、分割された入力値パ
ターン１３４、分割された出力期待値パターン１３５を
それぞれメモリ１３７及び１３８に逐次ロードし出力期
待値データによる出力期待値の比較を行うＬＳＩテスタ
の使用が考えられる。しかしながら、このＬＳＩテスタ
においては、各パターン１３４、１３５の分割に伴うメ
モリ１３７、１３８へのロード処理の増加というオーバ
ーヘッド、すなわち入力値メモリ１３７に入力値データ
を記憶し出力期待値メモリ１３８に出力期待値データを
記憶する処理全体に要する時間が増大し、回路検証時間
が長くなるという問題がある。

【０００８】さらに、前述の検証用プログラム１３６は
ＨＤＬテストベンチ１３１と同様なものを再作成によっ
て作成したものである。ＨＤＬテストベンチ１３１にお
いては非同期的で自由なタイミング設定が可能である。
しかしながら、ＩＣＴ／ＬＳＩテスタ１４０において
は、実回路（検証対象回路）１４２の特定信号（バス信
号等）の変化、周期内の一定相対時刻における入力値の
変化／出力期待値の比較等、タイミング設定が限定され
ているので、ＨＤＬテストベンチ１３１と同等の検証が
必ずしも実施できないという問題がある。この問題を解
決するには、整合性を確保する治具１４１が作成され
る。しかしながら、治具１４１は作成に時間がかかるだ
けでなく、製作コストが必要になるという問題がある。

【０００９】本発明は上記課題を解決するためになされ
たものである。従って、本発明は、シミュレーションに
おいて仮想回路データの検証に使用した仮想検証環境す
なわちＨＤＬテストベンチを実回路の検証に転用し、実
回路の検証作業の作業量の低減及び作業時間の短縮を図
るとともに、仮想検証環境と同等の柔軟なタイミング設
定機能を有し、検証に要する記憶媒体容量を低減できる
製造検証環境を実現可能な電子回路テスト用システムの
提供を目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、第１の発明に係る電子回路テスト用システムは、ハ
ードウエア記述言語記述データに基づくシミュレーショ
ンにより検証された仮想電子回路に基づき製作された電
子回路に対して電気的特性、回路故障の有無、論理的正
当性等を測定し又検査することによって当該電子回路の
良、不良を判定する電子回路テスト用システムにおい
て、ハードウエア記述言語記述データから論理合成可能
なデータへの変換を行うデータ変換手段と、前記データ
変換手段の処理結果と機能的に等価なネットリストを作
成する論理合成手段と、前記論理合成手段から出力され
るネットリストに基づきマッピングデータを作成するテ
クノロジマッピング手段と、前記テクノロジマッピング
手段から出力されるマッピングデータに基づきハードウ
エア記述言語記述データと等価な回路を構築するプログ
ラム可能なデバイスと、前記プログラム可能なデバイス
を動作させる基本タイミング信号を生成する基本タイミ
ング生成手段と、前記プログラム可能なデバイスへマッ
ピングデータを書き込むとともに、前記基本タイミング
生成手段の基本タイミング信号の生成動作を制御する制
御手段と、前記プログラム可能なデバイスに接続され、
検証対象の電子回路を接続する製造検証対象回路との接
続部とを備え、前記データ変換手段は、そのまま論理合
成できないデータがハードウエア記述言語記述データに
含まれているときにはそのデータを擬似的に論理合成可
能な形式に変更し、論理合成可能なデータと併合してか
らデータ変換を行うものである。

【００１１】第２の発明に係る電子回路テスト用システ
ムは、第１の発明において、前記ハードウエア記述言語
記述データに含まれる時間情報及び制御情報を抽出する
時間／制御情報抽出手段と、前記電子回路に入力値デー
タを入力する入力タイミングを調整する入力タイミング
調整手段と、前記電子回路から出力される出力データの
値をサンプリングするためのストローブ信号を生成する
出力ストローブ信号生成手段と、を備えたものである。

【００１２】第３の発明に係る電子回路テスト用システ
ムは、第２の発明において、入力値データを入力する入
力タイミング、ストローブ信号の出力タイミング、ブレ
ークポイントのいずれかを人手で設定でき又調整を行え
る手動調整インターフェース手段を備えたものである。

【００１３】第４の発明に係る電子回路テスト用システ
ムは、第１の発明において、前記ハードウエア記述言語
記述データのデータ内容が前記電子回路の検証に転用可
能か否かを判定する製造検証可能条件の判定手段を備え
たものである。

【００１４】第５の発明に係る電子回路テスト用システ
ムは、第１の発明において、前記製造検証対象回路との
接続部に存在する複数の端子にいずれの信号を割り当て
るかを指定するプローブ割り当て情報指示手段を備えた
ものである。

【００１５】第６の発明に係る電子回路テスト用システ
ムは、第１の発明において、前記製造検証結果を表示す
る表示手段を備えたものである。

【００１６】

【発明の実施の形態】

実施の形態１．以下、本発明の実施の形態について説明
する。図１は本発明に係る論理回路向け電子回路テスト
用システムの実施の形態１の全体構成を示すブロック図
である。本実施の形態に係る電子回路テスト用システム
は、大きく分けてＨＤＬテストベンチ１からマッピング
データ１１の生成に至る処理を実施する計算機１２、テ
ストシステム本体２１の２つのユニットを備える。

【００１７】前記電子回路テスト用システムにおいて、
まず、計算機１２の構成及び処理内容について説明す
る。ＨＤＬテストベンチ１は製造検証可能条件判定ルー
チン２、論理合成可能なデータへの変換ルーチン３及び
時間／制御情報抽出ルーチン４の３つの処理ルーチンを
包含するＨＤＬ解析プログラム５を備える。ＨＤＬテス
トベンチ１はこのＨＤＬ解析プログラム５によって読み
込まれ、ＨＤＬテストベンチ１の解析が行われる。

【００１８】以下に、ＨＤＬ解析プログラム５の各ルー
チンについて説明する。図２は製造検証可能条件判定ル
ーチン２のフローチャートである。製造検証可能条件判
定ルーチン２はＨＤＬテストベンチ１の記述に含まれる
製造検証可否を判定する。製造検証可否判定ステップ３
２によって製造検証不可能と判定された場合、ステップ
３３により処理中断若しくは強制的な実行継続のいずれ
かが自動的若しくはオペレータとの対話的指示により選
択される。強制的実行継続の場合には代替処理がステッ
プ３４により実施される。製造検証不可能の判定基準及
び強制的に実行継続する場合の例外処理はプログラム内
部あるいは外部ファイルとして存在するルールデータベ
ース３１に保管されている。

【００１９】図３はＨＤＬテストベンチ１において製造
検証不可能なデータ例を示す図である。図３に示すＨＤ
Ｌテストベンチ１には、実回路（素子）において測定不
可能な遅延精度と、実回路の外部端子から観測不可能な
内部信号への参照とを示すデータが含まれる。測定不可
能な遅延精度のデータに対して強制的に処理を継続する
場合には、例えば測定不可能な遅延精度を有する数値を
四捨五入し精度を緩和する丸め処理が行われる。また、
測定不可能な遅延精度のデータに対して強制的に処理を
継続する場合には、当該の測定不可能データに関する記
述内容を削除し後続の処理に渡す処理が行われる。

【００２０】ＨＤＬテストベンチ１には、論理合成可能
なＲＴＬ記述とハードウエアの動作を高位の概念で記述
した動作記述とが混在するのが一般的である。動作記述
は、そのままでは論理合成ができずテストシステム本体
２１のプログラム可能なデバイス１３に回路を構築でき
ないので、擬似的にＲＴＬ化を行う。

【００２１】図４は擬似疑似ＲＴＬ化を行う手法を示す
図である。ＨＤＬテストベンチ１のデータ４１には６５
ナノ秒と２５ナノ秒の２つの相対遅延データが記述され
ている。このデータ４１は波形４４として示される。擬
似ＲＴＬ化は、基準タイミング信号４２を用意し、波形
４４における変化点から遡って最初の基準タイミング信
号４２の有効変化点で同期的に変化する中間信号４３を
生成し、基準タイミング信号４２の有効変化点から波形
４４の変化点の差分に相当する遅延４５及び４６を中間
信号４３に挿入することにより実現される。

【００２２】前記ＲＴＬ化の処理は図１に示す論理合成
可能なデータヘの変換ルーチン３により行われる。論理
合成可能なデータヘの変換ルーチン３においては、擬似
ＲＴＬ化されたデータと、もともとＨＤＬテストベンチ
１に含まれる論理合成可能なＲＴＬとを併合し、ＨＤＬ
テストベンチ１に含まれるテスト終了、ブレークポイン
ト、エラー発生時のメッセージ出力等の制御を制御部１
９に指示するための制御信号を出力する付加回路を備え
る。

【００２３】非同期タイミングの処理は時間／制御情報
抽出ルーチン４により行われ、時間／制御情報抽出ルー
チン４は時間情報７を抽出する。また、ＨＤＬテストベ
ンチ１に含まれる制御情報、及びプローブ割り当て情報
指示手段９から入力される検証対象回路との接続部１５
の端子と検証対象回路との間の結線情報は、前記時間／
制御情報抽出ルーチン４により制御情報６として抽出さ
れる。この制御情報６は制御部１９にメッセージ出力の
制御等、具体的な内容を指示する情報として生成され
る。

【００２４】前記論理合成可能なデータヘの変換ルーチ
ン３から出力されたＲＴＬデータは論理合成部８及びテ
クノロジマッピング部１０によってプログラム可能なデ
バイス１３に対するマッピングデータ１１に変換され
る。図６はマッピングデータ１１の変換処理を示すフロ
ーチャートである。ＨＤＬテストベンチ１の記述内容に
は検証対象回路の呼び出しを行う構造記述データ５１が
含まれる。図５は構造記述データ５１の一例を示す図で
ある。この構造記述データ５１は、図６に示すように、
論理合成対象外であるために検証対象回路指定ステップ
６１により指定され、ブラックボックスとして扱われ
る。論理合成部８及びテクノロジマッピング部１０には
既知の技術が便用され、この既知の技術によりマッピン
グデータ１１が生成される。すなわち、プログラム可能
なデバイス１３の内部セルの論理、動作速度、ドライブ
強度、負荷容量等のテクノロジ情報６３と、ユーザによ
って与えられる設計制約情報６４とに基づき、所望の回
路を実現するマッピングデータ１１が生成される。この
マッピングデータ１１の生成に際して、プログラム可能
なデバイス１３の端子と検証対象回路との接続部１５の
端子との間は１対１対応で結線されるので、検証対象回
路の端子とプログラム可能なデバイス１３のインタフェ
ース信号がユーザ所望の接続関係となる様に、プローブ
割り当て情報指示手段９によって与えられる検証対象回
路との接続部１５の信号割り当て情報６２をもとにプロ
グラム可能なデバイス１３の入力／出力信号の特定の端
子にデバイス１３の外部インタフェース信号を固定的に
割付ける条件が使用される。

【００２５】次に、前記電子回路テスト用システムのテ
ストシステム本体２１の構成及び動作について説明す
る。基本タイミング生成部１６はプログラム可能なデバ
イス１３、入力タイミング生成部１４、出力ストローブ
信号生成部２０のそれぞれに動作の基準となる複数のタ
イミング信号を供給する。検証対象回路との接続部１５
には電子回路テスト用システムの用途に応じて用意され
る既知の接続手段が使用される。すなわち、既知の接続
手段には、テストプローブ、コネクタ、ＬＳＩソケット
等が使用される。この検証対象回路との接続部１５は端
子のオープン、回路の故障をチェックするための電流又
は電圧を測定する電流／電圧測定回路（図示しない）を
内蔵し、この電流／電圧測定回路は制御部１９に対して
測定結果の情報を供給する。

【００２６】図７はプログラム可能なデバイス１３の詳
細なブロック構成図である。プログラム可能なデバイス
１３はマッピングデータ１１が書き込まれることにより
入力値印加部７１、出力期待値比較部７２、制御信号処
理部７３が構築される。入力値印加部７１、出力期待値
比較部７２、制御信号処理部７３のそれぞれは基本タイ
ミング生成部１６から供給される基本タイミング信号を
クロックとして動作する。入力値印加部７１から出力さ
れる入力値データは入力タイミング調整部１４を経由し
て検証対象回路との接続部１５に供給され、この入力値
データは検証対象回路との接続部１５に接続される検査
対象回路に供給される。検査対象回路の出力は検証対象
回路との接続部１５から出力期待値比較部７２に直接供
給される。入力値印加部７１と検証対象回路との接続部
１５との間、出力期待値比較部７２と検証対象回路との
接続部１５との間はいずれも１対１対応において結線さ
れる。また、出力期待値比較部７２には出力ストローブ
信号生成部２０からストローブ信号が供給される。

【００２７】図８は入力タイミング調整部１４のブロッ
ク構成図である。入力タイミング調整部１４は、前述の
図１に示す時間情報７を記憶するメモリ８３、メモリ８
３に記憶された時間情報７の読み出しに必要なアドレス
を生成するアドレス生成部８２及び遅延時間が調整でき
る遅延回路８４を含むサブ回路８１を検証対象回路への
入力信号毎に備える。前記遅延回路８４を動作させるタ
イミング信号はプログラム可能なデバイス１３のタイミ
ング信号より高速に設定され、遅延回路８４はＨＤＬテ
ストベンチ１の遅延精度において動作する。時間情報７
はメモリ８３に書き込まれ、この書き込まれた時間情報
７はアドレス生成部８２により生成されるメモリアドレ
スに従って読み出され、この読み出された時間情報７に
従い遅延回路８４は動的に遅延時間を調整する。入力タ
イミング調整部１４の出力である検証対象回路への各入
力信号に変化があった際に、当該信号のメモリアドレス
が更新される。通常は１ずつ加算されるが、繰り返し文
の末端の処理が完了した時には、繰り返し文の先頭に位
置する時間情報までメモリアドレスを戻す必要があるの
で、時間情報７にはアドレス制御情報８６として報知す
べき戻り先アドレス情報も含まれる。

【００２８】図９は出力ストローブ信号生成部２０のブ
ロック構成図である。出力ストローブ信号生成部２０
は、時間情報７を記憶するメモリ９３、メモリ９３に記
憶された時間情報７の読み出しに必要なアドレスを生成
するアドレス生成部９２、遅延時間が調整できる遅延回
路９４及びパルス発生器９５を含むサブ回路９１を検証
対象回路への各出力信号毎に備える。つまり、出力スト
ローブ信号生成部２０は入力タイミング調整部１４のサ
ブ回路８１にパルス発生器９５を付加した構成のサブ回
路９１により構築される。メモリアドレスの制御動作は
入力タイミング調整部１４の制御動作と同様である。メ
モリ９３から読み出された時間情報７を受け、パルス発
生器９５はストローブ信号としてパルスを発生し、この
パルスにより遅延回路９４は所望のタイミングでパルス
波形のストローブ信号を出力する。

【００２９】図１０はストローブ信号の具体的な波形を
示す図である。図１０において、ＨＤＬテストベンチ１
のデータ１０１は信号ｏｕｔ１の期待値比較を行ってお
り、６５ナノ秒と２５ナノ秒の２つの相対遅延データが
記述されている。この遅延記述データに対するストロー
ブ信号はパルス形状の波形１０４として示される。基準
タイミング信号１０２によりパルス発生器９５を動作さ
せ、波形１０４における変化点から遡って最初の基準タ
イミング信号１０２の有効変化点で同期的に変化する中
間信号１０３を生成し、基準タイミング信号１０２の有
効変化点から波形１０４の変化点の差分に相当する遅延
１０５及び１０６を遅延回路９４により中間信号１０３
に挿入することによりストローブ信号が生成される。

【００３０】プログラム可能なデバイス１３の出力期待
値比較部７２はこのパルス形状のストローブ信号を出力
期待値データとして比較を行い、この比較の結果は制御
信号処理部７３において処理され、この処理結果は制御
部１９に報知される。

【００３１】前記図１に示す手動調整インタフェース部
１８は、既存テストシステムに存在する電流、電圧等の
調整手段、ＨＤＬテストベンチ１によって与えられた入
力値タイミング情報、出力期待値比較タイミング情報を
信号毎に変更する手段を備える。ここで、ＨＤＬテスト
ベンチ１により与えられるタイミング情報は制御部１９
で処理され、入力タイミング調整部１４及び出力ストロ
ーブ信号生成部２０の動作を調整する。例えば、制御部
１９においては、非同期的に設定されるストローブポイ
ントを既存のＬＳＩテスタと同様に一定のタイミングに
調整して測定する等の操作が実施できる。

【００３２】制御部１９は前述の図１に示す制御情報６
に基づきテストシステム本体２１の全体を制御する。プ
ログラム可能なデバイス１３に対して、制御部１９はマ
ッピングデータ１１の書き込みを行い、又制御部１９は
制御信号処理部７３の情報受信処理の制御を行う。検証
対象回路との接続部１５に対して、制御部１９は電流情
報、電圧情報の受信処理を行う。入力タイミング調整部
１４及び出力ストローブ信号生成部２０に対して、制御
部１９はテスト開始後においてアドレス生成部８２、９
２のメモリアドレス制御、手動調整インタフェース部１
８の指示に基づいた出力タイミングの調整を行う。

【００３３】前記制御部１９において処理された制御内
容は必要に応じて前述の図１に示す表示部１７に表示さ
れる。表示部１７には、電流情報、電圧情報、手動調整
インタフェース１８において設定されたタイミング設
定、プログラム可能なデバイス１３の制御信号処理部７
３から報知された期待値比較エラー情報、ＨＤＬテスト
ベンチ１に記述される画面表示を指示するステートメン
トの実行結果等の内容が表示される。前記期待値比較エ
ラー情報には、例えば、出力期待値データ、実際の検証
対象回路からの出力データ、この出力データの発生時刻
等の情報が含まれる。

【００３４】前記画面表示を指示するステートメントを
含むＨＤＬテストベンチ１の製造検証用回路化の具体的
内容について説明する。図１１（Ａ）は製造検証用回路
化を説明するためのブロック構成図、図１１（Ｂ）は画
面表示を指示するステートメントを含むＨＤＬテストベ
ンチ１の一例を示す図である。前述の図１に示す計算機
１２の時間／制御情報抽出ルーチン４によりＨＤＬテス
トベンチ１のデータ１０１に記述された時間情報１１１
Ａ、１１１Ｂ及び１１１Ｃは時間情報７として抽出さ
れ、画面表示を指示するステートメントの内容は制御情
報６として抽出される。出力期待値比較動作のデータ１
１２Ａ、１１２Ｂはプログラム可能なデバイス１３内の
出力期待値比較部７２に期待値供給部１１４及び比較器
１１５として実装され、出力ストローブ信号生成部２０
から出力されるストローブ信号発行時に期待値供給部１
１４から逐次出力される出力期待値データと検証対象回
路の出力データとの比較が比較器１１５において実施さ
れる。この比較結果は制御信号処理部７３に出力され
る。制御信号処理部７３は、比較結果が偽であった場
合、ＨＤＬメッセージ出力要求１１６及びメッセージ種
別１１７の２つの制御信号を制御部１９に出力する。制
御部１９は制御情報６を読み込むことによりメッセージ
種別１１７に対する表示内容の対応表を備え、ＨＤＬメ
ッセージ出力要求１１６の発行時に適切なメッセージが
選択される。この選択されたメッセージは表示部１７に
出力され、表示部１７の表示画面には選択されたメッセ
ージが表示される。

【００３５】実施の形態２．前述の図１に示す電子回路
テスト用システムにおいては、プログラム可能なデバイ
ス１３、入力タイミング調整部１４、出力ストローブ信
号生成部２０は相互に独立化し、プログラム可能なデバ
イス１３の基本タイミングの周期が大きく設定される。
一般にプログラム可能なデバイス１３は動作周波数が低
く、ＨＤＬテストベンチ１において前提とする遅延精度
が満足できないことを考慮した設定である。

【００３６】図１２は本発明に係る電子回路テスト用シ
ステムの実施の形態２において信号波形を示す図であ
る。本実施の形態に係る電子回路テスト用システムは、
遅延精度と等しい周期により動作する基準タイミング信
号１２１がプログラム可能なデバイス１３の基準タイミ
ング信号として使用される。カウンタにより基準タイミ
ング信号１２１の有効エッジが計数され、この計数に基
づき、前述の図４に示す中間信号４３及び図１０に示す
中間信号１０３を生成することなく、所望の入力信号４
４及びストローブ信号１０４が生成できる。この場合、
入力タイミング調整部１４及び出力ストローブ信号生成
部２０はプログラム可能なデバイス１３中に取り込め
る。

【００３７】

【発明の効果】以上説明したように、本発明に係る電子
回路テスト用システムにおいては、ＨＤＬテストベンチ
による仮想の論理回路検証環境が僅かな人手作業により
実環境に流用できる。また、繰り返し記述が多用される
ＨＤＬテストベンチについては、テーブル形式のテスト
パターンをロードする従来のテストシステムに比べて記
憶媒体の容量が削減できる。

【００３８】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、ＨＤＬテストベンチの時間情報及び
制御情報を抽出しＨＤＬテストベンチと同様のテストを
行う機能を備えたので、非同期タイミングにおいて入力
値印加、出力期待値比較が実施でき、ＨＤＬテストベン
チと等価な実環境が実現できる。

【００３９】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、手動調整インタフェース部による人
手調整機能により、ＨＤＬテストベンチを変更すること
なく、信号入力タイミング若しくは出力期待値比較タイ
ミングが調整でき、効率的なかつ柔軟なテスト環境が実
現できる。

【００４０】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、製造検証可能条件の判定により、実
回路において物理的に検証不可能な検証内容を事前に検
出し、それ以降の処理に関する判断をユーザに決定させ
る判定情報が提供できる。

【００４１】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、検証対象回路との接続端子に任意の
信号を割り当てる機能を備え、コネクタ、ＬＳＩソケッ
ト等の形状が固定された接続手段を通じて自由に検証対
象回路の入力信号、出力信号のそれぞれの接続が実現で
きる。

【図面の簡単な説明】

【図１】 本発明に係る論理回路向け電子回路テスト用
システムの実施の形態１の全体構成を示すブロック図で
ある。

【図２】 前記電子回路テスト用システムの製造検証可
能条件判定ルーチンのフローチャートである。

【図３】 前記電子回路テスト用システムにおいて製造
検証不可能なＨＤＬテストベンチのデータ例を示す図で
ある。

【図４】 前記電子回路テスト用システムにおいて擬似
ＲＴＬ化を行う手法を示す図である。

【図５】 前記電子回路テスト用システムにおいて構造
記述データのデータを示す図である。

【図６】 前記電子回路テスト用システムにおいてマッ
ピングデータの変換処理を示すフローチャートである。

【図７】 前記電子回路テスト用システムにおいてプロ
グラム可能なデバイスの詳細なブロック構成図である。

【図８】 前記電子回路テスト用システムにおいて入力
タイミング調整部のブロック構成図である。

【図９】 前記電子回路テスト用システムにおいて出力
ストローブ信号生成部２０のブロック構成図である。

【図１０】 前記電子回路テスト用システムにおいてス
トローブ信号の具体的な波形を示す図である。

【図１１】（Ａ）は前記電子回路テスト用システムにお
いて製造検証化を説明するためのブロック構成図、
（Ｂ）は画面表示を指示するステートメントを含むＨＤ
Ｌテストベンチの一例を示す図である。

【図１２】 本発明に係る電子回路テスト用システムの
実施の形態２において信号波形を示す図である。

【図１３】 従来技術に係る回路設計の開発過程及び設
計された回路の検証過程を示すフロー図である。

【符号の説明】

１ ＨＤＬテストベンチ、２ 製造検証可能条件判定ル
ーチン、３ 論理合成可能なデータへの変換ルーチン、
４ 時間／制御情報抽出ルーチン、５ ＨＤＬ解析プロ
グラム、６ 制御情報、７ 時間情報、８ 論理合成
部、９ プローブ割り当て情報指示手段、１０ テクノ
ロジマッピング部、１１ マッピングデータ、１２ 計
算機、１３ プログラム可能なデバイス、１４ 入力タ
イミング調整部、１５ 検証対象回路との接続部、１６
基本タイミング生成部、１９ 制御部、２０ 出力ス
トローブ信号生成部、２１ テストシステム本体、６３
テクノロジ情報、６４ 設計制約情報、７１ 入力値
印加部、７２ 出力期待値比較部、７３ 制御信号処理
部、８１，９１ サブ回路、８２，９２ アドレス生成
部、８３，９３ メモリ、８４，９４ 遅延回路、９５
パルス発生器、１１４ 期待値供給部、１１５ 比較
器。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ハードウエア記述言語記述データに基づ
   くシミュレーションにより検証された仮想電子回路に基
   づき製作された電子回路に対して電気的特性、回路故障
   の有無、論理的正当性等を測定し又検査することによっ
   て当該電子回路の良、不良を判定する電子回路テスト用
   システムにおいて、 ハードウエア記述言語記述データから論理合成可能なデ
   ータへの変換を行うデータ変換手段と、 前記データ変換手段の処理結果と機能的に等価なネット
   リストを作成する論理合成手段と、 前記論理合成手段から出力されるネットリストに基づき
   マッピングデータを作成するテクノロジマッピング手段
   と、 前記テクノロジマッピング手段から出力されるマッピン
   グデータに基づきハードウエア記述言語記述データと等
   価な回路を構築するプログラム可能なデバイスと、 前記プログラム可能なデバイスを動作させる基本タイミ
   ング信号を生成する基本タイミング生成手段と、 前記プログラム可能なデバイスへマッピングデータを書
   き込むとともに、前記基本タイミング生成手段の基本タ
   イミング信号の生成動作を制御する制御手段と、 前記プログラム可能なデバイスに接続され、検証対象の
   電子回路を接続する製造検証対象回路との接続部と、 を備え、 前記データ変換手段は、そのまま論理合成できないデー
   タがハードウエア記述言語記述データに含まれていると
   きにはそのデータを擬似的に論理合成可能な形式に変更
   し、論理合成可能なデータと併合してからデータ変換を
   行うことを特徴とする電子回路テスト用システム。
2. 【請求項２】 前記ハードウエア記述言語記述データに
   含まれる時間情報及び制御情報を抽出する時間／制御情
   報抽出手段と、 前記電子回路に入力値データを入力する入力タイミング
   を調整する入力タイミング調整手段と、 前記電子回路から出力される出力データの値をサンプリ
   ングするためのストローブ信号を生成する出力ストロー
   ブ信号生成手段と、 を備えたことを特徴とする請求項１に記載の電子回路テ
   スト用システム。
3. 【請求項３】 前記入力値データを入力する入力タイミ
   ング、ストローブ信号の出力タイミング、ブレークポイ
   ントのいずれかを人手で設定でき又調整を行える手動調
   整インターフェース手段を備えたことを特徴とする請求
   項２に記載の電子回路テスト用システム。
4. 【請求項４】 前記ハードウエア記述言語記述データの
   データ内容が前記電子回路の検証に転用可能か否かを判
   定する製造検証可能条件の判定手段を備えたことを特徴
   とする請求項１に記載の電子回路テスト用システム。
5. 【請求項５】 前記製造検証対象回路との接続部に存在
   する複数の端子にいずれの信号を割り当てるかを指定す
   るプローブ割り当て情報指示手段を備えたことを特徴と
   する請求項１に記載の電子回路テスト用システム。
6. 【請求項６】 前記製造検証結果を表示する表示手段を
   備えたことを特徴とする請求項１に記載の電子回路テス
   ト用システム。