KR100936855B1 - Ａｓｉｃ/ｓｏｃ 제조시에 프로토타입-홀드를 방지하기위한 제조 방법 및 장치 - Google Patents

Ａｓｉｃ/ｓｏｃ 제조시에 프로토타입-홀드를 방지하기위한 제조 방법 및 장치 Download PDF

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Abstract

LSI 제조 공정은 프로토타입 홀드를 방지하기 위해 이벤트 테스터를 사용한다. LSI 제조 방법은 설계된 LSI의 설계 데이터를 생성하기 위해 EDA(Electronic Design Automation) 환경 하에서 LSI를 설계하는 단계; 테스트벤치를 사용하여 EDA 환경에서 LSI 설계의 소자 모델에 대한 논리 시뮬레이션을 실행하고, 논리 시뮬레이션의 결과로서 이벤트 포맷의 테스트 벡터 파일을 생성하는 단계; 이벤트 테스터 시뮬레이터를 동작시킴으로써 설계 데이터 및 테스트벤치를 사용하여 시뮬레이션 데이터 파일들을 검증하는 단계; 설계 데이터를 사용함으로써 제조 제공자를 통해 프로토타입 LSI를 생성하는 단계; 및 테스트 벡터 파일 및 시뮬레이션 데이터 파일들을 사용함으로써 이벤트 테스터에 의해 프로토타입 LSI를 테스트하고, 테스트 결과들을 EDA 환경 또는 제조 제공자에게 피드백하는 단계를 포함한다.
Figure R1020047016101
이벤트 테스터, 프로토타입-홀드, 논리 시뮬레이션, 테스트벤치, 테스트 벡터 파일, 시뮬레이션 데이터 파일, EDA 환경

Description

ＡＳＩＣ/ＳＯＣ 제조시에 프로토타입-홀드를 방지하기 위한 제조 방법 및 장치{MANUFACTURING METHOD AND APPARATUS TO AVOID PROTOTYPE-HOLD IN ASIC/SOC MANUFACTURING}
본 발명은 LSI(Large Scale Integrated circuits)를 위한 제조 방법 및 장치에 관한 것으로, 더욱 구체적으로 전자 설계 자동화(Electronic Design Automation: EDA) 환경에서 생성된 설계 시뮬레이션 데이터의 직접 사용을 가능하게 하는 이벤트 형태로 테스트 데이터가 이용되는 이벤트 기반의 IC 테스트 시스템을 사용함으로써 LSI 제조 시에 프로토타입-홀드(prototype-hold)를 방지하는 LSI의 제조 방법에 관한 것이다.
본 출원은 LSI 제조를 위한 변형된 산업 공정을 설명한다. 오늘날 ASIC(Application Specific Integrated Circuit) 또는 SOC(System-On-a-Chip)와 같은 LSI 제조시에 주요 문제 중의 하나는 프로토타입 테스트 시의 생산 공정의 정지이다. 프로토타입 제조 단계에서 나오는 IC의 50% 이상은 테스트를 통과하지 못하게 되어, 다음 단계(예를 들어, 애플리케이션 개발 및 대량 생산)로의 생산 공정을 정지시킨다. 이 출원과 관련하여, 그러한 상황을 프로토타입-홀드 또는 프로토-홀드(proto-hold)라고 칭하기로 한다.
첫번째 실리콘(프로토타입 LSI)이 제조되어 나올 때, 대부분의 경우에, 그것은 프로토타입 평가시에 몇가지 실패를 나타낸다. 이러한 실패의 원인은 여러가지 있는데; 벡터 번역(테스트 데이터 변환)에서의 에러이거나, 또는 테스트 프로그램에서의 에러이거나 또는 심지어 제조 결함일 수 있다. 대다수의 경우에, 실패의 원인은 쉽게 식별할 수 없으므로, 실리콘(프로토타입 LSI)은 프로토타입 홀드(프로토-홀드) 상태로 놓인다. 원인이 식별되어 수정될 때까지, 실리콘은 애플리케이션 개발에 사용될 수 없고, 따라서 대량 생산으로 들어갈 수 없다.
이러한 문제 이면의 주요 요인은 설계 환경이 테스트-엔지니어링 환경과 다르므로, 실패의 원인이 쉽게 식별되지 않는다는 것이다. 한 칩이 테입아웃(tapeout)되면(칩의 설계 데이터가 설계 엔지니어로부터 방출되면), 테스트 엔지니어는 테스트-엔지니어링 환경에서 사용하기 위해 설계-시뮬레이션 벡터를 변환해야 된다. 테스트-엔지니어링 환경은 보통 테스터 시간-설정치 및 파(wave)-그룹에 따라 주기화된 포맷으로 되어 있다. 테스트 엔지니어는 또한 특정 테스트 시스템에 유일한 STIL(Standard Test Interface Language) 또는 WGL(Waveform Generation Language)과 같은 다른 포맷으로 벡터를 번역시키고, 원래의 시뮬레이션과 거의 닮지 않은 테스트 프로그램을 작성한다. 따라서, 첫번째 실리콘(프로토타입 LSI 칩)이 실패(테스트 벡터들 내의 벡터의 실패)를 나타내면, 실패의 원인을 판정하는 것은 상당히 번거롭다.
반도체 산업은 매우 고가인 대규모 생산 시설을 필요로 하고, 각 LSI 장치의 생산량은 대량이다. 그러므로, 프로토-홀드에 의해 야기된 이러한 지연은 실리콘 주문생산 공장(반도체 제조)뿐만 아니라 설계 하우스(ASIC 하우스 또는 설계 센터), 애플리케이션 개발자들에게 상당히 타격이 크다. 그러므로, IC 설계 환경에서 동작하고, 현재의 테스트 시스템에 의해 행해진 것과 같은 주기화된 형태로의 테스트 데이터 변환에 관련된 모든 복잡성을 없앤 새로운 반도체 제조 공정 및 테스트 시스템이 반도체 산업에 매우 필요하다.
그러므로, 본 발명의 목적은 끊어짐없는(seamless) 형태로 설계 환경 및 테스트 엔지니어링 환경과 서로 관련된 프로토타입-홀드 문제들을 방지할 수 있는 새로운 유형의 반도체 IC 테스트 시스템을 통합한 새로운 반도체 생산 방법을 제공하는 것이다.
본 발명의 다른 목적은 EDA(Electronic Design Automation) 환경에서 생성된 설계 시뮬레이션 데이터를 직접 사용할 수 있는 새로운 반도체 IC 테스트 시스템(이벤트 테스터)을 통합한 새로운 반도체 생산 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 테스트-엔지니어링 환경에서의 새로운 반도체 IC 테스트 시스템(이벤트 테스터) 및 EDA 환경에서의 이벤트 테스터 시뮬레이터를 통합한 새로운 반도체 생산 방법을 제공함으로써, 테스트-엔지니어링 환경에서 테스트 벡터 및 테스트 프로그램을 작성할 필요성을 없애는 것이다.
본 발명은 프로토-홀드가 없는 LSI 제조를 위한 이벤트 기반의 테스트 시스템(이벤트 테스터)을 통합한 새로운 제조 공정를 제안한다. 이 방법은 설계된 LSI의 설계 데이터를 생성하기 위해 EDA 환경 하에서 LSI를 설계하는 단계; 테스트벤치를 사용하여 EDA 환경에서 LSI 설계의 소자 모델 상에 논리 시뮬레이션을 실행하고, 논리 시뮬레이션의 결과로서 이벤트 포맷의 테스트 벡터 파일을 생성하는 단계; 이벤트 테스터 시뮬레이터를 동작시킴으로써 설계 데이터 및 테스트벤치를 사용하여 시뮬레이션 데이터 파일을 생성하는 단계; 설계 데이터를 사용함으로써 제조 제공자를 통해 프로토타입 LSI를 생성하는 단계; 및 테스트 벡터 파일 및 시뮬레이션 데이터 파일을 사용함으로써 이벤트 테스터에 의해 프로토타입 LSI를 테스트하고, 테스트 결과들을 EDA 환경 또는 제조 제공자에게 피드백하는 단계를 포함한다.
본 발명에 따르면, 테스트 시스템의 방법 및 아키텍처는 IC가 설계된 환경을 벗어나지 않고서 IC의 테스팅 및 디버깅(debug)을 허용한다. 종래의 IC 테스트 시스템은 설계 시뮬레이션 데이터를 WGL 또는 STIL 포맷과 같은 주기화 형태로 변환할 필요가 있다. 새로운 방법 및 아키텍처는 그러한 변환을 할 필요가 없고, 설계 시뮬레이션 데이터를 "그대로" 사용한다. 그러므로, 본 발명의 방법 및 장치는 설계 시뮬레이션 환경과 동일한 환경에서 테스팅을 허용하는데, 이것은 프로토-홀드를 방지한다. 새로운 반도체 생산 공정은 테스트-엔지니어링 환경에서 이벤트 테스터를 통합하고, EDA 환경에서 이벤트 테스터 시뮬레이터를 통합함으로써, 테스트-엔지니어링 환경에서 테스트 벡터 및 테스트 프로그램을 작성할 필요성을 제거하여, 엔지니어링 시간을 줄이고, LSI 생산에 관련된 전체 비용을 경감시킨다.
도 1A는 종래의 테스트 시스템 아키텍처를 도시한 개략도이고, 도 1B는 본 발명의 생산 공정에서 사용하기 위한 새로운 테스트 시스템 아키텍처를 도시한 개략도.
도 2는 테스트-엔지니어링 환경에서 이벤트 테스터를 사용하고 설계 환경에서 이벤트 테스터 시뮬레이터를 사용하는 본 발명의 전체적인 LSI 생산 공정의 개념을 도시한 도면.
도 3은 설계 환경과 테스트 사이의 데이터 포맷이 불일치하는 종래의 테스트 시스템을 사용하는 LSI 생산 공정를 도시한 도면.
도 4는 종래의 테스트 시스템에서 사용된 테스트 데이터와 설계 환경으로부터의 데이터 구조 사이의 데이터 변환 공정를 도시한 도면.
도 5는 본 발명의 생산 공정과 함께 사용하기 위한 이벤트 기반의 테스트 시스템(이벤트 테스터) 내의 구조의 한 예를 도시한 블록도.
도 6은 주기 기반의 테스트 시스템(주기화 테스터) 및 이벤트 기반의 테스트 시스템(이벤트 테스터)에서 사용된 데이터 구조들의 한 예를 비교하는 도면.
도 7은 본 발명의 이벤트 기반의 테스트 시스템의 그래픽 사용자 인터페이스에 기초한 모니터 화면의 화상의 한 예를 도시한 도면.
도 8은 설계 환경과 테스트 환경 사이의 데이터 포맷이 서로 완전히 일치된 이벤트 기반의 테스트 시스템을 사용하는 본 발명의 LSI 생산 공정의 한 예를 도시한 도면.
도 9는 공정에서 데이터 변환이 전혀 요구되지 않는 이벤트 기반의 테스트 시스템을 사용하는 본 발명의 LSI 생산 공정의 다른 예를 도시한 도면.
도 10은 프로토-홀드를 수반하는 종래 기술에서의 반도체 제조 공정의 한 예를 도시한 상태도.
도 11은 프로토-홀드를 방지하는 본 발명에서의 반도체 제조 공정의 한 예를 도시한 상태도.
도 12는 테스트-엔지니어링 환경에서 이벤트 테스터가 통합되고 설계 환경에서 이벤트 테스터 시뮬레이터가 통합되는 본 발명에서의 반도체 제조 공정의 한 예를 도시한 플로우차트.
이제, 본 발명은 첨부 도면을 참조하여 더욱 상세하게 설명된다. 본 발명은 프로토-홀드가 없는 LSI 제조를 위해 이벤트 기반의 테스트 시스템(이벤트 테스터)을 통합한 새로운 LSI 제조 공정를 제안한다. 이 방법은 새로운 기술, 새로운 장치, 및 기존 공정의 근본적인 변경에 기초하고 있다. 새로운 장치의 개념 및 아키텍처, 이것에 기초한 반도체 제조 공정 및 사용된 특정 데이터 포맷이 이 출원에서 설명된다.
본 발명의 생산 공정에서는, 종래의 주기 기반의 테스트 시스템(주기화 테스터)보다 오히려, 이벤트 기반의 테스트 시스템(이벤트 테스터)이 사용되어 ASIC 또는 SOC와 같은 프로토타입 LSI 칩을 테스트한다. 설계 환경(설계 하우스)에서, 설계 엔지니어는 이벤트 테스터에 의해 칩에 대한 테스트를 구현하기 위한 여러가지 파일을 작성한다. 그러한 파일은 테스트 패턴 데이터, 테스트 파라미터 데이터, 테스터 채널 데이터 등을 포함하는데, 그 정확도는 칩의 설계 및 시뮬레이션 데이터에 기초하여 프로토타입을 제조하기 전에 이벤트 테스터 시뮬레이터를 통해 검증된다.
EDA 환경 하에서의 설계 단계에서, LSI 설계는 설계 스펙을 충족시킬 때까지 반복적으로 시뮬레이트된다. 이 공정 동안에, 설계 엔지니어는 한 세트의 테스트 벡터를 작성하기 위해 Verilog 또는 VHDL과 같은 하드웨어 기술 언어를 사용하여 여러가지 시뮬레이션 주기를 실행시킨다. 설계 엔지니어는 파형 및 타이밍을 관측할 수 있게 하는 캘리포니아주의 케이던스(Cadence)에 의한 시그널스캔(SignalScan)과 같은 EDA 도구를 사용하여 이들 시뮬레이션의 결과를 조사한다. 그러므로, 첫번째 실리콘을 검사하는 바람직한 방법은 번역되지 않은 원래의 Verilog/VHDL 벡터 "그대로"이어야 되고; LSI의 테스팅은 설계 환경에서 발생해야 한다.
설계 환경에서 테스팅을 허용하는 솔루션을 얻는데 있어서의 어려움은 현재의 테스터 아키텍처(주기화 테스터), 더욱 구체적으로 벡터가 테스터에 따라 주기화되어 재포맷될 것을 요구하는 시간-설정치들 및 파-그룹들이다. 설계 시뮬레이션 데이터를 사용하기 위해, 종래의 IC 테스트 시스템은 WGL(Waveform Generation Language) 또는 STIL(Standard Test Interface Language) 포맷과 같은 주기화 형태로의 설계 시뮬레이션 데이터의 변환을 필요로 한다.
그러므로, 바람직한 솔루션를 얻기 위해, 테스터 아키텍처뿐만 아니라 환경 및 공정에 있어서의 완전한 변경이 요구된다. 솔루션은 이미 복잡한 공정에 복잡성을 더욱 추가하기보다는 테스팅을 단순화하는 근본적인 변경을 필요로 한다. 문제점은 테스트 벡터로 인한 프로토-홀드의 가능성이 없도록 벡터 번역 공정를 제거함으로써 해결되어야 한다.
설계 시뮬레이션 환경에서 테스터를 동작시키기 위한 기본적인 요구사항은 (1) 테스터 아키텍처가 Verilog/VHDL에서와 같은 설계 시뮬레이션에서 관측된 이벤트들에 동일한 신호 값들의 변경을 지원해야 하고, (2) 각 테스터 핀 상의 이벤트들은 파-그룹들 및 시간-설정치들에 따라 주기화하기보다는 설계 환경에서 논리 시뮬레이션에 유사하게 독립적으로 처리되어야 된다.
본 발명의 발명가들은 테스트를 위한 설계 환경을 지원하기 위해 이러한 가능성 및 메카니즘을 연구하여, 테스터 아키텍처의 근본적인 변경을 행했다. 도 1A는 종래의 주기화 테스터 아키텍처를 도시한 것이고, 도 1B는 본 발명의 생산 공정에서 사용하기 위한 이벤트 테스터 아키텍처를 도시한 것이다. 종래의 반도체 테스트 시스템에서, 테스트 패턴 또는 벡터(입력 자극, 스트로브 등)는 주기화 형태로 설명된 테스트 데이터에 기초하여 작성된다. 상술된 바와 같이, 그러한 종래의 테스트 시스템은 때때로 주기 기반의 테스트 시스템 또는 주기화 테스터라고 칭해지는데, 여기에서 입력 자극 또는 스트로브를 생성하는 여러가지 데이터는 대응하는 테스트 주기들(테스터 속도들 또는 시간-설정치들) 및 파형 세그먼트들에 관해 정해진다.
도 1A에 도시된 바와 같이, 주기화 테스터는 테스터 속도(테스트 주기)를 생성하는 속도 생성기(13), 패턴 데이터를 저장하는 패턴 메모리(14), 타이밍 데이터를 저장하는 타이밍 메모리(15), 파형(액션) 데이터를 저장하는 파형 메모리(16), 타이밍 데이터에 기초하여 타이밍 신호를 생성하는 타이밍 생성기(17), 타이밍 신호, 패턴 데이터 및 파형 데이터에 기초하여 테스트 패턴을 생성하는 파형 포매터(18), 및 테스트 벡터를 테스트 하의 소자(DUT)에 인가하는 드라이버(19)에 의해 구성된다.
도 1B에 도시된 바와 같이, 이벤트 기반의 테스트 시스템(이벤트 테스터)은 이벤트 데이터(시간 데이터)를 저장하는 이벤트 메모리(20), 이벤트 데이터에 기초하여 이벤트를 생성하는 이벤트 생성기(21), 및 테스트 벡터를 DUT에 인가하는 드라이버(22)에 의해 구성된다. 이벤트 기반의 테스트 시스템에 관한 더욱 상세한 아키텍처 및 개념은 본 발명의 동일한 양수인에 의해 소유된 미국 특허 제6,360,343호와 제6,532,561호 및 2002년 5월 20일자로 출원된 미국 출원 제10/150,777호에 소개되어 있으며, 이들 모두는 본 발명에서 참고로 사용된다.
주기화 테스터의 속도 생성기(13), 타이밍 생성기(17), 패턴 메모리(14), 파형 메모리(16) 및 타이밍 메모리(15)는 제거되고, 그 대신에 이벤트 메모리(20) 및 이벤트 생성기 유닛(21)이 이벤트 테스터에서 사용된다. 이벤트 메모리(20)는 Verilog/VHDL 시뮬레이션에서 관측된 것과 같은 이벤트를 포함한다. 이벤트 생성기(21)는 Verilog/VHDL 시뮬레이션에서 기록된 것과 같은 연관된 타이밍을 사용함으로써 (테스트 벡터를 인가하기 위해) 이들 이벤트를 액션으로 변환한다. 드라이버(22)를 통해, 이들 액션은 DUT에 안가되고, DUT의 응답은 실패를 검출하기 위해 IC 시뮬레이션 값에 대해 비교된다.
이벤트 테스터에서, 속도 및 타이밍 생성기, 패턴 메모리, 파형 메모리 및 타이밍 메모리를 제거함으로써, 아키텍처는 벡터를 주기화하고 WGL 또는 STIL과 같은 다른 포맷으로 번역할 필요성을 효과적으로 제거한다. 도 1B의 이벤트 메모리(20)는 이벤트들이 IC 시뮬레이션에서 기록된 때에 이벤트들을 저장한다. 그러므로, 각각의 테스트 벡터(액션)는 이벤트(데이터 "0" 또는 "1")를 그 타이밍으로 구동함으로써 작성될 수 있다. 도 1A의 주기화 테스터에 있어서, 각각의 테스트 벡터는 시간-설정치(테스트 주기)에 의해 특정된 타이밍에서 패턴 데이터("0" 또는 "1")에 기초한 특정 파형(액션)을 구동함으로써 작성될 수 있다. 그러므로, 이벤트 테스터는 주기화 및 벡터 번역 공정이 테스팅으로부터 제거되어야 한다는 목적; 및 테스트 환경이 IC 설계 환경과 동일해야 된다는 목적을 달성한다.
도 2는 테스트 엔지니어링 환경에서 이벤트 테스터(30)를 사용하고 설계(EDA) 환경에서 이벤트 테스터 시뮬레이터(27)를 사용하는 본 발명의 전체적인 LSI 생산 공정의 개념을 도시한 도면이다. 테입아웃 시에, EDA 환경을 통해 작성된 프로토타입 제조용 설계 데이터는 실리콘 공정으로 전달된다. 이벤트 테스터용 테스트 벡터는 EDA 환경에서 논리 시뮬레이션의 결과로서 작성된 VCD(Value Change Dump) 파일로부터 직접 작성될 수 있다. 테스트 벡터 및 여러가지 테스트 관련 데이터는 프로토타입 실리콘의 제조 이전에 이벤트 테스터 시뮬레이터(27)에 의해 검증된다.
본 발명의 생산 방법이 현재의 EDA 환경과 유사한 이벤트 테스터 시뮬레이터를 포함하기 때문에, 이벤트 테스터와 함께 사용하기 위한 테스트 벡터를 포함하는 모든 테스트 관련 데이터는 검증된다. 그러한 데이터는 테스트될 특정 LSI, 및 생산 공정에 통합된 이벤트 테스터에 유일하다. 즉, 본 발명의 주요 사상은 실리콘 제조 이전에 이벤트 테스터 시뮬레이터에 의한 모든 것을 검사하는 것이다. 그러므로, 실제 LSI가 이벤트 테스터 상에서 테스트될 때, 데이터 관련 에러가 없다.
따라서, 실제 테스트가 실패를 나타낸다면, 그것은 단지 타이밍 에러이거나 제조시의 물리적 결함일 수 있다. 그것이 제조 결함이라면, LSI는 어떤 유형의 물리적 결함이 발생했는 지를 판정하기 위해 실패 분석으로 들어갈 수 있다. 그것이 타이밍 에러라면, 후술되는 이벤트 테스터의 여러가지 기능을 사용하여 이벤트 테스터에 의해 디버깅될 수 있다. 도 2의 이러한 생산 공정의 더욱 자세한 상세는 종래의 주기 기반의 테스트 시스템(주기화 테스터)에 관련된 문제점 및 이벤트 기반의 테스트 시스템(이벤트 테스터)의 장점을 도 3 내지 도 6을 참조하여 설명한 후에 나중에 설명될 것이다.
도 3은 설계 환경과 테스트 환경 사이의 데이터 포맷이 불일치하는 종래의 주기 기반의 테스트 시스템(주기화 테스터)을 사용하는 LSI 생산 공정을 도시한 것이다. 도 3은 주기화 테스터에서 사용된 데이터 포맷(ATE 포맷)과 설계 단계에서 비롯된 데이터 포맷(EDA 포맷)이 서로 다르기 때문에, 논리 시뮬레이션 데이터가 데이터 변환(벡터 번역)없이는 사용될 수 없다는 것을 나타내고 있다. 또한, 주기화 테스터는 여러가지 제한을 수반하고 있어서, 논리 시뮬레이션 데이터를 주기화 테스터용 테스트 데이터로 또는 그 반대로 정확하고 충분하게 변환시키는 것을 매우 어렵게 한다.
더욱 구체적으로, 도 3의 예에서, ASIC 또는 SOC와 같은 예정된 LSI의 스펙 (41)에 기초하여, 설계자는 설계 단계(42)에서 LSI를 설계한다. 상술된 바와 같이, LSI 설계는 설계 스펙을 충족시킬 때까지 반복적으로 시뮬레이트된다. 이러한 논리 시뮬레이션 공정의 결과로서, 예를 들어 Verilog의 VCD 파일인 테스트 자극 파일(테스트벤치)(45)이 작성된다. 테스트벤치(45)는 상술된 이벤트 포맷인 EDA 포맷으로 되어 있다.
설계 단계(42) 후에, 설계 데이터 파일(46)이 작성되는데, 전형적으로 RTL(Register Transfer Level) 데이터, 넷리스트(netlist) 데이터 및 마스크 데이터를 포함한다. 설계 데이터 파일(46) 내의 데이터에 기초하여, 프로토타입 LSI(47)는 제조 단계(43)에서 작성된다. 테스트 단계(44)에서, 프로토타입 LSI(47)는, 전형적으로 상술된 종래의 주기 기반의 테스트 시스템(주기화 테스터)인 ATE에 의해 테스트된다. 주기화 테스터에 의해 프로토타입 LSI(47)를 테스트하기 위해, 테스트 데이터 파일(48)이 작성되어 테스트 벡터를 생성한다.
상술된 바와 같이, 종래의 테스트 시스템에서 사용된 테스트 데이터는 EDA 포맷과 유사점이 없는 주기화 포맷(ATE 포맷)으로 되어 있다. 그러므로, 테스트벤치(EDA 포맷화 데이터)를 주기화 테스터에 수용가능한 ATE 포맷으로 변환할 필요가 있다. 이 요구사항은 다음과 같은 문제를 야기한다: (1) 벡터 변환은 광범위한 시간, 서버 및 디스크 용량을 소모하고, 상당히 에러가 발생하기 쉬우며, (2) 벡터의 주기화는 다수의 클럭 도메인 소자를 테스트불가능하게 하고, (3) 주기화 테스터 내의 시간-설정치들, 파형 그룹들, 타이밍 생성기 등과 같은 한정된 수의 자원으로 인해, 테스터 제한이 발생되는데, 그러한 제한의 예는 제한 박스(49)에 표시 되어 있다. 그러므로, 테스트벤치를 ATE 포맷으로 완전히 변환시키는 것은 불가능하다. 그러한 비호환성 때문에, 프로토타입을 완전한 형태로 테스트할 수 없게 되어, 스톱(STOP) 박스(50)에 의해 표시된 프로토-홀드 문제를 야기한다.
도 4는 설계 환경으로부터의 데이터 구조와 테스트-엔지니어링 환경에서 사용된 데이터 구조 사이의 데이터 변환(벡터 번역) 공정을 도시한 것이다. 상술된 바와 같이, EDA 환경에서 작성된 자극 데이터는 종래의 테스트 시스템에 의해 주기 기반의 테스트 패턴을 생성하기 위한 주기화 포맷으로 변환되어야 한다. 그러므로, 도 4의 공정은 테스트 자극 파일(45)을 도 3의 테스트 벡터 파일(48)로 변환시킨다.
도 4의 예에서, EDA 환경 하에서 설계된 LSI의 설계 유효화 데이터(테스트벤치)는 자극 데이터 (VCD) 파일(56) 및 핀 데이터 파일(57) 내에 저장된다. 입출력 값에 관한 자극 데이터 파일(56)로부터의 데이터, 및 LSI의 핀 배열에 관한 핀 데이터 파일(57)로부터의 데이터는 변환 소프트웨어(55)에 제공됨으로써, 주기 기반의 데이터로 변환된다. 더욱이, 테스트 파라미터, 테스터 핀 배열 등에 관한 데이터 파일(58, 59 및 60)로부터의 테스트 시스템의 여러가지 스펙을 설명하는 데이터는 또한 변환 소프트웨어(55)에 제공되어, 주기 기반의 데이터로 변환된다.
이러한 절차를 통해, 메인(테스트 계획) 파일(61) 및 테스트 패턴 파일(62)이 작성된다. 여기에서, 메인 파일(61)은 테스트 패턴 파형, 테스트 주기 및 파형의 타이밍을 설명하는 타이밍 데이터를 포함한다. 패턴 파일(62)은 테스트 벡터를 포함한다. 상술된 변환 데이터는 각각의 컴파일러에 의해 객체 코드로 더욱 변환 됨으로써, 객체 코드 파일(64 및 66)을 형성한다. 객체 코드 파일(64 및 66) 내의 데이터는 로더(loader)를 통해 테스터 하드웨어 내의 패턴 및 타이밍 생성기(68) 내의 대응하는 메모리(파형, 타이밍, 및 패턴 메모리)에 전송된다.
주기화 테스터 내의 파형, 타이밍 및 패턴 메모리 내에 저장된 데이터는 상술된 바와 같은 주기 기반의 데이터 구조를 갖는다. 프로토타입 LSI를 테스트할 때, 데이터는 이들 메모리로부터 판독됨으로써, 테스트 패턴을 생성한다. 테스트 패턴은 핀 전자부품(도시되지 않음)을 통해 LSI에 인가된다. 테스트 결과 데이터는 입력 및 출력 파형을 나타내기 위해 실패 데이터 저장장치와 같은 데이터 파일(67) 내에서 재구성된다. 파일(67)로부터의 데이터는 분석 도구(54)에 의한 실패 분석시에 사용된다. 실패 분석의 결과는 EDA 환경에서 EDA 도구(53)의 결과에 계산될 수 있지만, 실패 분석 결과는 상이한 데이터 구조 때문에 직접 사용될 수는 없다.
상술된 바와 같이, EDA 설계 환경으로부터 얻어진 데이터와 반도체 테스트 시스템에서 사용된 데이터의 구조가 다르기 때문에, 데이터 변환을 위해 여러가지 변환 공정이 사용되어야 한다. 특별하게, 점선 내의 여러가지 변환 소프트웨어(테스터 소프트웨어)는 주기 기반의 테스트 시스템에서 데이터 변환을 위해 요구된다. 이들 모든 소프트웨어는 본 발명의 이벤트 테스터에서는 불필요하다.
상술된 바와 같이, 본 발명의 생산 방법은 테스트 환경에 이벤트 테스터를 통합하고 EDA 환경에 이벤트 테스터 시뮬레이터를 통합함으로써 구현된다. 상술된 바와 같이, 이벤트 기반의 테스트 시스템의 개념은 본 발명의 동일한 양수인에 의해 소유된 미국 특허 제6,360,343호와 제6,532,561호 및 미국 출원 제10/150,777호에 소개되어 있으며, 이들 모두는 본 발명에서 참고로 사용된다. 본 발명의 LSI 생산 방법을 설명하기 전에, 도 5 및 도 6을 참조하여 이벤트 기반의 테스트 시스템에 대해 간략하게 설명하겠다.
도 5는 본 발명의 생산 및 테스트 방법을 구현하는 이벤트 기반의 테스트 시스템(이벤트 테스터)의 기본 구조의 예를 도시한 개략적인 블록도이다. 이벤트 테스터는 시스템 버스(74)에 접속된 호스트 컴퓨터(72)와 버스 인터페이스(73), 내부 버스(75), 어드레스 제어 로직(78), 실패 메모리(77), 이벤트 메모리(79), 이벤트 덧셈 및 스케일링 로직(82), 이벤트 생성기(84) 및 핀 전자부품(86)을 포함한다. 이벤트 테스터는 핀 전자부품(86)에 접속된 테스트 하의 IC 소자(DUT)(88)를 평가한다.
호스트 컴퓨터(72)의 한 예는 UNIX, Window 또는 Linux 운영 체계를 갖는 워크스테이션이 있다. 호스트 컴퓨터(72)는 도 7에 도시된 그래픽 사용자 인터페이스(GUI)와 같은 사용자 인터페이스로서 기능하여, 사용자가 테스트의 시작 및 정지 동작을 명령할 수 있게 하거나, 테스트 프로그램 및 그외 다른 테스트 조건을 로드할 수 있게 하거나, 이벤트들을 모니터하여 편집할 수 있게 하거나, 또는 테스트 결과 분석을 실행할 수 있게 한다. 호스트 컴퓨터(72)는 시스템 버스(74) 및 버스 인터페이스(73)를 통해 테스트 시스템 하드웨어와 인터페이스한다. 도시되지는 않았지만, 호스트 컴퓨터(72)는 기타 테스트 시스템 또는 컴퓨터 네트워크로부터 테스트 정보를 송신하거나 수신하기 위해 통신망에 접속되는 것이 바람직하다.
내부 버스(75)는 테스트 시스템 하드웨어 내의 버스로서, 대부분의 기능 블록에 공통으로 접속된다. 어드레스 제어 로직(78)은 호스트 컴퓨터(72)로부터의 테스트 프로그램 및 조건에 기초하여 테스트 시스템 내의 다른 기능 블록에 명령어를 제공한다. 실패 메모리(77)는 어드레스 제어 로직(78)에 의해 정의된 어드레스 내에 DUT(88)의 실패 정보와 같은 테스트 결과를 저장한다. 실패 메모리(77) 내에 저장된 정보는 테스트 하의 소자의 실패 분석 단계에서 사용된다.
어드레스 제어 로직(78)은, 전형적으로 도 5에 도시된 이벤트 카운트 메모리(80) 및 이벤트 버니어(vernier) 메모리(81)로 구성된 이벤트 메모리(79)에 어드레스 데이터를 제공한다. 실제 테스트 시스템에서, 다수 세트의 이벤트 메모리가 제공될 수 있는데, 그 각각은 테스트 시스템의 테스트 핀에 대응할 수 있다. 이벤트 메모리(79)에서, 이벤트 카운트 및 버니어 메모리(80 및 81)는 각 이벤트의 타이밍 데이터 및 이벤트 유형 데이터를 저장한다. 이벤트 카운트 메모리(80)는 기준 클럭의 정수배인 타이밍 데이터(정수부 데이터)를 저장하고, 이벤트 버니어 메모리(81)는 기준 클럭의 일부분인 타이밍 데이터(소수부 데이터)를 저장한다. 예를 들어, 각 이벤트의 타이밍 데이터는 2개의 인접한 이벤트 간의 시간차(델타 시간)에 의해 표현된다.
이벤트 덧셈 및 스케일링 로직(82)은 이벤트 카운트 메모리(80) 및 이벤트 버니어 메모리(81)로부터의 델타 타이밍 데이터에 기초하여 각 이벤트의 전체 타이밍을 나타내는 데이터를 생성하기 위한 것이다. 기본적으로, 그러한 전체 타이밍 데이터는 정수배 데이터와 소수부 데이터를 더하여 생성된다. 타이밍 데이터를 더 하는 공정 동안에, 소수부 데이터의 연산을 통한 자리올림(정수 데이터로의 오프셋)은 또한 타이밍 카운트 및 오프셋 로직(82)에서 행해진다. 이벤트들을 편집하기 위한 타이밍 시프트 기능 및 클럭 스케일링 기능은 또한 타이밍 카운트 및 오프셋 로직(82)에 의해 실행된다.
이벤트 생성기(84)는 이벤트 덧셈 및 스케일링 로직(82)으로부터의 전체 타이밍 데이터에 기초하여 이벤트를 실제로 생성하기 위한 것이다. 이렇게 생성된 이벤트(예를 들어, 테스트 신호 및 예상값)는 핀 전자부품(86)을 통해 DUT(88)에 제공된다. 기본적으로, 핀 전자부품(86)은 다수의 구성요소로 형성되는데, 그 각각은 DUT(88)에 관해 입력 및 출력 관계를 설정하기 위한 스위치뿐만 아니라 드라이버 및 비교기를 포함한다.
도 6은 종래의 주기화 테스터 내의 데이터 구조와, 동일한 테스트 신호(패턴)를 생성하는 이벤트 테스터 내의 데이터 구조 간의 간략한 비교를 나타낸 것이다. 이 예는 테스트 패턴 파형(91)이 주기 기반 포맷의 테스트 데이터와 이벤트 기반 포맷의 테스트 데이터에 의해 생성되어야 하는 경우를 비교한다. 파형(91)은 VCD(Verilog의 Value Change Dump) 설명(99)이 또한 표시되는 IC 소자의 설계 시에 논리 시뮬레이션 공정에서 전형적으로 생성되는 IC 소자의 2개의 핀(Sa 및 Sb)에 인가되는 신호이다.
파형(91)을 생성하기 위해, 이벤트 테스터에서 사용된 이벤트 데이터는 이벤트 기반 설명(98)에 표시된 바와 같이 셋 및 리셋 에지(San, Sbn, Ran 및 Rbn)와 그 타이밍의 조합으로 파형을 설명한다. 이 설명에서, 각 이벤트의 타이밍은 이전 의 이벤트로부터의 상대 시간 길이 또는 특정 참조 시점으로부터의 절대 시간 길이에 의해 표현될 수 있다. 도 6으로부터 알 수 있는 바와 같이, 이벤트 기반 설명(98)은 기본적으로 VCD 설명(99)과 동일하다.
주기 기반의 개념에 기초한 종래의 테스트 시스템에서 파형(91)을 생성하기 위해, 테스트 데이터는 테스트 주기(시간-설정치), 파형 그룹(파형의 형태 및 그 에지 타이밍) 및 벡터(패턴 값)로 나누어져야 된다. 더욱 구체적으로, 주기 기반의 데이터 구조와 관련하여, 벡터(패턴) 데이터(95) 및 테스트 주기(시간-설정치) 데이터(93)는 도 6의 좌측부분에 표시된다. 또한 도면에서, 테스트 패턴은 각각의 테스트 주기로 나누어지고, 즉 각 테스트 주기에 대한 타이밍뿐만 아니라 하나 이상의 시간 설정치(TS1, TS2 및 TS3)와 파형의 조합으로 나누어진다.
그러한 파형, 타이밍 및 테스트 주기에 대한 데이터 설명의 한 예는 파형 데이터(96)에 표시된다. 파형의 논리값 "1", "0" 또는 "Z"의 한 예는 패턴 데이터(95)에 표시된다. 예를 들어, 파형 데이터(96)에서, 테스트 주기는 테스트 주기들 사이의 시간 간격을 정의하기 위해 "속도"에 의해 설명되고, 파형은 RZ(Return to Zero), NRZ(Non-Return to Zero) 및 XOR(exclusive OR)에 의해 설명된다. 더욱이, 각 파형의 타이밍은 대응하는 테스트 주기의 선정된 에지(예를 들어, 개시 에지)로부터의 지연 시간에 의해 정해진다.
상술된 바와 같이, 이벤트 기반 설명(98)은 설계 시뮬레이션 결과(VCD)(99)와 동일한 반면에, 주기 기반 설명은 원래의 설계 시뮬레이션 결과와 너무나 거리가 먼 시간-설정치 및 여러 유형의 파형과 타이밍 설명을 필요로 한다. 종래의 테 스트 시스템 내의 데이터 구조의 이러한 복잡성 때문에, 설계 환경에서 작성된 테스트 데이터를 주기 기반의 포맷으로 충분히 변환할 수가 없다. 더욱이, 이벤트 포맷에서 주기 포맷으로의 데이터 변환은 시간을 많이 소비하고 복잡하며 에러가 생기기 쉽고 데이터의 정확도를 떨어드릴 위험이 있다.
그러므로, 본 발명에서, 이벤트 테스터는 설계(EDA) 환경에서 생성된 VCD 파일 내에 기록된 대로 시간 및 신호값 데이터를 사용하는 테스트 환경에서 사용된다. 그러므로, VCD 파일로부터의 데이터는 테스트 하의 LSI 소자를 위한 테스트 벡터로서 이벤트 테스터 내에서 직접 사용될 수 있다. 통과/실패를 판정하기 위해, 사용자는 스트로브 로우, 스트로브 하이 및 스트로브 Z의 스트로브 오프셋을 지정하여, 소자 시간이 예상된 출력 상태에 응답할 수 있게 한다.
이제, 도 2를 다시 참조하면, 본 발명의 전체적인 LSI 생산 공정이 더욱 상세하게 설명된다. 실제 테스트에서는, VCD 파일로부터 작성될 수 있는 테스트 벡터 이외에, 기타 데이터(테스트 파라미터, 핀 구조, 테스터 핀 할당 등)가 또한 필요하다. 그러한 데이터는 첫번째 설계가 완료될 때 존재한 시뮬레이션 데이터 및 설계 데이터를 이용함으로써 또한 작성될 수 있다. 본 발명에서, 이벤트 테스터 시뮬레이터(27)는 그러한 데이터 파일의 정확도를 검사하기 위해 사용된다.
도 2의 생산 공정은, 전형적으로 설계 센터(설계 하우스)인 EDA(설계) 환경 하에서의 설계 공정, 이벤트 테스터(30)에 의한 테스트 공정, 및 실리콘 공장에서의 실리콘 제조 공정(24)을 포함한다. 설계 환경은 이벤트 테스터(30)의 동작을 시뮬레이트하는 이벤트 테스터 시뮬레이터(27)를 포함한다. 이벤트 테스터 시뮬레 이터(27)는 핀 파일(321) 내의 소자 핀-아웃(pin-out)(핀 배열)에 관한 데이터의 정확도, 소켓(soc) 파일(323) 내의 테스터 채널로의 그들의 맵핑, 파라미터(par) 파일(322) 내의, LSI 소자가 동작해야 하는 동작 및 I/O 파라미터값, 및 테스트 계획(tpl) 파일(324) 내의, 테스트가 LSI 소자에 적용되는 순서를 검사하는 소프트웨어이다. 테스트 벡터는 VCD 파일(36) 내의 이벤트이고, 이벤트 테스터 시뮬레이터(27)에 의해 검증된다. 그러므로, 새로운 테스트 프로그램을 개발할 필요가 없다.
LSI의 설계 동안에, 이 경우에 SOC(System On-a-Chip)(26)는 코어 A-C를 갖고 있고, EDA 환경에서, 설계 데이터(281-282), 테스트벤치(31) 및 논리 시뮬레이션(29)(예를 들어, Verilog/VHDL 시뮬레이터를 사용)의 작성이 반복된다. 설계 종료 시에, RTL 데이터, 핀 데이터, 넷리스트 데이터 및 마스크 데이터를 포함하는 설계 데이터 파일(331-334)이 생성되어, 실리콘 제조 공정(24)으로 전달된다. VCD 파일(36)은 논리 시뮬레이션의 결과로서 작성된다. 이벤트 테스터 시뮬레이터(27)는 테스트 데이터 파일(321-324)(pin, par, soc, tpl) 내의 데이터의 정확도를 검사하고, 에러가 있으면, 에러를 정정한다. 이벤트 테스터 시뮬레이터(27)는 또한 컴파일러(35)를 통해 VCD 파일(36)로부터 테스트 벡터를 검사한다. 그러므로, 이벤트 테스터 시뮬레이터(27)는 상술된 모든 데이터의 정확도를 검증하고, 또한 테스터 상으로의 이들 데이터 파일 및 테스트 벡터의 로딩이 아무런 문제를 일으키지 않을 것이라는 것을 검증하며, 이벤트 테스터는 이들 파일 및 테스트 벡터와 함께 실행 할 수 있다.
이벤트 테스터 시뮬레이터(27)에 의한 모든 테스트 관련 데이터 파일 및 테스트 벡터를 검증한 후에, 프로토타입 실리콘 DUT(26)는 실리콘 공정(24)에서 생성된다. (검증된) 파일(321-324)로부터의 데이터는 이벤트 테스터 소프트웨어(37)로서 이벤트 테스터(30) 내에 설치된다. 검증된 테스트 벡터는 이벤트 테스터(30) 내의 이벤트 메모리(38) 내에 설치된다. 이벤트 테스터(30)는 테스터 하드웨어(39)를 통해 이벤트 메모리(39)로부터의 테스트 패턴을 적용함으로써 DUT(26)를 평가한다. 그러므로, 프로토타입 실리콘이 제조 결함을 갖는지 시뮬레이터 벡터처럼 양호한지의 여부를 빨리 판정할 수가 있다. 어떤 경우든, 설계된 SOC는 프로토-홀드에 직면하지 않고, 판정의 추이는 실패 분석이나 (애플리케이션 개발 및 대량 생산을 위한) 실리콘 방출을 발생시킨다.
본 발명의 양수인은 사용자가 신호값, 및 테스트 벡터 및 테스트 응답의 타이밍을 볼 수 있게 하는 새로운 그래픽 사용자 인터페이스(GUI)를 또한 개발했다. 그러므로, 실제 테스트가 실패를 나타내면, 이벤트 테스터는 이것이 타이밍 관련 에러인 지를 판정하여, 타이밍 관련 에러이면, 이벤트 테스터는 GUI(40)를 통해 이벤트 편집(타이밍 오프셋, 스케일링 등)에 의해 타이밍 에러의 상세를 분석할 수 있다. 그러한 이벤트 편집의 결과에 기초하여, 새로운 테스트벤치(34)가 작성되어, 추가의 시뮬레이션을 위한 EDA 환경으로 피드백된다.
도 7은 본 발명의 생산 방법에 유리하게 응용할 수 있는 이벤트 테스터 GUI 의 디스플레이의 한 예를 도시한 것이다. 테스트를 실행하기 위해, 사용자는 설계 엔지니어가 벤치 설정시에 설정했던 것과 유사한 전원 레벨 및 전류, 입력 및 출력 전압 및 전류, 전압 클램프 및 전원 조건(램프 또는 대기 시간)과 같은 여러가지 테스트 파라미터를 이러한 GUI를 통해 지정할 수 있다. 도 7의 디스플레이 예는 시간 스케일(101), 시간 스케일(101)과 조합을 이룬 신호 이벤트(102), 시간 스케일(101)을 또한 갖는 체커보드(103), 신호 이벤트(102)와 1 대 1 관계를 갖는 대응 핀의 신호명(106), 및 테스트 계획(105), 핀 선택(107) 및 기타 파리미터를 위한 윈도우를 포함한다. 테스트 응답은 개별 핀 또는 원하는 순서로 배열된 핀들의 집합으로 보여질 수 있다. 모든 동작이 이벤트에 기초하고 있으므로, 사용자는 마우스를 사용한 단순한 드래그 동작에 의해 빠르게 소정의 이벤트 및/또는 그것의 타이밍을 변경할 수 있다.
양수인은 또한 선택된 영역 동안에 또는 선택된 핀 상에서 또는 전체 테스트 동안에 타이밍을 스케일링할 수 있게 하는 스케일링 기능을 개발했다. 예를 들어, 테스트가 실패한 경우, 사용자는 전체 테스트를 스케일링하기 위한 스케일 팩터(scale factor)를 단순히 입력하여 상이한 이벤트 타이밍에서 테스트를 실행할 수 있다. 그러한 동작은 부품의 속도/주파수 특성뿐만 아니라 첫번째 실리콘에서의 소정의 타이밍 관련 실패를 식별하는데 매우 효과적이다. 스케일링의 상세는 본 발명의 동일한 양수인에 의해 소유된 미국 특허 출원 제09/286,226호에 설명되어 있다. 더욱이, 이벤트 편집 및 시간 시프트 또는 오프셋의 예는 본 발명의 동일한 양수인에 의해 소유된 미국 특허 출원 제09/340,371호 및 제10/039,720호에 설명되 어 있다. 상술된 미국 출원들은 본 발명에 참조로 사용된다.
신호 이벤트 뷰잉, 이벤트 편집 및 스케일링 기능 이외에, 양수인은 또한 도 7에 도시된 바와 같은 체커보드 맵(103)을 개발했다. 체커보드 맵(103)은 전체 테스트동안 통과/실패 정보에 관한 빠르고 요약된 뷰를 제공하는 것으로서; 또한 용이한 네비게이션 도구이기도 하다. 체커보드 상에서의 소정의 선택에 관한 마우스 클릭은 그 시간 주기를 신호 이벤트 윈도우(102)에 동기시킨다. 그러므로, 체커보드(103) 내에서의 실패에 관한 클릭은 신호 이벤트 윈도우(102) 내에 줌인(zoomed-in) 뷰를 제공한다.
양수인은 또한 시뮬레이션을 위한 새로운 테스트벤치가 테스트 환경 하에서 작성되는 기능을 개발했다. 이 테스트벤치는 설계를 다시 시뮬레이트하기 위한 EDA 시뮬레이터로의 입력으로서 사용될 수 있다(도 2의 테스트벤치(40)). 이벤트 테스터 상의 프로토타입 실리콘의 테스트 응답에서 실패가 관측된 후에, 사용자는 이벤트 편집 및 이벤트 조작에 의해 그 실패를 디버그할 수 있다. 일단 실패의 원인을 알았으면, 실패의 원인이 설계시에 조정될 수 있도록 시뮬레이션 테스트벤치를 다시 작성하는 것이 바람직하다. 이 테스터의 모든 동작이 이벤트에 기초하고 있으므로, 사용자는 이들 이벤트 및 그들의 타이밍을 획득하여, 그들을 도 2에 도시된 바와 같은 Verilog/VHDL 테스트벤치로 다시 번역할 수 있다.
상술된 바와 같이, 이벤트 테스터는 시뮬레이션 데이터를 직접 사용하기 때문에, 프로토타입 실리콘이 도달하자마자 실리콘을 유효화할 수 있다. 이벤트 테스터 상에서의 테스트-실행 및 통과는 (1) 프로토타입 실리콘이 현존하는지와, (2) 프로토타입 실리콘이 시뮬레이션 벡터처럼 양호한지를 빠르게 판정한다. 그러므로, 실리콘은 애플리케이션 개발 및 대량 생산을 위해 방출될 수 있다.
테스트-실행이 실패를 나타내면, 그것은 타이밍 위반(이것은 상술된 이벤트 스케일링 또는 이벤트 편집을 사용하여 디버그될 수 있음)이 있거나 제조 결함이 있다는 것을 의미한다. 타이밍 위반이 또한 제조 결함이나 공정 변화로 인한 것이라는 것은 특히 언급할만한 가치가 있다. 따라서, 테스트-실행이 실패를 나타내면, 프로토타입 실리콘은 결함 유형(브리지, 오픈, 쇼트, 게이트-산화물 결함 등)을 판정하기 위해 실패 분석으로 보내질 수 있다. 어떤 경우에도, 그것은 프로토-홀드를 방지한다. 테스트가 통과되면, 실리콘은 방출되고; 테스트가 실패로 되면, 제조 공정에서의 결함이 조정될 수 있도록 제조 결함의 피드백을 제공한다. 그러한 판정의 결론은 단지 벡터 번역이 없을 때만 행해질 수 있다는 것을 알기 바란다. 즉, 그러한 결론은 이벤트 테스터 및 이벤트 테스터 시뮬레이터 때문에 얻어질 수 있다. 벡터 번역 때문에, 그러한 결론은 현재의 제조 공정에서는 얻어질 수 없다.
이벤트 테스터 기반의 테스팅이 시험되어 현재의 주기 기반의 테스팅과 비교되는 경우에, 상당량의 변경이 관찰될 수 있다. 주요 변화는 벡터 번역 단계들이 전부 제거되었다는 사실에서 비롯된 것이다. 이 차이를 식별하기 위해, 도 8은 도 3의 주기 기반의 테스트 흐름과 비교하기 위한 이벤트 기반의 테스트 흐름도이다. 도 3 및 도 4를 참조하여 나타낸 바와 같이, 여러가지 제한(타이밍 설정치, 파형 등)으로 인해, 현재의 EDA 및 ATE 포맷은 완전히 불일치한다. 따라서, 현재에는 테스터 상에서 EDA 벡터를 "그대로" 사용할 수 없으므로, 테스트가 실패를 나타낼 때 실패의 원인에 관한 결론을 얻을 수 없다.
도 8에서는, 이벤트 테스터를 사용하여, 이들 제한은 제거되고, EDA 벡터는 "그대로" 사용된다. ASIC 또는 SOC와 같은 예정된 LSI의 스펙(111)에 기초하여, 설계자는 설계 단계(112)에서 LSI를 설계한다. 설계 단계(112) 후에, 설계 데이터 파일(116)이 작성되어, 프로토타입 LSI(117)가 생성되는 제조 단계(113)로 보내진다. 이들 공정은 기본적으로 도 3과 동일하지만, 주요 차이는 이벤트 테스터에 의해 행해지는 테스트 단계(114)에 있다.
설계 단계(112)에서의 논리 시뮬레이션의 결과로서, 테스트 자극 (VCD) 파일(115)이 작성되는데, 그 파일은 이벤트 포맷으로 되어 있다. 도 2와 관련하여 상술된 바와 같이, 설계 단계(112)에서 이벤트 테스터 시뮬레이터에 의해 검증되는 기타 테스트 데이터 파일이 또한 사용된다. 이벤트 테스터는 이벤트 포맷을 사용하므로, 상술된 이벤트 포맷으로 되어 있는 테스트 자극 파일(115)을 직접 사용할 수 있다. 그러므로, 도 4에 도시된 것과 같은 포맷 변환을 위한 벡터 번역은 불필요하다.
도 9는 도 4와 유사한 도면으로서 차이를 나타내고 비교를 제공하기 위한 것이다. 도 9에 도시된 바와 같이, 벡터 번역은 전혀 행해지지 않고, VCD 포맷의 EDA 시뮬레이터 벡터가 이벤트 테스터 상에서 사용된다. 더욱 구체적으로, LSI의 요구사항(121)에 기초하여, 스펙(122)이 작성된다. EDA 환경에서, 설계자는 전형적으로 문맥(textual) 엔트리(123) 및 행위(behavioral) 엔트리(124)를 통해 Verilog/VHDL을 사용하여 예정된 LSI를 설명한다. 그러한 엔트리에 기초하여, 전형적으로 RTL 레벨 또는 게이트 레벨인 예정된 LSI의 소자 모델(125)이 작성된다.
논리 시뮬레이션(126)에서, 소자 모델(125)은 테스트벤치를 사용하여 반복적으로 평가된다. 논리 시뮬레이션(126)의 결과로서, 전형적으로 Verilog의 VCD(Value Change Dump) 파일(129)인 이벤트 벡터 파일이 작성된다. VCD 파일(29)은 LSI의 입력 및 출력에 대한 값 변화 및 시간을 나타내는 데이터를 포함한다. 프로토타입 LSI(130)는 VCD 파일(129) 내의 벡터를 사용하는 이벤트 테스터(131)에 의해 테스트된다. 상술된 GUI, 스케일링, 이벤트 오프셋 및 편집 기능을 사용하여, 단계(128)에서, 이벤트 테스터(131)는 결함이 있는 경우에 테스트 벡터를 변경하고, 새로운 테스트벤치(127)를 작성하는데, 이 새로운 테스트벤치는 추가의 시뮬레이션을 위해 EDA 환경으로 피드백된다.
도 9의 공정에서, 이벤트 테스터 기반의 테스팅은 또한 완전한 루프(설계-테스트-설계)를 제공하는데, 이것은 현존하는 기술에서는 행해질 수 없다는 것을 알기바란다. 도 9에서, 이 완전한 루프는 상술된 새로운 테스트벤치의 작성 때문에, 그리고 모든 작업(테스팅 뿐만 아니라 설계까지)이 하나의 환경에서 행해지기 때문에 가능한 것이다.
현재의 제조 공정의 상태도는 도 10에 도시되어 있다. 공정은 스펙 상태(141)에서 시작하여, IC 설계 상태(142), 시뮬레이션 상태(143) 및 설계 완료 상태(144)로 진행한다. 테입아웃 상태(145)에서, 설계 데이터는 제조 상태(146)로 전달된다. 프로토타입 LSI는 ATE 테스팅 상태(147)에서 테스트된다. 오늘날 반도체 제조를 위한 산업 공정에 있어서, 테스팅 상태(147)에서 실패가 발생할 때, LSI는 벡터 번역에서의 에러, 테스트 프로그램에서의 에러, 제조 결함 등과 같은 여러가지 결함의 원인이 있기 때문에 프로토타입-홀드(148)에 직면하게 된다.
도 10에 도시된 바와 같이, 그것은 개방식 공정으로서; 프로토-홀드는 개방 상태로 된다. 이 개방 상태로 인해, 전체 공정은 비결정론적이다. 프로토-홀드(148) 동안에, 엔지니어는 실패의 원인을 밝히기 위해 노력하는데, 여러번의 시행-에러 동작에 의존한다. 실패의 원인이 밝혀질 때까지, 실리콘은 방출될 수 없고, 결함 유형을 식별하기 위한 실패 분석으로 보내질 수도 없는데, 그것은 실패의 원인이 결함이 아닐 수도 있고, 벡터 번역 에러 또는 테스트 프로그램에서의 에러일 수도 있기 때문이다.
본 발명의 생산 공정에 있어서, 상기 불확실성은 이벤트 테스터를 사용하고, 소정의 벡터 번역을 하지 않거나 테스트 프로그램을 개발하지 않음으로써 제거된다. 새로운 공정의 상태도는 도 11에 도시되어 있다. 상태(151)에서, 공정은 요구된 파일을 생성하여 검사한다. 상술된 바와 같이, 이벤트 테스터 시뮬레이터는 설계 상태(142) 및 시뮬레이션 상태(143)에서 생성된 데이터를 사용하여 상태(151)에서 그러한 파일(pin, par, soc, tpl, vcd)을 검증한다.
그러므로, 테입아웃(152)에서, 설계 데이터(RTL, 넷리스트, 마스크)는 제조 상태(153)로 보내지고, 여러가지 시뮬레이션 데이터를 갖는 파일(pin, par, soc, tpl, vcd)은 이벤트 테스터에 의해 프로토타입 LSI를 테스트하기 위한 테스팅 상태(154)로 보내진다. 실패가 검출되면, 실패의 원인은 단계(155)에서 제조 상태로 피드백될 것이다. 테스트 결과가 문제없음을 나타내면, 프로토타입 실리콘은 애플 리케이션 개발 및 대량 생산을 위해 상태(156)에서 방출된다.
도 11에 도시된 바와 같이, 이것은 폐쇄식 공정으로서 프로토-홀드 및 시행-에러가 없다. 이 공정에서, 실리콘은 결정론적 방식으로 방출된다. 이 결정론적 종료-상태를 달성하기 위해, 전체적으로 근본적인 변경이 요구된다. 예를 들어, 도 11에 도시된 바와 같이, 테입아웃(152)은 단지 GDSII(Graphical Design Standard II) 레이아웃 데이터베이스에 대조적으로 pin, par, soc, tpl 및 vcd 파일을 포함한다. 다른 근본적인 요구사항은 이벤트 테스터를 생산 공정에 통합하는 것으로; 벡터 번역도 없고, 테스트 프로그램 생성도 없다.
도 12는 본 발명의 산업 공정의 전체 흐름을 도시한 플로우차트이다. 도 12에서, LSI 설계는 단계(161)에서 행해지는데, 전형적으로 설계 하우스(설계 센터)에서 행해진다. 상술된 바와 같이, 통상의 EDA 도구 이외에, 이벤트 테스터 시뮬레이터가 또한 이 공정에서 사용된다. 단계(162)에서, 테입아웃이 준비되었는지 판정된다. 이 공정에서는, 제조를 위한 데이터뿐만 아니라, 이벤트 테스터를 위한 여러가지 파일(pin, par, soc, tpl, vcd)이 검사된다.
단계(163)에서, 프로토타입 실리콘은 설계 데이터에 기초하여 제조 제공자(실리콘 공장)에 의해 생성된다. 설계 하우스 및 실리콘 공장이 따로 식별되더라도; 그들은 한 회사 또는 2개의 다른 회사 내의 2개의 분리된 그룹 또는 부분일 수 있다. 프로토타입 실리콘은 단계(164)에서 이벤트 테스터에 의해 테스트되는데, 단계(165)를 통해 제공된 파일(vcd, pin, par 등)을 사용한다. 상술된 바와 같이, 그러한 파일은 이벤트 테스터 시뮬레이터 및 Verilog/VHDL 시뮬레이터를 사용하여 EDA 환경에서 작성된다.
본 발명의 구현에 있어서, 양수인은 소정의 다른 포맷이 또한 가능하지만, 이들 파일(pin, par, tpl 등)을 위해 ASCII 텍스트 파일을 사용했다. 또한, 분리된 파일을 사용하는 대신에, 하나 또는 2개의 파일과 같이, 그들을 결합하거나 상이하게 재구성할 수 있다. 이와 유사하게, 공정 및 흐름에 있어서 약간의 변화가 가능한데; 예를 들어 단계(161)에서의 설계 하우스 또는 설계 센터 대신에, 제3자가 pin, par, soc, tpl 파일을 생성할 수 있다.
단계(166)에서, 테스트가 실패를 나타내면, 실패의 원인이 검출된다. 테스트 벡터가 설계 단계에서 검사되었고 동일한 테스트 벡터가 이벤트 테스터에서 사용되기 때문에, 단계(166)에서 실패가 검출되면, 실패는 제조 결함으로 간주된다. 그러므로, 단계(168)에서, 제조 공정에서의 문제를 찾기 위해 실패 분석이 행해진다. 테스트 결과가 통과 결과를 나타내면, 프로토타입 실리콘은 애플리케이션 개발 및 대량 생산을 위해 단계(167)에서 방출된다.
도 12의 이러한 흐름에 있어서, 설계 엔지니어는 레이아웃 데이터베이스(GDSII)와 함께 파일(pin, par,tpl, soc) 및 시뮬레이션 벡터(시뮬레이터로부터의 VCD)를 제조 과정으로 보낸다. 현존하는 기술 및 실시에 있어서는, 설계 엔지니어는 레이아웃 데이터베이스만을 실리콘 공장으로 보낸다(pin, par, soc, tpl 파일은 현존하는 기술에서는 존재하지 않는다)는 것을 알기 바란다. 제조 과정이 제작을 완료하면, 즉, 프로토타입 실리콘이 도달하면, 제조과정에서의 엔지니어는 그 실리콘을 이벤트 테스터 상에 놓고, 시뮬레이션 벡터를 실행해서, 실리콘이 제조 결함 을 갖는지, 시뮬레이션 벡터처럼 양호한지 빠르게 판정할 수 있다. 어느 경우든, 실리콘은 프로토-홀드에 직면하지 않고, 판정 추이는 실패 분석이나 실리콘 방출을 발생시킨다.
앞에서, IC 제작을 위한 새로운 산업 공정이 설명되었는데, 이것은 결정론적이고, 프로토-홀드를 방지한다. 이 솔루션은 새로운 장비(새로운 테스터 및 테스터 시뮬레이터) 및 이 테스터 및 테스터 시뮬레이터에 기초한 흐름을 포함한다. 이 테스터는 소자가 설계되어 시뮬레이트된 이벤트 환경에서 동작한다. 본질적으로, 이 이벤트 테스터는 테스트하기 위한 설계 환경을 확장한다. 프로토-홀드 문제를 해결하는 것 이외에, 이 테스터 및 방법의 다른 장점은 전체 테스트 공정이 과감하게 단순화되고 설계 시뮬레이션에서 테스팅으로의 직접 링크를 제공한다는 것이다. 첫번째 실리콘의 디버깅 및 특성화를 위해, 이것은 설계자가 여러 버전의 시뮬레이션 테스트 벡터 하에서 소자 응답을 검사할 수 있기 때문에 중요한 이점이다.
본 발명은 양호한 실시예에 관련하여 설명되었지만, 본 분야에 숙련된 기술자라면 본 발명의 정신 및 범위를 벗어나지 않고서 여러가지 변경 및 변형이 이루어질 수 있다는 것을 알 수 있을 것이다. 그러한 변경 및 변형은 첨부된 청구범위 및 그 등가물의 권한 및 범위 내에 속하는 것으로 간주된다.

Claims (20)

  1. 프로토타입-홀드(prototype-hold)를 방지하는 LSI 제조 방법으로서,
    설계된 LSI의 설계 데이터를 생성하기 위해 EDA(Electronic Design Automation) 환경 하에서 LSI를 설계하는 단계;
    테스트벤치(testbench)를 사용하여 EDA 환경에서 LSI 설계의 소자 모델에 대한 논리 시뮬레이션을 실행하고, 상기 논리 시뮬레이션의 결과로서 이벤트 기반의 테스트 벡터들의 테스트 벡터 파일을 생성하는 단계;
    상기 설계 데이터 및 이벤트 기반의 테스트 벡터들을 사용하여 테스트 관련 데이터 파일들을 생성하는 단계;
    이벤트 테스터의 동작을 시뮬레이트하는 이벤트 테스터 시뮬레이터를 생성하는 단계 - 상기 이벤트 테스터 시뮬레이터는 컴퓨터 시스템에서 동작하는 소프트웨어이며, 상기 이벤트 테스터는 물리적(physical) LSI를 테스팅하기 위한 테스터 하드웨어를 갖는 물리적 시스템임 -;
    상기 이벤트 테스터 시뮬레이터를 통해 상기 테스트 관련 데이터 파일들 및 상기 이벤트 기반의 테스트 벡터들을 검증하는 단계 - 상기 테스트 관련 데이터 파일들 내의 테스트 관련 데이터는 상기 이벤트 테스터에 고유한 소켓들 및 파라미터들에 관계된 데이터를 포함함 -;
    상기 설계 데이터를 사용함으로써 제조 제공자를 통해 프로토타입 LSI를 생성하는 단계; 및
    상기 이벤트 테스터 시뮬레이터에 의해 검증된 테스트 관련 데이터 파일들 및 상기 이벤트 기반의 테스트 벡터들을 사용하여 상기 이벤트 테스터에 의해 상기 프로토타입 LSI를 테스트하고, 이벤트 편집들에 의해 에러들을 디버그하며, 테스트 결과들을 설계 엔지니어들 및 상기 제조 제공자에게 피드백하는 단계
    를 포함하는 LSI 제조 방법.
  2. 제1항에 있어서,
    상기 테스트 벡터 파일 내의 시뮬레이션 테스트 벡터들은 상기 프로토타입 LSI에 인가되기 위해 데이터 변환(conversion) 또는 번역(translation) 없이 상기 이벤트 테스터에서 직접 사용되는 LSI 제조 방법.
  3. 제1항에 있어서,
    상기 테스트 벡터 파일 내의 시뮬레이션 테스트 벡터들은 상기 프로토타입 LSI에 인가되기 위해 벡터 변환 또는 번역 없이 상기 이벤트 테스터에서 직접 사용되고, 상기 테스트 관련 데이터 파일들 내의 데이터는 상기 프로토타입 LSI를 테스트하기 위한 테스트 패턴의 파라미터들을 포함하는 테스트 조건들을 지정하기 위해 상기 이벤트 테스터에서 직접 사용되는 LSI 제조 방법.
  4. 제1항에 있어서,
    상기 논리 시뮬레이션을 실행하는 상기 단계는 상기 테스트 벡터 파일로서 VCD(Verilog의 Value Change Dump) 파일을 작성하는 단계를 포함하는 LSI 제조 방법.
  5. 제1항에 있어서,
    상기 이벤트 테스터 시뮬레이터에 의해 상기 테스트 관련 데이터 파일들을 검증하는 상기 단계는 핀 파일 내의 LSI 핀 배열의 정확도, 소켓 파일 내의 테스터 채널들로의 이들의 맵핑, 파라미터 파일 내의 상기 프로토타입 LSI의 I/O 파라미터값, 및 테스트 계획 파일 내의 테스트들의 순서를 검사하는 단계를 포함하는 LSI 제조 방법.
  6. 제1항에 있어서,
    상기 이벤트 테스터 시뮬레이터는 상기 논리 시뮬레이션을 통해 생성된 상기 이벤트 기반의 테스트 벡터들이 상기 이벤트 테스터 상에 성공적으로 로드되는 것을 검증하는 LSI 제조 방법.
  7. 제1항에 있어서,
    상기 이벤트 테스터 시뮬레이터는 상기 논리 시뮬레이션을 통해 생성된 상기 이벤트 기반의 테스트 벡터들 및 상기 테스트 관련 데이터 파일들을 검사하여 그 안의 소정의 에러가 상기 이벤트 테스터 상에서 사용되기 전에 정정되도록 하는 LSI 제조 방법.
  8. 제1항에 있어서,
    상기 이벤트 테스터는 상기 이벤트 기반의 테스트 벡터들, 및 상기 테스트 관련 데이터 파일들 내의 데이터와 함께 동작하고, 그들 모두는 상기 이벤트 테스터 시뮬레이터에 의해 검증됨으로써, 테스트 프로그램을 따로 작성하지 않고 상기 LSI에 대한 테스트를 실행하는 LSI 제조 방법.
  9. 제1항에 있어서,
    상기 이벤트 테스터에 의해 상기 프로토타입 LSI를 테스트하는 상기 단계는 상기 EDA 환경에서 상기 LSI 설계 상의 상기 논리 시뮬레이션으로부터 직접 얻은 상기 테스트 벡터 파일 내의 상기 이벤트 기반의 테스트 벡터들을 상기 이벤트 테스터의 이벤트 메모리 내에 저장하고, 상기 이벤트 메모리로부터 상기 이벤트 기반의 테스트 벡터들을 생성하여 상기 프로토타입 LSI에 인가하며, 선정된 타이밍에서 상기 프로토타입 LSI의 응답 출력들을 평가하는 단계를 포함하는 LSI 제조 방법.
  10. 제1항에 있어서,
    상기 이벤트 테스터에 의해 상기 프로토타입 LSI를 테스트하는 상기 단계는 상기 테스트 결과에 기초하여 새로운 테스트벤치를 작성하여, 추가의 논리 시뮬레이션을 위한 설계 환경으로 상기 새로운 테스트벤치를 보내는 단계를 포함하는 LSI 제조 방법.
  11. 프로토타입-홀드를 방지하는 LSI 제조 장치에 있어서,
    설계된 LSI의 설계 데이터를 생성하기 위해 EDA(Electronic Design Automation) 환경 하에서 LSI를 설계하는 수단;
    테스트벤치를 사용하여 상기 EDA 환경에서 상기 LSI 설계의 소자 모델에 대한 논리 시뮬레이션을 실행하고, 상기 논리 시뮬레이션의 결과로서 이벤트 기반의 테스트 벡터들의 테스트 벡터 파일을 생성하는 수단;
    상기 설계 데이터 및 이벤트 기반의 테스트 벡터들을 사용하여 테스트 관련 데이터 파일들을 생성하는 수단;
    상기 테스트 관련 데이터 파일들 및 상기 이벤트 기반의 테스트 벡터들을 검증하는 이벤트 테스터 시뮬레이터;
    상기 설계 데이터를 사용함으로써 제조 제공자를 통해 프로토타입 LSI를 생성하는 수단; 및
    상기 이벤트 테스터 시뮬레이터에 의해 검증된 테스트 관련 데이터 파일들 및 상기 이벤트 기반의 테스트 벡터들을 사용하여 상기 프로토타입 LSI를 테스트하고, 이벤트 편집들에 의해 에러들을 디버그하며, 테스트 결과들을 설계 엔지니어들 및 상기 제조 제공자에게 피드백하는 이벤트 테스터
    를 포함하며,
    상기 이벤트 테스터 시뮬레이터는 컴퓨터 시스템에서 동작하는 소프트웨어이고, 상기 이벤트 테스터는 물리적(physical) LSI를 테스팅하기 위한 테스터 하드웨어를 갖는 물리적 시스템이며, 상기 테스트 관련 데이터 파일들 내의 테스트 관련 데이터는 상기 이벤트 테스터에 고유한 소켓들 및 파라미터들에 관계된 데이터를 포함하는, LSI 제조 장치.
  12. 제11항에 있어서,
    상기 테스트 벡터 파일 내의 시뮬레이션 테스트 벡터들은 상기 프로토타입 LSI에 인가되기 위해 데이터 변환 또는 번역 없이 상기 이벤트 테스터에서 직접 사용되는 LSI 제조 장치.
  13. 제11항에 있어서,
    상기 테스트 벡터 파일 내의 시뮬레이션 테스트 벡터들은 상기 프로토타입 LSI에 인가되기 위해 벡터 변환 또는 번역 없이 상기 이벤트 테스터에서 직접 사용되고, 상기 테스트 관련 데이터 파일들 내의 데이터는 상기 프로토타입 LSI를 테스트하기 위한 테스트 패턴의 파라미터들을 포함하는 테스트 조건들을 지정하기 위해 상기 이벤트 테스터에서 직접 사용되는 LSI 제조 장치.
  14. 제11항에 있어서,
    상기 논리 시뮬레이션을 실행하는 상기 수단은 상기 테스트 벡터 파일로서 VCD(Verilog의 Value Change Dump) 파일을 작성하는 수단을 포함하는 LSI 제조 장치.
  15. 제11항에 있어서,
    상기 테스트 관련 데이터 파일들을 검증하는 상기 이벤트 테스터 시뮬레이터는 핀 파일 내의 LSI 핀 배열의 정확도, 소켓 파일 내의 테스터 채널들로의 이들의 맵핑, 파라미터 파일 내의 상기 프로토타입 LSI의 I/O 파라미터값, 및 테스트 계획 파일 내의 테스트들의 순서를 검사하는 수단을 포함하는 LSI 제조 장치.
  16. 제11항에 있어서,
    상기 이벤트 테스터 시뮬레이터는 상기 논리 시뮬레이션을 통해 생성된 상기 이벤트 기반의 테스트 벡터들이 상기 이벤트 테스터 상에 성공적으로 로드되는 것을 검증하는 LSI 제조 장치.
  17. 제11항에 있어서,
    상기 이벤트 테스터 시뮬레이터는 상기 논리 시뮬레이션을 통해 생성된 상기 이벤트 기반의 테스트 벡터들 및 상기 테스트 관련 데이터 파일들을 검사하여 그 안의 소정의 에러가 상기 이벤트 테스터 상에서 사용되기 전에 정정되도록 하는 LSI 제조 장치.
  18. 제11항에 있어서,
    상기 이벤트 테스터는 상기 이벤트 기반의 테스트 벡터들, 및 상기 테스트 관련 데이터 파일들 내의 데이터와 함께 동작하고, 그들 모두는 상기 이벤트 테스터 시뮬레이터에 의해 검증됨으로써, 테스트 프로그램을 따로 작성하지 않고 상기 LSI에 대한 테스트를 실행하는 LSI 제조 장치.
  19. 제11항에 있어서,
    상기 프로토타입 LSI를 테스트하는 상기 이벤트 테스터는 상기 LSI 설계 상의 상기 논리 시뮬레이션으로부터 직접 얻은 상기 테스트 벡터 파일 내의 상기 이벤트 기반의 테스트 벡터들을 상기 이벤트 테스터의 이벤트 메모리 내에 저장하고, 상기 이벤트 기반의 테스트 벡터들을 생성하여 상기 테스트 벡터들을 상기 프로토타입 LSI에 인가하며, 선정된 타이밍에서 상기 프로토타입 LSI의 응답 출력들을 평가하는 수단을 포함하는 LSI 제조 장치.
  20. 제11항에 있어서,
    상기 프로토타입 LSI를 테스트하는 상기 이벤트 테스터는 상기 테스트 결과에 기초하여 새로운 테스트벤치를 작성하여, 추가의 논리 시뮬레이션을 위한 설계 환경으로 상기 새로운 테스트벤치를 보내는 수단을 포함하는 LSI 제조 장치.
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