KR20000011359A - 고속테스트패턴평가장치 - Google Patents

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Abstract

현행 반도체 테스트 시스템이나 반도체 집적 회로를 사용하지 않고도, CAD(컴퓨터 보조 설계) 프로세스에 의해 반도체 집적 회로의 설계 단계에서 생성된 로직 시뮬레이션 데이터에 기초하여, 반도체 테스트 시스템용으로 생성된 테스트 패턴을 평가하거나 반도체 집적 회로의 설계시 진단 테스트를 행하기 위한 고속 평가 장치를 제공한다. 본 장치는 테스트 중인 디바이스를 테스트하기 위한 테스트 패턴 및 테스트 패턴에 응답하여 테스트 중인 디바이스의 출력 신호와 비교하기 위한 기대치 패턴을 발생하는 LSI 테스터 시뮬레이터; LSI 테스터 시뮬레이터로부터의 테스트 패턴을 이벤트 베이스 형식의 테스트 패턴으로 변환하는 사이클-이벤트 변환기; 사이클-이벤트 변환기로부터의 이벤트 베이스 테스트 패턴을 기억하는 제1 메모리; 테스트 중인 디바이스에서 로직 시뮬레이션의 실행 결과로 얻은 데이터를 기억하는 덤프 파일로부터, 테스트 중인 디바이스의 소정량의 입/출력 데이터를 기억하는 제2 메모리; 및 제1 및 제2 메모리로부터의 데이터들 간의 타이밍 관계를 비교하고 덤프 파일로부터 LSI 테스터 시뮬레이터로부터 테스트 패턴에 대응하는 테스트 중인 디바이스의 출력 데이터를 추출함으로써, 제1 및 제2 메모리 내에 기억된 데이터를 동기화하는 비교기를 포함한다.

Description

고속 테스트 패턴 평가 장치{HIGH SPEED TEST PATTERN EVALUATION APPARATUS}
본 발명은 대규모 집적 회로(LSI)와 같은 반도체 집적 회로들을 테스트하는데 사용되는 테스트 패턴을 평가하기 위한 테스트 패턴 평가 장치에 관한 것으로, 특히 현행 반도체 테스트 시스템 또는 테스트하고자 하는 반도체 집적 회로를 사용하지 않고도, CAD (컴퓨터 보조 설계; computer aided design) 프로세스에 의해 반도체 집적 회로의 설계 단계에서 생성된 로직 시뮬레이션 데이터에 기초하여, 반도체 테스트 시스템용으로 생산된 테스트 패턴을 평가하거나 반도체 집적 회로의 설계시 진단 테스트를 행하기 위한 고속 테스트 패턴 평가 장치에 관한 것이다.
대규모 집적 회로(LSI)와 같은 반도체 집적 회로를 개발하는 과정에서, 컴퓨터 보조 설계(CAD) 툴(tool)을 사용하는 설계 방법이 이용된다. 이러한 CAD 툴과 연계된 반도체 개발 과정에서는, VHDL과 Verilog와 같은 하드웨어 기술 언어를 사용하여 LSI 내에 원하는 반도체 회로를 제작한다. 또한 이러한 과정에서는, 설계된 반도체 회로들의 기능들이 디바이스 로직 시뮬레이터라고 하는 소프트웨어 시뮬레이터에 의해서 평가된다.
디바이스 로직 시뮬레이터는 통상 테스트벤치(testbench)라 불리는 인터페이스를 포함하는데, 이 인터페이스는 테스트 데이터(벡터)를 해당 반도체 회로를 도시하는 디바이스 데이터로 공급하여 해당 반도체 회로의 결과 응답을 평가한다.
LSI 회로의 설계 단계 후에는, 현행 LSI 디바이스들을 생성하고 이들을 LSI 테스터와 같은 반도체 테스트 시스템에 의해서 테스트하여, LSI 디바이스들이 소정의 기능들을 적절히 이행하는지의 여부를 판별한다. LSI 테스터는 테스트 신호 패턴(테스트 벡터)을 테스트 중인 LSI 디바이스에 공급하고 이 LSI 디바이스의 결과 출력을 기대 데이터와 비교하여 테스트 중인 디바이스의 합격/불합격 여부를 판정한다.
LSI 테스터에 의해서 행해지는 테스트 과정은, 반도체 회로의 설계 데이터를 테스트할 때 상술한 CAD 프로세스에서 디바이스 로직 시뮬레이터에 의한 테스트 와 거의 유사하다. 따라서, 전체 테스트 효율과 반도체 집적 회로의 생산성을 향상시키기 위해서, 현행 반도체 집적 회로의 현행 테스트에서는 디바이스 로직 시뮬레이터의 동작에 의해 생성된 데이터를 사용하는 것이 보편적이다. 예를 들면, LSI 테스터로 해당 반도체 집적 회로를 테스트하기 위한 테스트 패턴과 기대치 패턴은 디바이스 로직 시뮬레이션을 실행함으로써 얻은 출력 데이터(덤프 파일)를 이용하여 생성된다.
이러한 로직 시뮬레이션 데이터에서, 디바이스 모델의 결과 출력들 (기대치 패턴)뿐만 아니라 디바이스 모델에 적용하고자 하는 테스트 패턴은 이벤트 베이스에 의해 표현된다. 여기서, 이벤트 베이스 데이터는 시간 경과를 기준으로 할 때 논리 "1"에서 논리 "0"까지의 테스트 패턴 또는 그 역의 테스트 패턴에서 변화점들(이벤트들)을 나타낸다. 일반적으로, 이러한 시간 경과는 소정의 기준점으로부터의 시간 길이 또는 이전 이벤트로부터의 시간 길이로 나타난다. 대조적으로, 현행 LSI 테스터에서, 테스트 패턴 데이터는 사이클 베이스에 의해서 설명된다. 사이클 베이스 데이터에서, 테스트 패턴들은 테스터의 소정의 테스트 사이클에 대해서 정의된다.
상술한 바와 같이, 현재 생산된 LSI 디바이스를 테스트하기 위한 테스트 패턴은 LSI 디바이스의 설계 단계에서 생성된 CAD 데이터를 사용함으로써 효과적으로 생성할 수 있을 것으로 기대된다. 그러나, 여러가지 이유로 인해, 이러한 방식으로 생성된 LSI 테스터용 테스트 패턴들은 테스트중인 LSI 디바이스의 결함을 정확하게 검출하는데 항상 바람직한 것은 아니다. 따라서, 상술한 과정을 통해서 생성된 테스트 패턴들을 평가할 필요가 있다.
종래의 기술에서는, 로직 시뮬레이션 데이터를 사용하여 생성된, LSI 테스터 내에서 사용하고자 하는 테스트 패턴들을 평가할 때 기본적으로 2가지 방법이 사용되는데, 한 방법은 현재의 LSI 테스터를 이용하는 것이고, 다른 한 방법은 LSI 테스터를 사용하지 않는 것이다. LSI 테스터를 사용하는 방법에서는, 로직 시뮬레이션 데이터 내의 이벤트 베이스 테스트 패턴을 추출하여 이것을 사이클 베이스 테스트 패턴으로 변환할 필요가 있다. 이러한 사이클 베이스 내의 테스트 패턴들은 현재의 LSI 테스트에서 실행되어 테스트 패턴의 정확도를 평가한다. 이 방법은 테스트 패턴의 완전성을 평가하기 위해서 값비싼 LSI 테스터 만이 사용되어야 한다는 단점이 있다.
LSI 테스터를 사용하지 않는 방법에서는, 테스트 패턴들을 평가하는데 LSI 테스터 시뮬레이터가 사용된다. 이러한 방법에서는 또한, LSI 테스터 시뮬레이터가 사이클 베이스로 변환된 테스트 패턴의 버그를 수정한다. LSI 테스터 시뮬레이터로부터 테스트 패턴을 수신하는 테스트 중인 LSI 디바이스 기능들을 시뮬레이트하기 위해서, CAD 툴을 사용하는 설계 프로세스 동안 생성되는 로직 시뮬레이터가 사용된다. 모든 평가 프로세스들은 소프트웨어 프로세스들에 의해서 실행되기 때문에, 이 방법은 평가를 완료하는데 매우 긴 시간이 소요된다는 단점이 있다.
현행 LSI 테스터를 사용하지 않는 종래의 기술의 한 예가 이하 설명된다. 도 1은 테스터 시뮬레이터와 로직 시뮬레이터를 사용하여 테스트 패턴들을 평가하기 위한 종래 기술의 한 예, 즉 모든 동작들이 소프트웨어에 의해서 실행되는 예를 도시한다.
도 1에서, 소프트웨어로 이루어진 LSI 시뮬레이터(11)에는 패턴 파일(101)과 타이밍 파일(102)로부터 LSI 테스터용으로 생성된 패턴 데이터와 타이밍 데이터가 제공된다. 이 패턴 데이터와 타이밍 데이터는, 예를 들면 LSI 디바이스의 설계 단계에서 로직 시뮬레이션의 실행함으로써 얻은 덤프 파일(15)로부터 패턴 데이터와 타이밍 데이터를 추출함으로써 얻는다. 로직 시뮬레이터 덤프 파일의 한 예는 Verilog의 VCD(Value Change Dump)이다. 덤프 파일(15) 내의 데이터는 변환 소프트웨어(17)에 의해서 사이클 베이스 데이터로 변환되고, 그 결과 패턴 파일(101)과 타이밍 파일(102) 내에 각각 기억된 상기의 패턴 데이터와 타이밍 데이터가 얻어진다.
LSI 테스터 시뮬레이터(11)는 LSI 테스터 하드웨어를 사용하지 않고도, 테스트 대상인 LSI 디바이스를 테스트하는 테스트 패턴이나 LSI 디바이스의 기능들을 디버그한다. LSI 테스터 시뮬레이터(11)는 패턴 정보와 타이밍 정보를 갖는 테스트 패턴들을 발생하여 이 테스트 패턴들을 테스트하고자 하는 LSI 디바이스의 로직 시뮬레이터에 제공한다. LSI 테스터 시뮬레이터(11)는 로직 시뮬레이터로부터의 결과 출력 신호를 기대치와 비교하여 테스트 패턴의 정확도나 LSI 디바이스의 성능을 판정한다.
LSI 테스터 시뮬레이터(11)는 테스트 패턴을 입력 데이터로서 포맷 변환기(12)로 제공한다. 포맷 변환기(12)는 LSI 테스터 시뮬레이터(11)로부터 입력된 데이터를 디바이스 로직 시뮬레이터(13)에 의해 수신될 포맷으로 변환한다. 일반적으로, 디바이스 로직 시뮬레이터(13)는 PLI(프로그램 언어 인터페이스)라고 하는 인터페이스를 포함한다. 따라서, 이 경우 포맷 변환기(12)가 테스트 패턴을 PLI 포맷으로 변환한다.
디바이스 로직 시뮬레이터(13)는, LSI 디바이스의 설계 단계에서 사용되며 로직 시뮬레이터(131) 및 상기 로직 시뮬레이터(131)와 통신가능한 언어로 기술된 디바이스 모델(132)로 이루어진 시뮬레이터이다. 디바이스 모델(132)은 테스트하고자 하는 LSI 디바이스의 동작을 시뮬레이트한다. 디바이스 로직 시뮬레이터(13)는 PLI 인터페이스를 통해 수신된 테스트 패턴을 디바이스 모델(132)로 송신하고, 상기 디바이스 모델(132)로부터의 결과 응답을 PLI 인터페이스를 통해서 포맷 변환기(14)에 제공한다. 포맷 변환기(14)는 디바이스 모델(132)의 출력을 LSI 테스터 시뮬레이터에 의해서 수신하고자 하는 포맷으로 변환한다. LSI 테스터 시뮬레이터(11)는 포맷 변환기(14)로부터의 디바이스 출력 데이터를 기대치 데이터와 비교한다, 양 데이터가 일치하는 경우, 테스트 패턴이 정확한 것으로 간주된다.
상술한 바와 같이, 디바이스 로직 시뮬레이터를 사용하는 소프트웨어 프로세스에 의해서만 테스트 패턴을 평가할 때는 작업량이 증가하고 처리 시간이 매우 길어진다. 디바이스 로직 시뮬레이터를 동작하기 위한 처리 시간은 전체 처리 시간의 대부분을 차지한다. 더욱이, PLI 인터페이스의 능력에는 한계가 있고, 또한 평가시 비효율성을 야기하기도 한다.
따라서, 본 발명의 목적은 LSI 디바이스의 설계 단계에서 개발된 CAD 데이터를 기초로 생성된 LSI 디바이스를 테스트하기 위한 테스트 패턴을 고속으로 평가하기 위한 고속 테스트 패턴 평가 장치를 제공하는데 있다.
본 발명의 다른 목적은, LSI 디바이스의 설계 단계에서 개발된 CAD 데이터를 기초로 생성된 LSI 디바이스를 테스트하기 위한 테스트 패턴을, 현행 LSI 테스터를 사용하지 않고도 고속으로 평가하기 위한 고속 테스트 패턴 평가 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 LSI 디바이스의 설계 단계에서 개발된 CAD 데이터를 기초로 생성된 LSI 디바이스를 테스트하기 위한 테스트 패턴을, 소형 크기의 전용 하드웨어를 사용하여 고속으로 평가하기 위한 고속 테스트 패턴 평가 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 디바이스 로직 시뮬레이터를 사용하지 않지만 디바이스의 로직 시뮬레이터를 실행할 때 생성된 데이터를 사용하여, LSI 디바이스의 설계 단계에서 개발된 CAD 데이터를 기초로 생성된 LSI 디바이스를 테스트하기 위한 테스트 패턴을, 고속으로 평가하기 위한 고속 테스트 패턴 평가 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, LSI 디바이스의 설계 단계에서 개발된 CAD 데이터를 기초로 생성된 LSI 디바이스를 테스트하기 위한 테스트 패턴을 평가하기 위한 고속 테스트 패턴 평가 장치를 입력 신호와 출력 신호 사이의 관계를 정의하는 디바이스 기능 부가 회로와 통합함으로써 디바이스 장애 시뮬레이션을 실행할 수 있는 장치를 제공하는데 있다.
본 발명의 고속 테스트 패턴 평가 장치에서는, 디바이스 로직 시뮬레이션의 덤프 파일로부터 변환된 패턴 데이터와 타이밍 데이터를 갖는 LSI 디바이스를 테스트하기 위한 테스트 패턴을 덤프 파일로부터 얻은 LSI 디바이스의 입력 신호 파형에 동기화시킨다. 상기 테스트 패턴과 상기 입력 신호 파형이 동기화된 상태일 때, 덤프 파일로부터 얻은 LSI 디바이스의 출력 신호 파형은 타이밍 데이터와 패턴 데이터에 의해서 정의된 비교 타이밍에서 (기대치) 데이타와 비교된다. 양 데이터가 서로 일치하는 경우, 테스트 패턴은 올바르다고 판정한다. 일치하지 않는 경우에는, 디바이스의 출력 및 LSI 디바이스의 입력 데이터와 출력 데이터 간의 관계를 정의함으로써, LSI 디바이스의 장애 시뮬레이션을 실행할 수 있다.
본 발명의 고속 테스트 패턴 평가 장치에 따르면, 소프트웨어로 구성된 디바이스 로직 시뮬레이터가 필요없고, 테스트 패턴이 평가 장치 전용의 소형 하드웨어에 의해서 평가되기 때문에 테스트 패턴을 고속 및 저비용으로 평가된다.
도 1은 모두 소프트웨어로 이루어진 테스트 시뮬레이터와 디바이스 로직 시뮬레이터를 사용하는 종래의 기술에서 테스트 패턴 평가 방법을 도시한 개략도.
도 2는 본 발명의 고속 테스트 패턴 평가 장치(20)가 다른 관련 디바이스들과 함께 소프트웨어의 테스트 시뮬레이터와 통합된 개략도.
도 3a 내지 도 3c는 본 발명의 고속 테스트 패턴 평가 장치(20)에서 사이클-이벤트 변환기(22)에 의한 데이터 변환 모습을 도시한 도면.
도 4는 도 2의 본 발명에서 평가부(24)의 변형 구조를 도시한 개략도.
〈도면의 주요 부분에 대한 부호의 설명〉
101: 패턴 파일
102: 타이밍 파일
11 : LSI 테스터 시뮬레이터
17 : 변환 소프트웨어
22 : 사이클-이벤트 변환기
23 : 이벤트-사이클 변환기
본 발명의 실시예를 도면을 참조하여 설명할 것이다. 도 2는 본 발명의 고속 테스트 패턴 평가 장치의 구조를 도시한 블록도이다. 도 1의 예와 유사하게, 소프트웨어로 구성된 LSI 시뮬레이터(11)는 패턴 파일(101)과 타이밍 파일(102)로부터 생성된 패턴 데이터와 타이밍 데이터를 LSI 테스터용으로 제공한다. 패턴 데이터와 타이밍 데이터는, 예를 들어 변환 소프트웨어(17)에 의해 LSI 디바이스의 설계 단계에서 로직 시뮬레이션을 실행함으로써 얻은 덤프 파일(15)로부터 패턴 데이터와 타이밍 데이터를 추출함으로써 생성된다. 로직 시뮬레이터 덤프 파일의 예는 Verilog의 VCD(Value Change Dump)이다. 상술한 바와 같이, 통상 LSI 테스터에서 사용되는 테스트 패턴은 테스터의 속도, 즉 사이클 베이스에 따라 동작하도록 구성된다. 따라서, 덤프 파일로부터 얻어진 패턴 데이터와 타이밍 데이터는 사이클 베이스 형식이다.
또한, 도 1의 예와 유사하게, LSI 테스터 시뮬레이터(11)는 LSI 테스터 하드웨어를 사용하지 않고도 해당 LSI 디바이스를 테스트하기 위한 테스트 패턴들 및 해당 LSI 디바이스의 기능들을 디버그한다. 패턴 데이터와 타이밍 데이터에 기초하여, LSI 테스터 시뮬레이터(11)는 테스트 중인 디바이스로 제공하고자 하는 테스트 패턴 및 기대치 패턴을 발생하여, 테스트 중인 디바이스의 출력과 비교한다. LSI 테스터 시뮬레이터(11)는 패턴 정보와 타이밍 정보를 포함하는 테스트 패턴을 본 발명의 고속 테스트 패턴 평가 장치로 제공하고, 고속 테스트 패턴 평가 장치로부터의 결과 출력 데이터를 기대치 패턴과 비교하여 테스트 패턴의 정확도를 판정한다.
본 발명의 고속 테스트 패턴 평가 장치(20)는 사이클 베이스로부터 이벤트 베이스로 테스트 패턴을 변환하기 위한 사이클-이벤트 변환기(22), 2개의 이벤트 데이터 입력들을 동기화하여 이들을 비교하기 위한 평가부(24)를 포함한다. LSI 테스터 시뮬레이터(11)로부터의 테스트 패턴은 사이클-이벤트 변환기(22)에 공급된다. 사이클-이벤트 변환기(22)는 소프트웨어나 하드웨어중 어느 하나에 의해서 구성될 수 있지만, 고속 동작을 실현하기 위해서는 하드웨어의 구성이 바람직하다.
도 3은 사이클-이벤트 변환기(22)의 변환 기능 모습을 도시한 개략적인 파형이다. 도 3a는 사이클 베이스 패턴 데이터(상측 도면)와 사이클 베이스 타이밍 데이터(하측 도면)의 파형들을 도시한 도면이다. 도 3a의 파형들은 나타내는 데이터는 패턴 파일(101)과 타이밍 파일(102)로부터 LSI 테스터 시뮬레이터로 제공된다. LSI 테스터 시뮬레이터(11)는 도 3b의 파형 모양을 갖는 테스트 패턴 데이터를 생성하여 이를 사이클-이벤트 변환기(22)에 제공한다. 사이클-이벤트 변환기(22)는 테스트 패턴 데이터를 도 3c의 파형 모양을 갖는 이벤트 데이터로 변환한다.
평가부(24)는 사이클-이벤트 변환기(22)로부터의 테스트 패턴 데이터를 기억하기 위한 메모리(25), 덤프 파일(15)로부터의 이벤트 데이터를 기억하기 위한 메모리(26) 및 메모리(25)에 기억된 데이터와 메모리(26)에 기억된 데이터를 동기화하기 위해 테스트 중인 디바이스의 출력에 대응하는 메모리(26) 내의 데이터를 추출하기 위한 비교기(27)를 포함한다. 이러한 구성에서, 이벤트 베이스 테스트 패턴은 메모리(25) 내에 기억되고 이벤트 베이스 디바이스 출력 데이터는 메모리(26) 내에 기억된다. 따라서, 테스트 패턴 이벤트와 출력 데이터 이벤트를 동기화함으로써, 소정 입력 신호에 대한 테스트 중인 디바이스의 출력 신호 간의 관계를 설정할 수 있다. 이렇게 하여, 비교기(27)는 메모리(25)와 메모리(26)로부터의 데이터들 간의 타이밍 관계를 연구하여, 메모리(25) 내의 테스트 패턴 데이터에 동기화된 메모리(26) 내의 출력 데이터를 검출하고, 디바이스 출력 신호와 동일한 신호를 출력한다.
비교기(27)로부터의 데이터는 테스트 중인 디바이스의 결과 출력으로서 LSI 테스터 시뮬레이터(11)로 제공된다. LSI 테스터 시뮬레이터(11)는 스트로브의 타이밍에서 비교기(27)의 출력을 기대치 데이터와 비교하여, 양 데이터가 서로 일치하는지 여부를 확인한다. 양 데이터가 일치한다면, 테스트 패턴이 올바른 것으로 간주한다.
도 2의 평가부(24)는 또한 디바이스 기능 부가 회로(28)를 포함하는데, 이는 입력 신호와 출력 신호 사이의 관계를 정의하여 테스트 중인 디바이스의 장애를 진단할 수 있다. 디바이스 기능 부가 회로(28)는 프로그램 가능하며 입력 신호와 출력 신호간의 관계는 진단 유형에 따라 조정가능하다. 예를 들면, 아날로그 기능을 포함하는 논리 회로의 장애 분석의 경우, 디바이스 기능 부가 회로(28)에 아날로그 기능들을 부가함으로써 논리 회로의 동작이 평가될 수 있다.
도 4는 본 발명의 고속 테스트 패턴 평가 장치 내의 평가부의 다른 예를 도시한 블록도이다. 본 예에서, 평가부(34)는 다수의 테스트 패턴 메모리들(351및 352), 다수의 VCD 데이터 메모리들(361및 362), 한쌍의 비교기(371및 372) 및 디바이스 기능 부가 회로(38)를 포함한다. 다수의 테스트 패턴 메모리들(351및 352)은 도 2의 사이클-이벤트 변환기(22)로부터 테스트 패턴들을 수신하여 이를 기억한다. 메모리들(351및 352) 각각은 두개의 소용량 메모리로 구성된다. 바람직하게는, 메모리들(35)은, 한개의 메모리가 비교기(37)로 데이터를 제공하는 동시에 다른 메모리가 소정량의 다음 테스트 패턴들을 수신하는 인터리브 기능을 행한다. 이와 유사하게는, 다수의 VCD 데이터 메모리들(361및 362) 각각은 인터리브 방식으로 동작하는 2개의 소용량 메모리들에 의해서 구성된다. 이러한 인터리브 동작에 의해서 저가의 소용량 메모리들을 사용하여 고속 메모리 성능을 달성할 수 있다.
도 2의 비교기(27)와 유사하게, 비교기(371)는 메모리(35)로부터의 테스트 패턴 데이터 및 메모리(36)로부터 테스트 중인 디바이스의 출력 데이터 간의 타이밍 관계를 비교하여 이들 양 데이터를 동기화한다. 비교기(371)는 디바이스 입력 데이터로서 테스트 패턴 데이터에 동기화된 메모리(36)로부터 입력된 데이터를 LSI 테스터 시뮬레이터(11)로 송신한다. LSI 테스터 시뮬레이터(11)는 디바이스 입력 데이터를 테스트 패턴과 비교하여 상기 테스트 패턴이 올바른지 여부를 판정한다.
디바이스 기능 부가 회로(38)는 비교기들(371및 372) 사이에 제공되어, 프로그램 가능한 방식으로 입력 신호와 출력 신호와의 관계를 정의하여 디바이스에서의 장애를 진단한다. 이 회로(38)는 LSI 디바이스에서 어떠한 형태의 장애도 시뮬레이션가능하게 한다. 또한, 덤프 파일로부터의 테스트 패턴과 LSI 테스터 시뮬레이터로부터의 테스트 패턴 간의 관계를 정의함으로써, 이들 테스트 패턴의 차이점에 따른 디바이스 테스트 결과가 시뮬레이트될 수 있다. 더욱이, 로직 시뮬레이터가 항상 아날로그 기능들을 시뮬레이트할 수 없더라도, 디바이스 기능 부가 회로(38)에 의해서 이러한 기능들을 부가함으로써 아날로그 기능을 갖는 논리 디바이스를 평가할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 고속 테스트 패턴 평가 장치는 현재의 테스터나 반도체 디바이스를 사용하지 않고도 고속으로 테스트 패턴과 반도체 디바이스 성능을 평가할 수 있다.
본 명세서에서는 특히 바람직한 실시예만을 설명하였지만, 상기 내용에 비추어 본 발명의 기술 사상이나 기술 범위에 벗어나지 않는 첨부된 특허 청구 범위의 기술 범위 내에서 본 발명의 다양한 변형 및 변화된 형태가 가능하다는 것이 자명하다.

Claims (9)

  1. 고속 테스트 패턴 평가 장치에 있어서,
    테스트 중인 디바이스를 테스트하기 위한 테스트 패턴 및 상기 테스트 패턴에 응답하여 상기 테스트 중인 디바이스의 출력 신호와 비교하기 위한 기대치 패턴을 발생하는 LSI 테스터 시뮬레이터 - 상기 테스트 패턴과 상기 기대치 패턴은 사이클 베이스 데이터(cycle base data)로 형성됨 -;
    상기 LSI 테스터 시뮬레이터로부터의 상기 테스트 패턴을 이벤트 베이스 형식(event base form)의 테스트 패턴으로 변환하는 사이클-이벤트 변환기;
    상기 사이클-이벤트 변환기로부터의 상기 이벤트 베이스 테스트 패턴을 기억하는 제1 메모리;
    상기 테스트 중인 디바이스에 대한 로직 시뮬레이션의 실행 결과로 얻은 데이터를 기억하는 덤프 파일로부터 상기 테스트 중인 디바이스의 소정량의 입/출력 데이터를 기억하는 제2 메모리; 및
    상기 제1 및 제2 메모리로부터의 데이터 간의 타이밍 관계를 비교하고 상기 덤프 파일로부터 상기 LSI 테스터 시뮬레이터로부터의 상기 테스트 패턴에 대응하는 상기 테스트 중인 디바이스의 출력 데이터를 추출함으로써, 상기 제1 및 제2 메모리 내에 기억된 데이터를 동기화하는 비교기
    를 포함하는 고속 테스트 패턴 평가 장치.
  2. 제1항에 있어서, 상기 사이클-이벤트 변환기는 하드웨어로 구성되는 고속 테스트 패턴 평가 장치.
  3. 제1항에 있어서, 상기 사이클-이벤트 변환기는 소프트웨어로 구성되고 상기 비교기는 하드웨어로 구성되는 고속 테스트 패턴 평가 장치.
  4. 제1항에 있어서, 상기 테스트 중인 디바이스의 기능들을 부가 또는 수정하는 데이터를 제공하는 디바이스 기능 부가 회로를 더 포함하는 고속 테스트 패턴 평가 장치.
  5. 제1항에 있어서, 상기 테스트 패턴과 상기 기대치 패턴은 상기 덤프 파일에서 상기 테스트중인 디바이스의 입/출력 데이터 내의 패턴 정보와 타이밍 정보에 기초하여 생성된 고속 테스트 패턴 평가 장치.
  6. 고속 테스트 패턴 평가 장치에 있어서,
    테스트 중인 디바이스를 테스트하기 위한 테스트 패턴 및 상기 테스트 패턴에 응답하여 상기 테스트 중인 디바이스의 출력 신호와 비교하기 위한 기대치 패턴을 발생하는 LSI 테스터 시뮬레이터 - 상기 테스트 패턴과 상기 기대치 패턴은 사이클 베이스 데이터로 형성됨 -;
    상기 LSI 테스터 시뮬레이터로부터의 상기 테스트 패턴을 이벤트 베이스 형식의 테스트 패턴으로 변환하는 사이클-이벤트 변환기;
    상기 사이클-이벤트 변환기로부터의 상기 이벤트 베이스 테스트 패턴을 기억하는 제1 메모리;
    상기 테스트 중인 디바이스에 대한 로직 시뮬레이션의 실행 결과로 얻은 데이터를 기억하는 덤프 파일로부터 상기 테스트 중인 디바이스의 소정량의 입/출력 데이터를 기억하는 제2 메모리;
    상기 제1 및 제2 메모리로부터의 데이터들 간의 타이밍 관계를 비교하고 상기 덤프 파일로부터 상기 LSI 테스터 시뮬레이터로부터의 상기 테스트 패턴에 대응하는 상기 테스트 중인 디바이스의 출력 데이터를 추출함으로써, 상기 제1 및 제2 메모리 내에 기억된 데이터를 동기화하는 제1 비교기;
    상기 제1 및 제2 메모리로부터의 데이터들 간의 타이밍 관계를 비교하고 상기 덤프 파일로부터 상기 LSI 테스터 시뮬레이터로부터의 상기 테스트 패턴에 대응하는 상기 테스트 중인 디바이스의 출력 데이터를 추출함으로써, 상기 제1 및 제2 메모리 내에 기억된 데이터를 동기화하는 제2 비교기; 및
    상기 테스트 중인 디바이스의 기능들을 부가 또는 수정하기 위해서 상기 제1 비교기와 상기 제2 비교기 사이에 제공되는 디바이스 기능 부가 회로
    를 포함하는 고속 테스트 패턴 평가 장치.
  7. 제6항에 있어서, 상기 제1 메모리와 상기 제2 메모리는 각각 다수의 소형 메모리들로 구성되는 고속 테스트 패턴 평가 장치.
  8. 제6항에 있어서, 상기 사이클-이벤트 변환기는 하드웨어로 구성되는 고속 테스트 패턴 평가 장치.
  9. 제6항에 있어서, 상기 사이클-이벤트 변환기는 소프트웨어로 구성되고 상기 비교기는 하드웨어로 구성되는 고속 테스트 패턴 평가 장치.
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