JPH06160475A - 集積回路の故障診断装置 - Google Patents
集積回路の故障診断装置Info
- Publication number
- JPH06160475A JPH06160475A JP4313459A JP31345992A JPH06160475A JP H06160475 A JPH06160475 A JP H06160475A JP 4313459 A JP4313459 A JP 4313459A JP 31345992 A JP31345992 A JP 31345992A JP H06160475 A JPH06160475 A JP H06160475A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- waveform
- internal
- fault
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】ガイデッドプローブ法による集積回路故障診断
の過程での論理シミュレーションの所要時間の短縮とシ
ミュレーションデータ量の削減を可能とする故障診断装
置を提供する。 【構成】集積回路の内部回路をプロービングして内部波
形を測定する手段23と,回路接続設計情報22を基に
論理シミュレーションにより期待値波形を得る手段25
と,測定波形と期待値波形とを比較する手段24と,こ
の比較結果と回路接続設計情報とから,故障ゲートが特
定できるまで,次にプロービングすべき内部ネットを決
定して波形測定手段23に出力するガイデッドプローブ
故障診断手段21,からなる診断装置において,故障が
検出された内部ネットの故障論理値に論理動作上の影響
を与えうる回路ネットを予め指定した数だけ含む回路部
分を回路接続設計情報22の中から抽出する手段27を
設ける構成とする。
の過程での論理シミュレーションの所要時間の短縮とシ
ミュレーションデータ量の削減を可能とする故障診断装
置を提供する。 【構成】集積回路の内部回路をプロービングして内部波
形を測定する手段23と,回路接続設計情報22を基に
論理シミュレーションにより期待値波形を得る手段25
と,測定波形と期待値波形とを比較する手段24と,こ
の比較結果と回路接続設計情報とから,故障ゲートが特
定できるまで,次にプロービングすべき内部ネットを決
定して波形測定手段23に出力するガイデッドプローブ
故障診断手段21,からなる診断装置において,故障が
検出された内部ネットの故障論理値に論理動作上の影響
を与えうる回路ネットを予め指定した数だけ含む回路部
分を回路接続設計情報22の中から抽出する手段27を
設ける構成とする。
Description
【0001】
【産業上の利用分野】本発明は,集積回路の故障診断装
置に関するもので,特に,故障診断の所要時間の短縮化
を図ったものである。
置に関するもので,特に,故障診断の所要時間の短縮化
を図ったものである。
【0002】
【従来の技術】集積回路の大規模化と共に,その故障診
断はますます困難になり,故障診断のための作業に多大
な時間を要するようになっている。集積回路の故障動作
の解析は回路内部の動作に習熟した設計者でさえも容易
なものではなく,大規模化とともに,設計者の知識に依
存した人手による故障診断方法は限界に達しつつある。
そのため,集積回路の内部動作についての知識がなくて
も,短期間で診断を行える手段が求められている。これ
を実現するひとつの手法がEB(電子ビーム)プローバ
をベースとしたガイデッドプローブによる故障診断装置
である。
断はますます困難になり,故障診断のための作業に多大
な時間を要するようになっている。集積回路の故障動作
の解析は回路内部の動作に習熟した設計者でさえも容易
なものではなく,大規模化とともに,設計者の知識に依
存した人手による故障診断方法は限界に達しつつある。
そのため,集積回路の内部動作についての知識がなくて
も,短期間で診断を行える手段が求められている。これ
を実現するひとつの手法がEB(電子ビーム)プローバ
をベースとしたガイデッドプローブによる故障診断装置
である。
【0003】図4は,該故障診断装置による故障診断方
法を説明する図である。図4(a)をもとに診断の手順
を以下説明する。LSIテスタ等により故障が外部端子
41で検出されたとき,この端子を出発点として,故障
信号の伝播経路を入力側に向って追跡し(バックトレー
スと呼ばれる),その前段ゲートAを検出する。次にゲ
ートAの入力側ネットp1を,EBプローバによりプロ
ービングし,波形を観測する。プロービングで得た波形
は論理シミュレーションにより予め用意された期待値波
形と直ちに比較する。図4(b)に波形の比較例を示
す。p1の測定波形と期待値波形は不一致であるためこ
のネットを故障とし,今度はp1の前段ゲートBの入力
側ネットp2及びp3を順にブロービングする。図4
(c),(d)では測定波形と期待値波形がp2では一
致し,p3では不一致となる。そこでp3を故障とし,
その前段ゲートCの入力側ネットをプロービングする。
この過程を繰返し,最終的に入力ピンが全て正常となる
論理ゲートDに到達した時点でこれを故障ゲートとみな
して故障追跡を終了する。
法を説明する図である。図4(a)をもとに診断の手順
を以下説明する。LSIテスタ等により故障が外部端子
41で検出されたとき,この端子を出発点として,故障
信号の伝播経路を入力側に向って追跡し(バックトレー
スと呼ばれる),その前段ゲートAを検出する。次にゲ
ートAの入力側ネットp1を,EBプローバによりプロ
ービングし,波形を観測する。プロービングで得た波形
は論理シミュレーションにより予め用意された期待値波
形と直ちに比較する。図4(b)に波形の比較例を示
す。p1の測定波形と期待値波形は不一致であるためこ
のネットを故障とし,今度はp1の前段ゲートBの入力
側ネットp2及びp3を順にブロービングする。図4
(c),(d)では測定波形と期待値波形がp2では一
致し,p3では不一致となる。そこでp3を故障とし,
その前段ゲートCの入力側ネットをプロービングする。
この過程を繰返し,最終的に入力ピンが全て正常となる
論理ゲートDに到達した時点でこれを故障ゲートとみな
して故障追跡を終了する。
【0004】このような故障診断法を実現するための集
積回路の故障診断装置としては,従来図5に示すような
構成のものがある。ガイデッドプローブ故障診断手段2
1は,回路接続設計情報22と故障の検出された外部端
子名をもとに,図4(a)で説明したと同じ方法によ
り,プロービングすべき内部回路ネットを決定する。E
Bプローバ23は,この内部回路ネットに対応する集積
回路上の配線パタンを直接プロービングし,波形を測定
する。一方,論理シミュレータ25はあらかじめ回路接
続設計情報22に基づいて集積回路内部の全回路ネット
の期待値波形をもとめ,期待値波形ファイル26に出力
しておく。波形比較手段24は,この期待値波形ファイ
ル26から期待値波形を読み出し,測定波形と比較し結
果をガイデッドプローブ故障診断手段21に送る。該手
段は,波形の比較結果と回路接続設計情報22をもとに
故障ゲートが特定できたか否かを判定し,できない場合
は次に波形を測定すべき内部回路ネットを決定する。以
後,このプロセスを故障箇所が特定されるまで繰り返
す。このように,本故障診断装置では回路接続設計情報
22と論理シミュレーションによる期待値波形に基づい
て,集積回路内部の故障経路追跡を行うための支援手段
を有しているため,設計上の動作に関する知識のないテ
スト技術者でも容易に故障診断が行える特徴がある。
積回路の故障診断装置としては,従来図5に示すような
構成のものがある。ガイデッドプローブ故障診断手段2
1は,回路接続設計情報22と故障の検出された外部端
子名をもとに,図4(a)で説明したと同じ方法によ
り,プロービングすべき内部回路ネットを決定する。E
Bプローバ23は,この内部回路ネットに対応する集積
回路上の配線パタンを直接プロービングし,波形を測定
する。一方,論理シミュレータ25はあらかじめ回路接
続設計情報22に基づいて集積回路内部の全回路ネット
の期待値波形をもとめ,期待値波形ファイル26に出力
しておく。波形比較手段24は,この期待値波形ファイ
ル26から期待値波形を読み出し,測定波形と比較し結
果をガイデッドプローブ故障診断手段21に送る。該手
段は,波形の比較結果と回路接続設計情報22をもとに
故障ゲートが特定できたか否かを判定し,できない場合
は次に波形を測定すべき内部回路ネットを決定する。以
後,このプロセスを故障箇所が特定されるまで繰り返
す。このように,本故障診断装置では回路接続設計情報
22と論理シミュレーションによる期待値波形に基づい
て,集積回路内部の故障経路追跡を行うための支援手段
を有しているため,設計上の動作に関する知識のないテ
スト技術者でも容易に故障診断が行える特徴がある。
【0005】なお,この種の技術が記載されている文献
として,例えば,山口,他;“論理用電子ビームテスタ
によるガイデッドプローブ法の検討”,日本学術振興
会,第132委員会,第117回研究会資料,53〜5
8頁,1991年12月 が挙げられる。
として,例えば,山口,他;“論理用電子ビームテスタ
によるガイデッドプローブ法の検討”,日本学術振興
会,第132委員会,第117回研究会資料,53〜5
8頁,1991年12月 が挙げられる。
【0006】
【発明が解決しようとする課題】一方,本装置により集
積回路の故障診断を行うためには,故障の追跡経路に沿
った内部回路ネットの期待値波形を論理シミュレーショ
ンにより予め用意しておくことが絶対の条件となる。論
理シミュレータではこのような期待値波形を出力すべき
ネットを“ログポイント”と呼ぶ。従来の装置では,回
路全体のネットを一回の論理シミュレーションでログポ
イントとして出力するよう設定するのが通例であった。
その理由は以下の2点が考えられる。
積回路の故障診断を行うためには,故障の追跡経路に沿
った内部回路ネットの期待値波形を論理シミュレーショ
ンにより予め用意しておくことが絶対の条件となる。論
理シミュレータではこのような期待値波形を出力すべき
ネットを“ログポイント”と呼ぶ。従来の装置では,回
路全体のネットを一回の論理シミュレーションでログポ
イントとして出力するよう設定するのが通例であった。
その理由は以下の2点が考えられる。
【0007】1)ガイデッドプローブ診断において実際
に波形の比較が行われるネットは,結局故障追跡経路上
のネットに限定されるが,故障追跡を行う前の段階で
は,どのネットが故障経路上にあるかは事前には不明で
あり,総てのネットがひとしく経路上にある可能性を持
つ。
に波形の比較が行われるネットは,結局故障追跡経路上
のネットに限定されるが,故障追跡を行う前の段階で
は,どのネットが故障経路上にあるかは事前には不明で
あり,総てのネットがひとしく経路上にある可能性を持
つ。
【0008】2)通常の論理シミュレータでは論理シミ
ュレーション処理時間がログポイント数に依存せず,全
ネットをログポイントにしても処理時間はあまりかわら
ない。
ュレーション処理時間がログポイント数に依存せず,全
ネットをログポイントにしても処理時間はあまりかわら
ない。
【0009】そのため,故障追跡の過程で使用しないロ
グポイントの期待値波形を多数用意することとなり,論
理シミュレーションデータに多くの無駄がある。また処
理時間Tは,テストパタン長を一定とすると,
グポイントの期待値波形を多数用意することとなり,論
理シミュレーションデータに多くの無駄がある。また処
理時間Tは,テストパタン長を一定とすると,
【0010】
【数1】
【0011】であるため,集積回路規模が増大すると,
計算機による処理時間とデータ量が膨大なものとなり,
従来のこの種の故障診断装置を大規模な集積回路の故障
診断に適用することは大きな困難が伴った。
計算機による処理時間とデータ量が膨大なものとなり,
従来のこの種の故障診断装置を大規模な集積回路の故障
診断に適用することは大きな困難が伴った。
【0012】これに対して,Verilog(米国Cadence
社)をはじめとする最近の論理シミュレータでは,ログ
ポイントをコンパイル前に取り込むことでイベント処理
の最適化がはかられ,100kゲート級の集積回路でも
全体の論理シミュレーションが実用時間内で行うことが
可能となってきた。このような論理シミュレータの処理
時間Tは,テストパタン長を一定とするログポイント数
でほぼ決まり,
社)をはじめとする最近の論理シミュレータでは,ログ
ポイントをコンパイル前に取り込むことでイベント処理
の最適化がはかられ,100kゲート級の集積回路でも
全体の論理シミュレーションが実用時間内で行うことが
可能となってきた。このような論理シミュレータの処理
時間Tは,テストパタン長を一定とするログポイント数
でほぼ決まり,
【0013】
【数2】
【0014】で与えられる。回路規模が増大し,データ
がシミュレーションを実行するコンピュータの実メモリ
からあふれる程になると,mの値は2に近くなり,処理
時間が飛躍的に増大する。そのため,ログポイント数を
減らすことが短時間での論理シミュレーションを実行す
る必須の条件となる。
がシミュレーションを実行するコンピュータの実メモリ
からあふれる程になると,mの値は2に近くなり,処理
時間が飛躍的に増大する。そのため,ログポイント数を
減らすことが短時間での論理シミュレーションを実行す
る必須の条件となる。
【0015】ところが上記したように,従来の故障診断
装置では一定数以下にログポイント数を制限してシミュ
レーションを実行することを支援する手段がなく,全回
路ネットをログポイントとしている。そのため回路規模
の増大とともにシミュレーション時間が急速に長くな
り,このような最新の論理シミュレータを使用したとし
ても,実用時間の範囲でシミュレーションを行うことが
困難な状態に陥るという点では変わりがなかった。その
ため,ガイデッドプローブ診断が論理シミュレーション
の結果待ちのために中断する事態が発生するなどの問題
点があった。
装置では一定数以下にログポイント数を制限してシミュ
レーションを実行することを支援する手段がなく,全回
路ネットをログポイントとしている。そのため回路規模
の増大とともにシミュレーション時間が急速に長くな
り,このような最新の論理シミュレータを使用したとし
ても,実用時間の範囲でシミュレーションを行うことが
困難な状態に陥るという点では変わりがなかった。その
ため,ガイデッドプローブ診断が論理シミュレーション
の結果待ちのために中断する事態が発生するなどの問題
点があった。
【0016】また論理シミュレーション時間は,テスト
パタン長を短くすることで削減が可能であるが,集積回
路の規模とともにテストパタン長が増大する傾向にあ
り,診断のためにテストパタン数を削減することは,設
計者であっても一般に困難である。そのため,シミュレ
ーションデータ量も集積回路の規模とともに増大し,さ
らに全体の能率を下げる原因となっている。
パタン長を短くすることで削減が可能であるが,集積回
路の規模とともにテストパタン長が増大する傾向にあ
り,診断のためにテストパタン数を削減することは,設
計者であっても一般に困難である。そのため,シミュレ
ーションデータ量も集積回路の規模とともに増大し,さ
らに全体の能率を下げる原因となっている。
【0017】本発明の目的は,従来技術での上記した問
題点を解決し,ガイデッドプローブ法による故障診断の
過程での論理シミュレーション時間及びシミュレーショ
ンデータ量の削減を可能とし,特に,大規模集積回路の
故障診断の所要時間を,従来のガイデッドプローブ法に
比べ,総体として大幅に短縮できる集積回路故障診断装
置を提供することにある。
題点を解決し,ガイデッドプローブ法による故障診断の
過程での論理シミュレーション時間及びシミュレーショ
ンデータ量の削減を可能とし,特に,大規模集積回路の
故障診断の所要時間を,従来のガイデッドプローブ法に
比べ,総体として大幅に短縮できる集積回路故障診断装
置を提供することにある。
【0018】
【課題を解決するための手段】上記目的を達成するため
に,本発明においては,集積回路デバイスの内部回路を
直接プロービングして内部波形を測定する手段と,回路
接続設計情報に基づいて論理シミュレーションにより期
待値波形を得る手段と,測定波形と期待値波形とを比較
する手段と,この比較結果と回路接続設計情報とを入力
に受けて,故障ゲートが特定できるまで,次にプロービ
ングすべき内部回路ネットを決定して上記内部波形測定
手段に出力するガイデッドプローブ故障診断手段,から
構成される集積回路の故障診断装置において,故障の検
出された内部ネットの故障論理値に直接的または間接的
に論理動作上の影響を与えうる回路ネットを予め指定し
た数またはそれ以下の数だけ含む回路部分を上記回路接
続設計情報の中から抽出する手段を有する構成とする。
に,本発明においては,集積回路デバイスの内部回路を
直接プロービングして内部波形を測定する手段と,回路
接続設計情報に基づいて論理シミュレーションにより期
待値波形を得る手段と,測定波形と期待値波形とを比較
する手段と,この比較結果と回路接続設計情報とを入力
に受けて,故障ゲートが特定できるまで,次にプロービ
ングすべき内部回路ネットを決定して上記内部波形測定
手段に出力するガイデッドプローブ故障診断手段,から
構成される集積回路の故障診断装置において,故障の検
出された内部ネットの故障論理値に直接的または間接的
に論理動作上の影響を与えうる回路ネットを予め指定し
た数またはそれ以下の数だけ含む回路部分を上記回路接
続設計情報の中から抽出する手段を有する構成とする。
【0019】
【作用】従来の技術では,全内部回路ネットをログポイ
ントとした論理シミュレーションを行うのに対し,本発
明装置では上記手法により抽出した回路部分にログポイ
ントを絞り,論理シミュレーションを複数回に分けて行
うという点で異なる。
ントとした論理シミュレーションを行うのに対し,本発
明装置では上記手法により抽出した回路部分にログポイ
ントを絞り,論理シミュレーションを複数回に分けて行
うという点で異なる。
【0020】
【実施例】図1は本発明の実施例を説明する図であり,
従来の故障診断装置に対して,回路ネットの抽出手段が
新たに付加されている。図1により本発明装置の動作を
以下説明する。まず,ガイデッドプローブ診断手段21
は,回路接続設計情報22と予め検出された故障外部端
子または故障内部ネットの情報をもとに,次にプロービ
ングすべきネットを決定する。EBプローバ23はこう
して決められたネットに対応する集積回路上の配線パタ
ンを直接プロービングし,波形を測定する。波形比較手
段24は,期待値波形ファイル26より期待値波形を読
み出し,該測定波形と比較し,結果をガイデッドプロー
ブ故障診断手段に帰す。ここでもし期待値波形ファイル
に参照すべきネットに対応する波形が存在しない場合に
は,回路ネット抽出手段27により,最も最近に検出さ
れた故障回路ネットの故障論理値に論理動作上の影響を
与えうる所定の数以下のネット数を含む回路部分を切り
出し,その回路部分に含まれる回路ネットをログポイン
トとしてログポイントファイル28に出力する。このと
き,切り出す回路ブロックの規模は,その内部ネット数
が予め設定されたシミュレーション時間内に対して
(2)式より決定されるログポイントの数の範囲内にな
るように設定する。次に,論理シミュレータ25は該フ
ァイルのログポイント情報をもとに論理シミュレーショ
ンを行い,結果を期待値波形ファイル26に追加登録す
る。次にガイデッドプローブ診断手段21は,上記した
比較結果と回路接続設計情報22をもとに故障ゲートが
特定できたか否かを判定し,できない場合は次のプロー
ビング点を決定する。以後,このプロセスを故障箇所が
特定されるまで繰り返す。
従来の故障診断装置に対して,回路ネットの抽出手段が
新たに付加されている。図1により本発明装置の動作を
以下説明する。まず,ガイデッドプローブ診断手段21
は,回路接続設計情報22と予め検出された故障外部端
子または故障内部ネットの情報をもとに,次にプロービ
ングすべきネットを決定する。EBプローバ23はこう
して決められたネットに対応する集積回路上の配線パタ
ンを直接プロービングし,波形を測定する。波形比較手
段24は,期待値波形ファイル26より期待値波形を読
み出し,該測定波形と比較し,結果をガイデッドプロー
ブ故障診断手段に帰す。ここでもし期待値波形ファイル
に参照すべきネットに対応する波形が存在しない場合に
は,回路ネット抽出手段27により,最も最近に検出さ
れた故障回路ネットの故障論理値に論理動作上の影響を
与えうる所定の数以下のネット数を含む回路部分を切り
出し,その回路部分に含まれる回路ネットをログポイン
トとしてログポイントファイル28に出力する。このと
き,切り出す回路ブロックの規模は,その内部ネット数
が予め設定されたシミュレーション時間内に対して
(2)式より決定されるログポイントの数の範囲内にな
るように設定する。次に,論理シミュレータ25は該フ
ァイルのログポイント情報をもとに論理シミュレーショ
ンを行い,結果を期待値波形ファイル26に追加登録す
る。次にガイデッドプローブ診断手段21は,上記した
比較結果と回路接続設計情報22をもとに故障ゲートが
特定できたか否かを判定し,できない場合は次のプロー
ビング点を決定する。以後,このプロセスを故障箇所が
特定されるまで繰り返す。
【0021】図2は,回路ネットの抽出手段により故障
回路ネットの論理値に論理動作上の影響を与えうる所定
の数以下のネット数を含む回路部分を切り出すための第
1の実施例である。故障外部端子Aを故障追跡の出発点
としたときこの端子に1を付与し,次にこの端子に信号
を出力する全論理セルの全入力端子のネットにすべて2
を付与する。次に,2を付与されたネットに信号出力す
る全論理セルの全入力端子のネットに全て3を付与す
る。このような番号付け手順は横型探索による番号付け
と呼ばれるが,この探索手順を繰り返し,番号付けされ
たネット数が所定の数になったところで探索を止める。
番号付けされた回路部分のネット名をログポイントとし
てファイル出力する。また故障追跡経路が該回路部分を
抜けて内部回路ネットBに達し,このネットが故障と判
定された場合には,これより先の故障追跡経路で必要な
期待値波形を得るために,ログポイントを新たに設定し
て論理シミュレーションを再度行う必要が生じる。この
ときには,ネットBを出発点にして横型探索による番号
付けを行い,番号付けされたネット数が所定の数になっ
たところで探索を止める。番号付けされた回路部分のネ
ット名をログポイントとしてファイル出力する。以後同
様の過程を故障ゲートが特定されるまで繰り返す。
回路ネットの論理値に論理動作上の影響を与えうる所定
の数以下のネット数を含む回路部分を切り出すための第
1の実施例である。故障外部端子Aを故障追跡の出発点
としたときこの端子に1を付与し,次にこの端子に信号
を出力する全論理セルの全入力端子のネットにすべて2
を付与する。次に,2を付与されたネットに信号出力す
る全論理セルの全入力端子のネットに全て3を付与す
る。このような番号付け手順は横型探索による番号付け
と呼ばれるが,この探索手順を繰り返し,番号付けされ
たネット数が所定の数になったところで探索を止める。
番号付けされた回路部分のネット名をログポイントとし
てファイル出力する。また故障追跡経路が該回路部分を
抜けて内部回路ネットBに達し,このネットが故障と判
定された場合には,これより先の故障追跡経路で必要な
期待値波形を得るために,ログポイントを新たに設定し
て論理シミュレーションを再度行う必要が生じる。この
ときには,ネットBを出発点にして横型探索による番号
付けを行い,番号付けされたネット数が所定の数になっ
たところで探索を止める。番号付けされた回路部分のネ
ット名をログポイントとしてファイル出力する。以後同
様の過程を故障ゲートが特定されるまで繰り返す。
【0022】図3は,回路ネットの抽出手段により故障
回路ネットの論理値に論理動作上の影響を与えうる所定
の数以下のネット数を含む回路部分を切り出すための第
2の実施例である。まず故障外部端子Aを故障追跡の出
発点としたとき,この端子に信号出力する論理セルを含
む各設計階層の機能ブロックのなかで,内部に含むネッ
ト数が所定の範囲内にあるブロックXを回路部分として
切り出し,その全内部ネットをログポイントとしてファ
イルを生成する。故障診断の過程で,故障追跡経路がブ
ロックXを抜け,入力側のネットBに達し,ネットBが
故障と判定されたならば,新たなログポイントを設定し
て論理シミュレーションを行う必要が生じる。この場合
は,ネットBに信号を出力し,かつネット数が所定の範
囲内にあるブロックYを回路部分として切り出し,その
全内部ネットをログポイントとしてファイルを生成す
る。以後,このプロセスを故障箇所が特定されるまで繰
り返す。
回路ネットの論理値に論理動作上の影響を与えうる所定
の数以下のネット数を含む回路部分を切り出すための第
2の実施例である。まず故障外部端子Aを故障追跡の出
発点としたとき,この端子に信号出力する論理セルを含
む各設計階層の機能ブロックのなかで,内部に含むネッ
ト数が所定の範囲内にあるブロックXを回路部分として
切り出し,その全内部ネットをログポイントとしてファ
イルを生成する。故障診断の過程で,故障追跡経路がブ
ロックXを抜け,入力側のネットBに達し,ネットBが
故障と判定されたならば,新たなログポイントを設定し
て論理シミュレーションを行う必要が生じる。この場合
は,ネットBに信号を出力し,かつネット数が所定の範
囲内にあるブロックYを回路部分として切り出し,その
全内部ネットをログポイントとしてファイルを生成す
る。以後,このプロセスを故障箇所が特定されるまで繰
り返す。
【0023】以上説明したように,本発明装置にあって
は任意の故障回路ネットの故障論理値に論理動作上の影
響を与えうる所定の数以下のネット数を含む回路部分を
抽出し,その内部回路ネットをログポイントとしてファ
イルに出力するシミュレーションログポイント生成手段
を有している。そのため,ガイデッドプローブ法による
故障追跡の過程での論理シミュレーションのログポイン
ト数を最小限におさえた論理シミュレーションが可能で
あり,一回あたりの論理シミュレーション時間の大幅削
減が実現される。いま仮に一つの故障を追跡したときの
全論理シミュレーション回数を3回とし,各々のログポ
イント数をS1,S2,S3とすると,全体の論理シミ
ュレーション処理時間T1は,
は任意の故障回路ネットの故障論理値に論理動作上の影
響を与えうる所定の数以下のネット数を含む回路部分を
抽出し,その内部回路ネットをログポイントとしてファ
イルに出力するシミュレーションログポイント生成手段
を有している。そのため,ガイデッドプローブ法による
故障追跡の過程での論理シミュレーションのログポイン
ト数を最小限におさえた論理シミュレーションが可能で
あり,一回あたりの論理シミュレーション時間の大幅削
減が実現される。いま仮に一つの故障を追跡したときの
全論理シミュレーション回数を3回とし,各々のログポ
イント数をS1,S2,S3とすると,全体の論理シミ
ュレーション処理時間T1は,
【0024】
【数3】
【0025】となる一方,集積回路の全内部ネットをロ
グピンとした場合の処理時間T2は,
グピンとした場合の処理時間T2は,
【0026】
【数4】
【0027】となる。大規模な集積回路では,mは2に
近くなるため,
近くなるため,
【0028】
【数5】
【0029】となる。すなわち,ログポイントを分割す
ることで,論理シミュレーションは複数回にわたるが,
総体としての論理シミュレーションの計算機処理時間は
大幅に削減されることとなる。また,論理シミュレーシ
ョンのデータ量はログポイント数に比例するからEの分
だけ削減されることとなる。
ることで,論理シミュレーションは複数回にわたるが,
総体としての論理シミュレーションの計算機処理時間は
大幅に削減されることとなる。また,論理シミュレーシ
ョンのデータ量はログポイント数に比例するからEの分
だけ削減されることとなる。
【0030】
【発明の効果】以上説明したように本発明装置では,ガ
イデッドプローブ法による故障診断の過程での論理シミ
ュレーション時間及びシミュレーションデータ量の大幅
削減が期待できる。特に,大規模な集積回路の故障診断
期間が,従来のガイデッドプローブ法に比べ,総体とし
て大幅に短縮されるなどの効果がある。
イデッドプローブ法による故障診断の過程での論理シミ
ュレーション時間及びシミュレーションデータ量の大幅
削減が期待できる。特に,大規模な集積回路の故障診断
期間が,従来のガイデッドプローブ法に比べ,総体とし
て大幅に短縮されるなどの効果がある。
【図1】本発明装置の構成を説明する図。
【図2】本発明装置による横型探索によるシミュレーシ
ョンログポイントの算出法を説明する図。
ョンログポイントの算出法を説明する図。
【図3】本発明装置による機能ブロック単位でシミュレ
ーションログポイントを算出する方法を説明する図。
ーションログポイントを算出する方法を説明する図。
【図4】従来のガイデッドプローブ法による集積回路の
故障診断手法を説明する図で,(a)は診断手順の説明
図,(b),(c),(d)はそれぞれ波形比較例を示
す図。
故障診断手法を説明する図で,(a)は診断手順の説明
図,(b),(c),(d)はそれぞれ波形比較例を示
す図。
【図5】従来の集積回路故障診断装置の構成を示す図。
【符号の説明】 21 ガイデッドプローブ診断手段 22 回路接続設計情報 23 EBプローバ 24 波形比較手段 25 論理シミュレータ 26 期待値波形ファイル 27 回路ネット抽出手段 28 ログポイントファイル
Claims (1)
- 【請求項1】集積回路デバイスの内部回路を直接プロー
ビングして内部波形を測定する手段と,回路接続設計情
報に基づいて論理シミュレーションにより期待値波形を
得る手段と,測定波形と期待値波形とを比較する手段
と,この比較結果と回路接続設計情報とを入力に受け
て,故障ゲートが特定できるまで,次にプロービングす
べき内部回路ネットを決定して上記内部波形測定手段に
出力するガイデッドプローブ故障診断手段,から構成さ
れる集積回路の故障診断装置において,故障の検出され
た内部ネットの故障論理値に直接的または間接的に論理
動作上の影響を与えうる回路ネットを予め指定した数ま
たはそれ以下の数だけ含む回路部分を上記回路接続設計
情報の中から抽出する手段を有することを特徴とする集
積回路の故障診断装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04313459A JP3126833B2 (ja) | 1992-11-24 | 1992-11-24 | 集積回路の故障診断装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04313459A JP3126833B2 (ja) | 1992-11-24 | 1992-11-24 | 集積回路の故障診断装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06160475A true JPH06160475A (ja) | 1994-06-07 |
JP3126833B2 JP3126833B2 (ja) | 2001-01-22 |
Family
ID=18041561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04313459A Expired - Fee Related JP3126833B2 (ja) | 1992-11-24 | 1992-11-24 | 集積回路の故障診断装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3126833B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6308293B1 (en) | 1997-09-30 | 2001-10-23 | Nec Corporation | Fault diagnosis apparatus and recording medium with a fault diagnosis program recorded thereon |
-
1992
- 1992-11-24 JP JP04313459A patent/JP3126833B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6308293B1 (en) | 1997-09-30 | 2001-10-23 | Nec Corporation | Fault diagnosis apparatus and recording medium with a fault diagnosis program recorded thereon |
Also Published As
Publication number | Publication date |
---|---|
JP3126833B2 (ja) | 2001-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6609229B1 (en) | Method for automatically generating checkers for finding functional defects in a description of a circuit | |
Cox et al. | A method of fault analysis for test generation and fault diagnosis | |
US7870519B2 (en) | Method for determining features associated with fails of integrated circuits | |
US20050131665A1 (en) | Method for automatically searching for functional defects in a description of a circuit | |
Bollinger et al. | Test generation for I/sub DDQ/testing of bridging faults in CMOS circuits | |
JP3018996B2 (ja) | 故障個所特定化方法 | |
US5796990A (en) | Hierarchical fault modeling system and method | |
Wang et al. | Delay-fault diagnosis using timing information | |
Kim et al. | Multiple faults: Modeling, simulation and test | |
Wu et al. | An efficient diagnosis-aware ATPG procedure to enhance diagnosis resolution and test compaction | |
JP2003084036A (ja) | 診断システム及び診断方法 | |
Kung et al. | Generating single-and double-pattern tests for multiple CMOS fault models in one ATPG run | |
KR100506769B1 (ko) | 고속 테스트 패턴 평가 장치 | |
US6789223B2 (en) | Method for optimizing test development for digital circuits | |
US6532571B1 (en) | Method to improve a testability analysis of a hierarchical design | |
US20100131910A1 (en) | Simulating Scan Tests with Reduced Resources | |
JPH06160475A (ja) | 集積回路の故障診断装置 | |
JPH0213868A (ja) | コスト関数統制サーチ法 | |
Chess et al. | Generating test patterns for bridge faults in CMOS ICs | |
Mahlstedt | DELTEST: Deterministic test generation for gate delay faults | |
Lioy | On the equivalence of fanout-point faults | |
Lee et al. | An efficient procedure to generate highly compact diagnosis patterns for transition faults | |
JP2715989B2 (ja) | Iddqを用いたCMOS論理回路の故障箇所の絞り込み方法 | |
Helmreich et al. | Virtual test of noise and jitter parameters | |
Takahashi et al. | Diagnosis of single gate delay faults in combinational circuits using delay fault simulation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071102 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |