JP2000009810A - 半導体試験用デ―タ処理装置及び方法並びに半導体試験装置 - Google Patents
半導体試験用デ―タ処理装置及び方法並びに半導体試験装置Info
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Abstract
(57)【要約】
【課題】 半導体装置のテスト時に正確なテストデータ
の生成及びシュミレーションデータとテストデータとの
相互間の変換が容易に可能であり、シュミレーションデ
ータ精度と半導体装置用テスタ精度との検証，不確定イ
ベント及びＩ／Ｏデットバンドの検証を行なうことが可
能となる半導体試験用データ処理装置及び方法並びに半
導体試験装置を提供することを目的とする。 【解決手段】 半導体のシュミレーションデータを取り
込むイベント情報バッファ１４と、取り込むデータ部分
を指定するサイクルカウンタ１６と、取り込んだデータ
から変化の状態と変化の時間とを取り込み記憶するタイ
ミング情報バッファ１５と、取り込んだデータによりテ
スタ１９に供給できるテストデータを作成するテストデ
ータバッファ１７とを有することにより前記課題を解決
することが可能となる。
の生成及びシュミレーションデータとテストデータとの
相互間の変換が容易に可能であり、シュミレーションデ
ータ精度と半導体装置用テスタ精度との検証，不確定イ
ベント及びＩ／Ｏデットバンドの検証を行なうことが可
能となる半導体試験用データ処理装置及び方法並びに半
導体試験装置を提供することを目的とする。 【解決手段】 半導体のシュミレーションデータを取り
込むイベント情報バッファ１４と、取り込むデータ部分
を指定するサイクルカウンタ１６と、取り込んだデータ
から変化の状態と変化の時間とを取り込み記憶するタイ
ミング情報バッファ１５と、取り込んだデータによりテ
スタ１９に供給できるテストデータを作成するテストデ
ータバッファ１７とを有することにより前記課題を解決
することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の試験
に係り、特に半導体装置の試験時に使用するテストデー
タを作成する半導体試験用データ処理装置及び方法に関
する。
に係り、特に半導体装置の試験時に使用するテストデー
タを作成する半導体試験用データ処理装置及び方法に関
する。
【０００２】
【従来の技術】近年、集積回路，大規模集積回路（以
下、ＬＳＩと言う）の小型化，高集積化に伴いＬＳＩ等
の動作検証を行なう半導体装置のテストが重要になって
きている。半導体装置のテストは、半導体設計時にソフ
トウエアで仮想的に機能動作を行なった結果を所定の時
間単位で採取した情報であるシュミレーションデータを
利用して行われ、時間軸に対応するシュミレーションデ
ータをサイクル（周期）軸に対応するテストデータに加
工して、そのテストデータを利用してテスタで行なうの
が一般的である。そのシュミレーションデータをテスト
データに加工する方法には、シュミレーションデータを
特定の時間でサンプリングすることにより一定周期毎の
テストデータに加工する方法がある。
下、ＬＳＩと言う）の小型化，高集積化に伴いＬＳＩ等
の動作検証を行なう半導体装置のテストが重要になって
きている。半導体装置のテストは、半導体設計時にソフ
トウエアで仮想的に機能動作を行なった結果を所定の時
間単位で採取した情報であるシュミレーションデータを
利用して行われ、時間軸に対応するシュミレーションデ
ータをサイクル（周期）軸に対応するテストデータに加
工して、そのテストデータを利用してテスタで行なうの
が一般的である。そのシュミレーションデータをテスト
データに加工する方法には、シュミレーションデータを
特定の時間でサンプリングすることにより一定周期毎の
テストデータに加工する方法がある。
【０００３】ここで、図１６，図１７を利用して従来の
シュミレーションデータをテストデータに加工する手順
を説明する。図１６はシュミレーションデータをテスト
データに加工する手順を示す一例のフローチャートであ
り、図１７はシュミレーションデータのイベント情報及
びテストデータのサイクル情報の一例の説明図を示す。
ここで、シュミレーションデータのイベント情報とはシ
ュミレーションデータのタイミング情報であり、テスト
データのサイクル情報とはシュミレーションデータを特
定時間でサンプリングして求めた一定サイクル毎のイベ
ント情報である。
シュミレーションデータをテストデータに加工する手順
を説明する。図１６はシュミレーションデータをテスト
データに加工する手順を示す一例のフローチャートであ
り、図１７はシュミレーションデータのイベント情報及
びテストデータのサイクル情報の一例の説明図を示す。
ここで、シュミレーションデータのイベント情報とはシ
ュミレーションデータのタイミング情報であり、テスト
データのサイクル情報とはシュミレーションデータを特
定時間でサンプリングして求めた一定サイクル毎のイベ
ント情報である。
【０００４】ここで、図１７（Ａ）に示すような入力端
子１０１，１０２及び出力端子１０３を有するＬＳＩ１
００の動作検証を行なう手順を図１６のフローチャート
に従って説明する。ステップＳ１００では、ＬＳＩ１０
０の機能を仮想的にソフトウエアで機能動作させた時に
そのＬＳＩ入出力端子１０１〜１０３に現れる図１７
（Ｂ）に示すシュミレーションデータのタイミング図か
ら信号のイベント（変化）の情報を採取する。
子１０１，１０２及び出力端子１０３を有するＬＳＩ１
００の動作検証を行なう手順を図１６のフローチャート
に従って説明する。ステップＳ１００では、ＬＳＩ１０
０の機能を仮想的にソフトウエアで機能動作させた時に
そのＬＳＩ入出力端子１０１〜１０３に現れる図１７
（Ｂ）に示すシュミレーションデータのタイミング図か
ら信号のイベント（変化）の情報を採取する。
【０００５】図１７（Ｂ）は、ＬＳＩ１００のシュミレ
ーションデータのタイミング図を示し、入力端子１０
１，１０２に図１７（Ｂ）に示す入力端子１０１，１０
２の信号を入力すると、出力端子１０３に図１７（Ｂ）
に示す出力端子１０３の信号が出力されることを示して
いる。ステップＳ１００に続いてステップＳ１１０に進
み、図１７（Ｂ）のシュミレーションデータのイベント
情報を特定時間でサンプリングしてテストデータを求め
るために必要な図１７（Ｄ）に示すテストタイミング情
報を作成する。図１７（Ｄ）のテストタイミング情報
は、テストタイミング情報が複数ある場合に各テストタ
イミング情報を識別するためのタイミングナンバ（以
下、ＴＮＯという）と、シュミレーションデータのイベ
ント情報をサンプリングするサンプリング時間を示すサ
イクル（ＣＹＣＬＥ）情報と、入力端子１０１，１０２
及び出力端子１０３のサンプリング時間毎の信号の変化
の様子を表すイベント識別とを含んでいる。ここで、イ
ベント識別とはサンプリング時間毎の信号の変化の様子
を識別するための情報であり、例えばＮＲＺ（Ｎｏｎ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形やＲＺ（Ｒｅｔｕ
ｒｎ ｔｏ Ｚｅｒｏ）波形であることを示す。
ーションデータのタイミング図を示し、入力端子１０
１，１０２に図１７（Ｂ）に示す入力端子１０１，１０
２の信号を入力すると、出力端子１０３に図１７（Ｂ）
に示す出力端子１０３の信号が出力されることを示して
いる。ステップＳ１００に続いてステップＳ１１０に進
み、図１７（Ｂ）のシュミレーションデータのイベント
情報を特定時間でサンプリングしてテストデータを求め
るために必要な図１７（Ｄ）に示すテストタイミング情
報を作成する。図１７（Ｄ）のテストタイミング情報
は、テストタイミング情報が複数ある場合に各テストタ
イミング情報を識別するためのタイミングナンバ（以
下、ＴＮＯという）と、シュミレーションデータのイベ
ント情報をサンプリングするサンプリング時間を示すサ
イクル（ＣＹＣＬＥ）情報と、入力端子１０１，１０２
及び出力端子１０３のサンプリング時間毎の信号の変化
の様子を表すイベント識別とを含んでいる。ここで、イ
ベント識別とはサンプリング時間毎の信号の変化の様子
を識別するための情報であり、例えばＮＲＺ（Ｎｏｎ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形やＲＺ（Ｒｅｔｕ
ｒｎ ｔｏ Ｚｅｒｏ）波形であることを示す。
【０００６】ステップＳ１１０に続いてステップＳ１２
０に進み、ステップＳ１１０で作成された図１７（Ｄ）
のテストタイミング情報に従って、図１７（Ｂ）のシュ
ミレーションデータをサンプリングしてステップＳ１３
０に進む。ステップＳ１３０では、ステップＳ１２０で
サンプリングされたシュミレーションデータから図１７
（Ｃ）に示すテストデータが作成される。ここで、テス
トデータはサンプリング時間毎の入力端子１０１，１０
２の入力信号及び出力端子１０３の出力信号と、サンプ
リングに使用したテストタイミング情報のＴＮＯを含ん
でいる。
０に進み、ステップＳ１１０で作成された図１７（Ｄ）
のテストタイミング情報に従って、図１７（Ｂ）のシュ
ミレーションデータをサンプリングしてステップＳ１３
０に進む。ステップＳ１３０では、ステップＳ１２０で
サンプリングされたシュミレーションデータから図１７
（Ｃ）に示すテストデータが作成される。ここで、テス
トデータはサンプリング時間毎の入力端子１０１，１０
２の入力信号及び出力端子１０３の出力信号と、サンプ
リングに使用したテストタイミング情報のＴＮＯを含ん
でいる。
【０００７】以上のように、シュミレーションデータか
らテストデータが作成されているのであるが、図１７の
例は図１７（Ｂ）のシュミレーションデータのタイミン
グ図に示すように、イベントのタイミングが５ｎｓ（ナ
ノセカンド）１種類であるため、図１７（Ｄ）に示すテ
ストタイミング情報は１種類である。以上のようにして
作成したテストデータを利用してテスタ等によりＬＳＩ
テストを行なっていた。
らテストデータが作成されているのであるが、図１７の
例は図１７（Ｂ）のシュミレーションデータのタイミン
グ図に示すように、イベントのタイミングが５ｎｓ（ナ
ノセカンド）１種類であるため、図１７（Ｄ）に示すテ
ストタイミング情報は１種類である。以上のようにして
作成したテストデータを利用してテスタ等によりＬＳＩ
テストを行なっていた。
【０００８】
【発明が解決しようとする課題】しかしながら、シュミ
レーションデータを特定の時間でサンプリングしてテス
トデータに加工する方法は、取り扱うシュミレーション
データのイベント情報に対応したテストタイミング情報
をタイミングテンプレートとしてあらかじめ複数個作成
しておかなけらばならない。しかも、そのテストタイミ
ング情報が正確に作成されていないと適切な位置でサン
プリングが行われず、作成されたテストデータにイベン
ト情報の見落としやイベント時間のずれ等が発生し、テ
ストデータから元のシュミレーションデータへの加工が
できないという問題があった。
レーションデータを特定の時間でサンプリングしてテス
トデータに加工する方法は、取り扱うシュミレーション
データのイベント情報に対応したテストタイミング情報
をタイミングテンプレートとしてあらかじめ複数個作成
しておかなけらばならない。しかも、そのテストタイミ
ング情報が正確に作成されていないと適切な位置でサン
プリングが行われず、作成されたテストデータにイベン
ト情報の見落としやイベント時間のずれ等が発生し、テ
ストデータから元のシュミレーションデータへの加工が
できないという問題があった。
【０００９】また、シュミレーションデータをテストタ
イミング情報に従ってサンプリングしてテストデータに
加工する方法により作成したテストデータは、シュミレ
ーションデータとテスタとの間の測定精度の整合につい
て考慮されていないため測定精度の整合が不十分となる
という問題と、シュミレーションデータに含まれている
テスタの測定精度を超える精度の不確定イベントの検証
について考慮されていないためテスタの測定精度を超え
る精度の不確定イベントの検証ができないという問題と
があった。
イミング情報に従ってサンプリングしてテストデータに
加工する方法により作成したテストデータは、シュミレ
ーションデータとテスタとの間の測定精度の整合につい
て考慮されていないため測定精度の整合が不十分となる
という問題と、シュミレーションデータに含まれている
テスタの測定精度を超える精度の不確定イベントの検証
について考慮されていないためテスタの測定精度を超え
る精度の不確定イベントの検証ができないという問題と
があった。
【００１０】さらに、半導体装置のテストのサイクル時
間が短い場合、入力／出力状態を切り換えるのに必要な
Ｉ／Ｏデットバンド時間が確保されず、正確なテストが
行なえないという問題があった。本発明は、上記の点に
鑑みなされたもので、半導体装置のテスト時に正確なテ
ストデータの生成及びシュミレーションデータとテスト
データとの相互間の変換が容易に可能であり、そのテス
トデータを半導体試験装置で使用するときに、シュミレ
ーションデータ精度と半導体装置用テスタ精度との検
証，不確定イベント及びＩ／Ｏデットバンドの検証を行
なうことが可能となる半導体試験用データ処理装置及び
方法並びに半導体試験装置を提供することを目的とす
る。
間が短い場合、入力／出力状態を切り換えるのに必要な
Ｉ／Ｏデットバンド時間が確保されず、正確なテストが
行なえないという問題があった。本発明は、上記の点に
鑑みなされたもので、半導体装置のテスト時に正確なテ
ストデータの生成及びシュミレーションデータとテスト
データとの相互間の変換が容易に可能であり、そのテス
トデータを半導体試験装置で使用するときに、シュミレ
ーションデータ精度と半導体装置用テスタ精度との検
証，不確定イベント及びＩ／Ｏデットバンドの検証を行
なうことが可能となる半導体試験用データ処理装置及び
方法並びに半導体試験装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の本発明は、半導体装置を試験
するためのテストデータを処理する半導体試験用データ
処理装置において、前記半導体装置の動作をシュミレー
トする時間軸に対応したシュミレーションデータが供給
され、前記シュミレーションデータの変化に基づきイベ
ント軸に対応した前記テストデータを加工することを特
徴とする。
するため、請求項１記載の本発明は、半導体装置を試験
するためのテストデータを処理する半導体試験用データ
処理装置において、前記半導体装置の動作をシュミレー
トする時間軸に対応したシュミレーションデータが供給
され、前記シュミレーションデータの変化に基づきイベ
ント軸に対応した前記テストデータを加工することを特
徴とする。
【００１２】このように、時間軸に対応したシュミレー
ションデータをイベント軸に対応したテストデータに変
換することで、予めサンプリング情報を作成することな
くシュミレーションデータをテストデータに加工するこ
とすることが可能となり、工程短縮が可能となる。ま
た、請求項２記載の発明は、半導体装置を試験するため
のテストデータを処理する半導体試験用データ処理方法
において、前記半導体装置の機能をソフトウエアで仮想
的に動作させたときに前記半導体装置内部で発生した状
態の変化を時間軸で記録したシュミレーションデータと
して入力する工程と、前記取り込んだシュミレーション
データから前記状態が変化した時刻と変化の状態とを生
成する工程と、前記生成された時刻と変化の状態から前
記テストデータを生成する工程とを有することを特徴と
する。
ションデータをイベント軸に対応したテストデータに変
換することで、予めサンプリング情報を作成することな
くシュミレーションデータをテストデータに加工するこ
とすることが可能となり、工程短縮が可能となる。ま
た、請求項２記載の発明は、半導体装置を試験するため
のテストデータを処理する半導体試験用データ処理方法
において、前記半導体装置の機能をソフトウエアで仮想
的に動作させたときに前記半導体装置内部で発生した状
態の変化を時間軸で記録したシュミレーションデータと
して入力する工程と、前記取り込んだシュミレーション
データから前記状態が変化した時刻と変化の状態とを生
成する工程と、前記生成された時刻と変化の状態から前
記テストデータを生成する工程とを有することを特徴と
する。
【００１３】このように、時間軸で記録したシュミレー
ションデータから前記時刻と変化の状態とを生成するの
で、前記シュミレーションデータにより前記半導体装置
内部で発生した状態の変化を正確に検出することが可能
となり、よって、正確なテストデータの生成が可能とな
る。また、請求項３記載の発明は、半導体装置を試験す
るためのテストデータを処理する半導体試験用データ処
理装置において、前記半導体装置の機能をソフトウエア
で仮想的に動作させたときに前記半導体装置内部で発生
した状態の変化を時間軸で記録したシュミレーションデ
ータとして入力するイベント情報記憶部と、前記取り込
んだシュミレーションデータから前記状態が変化した時
刻と変化の状態とを生成するタイミング情報記憶部と、
前記生成された時刻と変化の状態から前記テストデータ
を生成するテストデータ記憶部とを有することを特徴と
する。
ションデータから前記時刻と変化の状態とを生成するの
で、前記シュミレーションデータにより前記半導体装置
内部で発生した状態の変化を正確に検出することが可能
となり、よって、正確なテストデータの生成が可能とな
る。また、請求項３記載の発明は、半導体装置を試験す
るためのテストデータを処理する半導体試験用データ処
理装置において、前記半導体装置の機能をソフトウエア
で仮想的に動作させたときに前記半導体装置内部で発生
した状態の変化を時間軸で記録したシュミレーションデ
ータとして入力するイベント情報記憶部と、前記取り込
んだシュミレーションデータから前記状態が変化した時
刻と変化の状態とを生成するタイミング情報記憶部と、
前記生成された時刻と変化の状態から前記テストデータ
を生成するテストデータ記憶部とを有することを特徴と
する。
【００１４】このように、シュミレーションデータを入
力して、前記シュミレーションデータから前記状態が変
化した時刻と変化の状態とを生成するタイミング情報記
憶部と、前記生成された時刻と変化の状態から前記テス
トデータを生成するテストデータ記憶部とを有すること
により、予めサンプリング情報を作成することなくシュ
ミレーションデータから必要な情報を取り出し、処理を
行なってテストデータに加工することが可能となり、工
程短縮が可能となる。
力して、前記シュミレーションデータから前記状態が変
化した時刻と変化の状態とを生成するタイミング情報記
憶部と、前記生成された時刻と変化の状態から前記テス
トデータを生成するテストデータ記憶部とを有すること
により、予めサンプリング情報を作成することなくシュ
ミレーションデータから必要な情報を取り出し、処理を
行なってテストデータに加工することが可能となり、工
程短縮が可能となる。
【００１５】また、請求項４記載の発明は、請求項３記
載の半導体試験用データ処理装置において、前記シュミ
レーションデータから加工された前記テストデータを、
元のシュミレーションデータに戻すことを特徴とする。
このように、時間軸に対応したシュミレーションデータ
をイベント軸に対応したテストデータに変換するとき
に、前記シュミレーションデータにより前記半導体装置
内部で発生した状態の変化を正確に検出でき、正確なテ
ストデータの生成が可能なので、前記テストデータから
元のシュミレーションデータに戻す処理も可能となる。
載の半導体試験用データ処理装置において、前記シュミ
レーションデータから加工された前記テストデータを、
元のシュミレーションデータに戻すことを特徴とする。
このように、時間軸に対応したシュミレーションデータ
をイベント軸に対応したテストデータに変換するとき
に、前記シュミレーションデータにより前記半導体装置
内部で発生した状態の変化を正確に検出でき、正確なテ
ストデータの生成が可能なので、前記テストデータから
元のシュミレーションデータに戻す処理も可能となる。
【００１６】また、請求項５記載の発明は、請求項４記
載の半導体試験用データ処理装置において、前記シュミ
レーションデータの測定精度と前記半導体装置用テスタ
の測定精度との差により発生する測定誤差を補正した前
記テストデータを作成する手段を有することを特徴とす
る。このように、シュミレーションデータの測定精度と
前記半導体装置用テスタの測定精度との差により発生す
る測定誤差を補正したテストデータを作成する手段を有
することにより、半導体試験の精度を上げることが可能
となる。
載の半導体試験用データ処理装置において、前記シュミ
レーションデータの測定精度と前記半導体装置用テスタ
の測定精度との差により発生する測定誤差を補正した前
記テストデータを作成する手段を有することを特徴とす
る。このように、シュミレーションデータの測定精度と
前記半導体装置用テスタの測定精度との差により発生す
る測定誤差を補正したテストデータを作成する手段を有
することにより、半導体試験の精度を上げることが可能
となる。
【００１７】また、請求項６記載の発明は、請求項５記
載の半導体試験用データ処理装置において、前記タイミ
ング情報記憶部は、前記シュミレーションデータの変化
の状態及び時刻を、既に前記タイミング情報記憶部に記
憶されている以前の前記シュミレーションデータの変化
の状態及び時刻と比較し、前記既にタイミング情報記憶
部分に記憶されている以前のシュミレーションデータの
変化の状態及び時刻と異なっているときに前記シュミレ
ーションデータの変化の状態及び時刻を前記タイミング
情報記憶部に保存することを特徴とする。
載の半導体試験用データ処理装置において、前記タイミ
ング情報記憶部は、前記シュミレーションデータの変化
の状態及び時刻を、既に前記タイミング情報記憶部に記
憶されている以前の前記シュミレーションデータの変化
の状態及び時刻と比較し、前記既にタイミング情報記憶
部分に記憶されている以前のシュミレーションデータの
変化の状態及び時刻と異なっているときに前記シュミレ
ーションデータの変化の状態及び時刻を前記タイミング
情報記憶部に保存することを特徴とする。
【００１８】このように、タイミング情報記憶部に記憶
されている以前のシュミレーションの変化の状態及び時
刻と、新しく書き込むシュミレーションの変化の状態及
び時刻とを比較して、新しく書き込むシュミレーション
データの変化の状態及び時刻と重複したシュミレーショ
ンデータの変化の状態及び時刻がタイミング情報記憶部
に記憶されていない場合にのみタイミング情報記憶部に
新しく書き込むシュミレーションデータの変化の状態及
び時刻を書き込むこと、及び、タイミング情報記憶部に
記憶するシュミレーションデータの変化の状態及び時刻
を識別できるようにすることで、重複するデータを格納
する必要がなくなり記憶容量の節約となる。
されている以前のシュミレーションの変化の状態及び時
刻と、新しく書き込むシュミレーションの変化の状態及
び時刻とを比較して、新しく書き込むシュミレーション
データの変化の状態及び時刻と重複したシュミレーショ
ンデータの変化の状態及び時刻がタイミング情報記憶部
に記憶されていない場合にのみタイミング情報記憶部に
新しく書き込むシュミレーションデータの変化の状態及
び時刻を書き込むこと、及び、タイミング情報記憶部に
記憶するシュミレーションデータの変化の状態及び時刻
を識別できるようにすることで、重複するデータを格納
する必要がなくなり記憶容量の節約となる。
【００１９】また、請求項７記載の発明は、請求項６記
載の半導体試験用データ処理装置において、前記半導体
装置用テスタの測定精度より高精度な前記シュミレーシ
ョンデータの変化の状態及び時刻を、前記半導体装置用
テスタの測定精度の倍数に補正することを特徴とする。
このように、半導体装置用テスタの測定精度より高精度
なシュミレーションデータの変化の状態及び時刻を、半
導体装置用テスタの測定精度の倍数に補正することによ
り、半導体試験の精度が向上し、故障検出率を上げるこ
とが可能となる。
載の半導体試験用データ処理装置において、前記半導体
装置用テスタの測定精度より高精度な前記シュミレーシ
ョンデータの変化の状態及び時刻を、前記半導体装置用
テスタの測定精度の倍数に補正することを特徴とする。
このように、半導体装置用テスタの測定精度より高精度
なシュミレーションデータの変化の状態及び時刻を、半
導体装置用テスタの測定精度の倍数に補正することによ
り、半導体試験の精度が向上し、故障検出率を上げるこ
とが可能となる。
【００２０】また、請求項８記載の発明は、請求項７記
載の半導体試験用データ処理装置において、前記半導体
試験用データ処理装置を前記半導体装置用テスタの中に
含むことを特徴とする。このように、半導体試験用デー
タ処理装置を前記半導体装置用テスタの中に含むことに
より、シュミレーションデータからテストデータを生成
する機能を有する半導体試験装置を提供することが可能
となる。
載の半導体試験用データ処理装置において、前記半導体
試験用データ処理装置を前記半導体装置用テスタの中に
含むことを特徴とする。このように、半導体試験用デー
タ処理装置を前記半導体装置用テスタの中に含むことに
より、シュミレーションデータからテストデータを生成
する機能を有する半導体試験装置を提供することが可能
となる。
【００２１】また、請求項９記載の発明は、半導体装置
を試験するためのテストデータを処理する半導体試験用
データ処理方法において、前記半導体装置の動作をシュ
ミレートする時間軸に対応したシュミレーションデータ
の入力状態と出力状態との切り替わり時間を計時する工
程と、前記入力状態と出力状態との切り替わり時間が半
導体装置用テスタの検出可能範囲内であるか判定する工
程と、前記判定に基づいて前記シュミレーションデータ
を変換する工程とを有することを特徴とする。
を試験するためのテストデータを処理する半導体試験用
データ処理方法において、前記半導体装置の動作をシュ
ミレートする時間軸に対応したシュミレーションデータ
の入力状態と出力状態との切り替わり時間を計時する工
程と、前記入力状態と出力状態との切り替わり時間が半
導体装置用テスタの検出可能範囲内であるか判定する工
程と、前記判定に基づいて前記シュミレーションデータ
を変換する工程とを有することを特徴とする。
【００２２】このように、シュミレーションデータの入
力状態と出力状態との切り替わり時間を計時し、その切
り替わり時間が半導体装置用テスタの検出可能範囲内で
あるか判定することにより、Ｉ／Ｏデットバンドを考慮
したテストデータの作成が可能となる。また、請求項１
０記載の発明は、半導体装置を試験するためのテストデ
ータを処理する半導体試験用データ処理装置において、
前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータの入力状態と出力状態との
切り替わり時間を計時する計時部と、前記入力状態と出
力状態との切り替わり時間が半導体装置用テスタの検出
可能範囲内であるか判定する判定部と、前記判定部の判
定に基づいて前記シュミレーションデータを変換する変
換部とを有することを特徴とする。
力状態と出力状態との切り替わり時間を計時し、その切
り替わり時間が半導体装置用テスタの検出可能範囲内で
あるか判定することにより、Ｉ／Ｏデットバンドを考慮
したテストデータの作成が可能となる。また、請求項１
０記載の発明は、半導体装置を試験するためのテストデ
ータを処理する半導体試験用データ処理装置において、
前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータの入力状態と出力状態との
切り替わり時間を計時する計時部と、前記入力状態と出
力状態との切り替わり時間が半導体装置用テスタの検出
可能範囲内であるか判定する判定部と、前記判定部の判
定に基づいて前記シュミレーションデータを変換する変
換部とを有することを特徴とする。
【００２３】このように、シュミレーションデータの入
力状態と出力状態との切り替わり時間を計時する計時部
と、その切り替わり時間が半導体装置用テスタの検出可
能範囲内であるか判定する判定部と、判定部による判定
に基づいてシュミレーションデータを変換する変換部と
を有することにより、Ｉ／Ｏデットバンドを考慮したテ
ストデータの作成が可能となる。
力状態と出力状態との切り替わり時間を計時する計時部
と、その切り替わり時間が半導体装置用テスタの検出可
能範囲内であるか判定する判定部と、判定部による判定
に基づいてシュミレーションデータを変換する変換部と
を有することにより、Ｉ／Ｏデットバンドを考慮したテ
ストデータの作成が可能となる。
【００２４】また、請求項１１記載の発明は、請求項１
０記載の半導体試験用データ処理装置において、前記計
時部は、前記シュミレーションデータの入力状態に含ま
れる最後の状態が変化した時刻と出力状態に含まれる最
初の状態が変化した時刻との間隔を前記入力状態と出力
状態との切り替わり時間として計時することを特徴とす
る。
０記載の半導体試験用データ処理装置において、前記計
時部は、前記シュミレーションデータの入力状態に含ま
れる最後の状態が変化した時刻と出力状態に含まれる最
初の状態が変化した時刻との間隔を前記入力状態と出力
状態との切り替わり時間として計時することを特徴とす
る。
【００２５】このように、シュミレーションデータの入
力状態に含まれる最後の状態が変化した時刻と出力状態
に含まれる最初の状態が変化した時刻との間隔を計時す
ることにより入力状態と出力状態との切り替わり時間を
得ることが可能となる。また、請求項１２記載の発明
は、請求項１１記載の半導体試験用データ処理装置にお
いて、前記変換部は前記判定部の判定が検出可能範囲内
でない場合、前記シュミレーションデータの出力状態を
無効とすることを特徴とする。
力状態に含まれる最後の状態が変化した時刻と出力状態
に含まれる最初の状態が変化した時刻との間隔を計時す
ることにより入力状態と出力状態との切り替わり時間を
得ることが可能となる。また、請求項１２記載の発明
は、請求項１１記載の半導体試験用データ処理装置にお
いて、前記変換部は前記判定部の判定が検出可能範囲内
でない場合、前記シュミレーションデータの出力状態を
無効とすることを特徴とする。
【００２６】このように、入力状態と出力状態との切り
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合その出力状態を無効とすることにより、正確な半
導体試験が可能となる。また、請求項１３記載の発明
は、請求項１１記載の半導体試験用データ処理装置にお
いて、前記変換部は前記判定部の判定が検出可能範囲内
でない場合、前記シュミレーションデータの出力状態に
含まれる最初の状態が変化する時刻を変更して、前記入
力状態と出力状態との切り替わり時間を前記検出可能範
囲内とすることを特徴とする。
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合その出力状態を無効とすることにより、正確な半
導体試験が可能となる。また、請求項１３記載の発明
は、請求項１１記載の半導体試験用データ処理装置にお
いて、前記変換部は前記判定部の判定が検出可能範囲内
でない場合、前記シュミレーションデータの出力状態に
含まれる最初の状態が変化する時刻を変更して、前記入
力状態と出力状態との切り替わり時間を前記検出可能範
囲内とすることを特徴とする。
【００２７】このように、入力状態と出力状態との切り
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合その出力状態に含まれる最初の状態が変化する時
刻を変更することにより、前記入力状態と出力状態との
切り替わり時間を前記検出可能範囲内とすることが可能
となる。また、請求項１４記載の発明は、請求項１１記
載の半導体試験用データ処理装置において、前記変換部
は前記判定部の判定が検出可能範囲内でない場合、前記
シュミレーションデータの入力状態と出力状態との間に
前記入力状態及び出力状態の間隔と同一な間隔を有する
擬似区間を挿入して、前記入力状態と出力状態との切り
替わり時間を前記検出可能範囲内とすることを特徴とす
る。
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合その出力状態に含まれる最初の状態が変化する時
刻を変更することにより、前記入力状態と出力状態との
切り替わり時間を前記検出可能範囲内とすることが可能
となる。また、請求項１４記載の発明は、請求項１１記
載の半導体試験用データ処理装置において、前記変換部
は前記判定部の判定が検出可能範囲内でない場合、前記
シュミレーションデータの入力状態と出力状態との間に
前記入力状態及び出力状態の間隔と同一な間隔を有する
擬似区間を挿入して、前記入力状態と出力状態との切り
替わり時間を前記検出可能範囲内とすることを特徴とす
る。
【００２８】このように、入力状態と出力状態との切り
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合、そのシュミレーションデータの入力状態と出力
状態との間に擬似区間を挿入することにより、前記入力
状態と出力状態との切り替わり時間を前記検出可能範囲
内とすることが可能となる。また、請求項１５記載の発
明は、請求項１４記載の半導体試験用データ処理装置に
おいて、前記シュミレーションデータの入力状態と出力
状態との間に挿入される前記擬似区間の数は、前記入力
状態と出力状態との切り替わり時間と前記半導体装置用
テスタの検出可能範囲との関係に基づいて決定されるこ
とを特徴とする。
替わり時間が半導体装置用テスタの検出可能範囲内でな
い場合、そのシュミレーションデータの入力状態と出力
状態との間に擬似区間を挿入することにより、前記入力
状態と出力状態との切り替わり時間を前記検出可能範囲
内とすることが可能となる。また、請求項１５記載の発
明は、請求項１４記載の半導体試験用データ処理装置に
おいて、前記シュミレーションデータの入力状態と出力
状態との間に挿入される前記擬似区間の数は、前記入力
状態と出力状態との切り替わり時間と前記半導体装置用
テスタの検出可能範囲との関係に基づいて決定されるこ
とを特徴とする。
【００２９】このように、シュミレーションデータの入
力状態と出力状態との間に挿入される前記擬似区間の数
を前記入力状態と出力状態との切り替わり時間と前記半
導体装置用テスタの検出可能範囲との関係に基づいて決
定することにより、前記入力状態と出力状態との切り替
わり時間を前記検出可能範囲内とすることが可能とな
る。
力状態と出力状態との間に挿入される前記擬似区間の数
を前記入力状態と出力状態との切り替わり時間と前記半
導体装置用テスタの検出可能範囲との関係に基づいて決
定することにより、前記入力状態と出力状態との切り替
わり時間を前記検出可能範囲内とすることが可能とな
る。
【００３０】また、請求項１６記載の発明は、請求項１
５記載の半導体試験用データ処理装置において、前記半
導体試験用データ処理装置を前記半導体装置用テスタの
中に含むことを特徴とする。このように、半導体試験用
データ処理装置を前記半導体装置用テスタの中に含むこ
とにより、シュミレーションデータからＩ／Ｏデットバ
ンドを考慮したテストデータを生成する機能を有する半
導体試験装置を提供することが可能となる。
５記載の半導体試験用データ処理装置において、前記半
導体試験用データ処理装置を前記半導体装置用テスタの
中に含むことを特徴とする。このように、半導体試験用
データ処理装置を前記半導体装置用テスタの中に含むこ
とにより、シュミレーションデータからＩ／Ｏデットバ
ンドを考慮したテストデータを生成する機能を有する半
導体試験装置を提供することが可能となる。
【００３１】
【発明の実施の形態】以下に、本発明の半導体試験用デ
ータ処理装置及び方法並びに半導体試験装置の実施例を
図面に基づいて説明する。図１は本発明の半導体試験装
置の第１実施例の構成図を示し、図２は本発明のシュミ
レーションデータからテストデータに加工する手順を表
す一実施例のフローチャートを示し、図３はシュミレー
ションデータのイベント情報を示す一例のタイミング図
を示し、図４は本発明のシュミレーションデータをテス
トデータに加工する手順を表す一例の説明図を示す。
ータ処理装置及び方法並びに半導体試験装置の実施例を
図面に基づいて説明する。図１は本発明の半導体試験装
置の第１実施例の構成図を示し、図２は本発明のシュミ
レーションデータからテストデータに加工する手順を表
す一実施例のフローチャートを示し、図３はシュミレー
ションデータのイベント情報を示す一例のタイミング図
を示し、図４は本発明のシュミレーションデータをテス
トデータに加工する手順を表す一例の説明図を示す。
【００３２】まず、図１を参照して、本発明の半導体試
験装置の第１実施例の構成について説明する。本発明の
半導体試験装置は、半導体試験用データ処理装置１１と
テスタ１９とにより構成される。半導体試験用データ処
理装置１１は、記憶装置１２と、中央処理装置（以下、
ＣＰＵという）１３と、イベント情報バッファ１４と、
タイミング情報バッファ１５と、サイクルカウンタ１６
と、テストバッファ１７とを有し、ワークステーション
やパソコンで実現される。
験装置の第１実施例の構成について説明する。本発明の
半導体試験装置は、半導体試験用データ処理装置１１と
テスタ１９とにより構成される。半導体試験用データ処
理装置１１は、記憶装置１２と、中央処理装置（以下、
ＣＰＵという）１３と、イベント情報バッファ１４と、
タイミング情報バッファ１５と、サイクルカウンタ１６
と、テストバッファ１７とを有し、ワークステーション
やパソコンで実現される。
【００３３】ＬＳＩ１８は、動作検証である半導体装置
のテストを行なう半導体である。このＬＳＩ１８のテス
トを行なうために必要なシュミレーションデータは、予
めソフトウエアで仮想的に機能動作させた結果として用
意されていることとする。実際に、ＬＳＩ１８に電気信
号を与えて半導体装置のテストを行なうためには、前記
のシュミレーションデータを半導体装置用のテスタ１９
に入力する形式のテストデータに加工する必要があり、
本願発明の半導体試験用データ処理装置１１で行われ
る。ここで、シュミレーションデータは時間軸に対応す
るデータであり、テストデータは特定のサイクル軸に対
応するデータである。
のテストを行なう半導体である。このＬＳＩ１８のテス
トを行なうために必要なシュミレーションデータは、予
めソフトウエアで仮想的に機能動作させた結果として用
意されていることとする。実際に、ＬＳＩ１８に電気信
号を与えて半導体装置のテストを行なうためには、前記
のシュミレーションデータを半導体装置用のテスタ１９
に入力する形式のテストデータに加工する必要があり、
本願発明の半導体試験用データ処理装置１１で行われ
る。ここで、シュミレーションデータは時間軸に対応す
るデータであり、テストデータは特定のサイクル軸に対
応するデータである。
【００３４】ここから、図２のフローチャートに沿って
説明していき、適宜図１，図３，図４を利用して説明を
する。ステップＳ１０では、シュミレーションデータの
イベント情報をサイクル時間毎のテストデータに連続的
に処理するときに、図３（Ｆ）に示すそのイベント時間
を判定するのに使用するサイクルカウンタ１６を初期化
してステップＳ１１に進む。
説明していき、適宜図１，図３，図４を利用して説明を
する。ステップＳ１０では、シュミレーションデータの
イベント情報をサイクル時間毎のテストデータに連続的
に処理するときに、図３（Ｆ）に示すそのイベント時間
を判定するのに使用するサイクルカウンタ１６を初期化
してステップＳ１１に進む。
【００３５】ここで、シュミレーションデータのイベン
ト情報とは、図３（Ｂ），（Ｃ），（Ｄ）に示すシュミ
レーションデータのタイミング情報であり、例えば、Ｌ
ＳＩ１８の入力端子２０，２１に図３（Ｂ），図３
（Ｃ）に示すシュミレーションデータを入力した場合、
ＬＳＩ１８の出力端子２２から図３（Ｄ）に示すシュミ
レーションデータが出力されることを示している。ま
た、サイクル時間毎のテストデータとは、シュミレーシ
ョンデータを図３（Ａ）の区間２０〜２５に示すような
サイクル時間を一単位とした場合のサイクル時間毎のテ
ストデータである。
ト情報とは、図３（Ｂ），（Ｃ），（Ｄ）に示すシュミ
レーションデータのタイミング情報であり、例えば、Ｌ
ＳＩ１８の入力端子２０，２１に図３（Ｂ），図３
（Ｃ）に示すシュミレーションデータを入力した場合、
ＬＳＩ１８の出力端子２２から図３（Ｄ）に示すシュミ
レーションデータが出力されることを示している。ま
た、サイクル時間毎のテストデータとは、シュミレーシ
ョンデータを図３（Ａ）の区間２０〜２５に示すような
サイクル時間を一単位とした場合のサイクル時間毎のテ
ストデータである。
【００３６】ステップＳ１１では、シュミレーションデ
ータのイベント情報が格納されている記憶装置１２又は
入力端子１０を介して外部（例えば、図示を省略するホ
ストコンピュータ）より図３（Ｂ），（Ｃ），（Ｄ）に
示すシュミレーションデータのイベント情報がサイクル
時間毎にイベント情報バッファ１４に供給される。この
時、その供給されたサイクル時間内のイベント情報の先
頭データ値を図１のテストデータバッファ１７に供給し
て、図４（Ｂ）に示すテストパターン情報をサイクル時
間毎に作成していく。
ータのイベント情報が格納されている記憶装置１２又は
入力端子１０を介して外部（例えば、図示を省略するホ
ストコンピュータ）より図３（Ｂ），（Ｃ），（Ｄ）に
示すシュミレーションデータのイベント情報がサイクル
時間毎にイベント情報バッファ１４に供給される。この
時、その供給されたサイクル時間内のイベント情報の先
頭データ値を図１のテストデータバッファ１７に供給し
て、図４（Ｂ）に示すテストパターン情報をサイクル時
間毎に作成していく。
【００３７】ステップＳ１１に続いてステップＳ１２に
進み、イベント情報バッファ１４に供給されたサイクル
時間毎のイベント情報が、データ変化のタイミングを表
すイベント時間とデータ変化の状態（１／０，Ｈｉｇｈ
／Ｌｏｗ等）を表すイベント識別とに分離される。例え
ば、図３（Ａ）の区間２０のイベント情報は、図４
（Ａ）に示すように図３（Ｂ）の入力端子２０でイベン
ト時間が１ｎｓ（ナノセカンド）でイベントが０から１
に変化しているのでイベント識別が１であり、図３
（Ｃ）の入力端子２１でイベント時間が１ｎｓでイベン
ト識別が１である。
進み、イベント情報バッファ１４に供給されたサイクル
時間毎のイベント情報が、データ変化のタイミングを表
すイベント時間とデータ変化の状態（１／０，Ｈｉｇｈ
／Ｌｏｗ等）を表すイベント識別とに分離される。例え
ば、図３（Ａ）の区間２０のイベント情報は、図４
（Ａ）に示すように図３（Ｂ）の入力端子２０でイベン
ト時間が１ｎｓ（ナノセカンド）でイベントが０から１
に変化しているのでイベント識別が１であり、図３
（Ｃ）の入力端子２１でイベント時間が１ｎｓでイベン
ト識別が１である。
【００３８】ステップＳ１２に続いてステップＳ１３に
進み、ステップＳ１２で分離したイベント識別の個数
（サイクル時間毎のデータ変化の個数）を調べ、波形の
特徴を表すエッジ識別に変換する。ここで、エッジ識別
とはサイクル時間毎の波形の特徴をＮＲＺ（Ｎｏｎ Ｒ
ｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形，ＲＺ（Ｒｅｔｕｒ
ｎ ｔｏ Ｚｅｒｏ）波形，２つのＲＺ波形を有する２
ＲＺ波形，ＮＲＺ波形及びＲＺ波形を有するＦＲＥＥ波
形に分類して表したものである。
進み、ステップＳ１２で分離したイベント識別の個数
（サイクル時間毎のデータ変化の個数）を調べ、波形の
特徴を表すエッジ識別に変換する。ここで、エッジ識別
とはサイクル時間毎の波形の特徴をＮＲＺ（Ｎｏｎ Ｒ
ｅｔｕｒｎ ｔｏ Ｚｅｒｏ）波形，ＲＺ（Ｒｅｔｕｒ
ｎ ｔｏ Ｚｅｒｏ）波形，２つのＲＺ波形を有する２
ＲＺ波形，ＮＲＺ波形及びＲＺ波形を有するＦＲＥＥ波
形に分類して表したものである。
【００３９】ステップＳ１３に続いてステップＳ１４に
進み、ステップＳ１２で分類したイベント時間からサイ
クルカウンタ１６により供給されるサイクルカウント時
間を減算して、イベント時間をサイクル時間毎の相対的
な時間であるエッジタイミング時間に変換する。例え
ば、図３（Ｂ）に示す入力端子２０の区間２１での１か
ら０に変化するイベントのイベント時間は６ｎｓである
が、この時のサイクルカウンタ１６により供給されるサ
イクルカウント時間５ｎｓにより減算することでエッジ
タイミング時間が１ｎｓとなる。
進み、ステップＳ１２で分類したイベント時間からサイ
クルカウンタ１６により供給されるサイクルカウント時
間を減算して、イベント時間をサイクル時間毎の相対的
な時間であるエッジタイミング時間に変換する。例え
ば、図３（Ｂ）に示す入力端子２０の区間２１での１か
ら０に変化するイベントのイベント時間は６ｎｓである
が、この時のサイクルカウンタ１６により供給されるサ
イクルカウント時間５ｎｓにより減算することでエッジ
タイミング時間が１ｎｓとなる。
【００４０】ステップＳ１４に続いてステップＳ１５に
進み、ステップＳ１３，１４で検出されたエッジ識別と
エッジタイミングとで、図４（Ｃ）に示すサイクル時間
毎のエッジ識別とエッジタイミングからなるタイミング
情報が求められる。求められたタイミング情報は、区間
２０のタイミング情報の場合そのままタイミング情報バ
ッファ１５に格納されることとなるが、区間２１以降の
タイミング情報の場合既にタイミング情報バッファ１５
に格納されている以前のタイミング情報と今回新しく求
められたタイミング情報とを比較して、今回新しく求め
られたタイミング情報と同じタイミング情報が既にタイ
ミング情報バッファ１５に格納されているときはステッ
プＳ１７に進み、格納されていないときはステップＳ１
６に進む。
進み、ステップＳ１３，１４で検出されたエッジ識別と
エッジタイミングとで、図４（Ｃ）に示すサイクル時間
毎のエッジ識別とエッジタイミングからなるタイミング
情報が求められる。求められたタイミング情報は、区間
２０のタイミング情報の場合そのままタイミング情報バ
ッファ１５に格納されることとなるが、区間２１以降の
タイミング情報の場合既にタイミング情報バッファ１５
に格納されている以前のタイミング情報と今回新しく求
められたタイミング情報とを比較して、今回新しく求め
られたタイミング情報と同じタイミング情報が既にタイ
ミング情報バッファ１５に格納されているときはステッ
プＳ１７に進み、格納されていないときはステップＳ１
６に進む。
【００４１】ステップＳ１６では、今回新しく求められ
たタイミング情報をタイミング情報バッファ１５に追加
格納し、ステップＳ１７に進む。ステップＳ１７では、
サイクルカウント時間にサイクル時間を加算してステッ
プＳ１１に進む。例えば、図３のシュミレーションデー
タのイベント情報ではサイクル時間５ｎｓを加算してい
る。シュミレーションデータは以上のようなフローチャ
ートに従ってテストデータに加工される。
たタイミング情報をタイミング情報バッファ１５に追加
格納し、ステップＳ１７に進む。ステップＳ１７では、
サイクルカウント時間にサイクル時間を加算してステッ
プＳ１１に進む。例えば、図３のシュミレーションデー
タのイベント情報ではサイクル時間５ｎｓを加算してい
る。シュミレーションデータは以上のようなフローチャ
ートに従ってテストデータに加工される。
【００４２】供給されるシュミレーションデータが終了
した後で、タイミング情報バッファ１５に格納していた
タイミング情報をテストデータバッファ１７に供給して
図４（Ｂ）に示すテストパターン情報及び，図４（Ｃ）
に示すタイミング情報から構成されるテストデータを作
成する。テストデータは、供給されるシュミレーション
データが終了した後で、すぐにテスタ１９に供給してＬ
ＳＩ１８の動作検証を行なっても良いし、記憶装置１２
に供給して保存しても良い。
した後で、タイミング情報バッファ１５に格納していた
タイミング情報をテストデータバッファ１７に供給して
図４（Ｂ）に示すテストパターン情報及び，図４（Ｃ）
に示すタイミング情報から構成されるテストデータを作
成する。テストデータは、供給されるシュミレーション
データが終了した後で、すぐにテスタ１９に供給してＬ
ＳＩ１８の動作検証を行なっても良いし、記憶装置１２
に供給して保存しても良い。
【００４３】ここで、図４（Ａ）〜（Ｃ）について説明
すると、図４（Ａ）は図３（Ｂ）〜（Ｄ）に示すシュミ
レーションデータから図３（Ａ）に示す区間２０のイベ
ント情報からイベント識別とイベント時間を分離したも
のであり、図２に示すフローチャートのステップＳ１２
に対応している。次に、図４（Ｂ）は供給されたイベン
ト情報のサイクル時間内の最初のデータ値及びＴＮＯで
構成されており、図２に示すフローチャートのステップ
Ｓ１１及びステップＳ１６に対応している。
すると、図４（Ａ）は図３（Ｂ）〜（Ｄ）に示すシュミ
レーションデータから図３（Ａ）に示す区間２０のイベ
ント情報からイベント識別とイベント時間を分離したも
のであり、図２に示すフローチャートのステップＳ１２
に対応している。次に、図４（Ｂ）は供給されたイベン
ト情報のサイクル時間内の最初のデータ値及びＴＮＯで
構成されており、図２に示すフローチャートのステップ
Ｓ１１及びステップＳ１６に対応している。
【００４４】次に、図４（Ｃ）はエッジ識別及びエッジ
タイミング時間から構成されるタイミング情報を示して
おり、図２に示すフローチャートのステップＳ１５に対
応している。このように、本発明の半導体試験用データ
処理装置は、シュミレーションデータをテストデータに
加工する図２に示すような連続したフローチャートを有
しているため、従来のサンプリングによるシュミレーシ
ョンデータの加工方法のように予めシュミレーションデ
ータをサンプリングするために必要なサンプリングする
位置情報を含むタイミング情報を作成しておく必要がな
く、テストデータ作成のための工程を短縮できる。
タイミング時間から構成されるタイミング情報を示して
おり、図２に示すフローチャートのステップＳ１５に対
応している。このように、本発明の半導体試験用データ
処理装置は、シュミレーションデータをテストデータに
加工する図２に示すような連続したフローチャートを有
しているため、従来のサンプリングによるシュミレーシ
ョンデータの加工方法のように予めシュミレーションデ
ータをサンプリングするために必要なサンプリングする
位置情報を含むタイミング情報を作成しておく必要がな
く、テストデータ作成のための工程を短縮できる。
【００４５】また、イベント情報からイベント時間とイ
ベント識別を分離してイベントの位置に対応したタイミ
ング情報を作成するために、イベントの見落し及び実際
のイベント時間と作成されたイベント時間とのずれを防
ぐことができる。したがって、作成されたテストデータ
がイベントの位置に正確に対応しているために、作成さ
れたテストデータから元のシュミレーションデータへの
加工が可能となる。
ベント識別を分離してイベントの位置に対応したタイミ
ング情報を作成するために、イベントの見落し及び実際
のイベント時間と作成されたイベント時間とのずれを防
ぐことができる。したがって、作成されたテストデータ
がイベントの位置に正確に対応しているために、作成さ
れたテストデータから元のシュミレーションデータへの
加工が可能となる。
【００４６】次に、本願発明のシュミレーション精度と
半導体装置用テスタ精度との検証及び不確定イベントの
検証を行なう実施例について説明する。図５は本発明の
テストデータの検証手順を表す一実施例のフローチャー
トを示し、図６は本発明の不確定イベント検証の一例の
説明図を示し、図７は本発明のシュミレーション精度と
テスタ精度との検証の一例の説明図を示す。ここから、
図５のフローチャートに沿って説明していき、適宜図
６，図７を利用して説明をする。なお、本発明のシュミ
レーション精度と半導体装置用テスタ精度との検証及び
不確定イベントの検証を行なう半導体試験用データ処理
装置の構成は図１の通りである。
半導体装置用テスタ精度との検証及び不確定イベントの
検証を行なう実施例について説明する。図５は本発明の
テストデータの検証手順を表す一実施例のフローチャー
トを示し、図６は本発明の不確定イベント検証の一例の
説明図を示し、図７は本発明のシュミレーション精度と
テスタ精度との検証の一例の説明図を示す。ここから、
図５のフローチャートに沿って説明していき、適宜図
６，図７を利用して説明をする。なお、本発明のシュミ
レーション精度と半導体装置用テスタ精度との検証及び
不確定イベントの検証を行なう半導体試験用データ処理
装置の構成は図１の通りである。
【００４７】ステップＳ２０〜ステップＳ２４は、図２
のステップＳ１０〜ステップＳ１４の処理と同様なので
説明を省略する。ステップＳ２５では、半導体装置のテ
ストを行なうテスタ１９の測定精度で検証できないイベ
ントを、不確定イベントとして検証する。ここで、不確
定イベントについて図６を使用して説明する。図６
（Ａ），（Ｂ）に示すイベント番号１，２のイベント
は、図６（Ｃ）に示すようにイベント時間が１０ｎｓ，
１１ｎｓであり、イベント番号１，２のイベントの間隔
が１ｎｓとなる。例えば、テスタ１９の測定精度が４ｎ
ｓである場合、イベント番号１，２のイベントはテスタ
１９の測定精度より高精度なのでテスタ１９により測定
することができない。
のステップＳ１０〜ステップＳ１４の処理と同様なので
説明を省略する。ステップＳ２５では、半導体装置のテ
ストを行なうテスタ１９の測定精度で検証できないイベ
ントを、不確定イベントとして検証する。ここで、不確
定イベントについて図６を使用して説明する。図６
（Ａ），（Ｂ）に示すイベント番号１，２のイベント
は、図６（Ｃ）に示すようにイベント時間が１０ｎｓ，
１１ｎｓであり、イベント番号１，２のイベントの間隔
が１ｎｓとなる。例えば、テスタ１９の測定精度が４ｎ
ｓである場合、イベント番号１，２のイベントはテスタ
１９の測定精度より高精度なのでテスタ１９により測定
することができない。
【００４８】このような、テスタの測定精度より高精度
でテスタにより測定できないイベントを不確定イベント
とする。不確定イベントは、ノイズ等の雑音のイベント
である可能性があり、再シュミレーションを行う必要性
を認識することができる。不確定イベントは、イベント
情報バッファ１５に格納されているイベント識別及びイ
ベント時間から検証する事ができ、不確定イベントがあ
ると検証されるとステップＳ２７に進み、不確定イベン
トがないと検証されるとステップＳ２６に進む。
でテスタにより測定できないイベントを不確定イベント
とする。不確定イベントは、ノイズ等の雑音のイベント
である可能性があり、再シュミレーションを行う必要性
を認識することができる。不確定イベントは、イベント
情報バッファ１５に格納されているイベント識別及びイ
ベント時間から検証する事ができ、不確定イベントがあ
ると検証されるとステップＳ２７に進み、不確定イベン
トがないと検証されるとステップＳ２６に進む。
【００４９】ステップＳ２５に続いてステップＳ２６に
進み、イベント情報バッファ１４に格納されているイベ
ント識別，イベント時間からシュミレーション精度とテ
スタ精度との検証を行なう。ここで、図７を利用してシ
ュミレーション精度とテスタ精度との検証について説明
する。図７（Ａ），（Ｂ）に示すイベント番号３，４の
イベントは、図７（Ｃ）に示すようにイベント時間が５
１ｎｓ，８０ｎｓである。例えば、テスタ１９の測定精
度が４ｎｓである場合、イベント番号４のイベントは４
ｎｓ×２０＝８０ｎｓであり検証できるが、イベント番
号３のイベントはイベント時間５１ｎｓの時点では検出
できず、イベント時間４ｎｓ×１３＝５２ｎｓの時点で
遅れてイベントを検出する。そこで、イベント番号３の
イベントをテスタ精度４ｎｓの倍数である４ｎｓ×１２
＝４８ｎｓ又は４ｎｓ×１３＝５２ｎｓに補正する。
進み、イベント情報バッファ１４に格納されているイベ
ント識別，イベント時間からシュミレーション精度とテ
スタ精度との検証を行なう。ここで、図７を利用してシ
ュミレーション精度とテスタ精度との検証について説明
する。図７（Ａ），（Ｂ）に示すイベント番号３，４の
イベントは、図７（Ｃ）に示すようにイベント時間が５
１ｎｓ，８０ｎｓである。例えば、テスタ１９の測定精
度が４ｎｓである場合、イベント番号４のイベントは４
ｎｓ×２０＝８０ｎｓであり検証できるが、イベント番
号３のイベントはイベント時間５１ｎｓの時点では検出
できず、イベント時間４ｎｓ×１３＝５２ｎｓの時点で
遅れてイベントを検出する。そこで、イベント番号３の
イベントをテスタ精度４ｎｓの倍数である４ｎｓ×１２
＝４８ｎｓ又は４ｎｓ×１３＝５２ｎｓに補正する。
【００５０】テスタ精度より高精度のイベントは、イベ
ント情報バッファ１５に格納されているイベント識別，
イベント時間から検証する事ができる。例えば、図４
（Ａ）に示すイベント識別とイベント時間では、出力端
子２２のイベント時間が３及び４ｎｓなので、イベント
の精度は１ｎｓである。ステップＳ２６では、前記のよ
うなテスタ精度より高精度のイベントがないと検証され
るとステップＳ２７に進み、テスタ精度より高精度のイ
ベントがあると検証されるとそのイベントをテスタ精度
の倍数に補正してステップＳ２７に進む。ステップ２７
では、ステップＳ２５で不確定イベントが検出された場
合とステップＳ２８でテスタ精度より高精度のイベント
を検出してそのイベントをテスタ精度の倍数に補正した
場合とに再シュミレーションを行う必要性ありと判定
し、その他の場合はサイクルカウンタ１６にサイクル時
間を加算するサイクルカウント処理を行いステップＳ２
１に進み処理を続ける。
ント情報バッファ１５に格納されているイベント識別，
イベント時間から検証する事ができる。例えば、図４
（Ａ）に示すイベント識別とイベント時間では、出力端
子２２のイベント時間が３及び４ｎｓなので、イベント
の精度は１ｎｓである。ステップＳ２６では、前記のよ
うなテスタ精度より高精度のイベントがないと検証され
るとステップＳ２７に進み、テスタ精度より高精度のイ
ベントがあると検証されるとそのイベントをテスタ精度
の倍数に補正してステップＳ２７に進む。ステップ２７
では、ステップＳ２５で不確定イベントが検出された場
合とステップＳ２８でテスタ精度より高精度のイベント
を検出してそのイベントをテスタ精度の倍数に補正した
場合とに再シュミレーションを行う必要性ありと判定
し、その他の場合はサイクルカウンタ１６にサイクル時
間を加算するサイクルカウント処理を行いステップＳ２
１に進み処理を続ける。
【００５１】以上のように、不確定イベント又はノイ
ズ，スパイクのイベント等を含むテストデータを検証で
きること及びシュミレーション精度とテスタ精度との検
証を行なうことができることによりテストデータの精度
が向上し、正確な動作検証を行なうことが可能となる。
次に、本願発明のＩ／Ｏデットバンドの検証を行なう実
施例について説明する。図８は本発明の半導体試験装置
の第２実施例の構成図を示す。図９は本発明のＩ／Ｏデ
ットバンドの検証手順を表す一実施例のフローチャート
を示す。また、図１０はシュミレーションデータのイベ
ント情報を示す一例のタイミング図を示す。
ズ，スパイクのイベント等を含むテストデータを検証で
きること及びシュミレーション精度とテスタ精度との検
証を行なうことができることによりテストデータの精度
が向上し、正確な動作検証を行なうことが可能となる。
次に、本願発明のＩ／Ｏデットバンドの検証を行なう実
施例について説明する。図８は本発明の半導体試験装置
の第２実施例の構成図を示す。図９は本発明のＩ／Ｏデ
ットバンドの検証手順を表す一実施例のフローチャート
を示す。また、図１０はシュミレーションデータのイベ
ント情報を示す一例のタイミング図を示す。
【００５２】まず、図８を参照して、本発明の第２実施
例の構成について説明する。なお、本発明の第２実施例
は一部を除いて第１実施例の構成と同一であり、同一部
分には同一符号を付し説明を省略する。図８の半導体試
験用データ処理装置１１は、記憶装置１２と、ＣＰＵ１
３と、タイミング情報バッファ１５と、サイクルカウン
タ１６と、テストデータバッファ１７と、イベント情報
バッファ（１）２５と、イベント情報バッファ（２）２
６と、イベント情報バッファ（３）２７とを有する。な
お、ＬＳＩ１８は動作検証である半導体装置のテストを
行なう半導体であり、入出力端子２３の入出力状態が例
えば内部に存在する制御端子により制御することが可能
となっている。
例の構成について説明する。なお、本発明の第２実施例
は一部を除いて第１実施例の構成と同一であり、同一部
分には同一符号を付し説明を省略する。図８の半導体試
験用データ処理装置１１は、記憶装置１２と、ＣＰＵ１
３と、タイミング情報バッファ１５と、サイクルカウン
タ１６と、テストデータバッファ１７と、イベント情報
バッファ（１）２５と、イベント情報バッファ（２）２
６と、イベント情報バッファ（３）２７とを有する。な
お、ＬＳＩ１８は動作検証である半導体装置のテストを
行なう半導体であり、入出力端子２３の入出力状態が例
えば内部に存在する制御端子により制御することが可能
となっている。
【００５３】ここから、図９のフローチャートに沿って
説明していき、適宜図１０を利用して説明する。ステッ
プＳ３０ではシュミレーションデータのイベント情報を
サイクル時間毎のテストデータに連続的に処理するとき
に、そのイベント時間を判定するのに使用するサイクル
カウンタ１６を初期化してステップＳ３１に進む。ここ
で、シュミレーションデータのイベント情報とは、図１
０（Ｂ）に示すシュミレーションデータのタイミング情
報であり、例えば図８に示すＬＳＩ１８の入出力端子２
３の入出力信号である。
説明していき、適宜図１０を利用して説明する。ステッ
プＳ３０ではシュミレーションデータのイベント情報を
サイクル時間毎のテストデータに連続的に処理するとき
に、そのイベント時間を判定するのに使用するサイクル
カウンタ１６を初期化してステップＳ３１に進む。ここ
で、シュミレーションデータのイベント情報とは、図１
０（Ｂ）に示すシュミレーションデータのタイミング情
報であり、例えば図８に示すＬＳＩ１８の入出力端子２
３の入出力信号である。
【００５４】ステップＳ３０に続いてステップＳ３１に
進み、シュミレーションデータのイベント情報が格納さ
れている記憶装置１２又は入力端子１０を介して外部よ
り図１０（Ｂ）に示すシュミレーションデータのイベン
ト情報がサイクル時間毎にイベント情報バッファ（１）
２５に供給される。ステップＳ３１に続いてステップＳ
３２に進み、イベント情報バッファ（１）２５に供給さ
れたサイクル時間毎のイベント情報が、データ変化のタ
イミングを表すイベント時間とデータ変化の状態（１／
０，Ｈｉｇｈ／Ｌｏｗ，入出力状態等）を表すイベント
識別とに分離される。
進み、シュミレーションデータのイベント情報が格納さ
れている記憶装置１２又は入力端子１０を介して外部よ
り図１０（Ｂ）に示すシュミレーションデータのイベン
ト情報がサイクル時間毎にイベント情報バッファ（１）
２５に供給される。ステップＳ３１に続いてステップＳ
３２に進み、イベント情報バッファ（１）２５に供給さ
れたサイクル時間毎のイベント情報が、データ変化のタ
イミングを表すイベント時間とデータ変化の状態（１／
０，Ｈｉｇｈ／Ｌｏｗ，入出力状態等）を表すイベント
識別とに分離される。
【００５５】ステップＳ３２に続いてステップＳ３３に
進み、ステップＳ３２で分離したイベント識別を調べ
て、ステップＳ３４に進む。ステップＳ３４では、入出
力状態が１つ前の区間から変化している区間であるか否
かを判定する。入出力状態が変化している区間であると
判定すると（Ｓ３４においてＹＥＳ）、ステップＳ３５
に進む。なお、入出力状態が変化している区間ではない
と判定すると（Ｓ３４においてＮＯ）、ステップＳ４１
に進み、イベント情報バッファ（１）２５に格納されて
いる区間のイベント時間及びイベント識別をイベント情
報バッファ（２）２６に格納した後ステップＳ４４に進
む。
進み、ステップＳ３２で分離したイベント識別を調べ
て、ステップＳ３４に進む。ステップＳ３４では、入出
力状態が１つ前の区間から変化している区間であるか否
かを判定する。入出力状態が変化している区間であると
判定すると（Ｓ３４においてＹＥＳ）、ステップＳ３５
に進む。なお、入出力状態が変化している区間ではない
と判定すると（Ｓ３４においてＮＯ）、ステップＳ４１
に進み、イベント情報バッファ（１）２５に格納されて
いる区間のイベント時間及びイベント識別をイベント情
報バッファ（２）２６に格納した後ステップＳ４４に進
む。
【００５６】ステップＳ３５では、入出力状態が１つ前
の区間から変化している区間のイベント時間及びイベン
ト識別をイベント情報バッファ（３）２７に格納する。
なお、後述するようにイベント情報バッファ（２）２６
は、１つ前の区間のイベント時間及びイベント識別が格
納されている。例えば、図１０のタイミング図の場合、
区間３０が入力状態，区間３１が出力状態であるので区
間３１は１つ前の区間３０から入出力状態が変化してい
る区間である。したがって、区間３１のイベント時間及
びイベント識別がイベント情報バッファ（３）２７に格
納される。なお、イベント情報バッファ（２）２６は、
区間３０のイベント時間及びイベント識別が格納されて
いる。
の区間から変化している区間のイベント時間及びイベン
ト識別をイベント情報バッファ（３）２７に格納する。
なお、後述するようにイベント情報バッファ（２）２６
は、１つ前の区間のイベント時間及びイベント識別が格
納されている。例えば、図１０のタイミング図の場合、
区間３０が入力状態，区間３１が出力状態であるので区
間３１は１つ前の区間３０から入出力状態が変化してい
る区間である。したがって、区間３１のイベント時間及
びイベント識別がイベント情報バッファ（３）２７に格
納される。なお、イベント情報バッファ（２）２６は、
区間３０のイベント時間及びイベント識別が格納されて
いる。
【００５７】ステップＳ３５に続いてステップＳ３６に
進み、イベント情報バッファ（２）２６に格納されてい
る区間３０の最後のイベント２の時間と、イベント情報
バッファ（３）２７に格納されている区間３１の最初の
イベント３の時間とを比較し、入出力状態の切り替わり
時間を検出する。ステップＳ３６に続いてステップＳ３
７に進み、ステップＳ３６で検出した入出力状態の切り
替わり時間がＩ／Ｏデットバンド時間より小さいか否か
を判定する。入出力状態の切り替わり時間がＩ／Ｏデッ
トバンド時間より小さいと判定すると（Ｓ３７において
ＹＥＳ）、ステップＳ３８に進む。なお、入出力状態の
切り替わり時間がＩ／Ｏデットバンド時間より大きいと
判定すると（Ｓ３７においてＮＯ）、ステップＳ４４に
進む。
進み、イベント情報バッファ（２）２６に格納されてい
る区間３０の最後のイベント２の時間と、イベント情報
バッファ（３）２７に格納されている区間３１の最初の
イベント３の時間とを比較し、入出力状態の切り替わり
時間を検出する。ステップＳ３６に続いてステップＳ３
７に進み、ステップＳ３６で検出した入出力状態の切り
替わり時間がＩ／Ｏデットバンド時間より小さいか否か
を判定する。入出力状態の切り替わり時間がＩ／Ｏデッ
トバンド時間より小さいと判定すると（Ｓ３７において
ＹＥＳ）、ステップＳ３８に進む。なお、入出力状態の
切り替わり時間がＩ／Ｏデットバンド時間より大きいと
判定すると（Ｓ３７においてＮＯ）、ステップＳ４４に
進む。
【００５８】ステップＳ３８では、イベント情報バッフ
ァ（３）に格納されている最初のイベント時間を出力状
態を維持したまま後方へシフトすることができる出力状
態維持時間を検証する。例えば、出力状態維持時間の検
証について図１１を利用して説明する。図１１は、出力
状態維持時間の検証の一例の説明図を示す。図１１のシ
ュミレーションデータの場合、イベント情報バッファ
（２）２６に格納されている最後のイベントの時間２０
ｎｓと、イベント情報バッファ（３）２７に格納されて
いる最初のイベントの時間３０ｎｓとを比較し、入出力
状態の切り替わり時間１０ｎｓを検出する。例えば、Ｉ
／Ｏデットバンド時間が１５ｎｓである場合、入力／出
力状態を切り換えるに必要なＩ／Ｏデットバンド時間が
確保されていないことになる。そこで、イベント情報バ
ッファ（３）２７に格納されている最初のイベントの時
間３０ｎｓを出力状態を維持したまま後方へシフトする
ことができる出力状態維持時間を検証すると、１０ｎｓ
未満（４０ｎｓ−３０ｎｓ）であると検証できる。
ァ（３）に格納されている最初のイベント時間を出力状
態を維持したまま後方へシフトすることができる出力状
態維持時間を検証する。例えば、出力状態維持時間の検
証について図１１を利用して説明する。図１１は、出力
状態維持時間の検証の一例の説明図を示す。図１１のシ
ュミレーションデータの場合、イベント情報バッファ
（２）２６に格納されている最後のイベントの時間２０
ｎｓと、イベント情報バッファ（３）２７に格納されて
いる最初のイベントの時間３０ｎｓとを比較し、入出力
状態の切り替わり時間１０ｎｓを検出する。例えば、Ｉ
／Ｏデットバンド時間が１５ｎｓである場合、入力／出
力状態を切り換えるに必要なＩ／Ｏデットバンド時間が
確保されていないことになる。そこで、イベント情報バ
ッファ（３）２７に格納されている最初のイベントの時
間３０ｎｓを出力状態を維持したまま後方へシフトする
ことができる出力状態維持時間を検証すると、１０ｎｓ
未満（４０ｎｓ−３０ｎｓ）であると検証できる。
【００５９】ステップＳ３８に続いてステップＳ３９に
進み、入出力状態の切り替わり時間をＩ／Ｏデットバン
ド時間より大きくするために必要な時間がステップＳ３
８で検証した出力状態維持時間より小さいか否かを判定
する。出力状態維持時間より小さいと判定すると（Ｓ３
９においてＹＥＳ）、ステップＳ４０に進み、イベント
情報バッファ（３）２７に格納されている最初のイベン
トの時間を後方にシフトしてステップＳ４４に進む。し
たがって、入出力状態の切り替わり時間をＩ／Ｏデット
バンド時間より大きくすることができる。また、出力状
態維持時間より大きいと判定すると（Ｓ３９においてＮ
Ｏ）、ステップＳ４２に進む。
進み、入出力状態の切り替わり時間をＩ／Ｏデットバン
ド時間より大きくするために必要な時間がステップＳ３
８で検証した出力状態維持時間より小さいか否かを判定
する。出力状態維持時間より小さいと判定すると（Ｓ３
９においてＹＥＳ）、ステップＳ４０に進み、イベント
情報バッファ（３）２７に格納されている最初のイベン
トの時間を後方にシフトしてステップＳ４４に進む。し
たがって、入出力状態の切り替わり時間をＩ／Ｏデット
バンド時間より大きくすることができる。また、出力状
態維持時間より大きいと判定すると（Ｓ３９においてＮ
Ｏ）、ステップＳ４２に進む。
【００６０】例えば、図１１のシュミレーションデータ
の場合、入出力状態の切り替わり時間が１０ｎｓであ
り、Ｉ／Ｏデットバンド時間が１５ｎｓである場合、イ
ベント情報バッファ（３）２７に格納されている最初の
イベントの時間を３６ｎｓにシフトして入出力状態の切
り替わり時間を１６ｎｓとする。一方、図１２のシュミ
レーションデータの場合、入出力状態の切り替わり時間
が１０ｎｓ（９０ｎｓ−８０ｎｓ）であり、Ｉ／Ｏデッ
トバンド時間が１５ｎｓである場合、イベント情報バッ
ファ（３）２７に格納されている最初のイベントの時間
９０ｎｓを出力状態を維持したまま後方へシフトするこ
とができる出力状態維持時間は３ｎｓ未満（９３ｎｓ−
９０ｎｓ）であると検証できる。したがって、イベント
情報バッファ（３）２７に格納されている最初のイベン
トの時間をシフトして入出力状態の切り替わり時間を１
６ｎｓとすることはできない。
の場合、入出力状態の切り替わり時間が１０ｎｓであ
り、Ｉ／Ｏデットバンド時間が１５ｎｓである場合、イ
ベント情報バッファ（３）２７に格納されている最初の
イベントの時間を３６ｎｓにシフトして入出力状態の切
り替わり時間を１６ｎｓとする。一方、図１２のシュミ
レーションデータの場合、入出力状態の切り替わり時間
が１０ｎｓ（９０ｎｓ−８０ｎｓ）であり、Ｉ／Ｏデッ
トバンド時間が１５ｎｓである場合、イベント情報バッ
ファ（３）２７に格納されている最初のイベントの時間
９０ｎｓを出力状態を維持したまま後方へシフトするこ
とができる出力状態維持時間は３ｎｓ未満（９３ｎｓ−
９０ｎｓ）であると検証できる。したがって、イベント
情報バッファ（３）２７に格納されている最初のイベン
トの時間をシフトして入出力状態の切り替わり時間を１
６ｎｓとすることはできない。
【００６１】ステップＳ４２では、ステップＳ４０での
シフト処理を行なったとしても入出力状態の切り替わり
時間をＩ／Ｏデットバンド時間より大きくすることがで
きない出力区間を無効とする無効処理を行なう。例え
ば、図１３に示すように区間５４の入出力端子Ｂの出力
を無効化する。ステップＳ４２に続いてステップＳ４３
に進み、無効化した出力端子を含む区間にダミーサイク
ルを設定することが可能であればダミーサイクルを設定
する。このためには、入力状態に関係している回路が状
態をサイクル時間保持する必要がある。例えば、入力状
態を保持する条件としては、シフト／カウンタ回路が無
い場合には外部よりネット回路ごとに設定すること、入
力状態保持時間がサイクル時間より２倍以上ある場合に
はネット回路ごとに入力保持時間を設定すること、状態
保持形式が完全に静的（スタティック）であることが考
えられる。
シフト処理を行なったとしても入出力状態の切り替わり
時間をＩ／Ｏデットバンド時間より大きくすることがで
きない出力区間を無効とする無効処理を行なう。例え
ば、図１３に示すように区間５４の入出力端子Ｂの出力
を無効化する。ステップＳ４２に続いてステップＳ４３
に進み、無効化した出力端子を含む区間にダミーサイク
ルを設定することが可能であればダミーサイクルを設定
する。このためには、入力状態に関係している回路が状
態をサイクル時間保持する必要がある。例えば、入力状
態を保持する条件としては、シフト／カウンタ回路が無
い場合には外部よりネット回路ごとに設定すること、入
力状態保持時間がサイクル時間より２倍以上ある場合に
はネット回路ごとに入力保持時間を設定すること、状態
保持形式が完全に静的（スタティック）であることが考
えられる。
【００６２】図１４はダミーサイクルを設定した場合の
一例のテストサイクルベースを示す。例えば、図１４の
テストサイクルベースでは、図１３の無効化された区間
５４がダミーサイクル５４−１と区間５４の有効な出力
端子を含む区間５４−２とに変換される。ダミーサイク
ルを設定することが可能であれば無効化した出力端子を
含む区間にダミーサイクルを設定し、そのダミーサイク
ルを設定した区間はダミーサイクルの次の区間に出力す
る。ダミーサイクルは、入出力状態の切り替わり時間と
Ｉ／Ｏデットバンド時間との関係に基づいて設定され、
その数は一つとは限らない。ダミーサイクルの数はフラ
グカウンタにより保持される。
一例のテストサイクルベースを示す。例えば、図１４の
テストサイクルベースでは、図１３の無効化された区間
５４がダミーサイクル５４−１と区間５４の有効な出力
端子を含む区間５４−２とに変換される。ダミーサイク
ルを設定することが可能であれば無効化した出力端子を
含む区間にダミーサイクルを設定し、そのダミーサイク
ルを設定した区間はダミーサイクルの次の区間に出力す
る。ダミーサイクルは、入出力状態の切り替わり時間と
Ｉ／Ｏデットバンド時間との関係に基づいて設定され、
その数は一つとは限らない。ダミーサイクルの数はフラ
グカウンタにより保持される。
【００６３】ステップＳ４３に続いてステップＳ４４に
進み、ステップＳ３２で分離したイベント情報の個数
（サイクル時間毎のデータ変化の個数）を調べ、波形の
特徴を表すエッジ識別に変換する。ステップＳ４４に続
いてステップＳ４５に進み、ステップＳ３２で分離した
イベント情報からサイクルカウンタ１６により供給され
るサイクルカウント時間を減算して、イベント時間をサ
イクルカウンタ毎の相対的な時間であるエッジタイミン
グ時間に変換する。
進み、ステップＳ３２で分離したイベント情報の個数
（サイクル時間毎のデータ変化の個数）を調べ、波形の
特徴を表すエッジ識別に変換する。ステップＳ４４に続
いてステップＳ４５に進み、ステップＳ３２で分離した
イベント情報からサイクルカウンタ１６により供給され
るサイクルカウント時間を減算して、イベント時間をサ
イクルカウンタ毎の相対的な時間であるエッジタイミン
グ時間に変換する。
【００６４】ステップＳ４６では、ステップＳ４４，４
５で検出されたエッジ識別とエッジタイミングとで、サ
イクル時間毎のエッジ識別とエッジタイミングとからな
るタイミング情報を求める。ステップＳ４６に続いてス
テップＳ４７に進み、ダミーサイクルを挿入したことに
よるサイクルカウント時間のずれを補正する。例えば、
サイクルカウンタ１６のサイクルカウント時間からフラ
グカウンタにより保持されているダミーサイクルの数に
対応するサイクルカウント時間を減算する。ステップＳ
４８では、サイクルカウント時間にサイクル時間を加算
してステップＳ３１に進む。
５で検出されたエッジ識別とエッジタイミングとで、サ
イクル時間毎のエッジ識別とエッジタイミングとからな
るタイミング情報を求める。ステップＳ４６に続いてス
テップＳ４７に進み、ダミーサイクルを挿入したことに
よるサイクルカウント時間のずれを補正する。例えば、
サイクルカウンタ１６のサイクルカウント時間からフラ
グカウンタにより保持されているダミーサイクルの数に
対応するサイクルカウント時間を減算する。ステップＳ
４８では、サイクルカウント時間にサイクル時間を加算
してステップＳ３１に進む。
【００６５】以上のように、入出力状態の切り替わり時
間とＩ／Ｏデットバンド時間との関係に基づいて、出力
状態維持時間に基づくイベントのシフト処理，区間の無
効化，ダミーサイクルの設定を行なうことにより、半導
体装置のテストのサイクル時間が短い場合にも、入力／
出力状態を切り換えるのに必要なＩ／Ｏデットバンド時
間が確保することができ、正確なテストを行なうことが
可能である。
間とＩ／Ｏデットバンド時間との関係に基づいて、出力
状態維持時間に基づくイベントのシフト処理，区間の無
効化，ダミーサイクルの設定を行なうことにより、半導
体装置のテストのサイクル時間が短い場合にも、入力／
出力状態を切り換えるのに必要なＩ／Ｏデットバンド時
間が確保することができ、正確なテストを行なうことが
可能である。
【００６６】図１５は、本発明の半導体試験装置の第３
実施例の構成図を示す。図１５の半導体試験用データ処
理部３１は、前記図１及び図８の本発明の半導体試験装
置の構成部分である半導体試験用データ処理装置１１と
同様であり、半導体試験用データ処理部３１をテスタ１
９内に含むことを特徴とする。入力端子３０から入力さ
れたシュミレーションデータを半導体試験用データ処理
部３１によりテストデータに加工して不確定イベントの
検証又はシュミレーション精度とテスタ精度との検証を
行ない、図４（Ｂ）のテストパターン情報をパターンデ
ータバッファ３２に供給し、図４（Ｃ）のテストタイミ
ング情報をタイミングデータバッファ３４に供給する。
パターンデータバッファ３２は、パターン制御部３３の
制御により処理部３７にテストパターン情報を供給す
る。タイミングデータバッファ３４は、波形モード部３
５の制御により処理部３７にテストタイミング情報を供
給する。
実施例の構成図を示す。図１５の半導体試験用データ処
理部３１は、前記図１及び図８の本発明の半導体試験装
置の構成部分である半導体試験用データ処理装置１１と
同様であり、半導体試験用データ処理部３１をテスタ１
９内に含むことを特徴とする。入力端子３０から入力さ
れたシュミレーションデータを半導体試験用データ処理
部３１によりテストデータに加工して不確定イベントの
検証又はシュミレーション精度とテスタ精度との検証を
行ない、図４（Ｂ）のテストパターン情報をパターンデ
ータバッファ３２に供給し、図４（Ｃ）のテストタイミ
ング情報をタイミングデータバッファ３４に供給する。
パターンデータバッファ３２は、パターン制御部３３の
制御により処理部３７にテストパターン情報を供給す
る。タイミングデータバッファ３４は、波形モード部３
５の制御により処理部３７にテストタイミング情報を供
給する。
【００６７】処理部３７は、テスト・サイクル・カウン
タ部３６と同期する方法でテストを行なうＬＳＩ１８に
テストパターン情報及びテストタイミング情報を供給
し、ＬＳＩ１８からの出力信号とテストパターン情報及
びテストタイミング情報から求められるＬＳＩ１８出力
の期待値とをＬＳＩ出力データ比較部３８で比較してＬ
ＳＩ１８の正確な動作検証が可能となる。
タ部３６と同期する方法でテストを行なうＬＳＩ１８に
テストパターン情報及びテストタイミング情報を供給
し、ＬＳＩ１８からの出力信号とテストパターン情報及
びテストタイミング情報から求められるＬＳＩ１８出力
の期待値とをＬＳＩ出力データ比較部３８で比較してＬ
ＳＩ１８の正確な動作検証が可能となる。
【００６８】このように、テスタの中に本発明の半導体
試験用データ処理部３１を有することにより、シュミレ
ーションデータからテストデータを作成する機能を有す
る半導体試験装置を接続することが可能となる。
試験用データ処理部３１を有することにより、シュミレ
ーションデータからテストデータを作成する機能を有す
る半導体試験装置を接続することが可能となる。
【００６９】
【発明の効果】上述の如く、本発明の請求項１記載の発
明によれば、時間軸に対応したシュミレーションデータ
をイベント軸に対応したテストデータに変換すること
で、予めサンプリング情報を作成することなくシュミレ
ーションデータをテストデータに加工することすること
が可能となり、工程短縮が可能となる。
明によれば、時間軸に対応したシュミレーションデータ
をイベント軸に対応したテストデータに変換すること
で、予めサンプリング情報を作成することなくシュミレ
ーションデータをテストデータに加工することすること
が可能となり、工程短縮が可能となる。
【００７０】また、請求項２記載の発明は、時間軸で記
録したシュミレーションデータから前記時刻と変化の状
態とを生成するので、前記シュミレーションデータによ
り前記半導体装置内部で発生した状態の変化を正確に検
出することが可能となり、よって、正確なテストデータ
の生成が可能となる。また、請求項３記載の発明は、シ
ュミレーションデータを入力して、前記シュミレーショ
ンデータから前記状態が変化した時刻と変化の状態とを
生成するタイミング情報記憶部と、前記生成された時刻
と変化の状態から前記テストデータを生成するテストデ
ータ記憶部とを有することにより、予めサンプリング情
報を作成することなくシュミレーションデータから必要
な情報を取り出し、処理を行なってテストデータに加工
することが可能となり、工程短縮が可能となる。
録したシュミレーションデータから前記時刻と変化の状
態とを生成するので、前記シュミレーションデータによ
り前記半導体装置内部で発生した状態の変化を正確に検
出することが可能となり、よって、正確なテストデータ
の生成が可能となる。また、請求項３記載の発明は、シ
ュミレーションデータを入力して、前記シュミレーショ
ンデータから前記状態が変化した時刻と変化の状態とを
生成するタイミング情報記憶部と、前記生成された時刻
と変化の状態から前記テストデータを生成するテストデ
ータ記憶部とを有することにより、予めサンプリング情
報を作成することなくシュミレーションデータから必要
な情報を取り出し、処理を行なってテストデータに加工
することが可能となり、工程短縮が可能となる。
【００７１】また、請求項４記載の発明は、時間軸に対
応したシュミレーションデータをイベント軸に対応した
テストデータに変換するときに、前記シュミレーション
データにより前記半導体装置内部で発生した状態の変化
を正確に検出でき、正確なテストデータの生成が可能な
ので、前記テストデータから元のシュミレーションデー
タに戻す処理も可能となる。
応したシュミレーションデータをイベント軸に対応した
テストデータに変換するときに、前記シュミレーション
データにより前記半導体装置内部で発生した状態の変化
を正確に検出でき、正確なテストデータの生成が可能な
ので、前記テストデータから元のシュミレーションデー
タに戻す処理も可能となる。
【００７２】また、請求項５記載の発明は、シュミレー
ションデータの測定精度と前記半導体装置用テスタの測
定精度との差により発生する測定誤差を補正したテスト
データを作成する手段を有することにより、半導体試験
の精度を上げることが可能となる。また、請求項６記載
の発明は、タイミング情報記憶部に記憶されている以前
のシュミレーションの変化の状態及び時刻と、新しく書
き込むシュミレーションの変化の状態及び時刻とを比較
して、新しく書き込むシュミレーションデータの変化の
状態及び時刻と重複したシュミレーションデータの変化
の状態及び時刻がタイミング情報記憶部に記憶されてい
ない場合にのみタイミング情報記憶部に新しく書き込む
シュミレーションデータの変化の状態及び時刻を書き込
むこと、及び、タイミング情報記憶部に記憶するシュミ
レーションデータの変化の状態及び時刻に識別番号を付
することにより、重複するデータを格納する必要がなく
なり記憶容量の節約となる。
ションデータの測定精度と前記半導体装置用テスタの測
定精度との差により発生する測定誤差を補正したテスト
データを作成する手段を有することにより、半導体試験
の精度を上げることが可能となる。また、請求項６記載
の発明は、タイミング情報記憶部に記憶されている以前
のシュミレーションの変化の状態及び時刻と、新しく書
き込むシュミレーションの変化の状態及び時刻とを比較
して、新しく書き込むシュミレーションデータの変化の
状態及び時刻と重複したシュミレーションデータの変化
の状態及び時刻がタイミング情報記憶部に記憶されてい
ない場合にのみタイミング情報記憶部に新しく書き込む
シュミレーションデータの変化の状態及び時刻を書き込
むこと、及び、タイミング情報記憶部に記憶するシュミ
レーションデータの変化の状態及び時刻に識別番号を付
することにより、重複するデータを格納する必要がなく
なり記憶容量の節約となる。
【００７３】また、請求項７記載の発明は、半導体装置
用テスタの測定精度より高精度なシュミレーションデー
タの変化の状態及び時刻を、半導体装置用テスタの測定
精度の倍数に補正することにより、半導体試験の精度が
向上し、故障検出率を上げることが可能となる。また、
請求項８記載の発明は、半導体試験用データ処理装置を
前記半導体装置用テスタの中に含むことにより、シュミ
レーションデータからテストデータを生成する機能を有
する半導体試験装置を提供することが可能となる。
用テスタの測定精度より高精度なシュミレーションデー
タの変化の状態及び時刻を、半導体装置用テスタの測定
精度の倍数に補正することにより、半導体試験の精度が
向上し、故障検出率を上げることが可能となる。また、
請求項８記載の発明は、半導体試験用データ処理装置を
前記半導体装置用テスタの中に含むことにより、シュミ
レーションデータからテストデータを生成する機能を有
する半導体試験装置を提供することが可能となる。
【００７４】また、請求項９記載の発明は、シュミレー
ションデータの入力状態と出力状態との切り替わり時間
を計時し、その切り替わり時間が半導体装置用テスタの
検出可能範囲内であるか判定することにより、Ｉ／Ｏデ
ットバンドを考慮したテストデータの作成が可能とな
る。また、請求項１０記載の発明は、シュミレーション
データの入力状態と出力状態との切り替わり時間を計時
する計時部と、その切り替わり時間が半導体装置用テス
タの検出可能範囲内であるか判定する判定部と、判定部
による判定に基づいてシュミレーションデータを変換す
る変換部とを有することにより、Ｉ／Ｏデットバンドを
考慮したテストデータの作成が可能となる。
ションデータの入力状態と出力状態との切り替わり時間
を計時し、その切り替わり時間が半導体装置用テスタの
検出可能範囲内であるか判定することにより、Ｉ／Ｏデ
ットバンドを考慮したテストデータの作成が可能とな
る。また、請求項１０記載の発明は、シュミレーション
データの入力状態と出力状態との切り替わり時間を計時
する計時部と、その切り替わり時間が半導体装置用テス
タの検出可能範囲内であるか判定する判定部と、判定部
による判定に基づいてシュミレーションデータを変換す
る変換部とを有することにより、Ｉ／Ｏデットバンドを
考慮したテストデータの作成が可能となる。
【００７５】また、請求項１１記載の発明は、シュミレ
ーションデータの入力状態に含まれる最後の状態が変化
した時刻と出力状態に含まれる最初の状態が変化した時
刻との間隔を計時することにより入力状態と出力状態と
の切り替わり時間を得ることが可能となる。また、請求
項１２記載の発明は、入力状態と出力状態との切り替わ
り時間が半導体装置用テスタの検出可能範囲内でない場
合その出力状態を無効とすることにより、正確な半導体
試験が可能となる。
ーションデータの入力状態に含まれる最後の状態が変化
した時刻と出力状態に含まれる最初の状態が変化した時
刻との間隔を計時することにより入力状態と出力状態と
の切り替わり時間を得ることが可能となる。また、請求
項１２記載の発明は、入力状態と出力状態との切り替わ
り時間が半導体装置用テスタの検出可能範囲内でない場
合その出力状態を無効とすることにより、正確な半導体
試験が可能となる。
【００７６】また、請求項１３記載の発明は、入力状態
と出力状態との切り替わり時間が半導体装置用テスタの
検出可能範囲内でない場合その出力状態に含まれる最初
の状態が変化する時刻を変更することにより、前記入力
状態と出力状態との切り替わり時間を前記検出可能範囲
内とすることが可能となる。また、請求項１４記載の発
明は、入力状態と出力状態との切り替わり時間が半導体
装置用テスタの検出可能範囲内でない場合、そのシュミ
レーションデータの入力状態と出力状態との間に擬似区
間を挿入することにより、前記入力状態と出力状態との
切り替わり時間を前記検出可能範囲内とすることが可能
となる。
と出力状態との切り替わり時間が半導体装置用テスタの
検出可能範囲内でない場合その出力状態に含まれる最初
の状態が変化する時刻を変更することにより、前記入力
状態と出力状態との切り替わり時間を前記検出可能範囲
内とすることが可能となる。また、請求項１４記載の発
明は、入力状態と出力状態との切り替わり時間が半導体
装置用テスタの検出可能範囲内でない場合、そのシュミ
レーションデータの入力状態と出力状態との間に擬似区
間を挿入することにより、前記入力状態と出力状態との
切り替わり時間を前記検出可能範囲内とすることが可能
となる。
【００７７】また、請求項１５記載の発明は、シュミレ
ーションデータの入力状態と出力状態との間に挿入され
る前記擬似区間の数を前記入力状態と出力状態との切り
替わり時間と前記半導体装置用テスタの検出可能範囲と
の関係に基づいて決定することにより、前記入力状態と
出力状態との切り替わり時間を前記検出可能範囲内とす
ることが可能となる。
ーションデータの入力状態と出力状態との間に挿入され
る前記擬似区間の数を前記入力状態と出力状態との切り
替わり時間と前記半導体装置用テスタの検出可能範囲と
の関係に基づいて決定することにより、前記入力状態と
出力状態との切り替わり時間を前記検出可能範囲内とす
ることが可能となる。
【００７８】また、請求項１６記載の発明は、半導体試
験用データ処理装置を前記半導体装置用テスタの中に含
むことにより、シュミレーションデータからＩ／Ｏデッ
トバンドを考慮したテストデータを生成する機能を有す
る半導体試験装置を提供することが可能となる。
験用データ処理装置を前記半導体装置用テスタの中に含
むことにより、シュミレーションデータからＩ／Ｏデッ
トバンドを考慮したテストデータを生成する機能を有す
る半導体試験装置を提供することが可能となる。
【図１】本発明の半導体試験装置の第１実施例の構成図
である。
である。
【図２】本発明のシュミレーションデータからテストデ
ータに加工する手順を表す一実施例のフローチャートで
ある。
ータに加工する手順を表す一実施例のフローチャートで
ある。
【図３】シュミレーションデータのイベント情報を示す
一例のタイミング図である。
一例のタイミング図である。
【図４】本発明のシュミレーションデータをテストデー
タに加工する手順を表す一例の説明図である。
タに加工する手順を表す一例の説明図である。
【図５】本発明のテストデータの検証手順を表す一実施
例のフローチャートである。
例のフローチャートである。
【図６】本発明の不確定イベント検証の一例の説明図で
ある。
ある。
【図７】本発明のシュミレーション精度とテスタ精度と
の検証の一例の説明図である。
の検証の一例の説明図である。
【図８】本発明の半導体試験装置の第２実施例の構成図
である。
である。
【図９】本発明のＩ／Ｏデットバンドの検証手順を表す
一実施例のフローチャートである。
一実施例のフローチャートである。
【図１０】シュミレーションデータのイベント情報を示
す一例のタイミング図である。
す一例のタイミング図である。
【図１１】出力状態維持時間の検証の一例の説明図であ
る。
る。
【図１２】出力状態維持時間の検証の一例の説明図であ
る。
る。
【図１３】無効サイクルを設定した場合の一例のタイミ
ング図である。
ング図である。
【図１４】ダミーサイクルを設定した場合の一例のテス
トサイクルベースである。
トサイクルベースである。
【図１５】本発明の半導体試験装置の第３実施例の構成
図である。
図である。
【図１６】シュミレーションデータをテストデータに加
工する手順を示す一例のフローチャートである。
工する手順を示す一例のフローチャートである。
【図１７】シュミレーションデータのイベント情報及び
テストデータのサイクル情報の一例の説明図である。
テストデータのサイクル情報の一例の説明図である。
１０，３０ 入力端子 １１ 半導体試験用データ処理装置 １２ 記憶装置 １３ ＣＰＵ １４，２５〜２７ イベント情報バッファ １５ タイミング情報バッファ １６ サイクルカウンタ １７ テストデータバッファ １８ ＬＳＩ １９ テスタ ２０，２１ 入力端子 ２２ 出力端子 ２３ 入出力端子 ３１ 半導体試験用データ処理部 ３２ パターンデータバッファ ３３ パターン制御部 ３４ タイミングデータバッファ ３５ 波形モード部 ３６ テスト・サイクル・カウンタ部 ３７ 処理部 ３８ ＬＳＩ出力データ比較部
Claims (16)
- 【請求項１】 半導体装置を試験するためのテストデー
タを処理する半導体試験用データ処理装置において、 前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータが供給され、前記シュミレ
ーションデータの変化に基づきイベント軸に対応した前
記テストデータを加工することを特徴とした半導体試験
用データ処理装置。 - 【請求項２】 半導体装置を試験するためのテストデー
タを処理する半導体試験用データ処理方法において、 前記半導体装置の機能をソフトウエアで仮想的に動作さ
せたときに前記半導体装置内部で発生した状態の変化を
時間軸で記録したシュミレーションデータとして入力す
る工程と、 前記取り込んだシュミレーションデータから前記状態が
変化した時刻と変化の状態とを生成する工程と、 前記生成された時刻と変化の状態から前記テストデータ
を生成する工程とを有することを特徴とする半導体試験
用データ処理方法。 - 【請求項３】 半導体装置を試験するためのテストデー
タを処理する半導体試験用データ処理装置において、 前記半導体装置の機能をソフトウエアで仮想的に動作さ
せたときに前記半導体装置内部で発生した状態の変化を
時間軸で記録したシュミレーションデータとして入力す
るイベント情報記憶部と、 前記取り込んだシュミレーションデータから前記状態が
変化した時刻と変化の状態とを生成するタイミング情報
記憶部と、 前記生成された時刻と変化の状態から前記テストデータ
を生成するテストデータ記憶部とを有することを特徴と
する半導体試験用データ処理装置。 - 【請求項４】 請求項３記載の半導体試験用データ処理
装置において、 前記シュミレーションデータから加工された前記テスト
データを、元のシュミレーションデータに戻すことを特
徴とする半導体試験用データ処理装置。 - 【請求項５】 請求項４記載の半導体試験用データ処理
装置において、 前記シュミレーションデータの測定精度と前記半導体装
置用テスタの測定精度との差により発生する測定誤差を
補正した前記テストデータを作成する手段を有すること
を特徴とする半導体試験用データ処理装置。 - 【請求項６】 請求項５記載の半導体試験用データ処理
装置において、 前記タイミング情報記憶部は、前記シュミレーションデ
ータの変化の状態及び変化の時刻を、既に前記タイミン
グ情報記憶部に記憶されている以前の前記シュミレーシ
ョンデータの変化の状態及び時刻と比較し、前記既にタ
イミング情報記憶部に記憶されている以前のシュミレー
ションデータの変化の状態及び時刻と異なっているとき
に前記シュミレーションデータの変化の状態及び時刻を
前記タイミング情報記憶部に保存することを特徴とする
半導体試験用データ処理装置。 - 【請求項７】 請求項６記載の半導体試験用データ処理
装置において、 前記半導体装置用テスタの測定精度より高精度な前記シ
ュミレーションデータの変化の状態及び時刻を、前記半
導体装置用テスタの測定精度の倍数に補正することを特
徴とする半導体試験用データ処理装置。 - 【請求項８】 請求項７記載の半導体試験用データ処理
装置において、 前記半導体試験用データ処理装置を前記半導体装置用テ
スタの中に含むことを特徴とする半導体試験装置。 - 【請求項９】 半導体装置を試験するためのテストデー
タを処理する半導体試験用データ処理方法において、 前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータの入力状態と出力状態との
切り替わり時間を計時する工程と、 前記入力状態と出力状態との切り替わり時間が半導体装
置用テスタの検出可能範囲内であるか判定する工程と、 前記判定に基づいて前記シュミレーションデータを変換
する工程とを有することを特徴とする半導体試験用デー
タ処理方法。 - 【請求項１０】 半導体装置を試験するためのテストデ
ータを処理する半導体試験用データ処理装置において、 前記半導体装置の動作をシュミレートする時間軸に対応
したシュミレーションデータの入力状態と出力状態との
切り替わり時間を計時する計時部と、 前記入力状態と出力状態との切り替わり時間が半導体装
置用テスタの検出可能範囲内であるか判定する判定部
と、 前記判定部の判定に基づいて前記シュミレーションデー
タを変換する変換部とを有することを特徴とする半導体
試験用データ処理装置。 - 【請求項１１】 請求項１０記載の半導体試験用データ
処理装置において、 前記計時部は、前記シュミレーションデータの入力状態
に含まれる最後の状態が変化した時刻と出力状態に含ま
れる最初の状態が変化した時刻との間隔を前記入力状態
と出力状態との切り替わり時間として計時することを特
徴とする半導体試験用データ処理装置。 - 【請求項１２】 請求項１１記載の半導体試験用データ
処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない
場合、前記シュミレーションデータの出力状態を無効と
することを特徴とする半導体試験用データ処理装置。 - 【請求項１３】 請求項１１記載の半導体試験用データ
処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない
場合、前記シュミレーションデータの出力状態に含まれ
る最初の状態が変化する時刻を変更して、前記入力状態
と出力状態との切り替わり時間を前記検出可能範囲内と
することを特徴とする半導体試験用データ処理装置。 - 【請求項１４】 請求項１１記載の半導体試験用データ
処理装置において、 前記変換部は前記判定部の判定が検出可能範囲内でない
場合、前記シュミレーションデータの入力状態と出力状
態との間に前記入力状態及び出力状態の間隔と同一な間
隔を有する擬似区間を挿入して、前記入力状態と出力状
態との切り替わり時間を前記検出可能範囲内とすること
を特徴とする半導体試験用データ処理装置。 - 【請求項１５】 請求項１４記載の半導体試験用データ
処理装置において、 前記シュミレーションデータの入力状態と出力状態との
間に挿入される前記擬似区間の数は、前記入力状態と出
力状態との切り替わり時間と前記半導体装置用テスタの
検出可能範囲との関係に基づいて決定されることを特徴
とする半導体試験用データ処理装置。 - 【請求項１６】 請求項１５記載の半導体試験用データ
処理装置において、 前記半導体試験用データ処理装置を前記半導体装置用テ
スタの中に含むことを特徴とする半導体試験装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09813399A JP3662439B2 (ja) | 1998-04-24 | 1999-04-05 | 半導体試験用データ処理装置及び方法並びに半導体試験装置 |
| US09/296,488 US6721676B1 (en) | 1998-04-24 | 1999-04-22 | Testing of semiconductor device and a fabrication process of a semiconductor device including a testing process |
| CNB991050258A CN1157775C (zh) | 1998-04-24 | 1999-04-23 | 半导体器件的测试及半导体器件制造方法 |
| DE69925953T DE69925953T2 (de) | 1998-04-24 | 1999-04-23 | Prüfung einer Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung inklusiv eines Prüfungsverfahrens |
| EP99303168A EP0955551B1 (en) | 1998-04-24 | 1999-04-23 | Testing of semiconductor device and a manufacturing process of a semiconductor device including a testing process |
| HK00102219A HK1023182A1 (en) | 1998-04-24 | 2000-04-12 | Testing of semiconductor device and a manufacturing process of a semiconductor device including a testing process. |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11550698 | 1998-04-24 | ||
| JP10-115506 | 1998-04-24 | ||
| JP09813399A JP3662439B2 (ja) | 1998-04-24 | 1999-04-05 | 半導体試験用データ処理装置及び方法並びに半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3662439B2 JP3662439B2 (ja) | 2005-06-22 |
Family
ID=26439337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09813399A Expired - Fee Related JP3662439B2 (ja) | 1998-04-24 | 1999-04-05 | 半導体試験用データ処理装置及び方法並びに半導体試験装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP0955551B1 (ja) |
| JP (1) | JP3662439B2 (ja) |
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| HK (1) | HK1023182A1 (ja) |
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|---|---|---|---|---|
| JP2005522859A (ja) * | 2002-04-11 | 2005-07-28 | 株式会社アドバンテスト | Ａｓｉｃ／ｓｏｃ製造におけるプロトタイプホールドを回避するための製造方法と装置 |
| CN104750046A (zh) * | 2013-12-30 | 2015-07-01 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 半导体制造的工艺任务处理方法及系统 |
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| US6799152B1 (en) * | 2002-07-26 | 2004-09-28 | Macronix International Co., Ltd. | Critical dimension statistical process control in semiconductor fabrication |
| JP4761431B2 (ja) * | 2003-09-09 | 2011-08-31 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| JP4880889B2 (ja) * | 2003-09-09 | 2012-02-22 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| US7408336B2 (en) * | 2005-10-26 | 2008-08-05 | International Business Machines Corporation | Importation of virtual signals into electronic test equipment to facilitate testing of an electronic component |
| US20070283104A1 (en) * | 2006-05-31 | 2007-12-06 | International Business Machines Corporation | Concurrent Hardware Selftest for Central Storage |
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|---|---|---|---|---|
| US5537580A (en) * | 1994-12-21 | 1996-07-16 | Vlsi Technology, Inc. | Integrated circuit fabrication using state machine extraction from behavioral hardware description language |
| US5668745A (en) * | 1995-10-20 | 1997-09-16 | Lsi Logic Corporation | Method and apparatus for testing of semiconductor devices |
| US6363509B1 (en) * | 1996-01-16 | 2002-03-26 | Apple Computer, Inc. | Method and apparatus for transforming system simulation tests to test patterns for IC testers |
| US5920490A (en) * | 1996-12-26 | 1999-07-06 | Adaptec, Inc. | Integrated circuit test stimulus verification and vector extraction system |
| US5845234A (en) * | 1997-04-22 | 1998-12-01 | Integrated Measurement Systems, Inc. | System and method for efficiently generating testing program code for use in automatic test equipment |
| US6061283A (en) * | 1998-10-23 | 2000-05-09 | Advantest Corp. | Semiconductor integrated circuit evaluation system |
-
1999
- 1999-04-05 JP JP09813399A patent/JP3662439B2/ja not_active Expired - Fee Related
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- 1999-04-23 CN CNB991050258A patent/CN1157775C/zh not_active Expired - Fee Related
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-
2000
- 2000-04-12 HK HK00102219A patent/HK1023182A1/xx not_active IP Right Cessation
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|---|---|---|---|---|
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