JPWO2006062067A1

JPWO2006062067A1 - 試験装置

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Publication number: JPWO2006062067A1
Application number: JP2006546683A
Authority: JP
Inventors: 道夫志村
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2004-12-07
Filing date: 2005-12-05
Publication date: 2008-06-12
Also published as: DE112005002450T5; TW200626918A; US20070198205A1; WO2006062067A1; KR20070090142A

Abstract

複数の電子デバイスを平行して試験する試験装置であって、複数の電子デバイスに対応して設けられ、対応する電子デバイスのそれぞれのピン毎のフェイル情報をシリアルに出力する複数の論理比較回路と、それぞれの論理比較回路が判定したフェイル情報を、ピン毎にシリアルに読み出すシリアル読出部と、それぞれの電子デバイス毎に、シリアル読出部が読み出したフェイル情報の論理和を算出し、それぞれの電子デバイス毎に、デバイスフェイル情報を生成する論理和部と、論理和部が生成したデバイスフェイル情報の論理積を算出し、全てのデバイスフェイル情報がフェイルである場合にフェイルを示すトータルフェイル情報を生成する論理積部とを備える試験装置を提供する。

Description

本発明は、電子デバイスを試験する試験装置に関する。特に、複数の電子デバイスを平行に試験する試験装置に関する。文献の参照による組み込みが認められる指定国については、下記の日本出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００４−３５４４８２出願日２００４年１２月７日

従来、半導体回路等の電子デバイスを複数個平行して試験する試験装置が知られている。このような試験装置は、同時測定中の電子デバイスの全てが不良であると判別された場合、試験を継続する必要が無いため、これらの電子デバイスに対する試験を中止している。

図６は、従来の試験装置３００の構成の一例を示す図である。試験装置３００は、テスト制御部２１０、パターン発生部２１２、複数の電子デバイス（ＤＵＴ２００−１〜ＤＵＴ２００−ｎ、以下２００と総称する）に対応して設けられた複数の論理比較回路（２１４−１〜２１４−ｎ、以下２１４と総称する）、及びフェイル検出部２２０を備える。

テスト制御部２１０は、パターン発生部２１２に所定の試験パターンを生成させ、それぞれの電子デバイス２００に供給させる。それぞれの論理比較回路２１４は、対応する電子デバイス２００の各ピンから出力される出力信号を受け取り、それぞれのピン毎に、出力信号のパスフェイルを検出し、それぞれのピンの出力信号がパス又はフェイルであるかを示すフェイル情報を出力する。ここで、出力信号のフェイルが検出された場合、当該ピンに対しては、それ以降フェイルが出力される。また、論理比較回路２１４は、それぞれのピンに対するフェイル情報をパラレルに出力する。

フェイル検出部２２０は、複数の論理比較回路２１４に対応して設けられた複数の論理和部（２２６−１〜２２６−ｎ、以下２２６と総称する）、及び論理積部２２８を有する。それぞれの論理和部２２６は、対応する論理比較回路２１４が出力するピン毎のフェイル情報の論理和を算出し、デバイスフェイル情報として出力する。論理積部２２８は、それぞれの論理和部２２６が出力するデバイスフェイル情報の論理積を算出し、トータルフェイル情報として出力する。

このようにして、全ての電子デバイス２００に対してフェイルが検出された場合にフェイルを示すトータルフェイル情報を生成する。そして、トータルフェイル情報としてフェイルが検出された場合、パターン発生部２１２は試験パターンの生成を停止し、試験を中止する。

関連する特許文献等は、現在認識していないため、その記載を省略する。

しかし、従来の試験装置３００は、リアルタイムにトータルフェイル情報を検出しているため、電子デバイス２００の動作周波数が大きくなるにつれ、ハードウェアの負担が増大する。例えば、論理和部２２６には、対応する電子デバイス２００の全てのピンのフェイル情報をほぼ同時に伝送する必要があるが、電子デバイス２００の動作周波数が大きくなるにつれ、伝送スキュー等が無視できなくなり、誤検出等の問題が生じてしまう。このような問題は、同時に測定する電子デバイス２００の個数を増加しようとした場合により顕著になり、試験の効率を向上させることが困難となっている。

このため本発明は、上述した課題を解決することのできる試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、複数の電子デバイスを平行して試験する試験装置であって、複数の電子デバイスに供給する試験パターンを生成するパターン発生部と、複数の電子デバイスに対応して設けられ、対応する電子デバイスのそれぞれのピンから出力される出力信号に基づいて、ピン毎に出力信号のパスフェイルを判定し、ピン毎のフェイル情報をシリアルに出力する複数の論理比較回路と、それぞれの論理比較回路が判定したフェイル情報を、ピン毎にシリアルに読み出すシリアル読出部と、それぞれの電子デバイス毎に、シリアル読出部が読み出したフェイル情報の論理和を算出し、それぞれの電子デバイス毎に、いずれかのピンのフェイル情報がフェイルである場合にフェイルを示すデバイスフェイル情報を生成する論理和部と、論理和部が生成したデバイスフェイル情報の論理積を算出し、全てのデバイスフェイル情報がフェイルである場合にフェイルを示すトータルフェイル情報を生成する論理積部とを備える試験装置を提供する。

シリアル読出部は、複数の電子デバイスの全てのピンのフェイル情報を格納できる容量の記憶手段を有し、フェイル情報を論理比較回路毎に順次読み出してよい。試験装置は、並列に設けられた複数のシリアル読出部を備え、それぞれの論理比較回路は、いずれかのシリアル読出部に対応して設けられ、それぞれのシリアル読出部は、対応する論理比較回路毎にフェイル情報を順次読出して格納してよい。

論理和部は、シリアル読出部が格納した全てのフェイル情報をパラレルに受け取り、試験装置は、論理和部が受け取ったパラレルデータのうち、それぞれの電子デバイスに対応するデータ領域を示すデバイスサイズ情報を生成するデータ制御部を更に備え、論理和部は、デバイスサイズ情報に示されるデータ領域毎に、フェイル情報の論理和を算出してよい。試験装置は、トータルフェイル情報がフェイルである場合に、パターン発生部の動作を停止させるテスタ制御部を更に備えてよい。

本発明の第２の形態においては、複数の電子デバイスを平行して試験する試験装置であって、それぞれが異なる一つ又は複数の電子デバイスに対応し、対応する電子デバイスと信号の授受を行う複数のピンエレクトロニクスボードと、ピンエレクトロニクスボードを介して、複数の電子デバイスに供給する試験パターンを生成するパターン発生部と、複数のピンエレクトロニクスボードに対応して設けられ、対応するピンエレクトロニクスボードに接続される電子デバイスのそれぞれのピンから出力される出力信号に基づいて、ピン毎に出力信号のパスフェイルを判定し、ピン毎のフェイル情報をシリアルに出力する複数の論理比較回路と、それぞれの論理比較回路が判定したフェイル情報を、ピン毎にシリアルに読み出すシリアル読出部と、それぞれのピンエレクトロニクスボード毎に、シリアル読出部が読み出したフェイル情報の論理和を算出し、それぞれのピンエレクトロニクスボード毎に、いずれかのピンのフェイル情報がフェイルである場合にフェイルを示すデバイスフェイル情報を生成する論理和部と、論理和部が生成したデバイスフェイル情報の論理積を算出し、全てのデバイスフェイル情報がフェイルである場合にフェイルを示すトータルフェイル情報を生成する論理積部とを備える試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、全ての電子デバイスに対してフェイルが検出された場合に試験を中止し、効率よく試験を行うことができる。また、電子デバイスの動作が高速であっても、ハードウェアの負担を低減し、精度よくトータルフェイル情報を生成することができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。図１に示した試験装置１００の動作の一例を示す図である。フェイル検出部２０におけるデータ処理の一例を示す図である。フェイル検出部２０の構成の他の例を示す図である。図４に示したフェイル検出部２０を用いた試験装置１００の動作の一例を示すフローチャートである。試験装置１００の構成の他の例を示す図である。シリアル読出部２２の構成の一例を示す図である。従来の試験装置３００の構成を示す図である。

符号の説明

１０・・・テスタ制御部、１２・・・パターン発生部、１４・・・論理比較回路、２０・・・フェイル検出部、２２・・・シリアル読出部、２４・・・パラレル変換部、２６・・・論理和部、２８・・・論理積部、３０・・・ラッチ部、３２・・・データ制御部、４０・・・ピンエレクトロニクスボード、４２・・・シフトレジスタ、４４・・・レジスタ、１００・・・試験装置、２００・・・電子デバイス、２１０・・・テスト制御部、２１２・・・パターン発生部、２１４・・・論理比較回路、２２０・・・フェイル検出部、２２６・・・論理和部、２２８・・・論理積部、３００・・・従来の試験装置

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、複数の電子デバイス２００を平行して試験する試験装置であって、テスタ制御部１０、パターン発生部１２、複数の論理比較回路（１４−１〜１４−ｎ、以下１４と総称する）、及びフェイル検出部２０を備える。

パターン発生部１２は、複数の電子デバイス２００に供給する試験パターンを生成する。テスタ制御部１０には、予め試験プログラムが与えられ、当該試験プログラムに基づいてパターン発生部１２を制御し、所定の試験パターンを生成させる。

複数の論理比較回路１４は、複数の電子デバイス２００に対応して設けられ、対応する電子デバイス２００のそれぞれのピンから出力される出力信号を受け取る。それぞれの論理比較回路１４は、受け取った出力信号のパスフェイルをピン毎に判定し、ピン毎のフェイル情報を生成する。ここで、出力信号のパスフェイルとは、例えば出力信号が期待値に一致するか否かであり、フェイル情報とは、例えば出力信号が期待値に一致した場合にパスを示し、出力信号が期待値に一致しない場合にフェイルを示す情報である。また、論理比較回路１４は、出力信号のフェイルを検出した場合、それ以降、当該ピンのフェイル情報としてフェイルを出力する。また、論理比較回路１４は、ピン毎のフェイル情報をシリアルに出力する。

フェイル検出部２０は、シリアル読出部２２、パラレル変換部２４、論理和部２６、論理積部２８、ラッチ部３０、及びデータ制御部３２を有する。シリアル読出部２２は、それぞれの論理比較回路１４が判定したフェイル情報を、ピン毎にシリアルに読み出す。本例においてシリアル読出部２２は、複数の電子デバイス２００の全てのピンのフェイル情報を格納できる容量の記憶手段を有し、フェイル情報を論理比較回路毎に順次読み出す。つまり、まず論理比較回路１４−１が出力するピン毎のフェイル情報をシリアルに読出して格納する。そして、論理比較回路１４−１が出力する全てのピンのフェイル情報を読み出した後、次の論理比較回路１４−２が出力するピン毎のフェイル情報をシリアルに読み出して格納する。このような動作を繰り返し、全ての論理比較回路１４が出力するフェイル情報を読み出して格納する。

パラレル変換部２４は、シリアル読出部２２が読み出した全てのフェイル情報をパラレルデータに変換する。例えば、シリアル読出部２２が、シフトレジスタに順次フェイル情報を格納する場合、パラレル変換部２４は、シフトレジスタに格納されたデータをパラレルに出力する。

論理和部２６は、それぞれの電子デバイス２００毎に、シリアル読出部２２が読み出したフェイル情報の論理和を算出し、それぞれの電子デバイス２００毎に、いずれかのピンのフェイル情報がフェイルである場合にフェイルを示すデバイスフェイル情報を生成する。本例における論理和部２６は、パラレル変換部２４が出力するパラレルデータを受け取り、当該パラレルデータのうち、それぞれの電子デバイス２００に対応するデータ領域毎に、フェイル情報の論理和を算出する。

データ制御部３２は、当該パラレルデータのうち、それぞれの電子デバイス２００に対応するデータ領域を示すデバイスサイズ情報を生成する。データ制御部３２には、使用者により当該デバイスサイズ情報が予め与えられていてよい。論理和部２６は、デバイスサイズ情報に示されるデータ領域毎に、フェイル情報の論理和を算出する。

論理積部２８は、論理和部２６が生成した全てのデバイスフェイル情報の論理積を算出し、全てのデバイスフェイル情報がフェイルである場合にフェイルを示すトータルフェイル情報を生成する。ラッチ部３０は、論理積部２８が生成したトータルフェイル情報を保持し、パターン発生部１２を介してテスタ制御部１０に供給する。

また、データ制御部３２は、パラレル変換部２４がパラレルデータを論理和部２６に出力した後、シリアル読出部２２に新たなフェイル情報を読み出させる。パラレル変換部２４、論理和部２６、論理積部２８に同様の演算を繰り返させる。

テスタ制御部１０は、ラッチ部３０が保持したトータルフェイル情報がフェイルである場合に、パターン発生部１２の動作を停止させ、試験を中止する。このような動作により、全ての電子デバイス２００に対してフェイルが検出された場合に試験を中止し、効率よく試験を行うことができる。また、本例における試験装置１００は、論理比較回路１４−１が出力するピン毎のフェイル情報をシリアルに読み出し、シリアルに取り込んだ後に論理演算を行うため、パターン発生部１２や論理比較回路１４の動作と同期してフェイル情報を読み出す必要がなく、電子デバイス２００の動作が高速であっても、ハードウェアの負担を低減し、精度のよい演算を行うことができる。また、論理比較回路１４毎に順次フェイル情報を読出し、全ての論理比較回路１４のフェイル情報を取り込んだ後に論理演算を行う。このため、フェイル情報の読出しシーケンスと、論理演算シーケンスとをそれぞれ一回ずつ行えばよく、トータルフェイルの検出シーケンスを容易に生成することができる。

図２は、図１に示した試験装置１００の動作の一例を示すフローチャートである。前述したように、試験装置１００は、まずそれぞれの電子デバイス２００に試験パターンを供給する（Ｓ１０２）。そして、それぞれの電子デバイス２００ごとに、それぞれのピンのパスフェイルを判定する（Ｓ１０４）。

次に、論理比較回路１４毎に、シリアルのフェイル情報を順次読出して格納する（Ｓ１０６）。そして、格納した全てのフェイル情報をパラレルデータに変換する（Ｓ１０８）。そして、パラレルデータのうち、それぞれの電子デバイス２００に対応するデータ領域毎に、フェイル情報の論理和を算出し、それぞれの電子デバイス２００のデバイスフェイル情報を生成する。そして、全てのデバイスフェイル情報の論理積を算出し、トータルフェイル情報を生成する（Ｓ１１２）。トータルフェイル情報がフェイルを示すか、又は全ての試験プログラムを実行するまで、試験装置は試験を続行する。

図３は、フェイル検出部２０におけるデータ処理の一例を示す図である。図３に示すように、パラレル変換部２４は、シリアル読出部２２が読み出した全ての論理比較回路１４のフェイル情報を、パラレルデータに変換する。図３において、データＤ_ａＰ_ｂは、電子デバイス２００−ａのｂ番目のピンに対するフェイル情報を示す。データ制御部３２は、パラレルデータのうち、それぞれの電子デバイス２００に対応するデータ領域を示すデバイスサイズ情報を生成する。例えば、データ制御部３２は、それぞれの電子デバイス２００に対応するデータ領域の始アドレス及び終アドレスを生成してよい。

そして、論理和部２６は、データ制御部３２から与えられるデバイスサイズ情報に基づいて、それぞれの電子デバイス２００に対応するデータ領域に含まれる全てのフェイル情報の論理和を算出し、デバイスフェイル情報ＤＦ_ｃをそれぞれ算出する（但しＣは１〜ｎの整数）。そして、論理積部２８は、全てのデバイスフェイル情報ＤＦ_Ｃの論理積を算出し、トータルフェイル情報ＴＦを生成する。

図４は、フェイル検出部２０の構成の他の例を示す図である。本例におけるフェイル検出部２０は、図１に関連して説明したフェイル検出部２０の構成に対し、複数のシリアル読出部（２２−１〜２２−ｍ、以下２２と総称する）を有する点を除き同一である。

複数のシリアル読出部２２は並列に設けられる。この場合、それぞれの論理比較回路１４は、いずれかのシリアル読出部２２に対応して設けられる。本例では、論理比較回路１４−１及び論理比較回路１４−２は、シリアル読出部２２−１に対応し、論理比較回路１４−ｎは、シリアル読出部２２−ｍに対応する。

それぞれのシリアル読出部２２は、対応する論理比較回路１４毎にフェイル情報を順次読出て格納する。それぞれのシリアル読出部２２の動作は、図１に関連して説明したシリアル読出部２２の動作に対し、対応する論理比較回路１４のフェイル情報のみを読み出す点を除き同様である。

この場合、パラレル変換部２４は、それぞれのシリアル読出部２２が格納した全てのフェイル情報をパラレルデータに変換する。当該パラレルデータは、図３において説明したパラレルデータと同一である。

そして、論理和部２６、論理積部２８、及びデータ制御部３２は、図１から図３において説明したように、パラレルデータからトータルフェイル情報を生成し、ラッチ部３０は、トータルフェイル情報を保持し、パターン発生部１２に供給する。

本例における試験装置１００によれば、複数の論理比較回路１４が出力するフェイル情報を並列に読み出すことができるため、より高速にトータルフェイル情報を生成することができる。

また、シリアル読出部２２において、フェイル情報を格納する手段の容量が小さく、対応する論理比較回路１４がシリアルに出力するフェイル情報の全ては格納することができない場合、当該余剰のフェイル情報を、例えば隣接して設けられた他のシリアル読出部２２の格納手段に格納してもよい。

図５は、図４に示したフェイル検出部２０を用いた試験装置１００の動作の一例を示すフローチャートである。本例における試験装置１００の動作は、図２に示した試験装置１００の動作に対し、ステップＳ１０６に代えて、ステップＳ１１２を行う点を除き同一である。

前述したように、試験装置１００は、論理比較回路１４でそれぞれの電子デバイス２００毎に、それぞれのピンのパスフェイルを判定した後（Ｓ１０４）、複数のシリアル読出部２２を用いて並行してフェイル情報を読み出す。これにより、図２に示した動作に比べ、より高速にトータルフェイル情報を生成することができる。

図６は、試験装置１００の構成の他の例を示す図である。本例における試験装置１００は、図１に関連して説明した試験装置１００の構成に加え、複数のピンエレクトロニクスボード（４０−１〜４０−ｎ、以下４０と総称する）を更に備える。他の構成要素については、図１において同一の符号を付した構成要素と同一又は同様の機能及び構成を有する。

それぞれのピンエレクトロニクスボード４０は、１又は複数の電子デバイス２００と対応して設けられ、対応する電子デバイス２００と信号の授受を行う。例えば、ピンエレクトロニクスボード４０は、対応する電子デバイス２００の数に応じたドライバ及びコンパレータを有する。ドライバ及びコンパレータは、一つのピンエレクトロニクスボード４０に設けられてよく、異なるピンエレクトロニクスボード４０に設けられてもよい。

ドライバは、パターン発生部１２が出力する試験パターンに応じた信号を電子デバイス２００に入力する。本例において、ドライバは、パターン発生部１２と電子デバイス２００との間のピンエレクトロニクスボード４０に設けられる。

コンパレータは、電子デバイス２００が出力する信号を、論理比較回路１４−１に入力する。本例において、コンパレータは、電子デバイス２００と論理比較回路１４との間のピンエレクトロニクスボード４０に設けられる。

複数の論理比較回路１４は、複数のピンエレクトロニクスボード４０に対応して設けられる。それぞれの論理比較回路１４は、対応するピンエレクトロニクスボード４０に接続される１又は複数の電子デバイス２００の各ピンの出力信号を受け取る。また、それぞれの論理比較回路１４は、受け取った出力信号のパスフェイルをピン毎に判定し、ピン毎のフェイル情報を生成する。また、論理比較回路１４は、ピン毎のフェイル情報をシリアルに出力する。

論理和部２６は、それぞれのピンエレクトロニクスボード４０毎に、シリアル読出部２２が読み出したフェイル情報の論理和を算出し、それぞれのピンエレクトロニクスボード４０毎に、いずれかのピンのフェイル情報がフェイルである場合にフェイルを示すボードフェイル情報を生成する。本例における論理和部２６は、パラレル変換部２４が出力するパラレルデータを受け取り、当該パラレルデータのうち、それぞれのピンエレクトロニクスボード４０に対応するデータ領域毎に、フェイル情報の論理和を算出する。

データ制御部３２は、当該パラレルデータのうち、それぞれのピンエレクトロニクスボード４０に対応するデータ領域を示すボードサイズ情報を生成する。データ制御部３２には、使用者により当該ボードサイズ情報が予め与えられていてよい。論理和部２６は、ボードサイズ情報に示されるデータ領域毎に、フェイル情報の論理和を算出する。

論理積部２８は、論理和部２６が生成した全てのボードフェイル情報の論理積を算出し、全てのボードフェイル情報がフェイルである場合にフェイルを示すトータルフェイル情報を生成する。ラッチ部３０は、論理積部２８が生成したトータルフェイル情報を保持し、パターン発生部１２を介してテスタ制御部１０に供給する。

テスタ制御部１０は、ラッチ部３０が保持したトータルフェイル情報がフェイルである場合に、パターン発生部１２の動作を停止させ、試験を中止する。このような動作により、全てのピンエレクトロニクスボード４０に対してフェイルが検出された場合に試験を中止し、効率よく試験を行うことができる。

このように、試験装置１００は、電子デバイス２００毎、又はピンエレクトロニクスボード４０毎にフェイルを検出し、効率よく試験を行うことができる。つまり、ピンエレクトロニクスボード４０毎にフェイルを検出する場合、それぞれのピンエレクトロニクスボード４０に接続された複数の電子デバイス２００を、一つのデバイス単位としてフェイルを検出し、効率よく試験を行うことができる。

図７は、シリアル読出部２２の構成の一例を示す図である。本例におけるシリアル読出部２２は、接続される論理比較回路１４に対応する数のシフトレジスタ（４２−１〜４２−ｎ、以下４２と総称する）を有する。

それぞれのシフトレジスタ４２は、直列に接続された複数のレジスタ４４を有し、与えられるクロックＣＬＫに同期して、対応する論理比較回路１４が出力するデータを取り込む。また、シフトレジスタ４２は、取り込んだデータを、与えられるクロックＣＬＫに同期して順次出力する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、全ての電子デバイスに対してフェイルが検出された場合に試験を中止し、効率よく試験を行うことができる。また、電子デバイスの動作が高速であっても、ハードウェアの負担を低減し、精度よくトータルフェイル情報を生成することができる。

Claims

複数の電子デバイスを平行して試験する試験装置であって、
前記複数の電子デバイスに供給する試験パターンを生成するパターン発生部と、
前記複数の電子デバイスに対応して設けられ、対応する前記電子デバイスのそれぞれのピンから出力される出力信号に基づいて、ピン毎に前記出力信号のパスフェイルを判定し、ピン毎のフェイル情報をシリアルに出力する複数の論理比較回路と、
それぞれの前記論理比較回路が判定した前記フェイル情報を、ピン毎にシリアルに読み出すシリアル読出部と、
それぞれの前記電子デバイス毎に、前記シリアル読出部が読み出した前記フェイル情報の論理和を算出し、それぞれの前記電子デバイス毎に、いずれかのピンのフェイル情報がフェイルである場合にフェイルを示すデバイスフェイル情報を生成する論理和部と、
前記論理和部が生成した前記デバイスフェイル情報の論理積を算出し、全ての前記デバイスフェイル情報がフェイルである場合にフェイルを示すトータルフェイル情報を生成する論理積部と
を備える試験装置。
前記シリアル読出部は、前記複数の電子デバイスの全てのピンの前記フェイル情報を格納できる容量の記憶手段を有し、前記フェイル情報を前記論理比較回路毎に順次読み出す請求項１に記載の試験装置。
前記試験装置は、並列に設けられた複数の前記シリアル読出部を備え、
それぞれの前記論理比較回路は、いずれかの前記シリアル読出部に対応して設けられ、
それぞれの前記シリアル読出部は、対応する前記論理比較回路毎に前記フェイル情報を順次読出して格納する
請求項１に記載の試験装置。
前記論理和部は、前記シリアル読出部が格納した全てのフェイル情報をパラレルに受け取り、
前記試験装置は、前記論理和部が受け取ったパラレルデータのうち、それぞれの前記電子デバイスに対応するデータ領域を示すデバイスサイズ情報を生成するデータ制御部を更に備え、
前記論理和部は、前記デバイスサイズ情報に示されるデータ領域毎に、前記フェイル情報の論理和を算出する
請求項１又は２に記載の試験装置。
前記トータルフェイル情報がフェイルである場合に、前記パターン発生部の動作を停止させるテスタ制御部を更に備える
請求項１又は２に記載の試験装置。
複数の電子デバイスを平行して試験する試験装置であって、
それぞれが異なる一つ又は複数の前記電子デバイスに対応し、対応する前記電子デバイスと信号の授受を行う複数のピンエレクトロニクスボードと、
前記ピンエレクトロニクスボードを介して、前記複数の電子デバイスに供給する試験パターンを生成するパターン発生部と、
前記複数のピンエレクトロニクスボードに対応して設けられ、対応する前記ピンエレクトロニクスボードに接続される前記電子デバイスのそれぞれのピンから出力される出力信号に基づいて、ピン毎に前記出力信号のパスフェイルを判定し、ピン毎のフェイル情報をシリアルに出力する複数の論理比較回路と、
それぞれの前記論理比較回路が判定した前記フェイル情報を、ピン毎にシリアルに読み出すシリアル読出部と、
それぞれの前記ピンエレクトロニクスボード毎に、前記シリアル読出部が読み出した前記フェイル情報の論理和を算出し、それぞれの前記ピンエレクトロニクスボード毎に、いずれかのピンのフェイル情報がフェイルである場合にフェイルを示すデバイスフェイル情報を生成する論理和部と、
前記論理和部が生成した前記デバイスフェイル情報の論理積を算出し、全ての前記デバイスフェイル情報がフェイルである場合にフェイルを示すトータルフェイル情報を生成する論理積部と
を備える試験装置。