JP3070305B2 - フェイルメモリ - Google Patents
フェイルメモリInfo
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- JP3070305B2 JP3070305B2 JP4316146A JP31614692A JP3070305B2 JP 3070305 B2 JP3070305 B2 JP 3070305B2 JP 4316146 A JP4316146 A JP 4316146A JP 31614692 A JP31614692 A JP 31614692A JP 3070305 B2 JP3070305 B2 JP 3070305B2
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Description
【０００１】
【発明の技術分野】この発明は、スキャンパス構造をも
つメモリを測定する場合に、このメモリのデータビット
方向にシリアルなパス／フェイル情報の出力を、パラレ
ルなデータビットごとのフェイルマップとしてリアルタ
イムに記憶するフェイルメモリについてのものである。
つメモリを測定する場合に、このメモリのデータビット
方向にシリアルなパス／フェイル情報の出力を、パラレ
ルなデータビットごとのフェイルマップとしてリアルタ
イムに記憶するフェイルメモリについてのものである。
【０００２】
【従来の技術】次に、従来技術によるフェイルメモリの
構成を図２に示す。図２の１Ａはピンセレクタ回路、１
Ｂはフェイルマップメモリ回路である。ピンセレクタ回
路１Ａは、１ピンごとのリアルタイムパス／フェイル情
報である全テスタピン数分のピンフェイル信号を入力と
し、任意のピンのピンフェイル信号を、ＤＦ０〜ＤＦｎ
の任意のビットフェイル信号として出力する。フェイル
マップメモリ回路１Ｂは、ピンセレクタ回路１Ａから出
力されるビットフェイル信号を、図示を省略したアルゴ
リズミックパターンジェネレータ等のアドレス・データ
発生器からのアドレスにより、リアルタイムに記憶す
る。
構成を図２に示す。図２の１Ａはピンセレクタ回路、１
Ｂはフェイルマップメモリ回路である。ピンセレクタ回
路１Ａは、１ピンごとのリアルタイムパス／フェイル情
報である全テスタピン数分のピンフェイル信号を入力と
し、任意のピンのピンフェイル信号を、ＤＦ０〜ＤＦｎ
の任意のビットフェイル信号として出力する。フェイル
マップメモリ回路１Ｂは、ピンセレクタ回路１Ａから出
力されるビットフェイル信号を、図示を省略したアルゴ
リズミックパターンジェネレータ等のアドレス・データ
発生器からのアドレスにより、リアルタイムに記憶す
る。
【０００３】フェイルマップメモリ回路１Ｂは、ピンセ
レクタ回路１Ａより入力されるビットフェイル信号ＤＦ
０〜ＤＦｎのうちの必要なデータビットを選択抽出し、
データビットごとのフェイルマップとして、図示を省略
したアドレス・データ発生器からのアドレスにより、リ
アルタイムに記憶する。フェイルマップメモリ回路１Ｂ
は、選択抽出するデータビットのビット幅に応じて構成
変換され、持っているメモリ容量を最大限に生かすこと
ができる。
レクタ回路１Ａより入力されるビットフェイル信号ＤＦ
０〜ＤＦｎのうちの必要なデータビットを選択抽出し、
データビットごとのフェイルマップとして、図示を省略
したアドレス・データ発生器からのアドレスにより、リ
アルタイムに記憶する。フェイルマップメモリ回路１Ｂ
は、選択抽出するデータビットのビット幅に応じて構成
変換され、持っているメモリ容量を最大限に生かすこと
ができる。
【０００４】次に、測定されるメモリのデータビットの
ビット幅が４ビットであった場合の、フェイルマップの
取り込み例を図３と図４を参照して説明する。図４で、
アドレス空間はＸアドレス：５ビット、Ｙアドレス：５
ビットで表される領域とする。
ビット幅が４ビットであった場合の、フェイルマップの
取り込み例を図３と図４を参照して説明する。図４で、
アドレス空間はＸアドレス：５ビット、Ｙアドレス：５
ビットで表される領域とする。
【０００５】図３は測定されるメモリのパラレル出力デ
ータに対する判定結果例であり、図４は図３におけるフ
ェイルマップである。測定されるメモリのデータ出力が
パラレル出力であれば、図４に示すように、ビットごと
のフェイルマップを取ることができる。しかし、測定さ
れるメモリがスキャンパス構造をもつメモリで、そのデ
ータ出力がシリアル出力であった場合、図４に示すよう
にビットごとのフェイルマップとして判定結果を記憶さ
せる事はできない。
ータに対する判定結果例であり、図４は図３におけるフ
ェイルマップである。測定されるメモリのデータ出力が
パラレル出力であれば、図４に示すように、ビットごと
のフェイルマップを取ることができる。しかし、測定さ
れるメモリがスキャンパス構造をもつメモリで、そのデ
ータ出力がシリアル出力であった場合、図４に示すよう
にビットごとのフェイルマップとして判定結果を記憶さ
せる事はできない。
【０００６】図２のフェイルメモリで、測定されるメモ
リからのシリアル出力データに対する判定結果をフェイ
ルマップに取ろうとした場合、シリアルのパス／フェイ
ル情報をフェイルメモリの各ビットラインに振り分けら
れないために、例えばピンセレクタ回路１ＡのＤＦ０の
フェイルマップ領域上で、各データビットの判定結果
を、アドレスの深さ方向に区分して記憶させる。例とし
て、１ｋＷ×４ビットのスキャンパス構造をもつ測定さ
れるメモリでの、シリアルパス／フェイル情報に対する
フェイルマップ取り込み例を図５と図６に示す。
リからのシリアル出力データに対する判定結果をフェイ
ルマップに取ろうとした場合、シリアルのパス／フェイ
ル情報をフェイルメモリの各ビットラインに振り分けら
れないために、例えばピンセレクタ回路１ＡのＤＦ０の
フェイルマップ領域上で、各データビットの判定結果
を、アドレスの深さ方向に区分して記憶させる。例とし
て、１ｋＷ×４ビットのスキャンパス構造をもつ測定さ
れるメモリでの、シリアルパス／フェイル情報に対する
フェイルマップ取り込み例を図５と図６に示す。
【０００７】図５は、スキャンパス構造を持つメモリの
シリアル出力データに対する判定結果の例であり、アは
測定されるメモリに印加するアドレス、イはアのアドレ
スによって出力されたシリアル出力データに対するシリ
アルのパス／フェイル情報、ウはパス／フェイル情報の
フェイルマップ上での書き込みアドレスの例を示してい
る。図６は、図５におけるフェイルマップである。
シリアル出力データに対する判定結果の例であり、アは
測定されるメモリに印加するアドレス、イはアのアドレ
スによって出力されたシリアル出力データに対するシリ
アルのパス／フェイル情報、ウはパス／フェイル情報の
フェイルマップ上での書き込みアドレスの例を示してい
る。図６は、図５におけるフェイルマップである。
【０００８】アドレス空間はＸアドレス：５ビット、Ｙ
アドレス：５ビットで表される領域とするが、測定され
るメモリのデータビットＤ０〜Ｄ３に対する判定結果を
全て、データビットＤＦ０のフェイルマップ領域上に取
り込むので、アドレスの深さ方向で、各データビットに
対する判定結果の書き込み位置を区別しなくてはならな
い。この例では、図６に示すようにＹアドレスを７ビッ
トとし、Ｙアドレスの上位２ビットによって、データビ
ットＤ０〜Ｄ３に対する各判定結果の書き込み位置を区
分するようにしている。
アドレス：５ビットで表される領域とするが、測定され
るメモリのデータビットＤ０〜Ｄ３に対する判定結果を
全て、データビットＤＦ０のフェイルマップ領域上に取
り込むので、アドレスの深さ方向で、各データビットに
対する判定結果の書き込み位置を区別しなくてはならな
い。この例では、図６に示すようにＹアドレスを７ビッ
トとし、Ｙアドレスの上位２ビットによって、データビ
ットＤ０〜Ｄ３に対する各判定結果の書き込み位置を区
分するようにしている。
【０００９】シリアル出力データに対する判定結果は、
１ビットのシリアルのパス／フェイル情報として、ＤＦ
０のビットフェイルラインに入力されている。図６で、
データビットＤＦ１〜ＤＦ３のフェイルマップの領域に
はフェイルは書き込まれず、データビットＤＦ０のフェ
イルマップ領域上にデータビットＤ０〜Ｄ３に対するフ
ェイル情報が全て書き込まれる。また、測定されるメモ
リに加えるアドレスと、フェイルメモリに与えるアドレ
スとを意図的にかえる必要がある。
１ビットのシリアルのパス／フェイル情報として、ＤＦ
０のビットフェイルラインに入力されている。図６で、
データビットＤＦ１〜ＤＦ３のフェイルマップの領域に
はフェイルは書き込まれず、データビットＤＦ０のフェ
イルマップ領域上にデータビットＤ０〜Ｄ３に対するフ
ェイル情報が全て書き込まれる。また、測定されるメモ
リに加えるアドレスと、フェイルメモリに与えるアドレ
スとを意図的にかえる必要がある。
【００１０】
【発明が解決しようとする課題】従来技術によるフェイ
ルメモリでは、スキャンパス構造をもつ測定されるメモ
リからのシリアル出力データに対する判定結果をデータ
ビットごとのフェイルマップに取ろうとしても、書き込
まれた個々のフェイルがどのデータビットに対応するも
のなのか、又、実際にどのアドレスで発生したものなの
かが容易に判断のつかないようなフェイルマップになっ
てしまい、データビットごとのフェイルマップをとるた
めには、図６のようにして取ったフェイルマップを、Ｃ
ＰＵからの読み出し時に、ソフトウェアの演算によって
データビットごとのフェイルマップになるように並びか
え、表示出力させる等の方法が取られていたが、これを
実行させるために膨大な時間がかかるという問題があ
る。
ルメモリでは、スキャンパス構造をもつ測定されるメモ
リからのシリアル出力データに対する判定結果をデータ
ビットごとのフェイルマップに取ろうとしても、書き込
まれた個々のフェイルがどのデータビットに対応するも
のなのか、又、実際にどのアドレスで発生したものなの
かが容易に判断のつかないようなフェイルマップになっ
てしまい、データビットごとのフェイルマップをとるた
めには、図６のようにして取ったフェイルマップを、Ｃ
ＰＵからの読み出し時に、ソフトウェアの演算によって
データビットごとのフェイルマップになるように並びか
え、表示出力させる等の方法が取られていたが、これを
実行させるために膨大な時間がかかるという問題があ
る。
【００１１】この発明は、シリアル出力データに対する
シリアルなパス／フェイル情報を、リアルタイムに、か
つ、データビットごとのフェイルマップとして記憶させ
ることができるフェイルメモリを提供する事を目的とす
る。
シリアルなパス／フェイル情報を、リアルタイムに、か
つ、データビットごとのフェイルマップとして記憶させ
ることができるフェイルメモリを提供する事を目的とす
る。
【００１２】
【課題を解決するための手段】この目的を達成するた
め、この発明では、１ピンごとのリアルタイムパス／フ
ェイル情報である全テスタピン数分のピンフェイル信号
のうちの任意のピンフェイル信号を、ＤＦ０〜ＤＦｎの
うちの任意のビットフェイル信号に接続するためのピン
セレクタ回路１Ａと、ピンセレクタ回路１Ａの出力を入
力とし、ピンセレクタ回路１Ａの出力がパラレルの時は
そのまま出力し、ピンセレクタ回路１Ａの出力がシリア
ルの時はシリアル／パラレル変換して出力するシリアル
／パラレル変換回路１Ｃと、シリアル／パラレル変換回
路１Ｃの出力を入力とするフェイルマップメモリ回路１
Ｂを備える。シリアル／パラレル変換回路１Ｃは、ラッ
チ回路２ａとシフトレジスタ２ｂとビットセレクタ２ｃ
と２ｔｏ１セレクタ２ｄとラッチ回路２ｅとクロック制
御回路２ｆを備え、ラッチ回路２ａの出力は１対１で２
ｔｏ１セレクタ２ｄに接続するとともに、１ビットがシ
フトレジスタ２ｂに接続し、シフトレジスタ２ｂの出力
は並列にビットセレクタ２ｃに接続し、ビットセレクタ
２ｃの出力は１対１で２ｔｏ１セレクタ２ｄに接続し、
ピンセレクタ回路１ａの出力がシリアルのとき、２ｔｏ
１セレクタ２ｄとクロック制御回路２ｆはシリアルモー
ドになり、ラッチ回路２ａの出力がシフトレジスタ２ｂ
に入力してクロック制御回路２ｆのシフトクロックによ
り順次シフトし、パラレルにビットセレクタ２ｃに入力
し、２ｔｏ１セレクタ２ｄはビットセレクタ２ｃの出力
を選択してラッチ回路２ｅに出力する。
め、この発明では、１ピンごとのリアルタイムパス／フ
ェイル情報である全テスタピン数分のピンフェイル信号
のうちの任意のピンフェイル信号を、ＤＦ０〜ＤＦｎの
うちの任意のビットフェイル信号に接続するためのピン
セレクタ回路１Ａと、ピンセレクタ回路１Ａの出力を入
力とし、ピンセレクタ回路１Ａの出力がパラレルの時は
そのまま出力し、ピンセレクタ回路１Ａの出力がシリア
ルの時はシリアル／パラレル変換して出力するシリアル
／パラレル変換回路１Ｃと、シリアル／パラレル変換回
路１Ｃの出力を入力とするフェイルマップメモリ回路１
Ｂを備える。シリアル／パラレル変換回路１Ｃは、ラッ
チ回路２ａとシフトレジスタ２ｂとビットセレクタ２ｃ
と２ｔｏ１セレクタ２ｄとラッチ回路２ｅとクロック制
御回路２ｆを備え、ラッチ回路２ａの出力は１対１で２
ｔｏ１セレクタ２ｄに接続するとともに、１ビットがシ
フトレジスタ２ｂに接続し、シフトレジスタ２ｂの出力
は並列にビットセレクタ２ｃに接続し、ビットセレクタ
２ｃの出力は１対１で２ｔｏ１セレクタ２ｄに接続し、
ピンセレクタ回路１ａの出力がシリアルのとき、２ｔｏ
１セレクタ２ｄとクロック制御回路２ｆはシリアルモー
ドになり、ラッチ回路２ａの出力がシフトレジスタ２ｂ
に入力してクロック制御回路２ｆのシフトクロックによ
り順次シフトし、パラレルにビットセレクタ２ｃに入力
し、２ｔｏ１セレクタ２ｄはビットセレクタ２ｃの出力
を選択してラッチ回路２ｅに出力する。
【００１３】
【作用】つぎに、この発明によるファイルメモリの構成
を図１により説明する。図１の１Ａはピンフェイル信号
を入力とし、ビットフェイル信号ＤＦ０〜ＤＦｎとして
出力するピンセレクタ回路、１Ｃはビットフェイル信号
ＤＦ０〜ＤＦｎを入力とし、同じくビットフェイル信号
Ｄ０〜Ｄｎを出力とするシリアル／パラレル変換回路、
１Ｂはビットフェイル信号Ｄ０〜Ｄｎを入力とし、それ
らをリアルタイムに記憶するフェイルマップメモリ回路
である。
を図１により説明する。図１の１Ａはピンフェイル信号
を入力とし、ビットフェイル信号ＤＦ０〜ＤＦｎとして
出力するピンセレクタ回路、１Ｃはビットフェイル信号
ＤＦ０〜ＤＦｎを入力とし、同じくビットフェイル信号
Ｄ０〜Ｄｎを出力とするシリアル／パラレル変換回路、
１Ｂはビットフェイル信号Ｄ０〜Ｄｎを入力とし、それ
らをリアルタイムに記憶するフェイルマップメモリ回路
である。
【００１４】ピンセレクタ回路１Ａは、１ピンごとのリ
アルタイムパス／フェイル情報である全テスタピン数分
のピンフェイル信号を入力とし、これらピンフェイル信
号群のうち、任意の１ピンのピンフェイル信号をＤＦ０
〜ＤＦｎのうちの任意の１ビットと接続し、ビットフェ
イル信号として出力する。このとき、ピンフェイル信号
群のうち、任意の（ｎ＋１）ピン分のピンフェイル信号
を選択し、それぞれを任意の別々のビットに接続する事
により、最大ビット幅である（ｎ＋１）ビットのビット
フェイル信号をとしてＤＦ０〜ＤＦｎ全てを出力するこ
とができる。
アルタイムパス／フェイル情報である全テスタピン数分
のピンフェイル信号を入力とし、これらピンフェイル信
号群のうち、任意の１ピンのピンフェイル信号をＤＦ０
〜ＤＦｎのうちの任意の１ビットと接続し、ビットフェ
イル信号として出力する。このとき、ピンフェイル信号
群のうち、任意の（ｎ＋１）ピン分のピンフェイル信号
を選択し、それぞれを任意の別々のビットに接続する事
により、最大ビット幅である（ｎ＋１）ビットのビット
フェイル信号をとしてＤＦ０〜ＤＦｎ全てを出力するこ
とができる。
【００１５】シリアル／パラレル変換回路１Ｃはピンセ
レクタ回路１Ａから出力されるビットフェイル信号ＤＦ
０〜ＤＦｎを入力とし、測定されるメモリのデータ出力
がパラレル出力である場合は、入力されるビットフェイ
ル信号ＤＦ０〜ＤＦｎについて、ＤＦ０→Ｄ０、ＤＦｎ
→Ｄｎのように１対１対応の接続で、ビットフェイル信
号ＤＦ０〜ＤＦｎをそのままＤ０〜Ｄｎとして出力す
る。
レクタ回路１Ａから出力されるビットフェイル信号ＤＦ
０〜ＤＦｎを入力とし、測定されるメモリのデータ出力
がパラレル出力である場合は、入力されるビットフェイ
ル信号ＤＦ０〜ＤＦｎについて、ＤＦ０→Ｄ０、ＤＦｎ
→Ｄｎのように１対１対応の接続で、ビットフェイル信
号ＤＦ０〜ＤＦｎをそのままＤ０〜Ｄｎとして出力す
る。
【００１６】フェイルマップメモリ回路１Ｂは、シリア
ル／パラレル変換回路１Ｃから出力されるビットフェイ
ル信号Ｄ０〜Ｄｎを入力とし、それらビットフェイル信
号Ｄ０〜Ｄｎのうち必要なビット数を、Ｄ０側から順の
並びで選択抽出し、データビットごとのフェイルマップ
として、図示を省略したアルゴリズミックパターンジェ
ネレータ等のアドレス・データ発生器からのアドレスに
より、リアルタイムに記憶する。また、フェイルマップ
メモリ回路１Ｂは、選択抽出するデータビットのビット
幅に応じて、メモリ構成を自動的に構成変換している。
ル／パラレル変換回路１Ｃから出力されるビットフェイ
ル信号Ｄ０〜Ｄｎを入力とし、それらビットフェイル信
号Ｄ０〜Ｄｎのうち必要なビット数を、Ｄ０側から順の
並びで選択抽出し、データビットごとのフェイルマップ
として、図示を省略したアルゴリズミックパターンジェ
ネレータ等のアドレス・データ発生器からのアドレスに
より、リアルタイムに記憶する。また、フェイルマップ
メモリ回路１Ｂは、選択抽出するデータビットのビット
幅に応じて、メモリ構成を自動的に構成変換している。
【００１７】つぎに、シリアル／パラレル変換回路１Ｃ
の作用を図７に示す。図７のアは測定されるメモリのデ
ータ出力がパラレル出力であった場合のシリアル／パラ
レル変換回路１Ｃ内の信号接続処理の状態図であり、図
７のイは測定されるメモリのデータ出力がシリアル出力
であった場合のシリアル／パラレル変換回路１Ｃ内の信
号接続処理の状態図である。
の作用を図７に示す。図７のアは測定されるメモリのデ
ータ出力がパラレル出力であった場合のシリアル／パラ
レル変換回路１Ｃ内の信号接続処理の状態図であり、図
７のイは測定されるメモリのデータ出力がシリアル出力
であった場合のシリアル／パラレル変換回路１Ｃ内の信
号接続処理の状態図である。
【００１８】測定されるメモリのデータ出力がパラレル
出力であった場合、シリアル／パラレル変換回路１Ｃへ
入力されるビットフェイル信号もパラレル入力となり、
ＤＦ０〜ＤＦｎは、図７アで示すように、１対１対応で
ビットフェイル信号Ｄ０〜Ｄｎとして出力される。測定
されるメモリのデータ出力がシリアル出力であった場
合、シリアル／パラレル変換回路１Ｃへのビットフェイ
ル信号はシリアルの信号であり、ＤＦ０に入力される。
出力であった場合、シリアル／パラレル変換回路１Ｃへ
入力されるビットフェイル信号もパラレル入力となり、
ＤＦ０〜ＤＦｎは、図７アで示すように、１対１対応で
ビットフェイル信号Ｄ０〜Ｄｎとして出力される。測定
されるメモリのデータ出力がシリアル出力であった場
合、シリアル／パラレル変換回路１Ｃへのビットフェイ
ル信号はシリアルの信号であり、ＤＦ０に入力される。
【００１９】入力されたシリアルパス／フェイル信号
は、図７イに示すように、サイクルごとに入力されてく
る各データビットのパス／フェイル信号をそれぞれ、対
応するビットフェイルラインに振り分け、Ｄ０〜Ｄｎの
ビットフェイル信号として出力する。これにより、例と
して、図５で示される１ｋＷ×４ビットのスキャンパス
構造をもつ測定されるメモリのシリアル出力データに対
する判定結果例におけるシリアルパス／フェイル情報
（ＤＦ０）が、図３に示す１ｋＷ×４ビットの測定され
るメモリのパラレル出力データに対する判定結果例にお
けるＤＦ０〜ＤＦ３の４ビットのパス／フェイル情報と
同様の信号に変換され、Ｄ０〜Ｄ３のビットフェイル信
号として出力することになる。
は、図７イに示すように、サイクルごとに入力されてく
る各データビットのパス／フェイル信号をそれぞれ、対
応するビットフェイルラインに振り分け、Ｄ０〜Ｄｎの
ビットフェイル信号として出力する。これにより、例と
して、図５で示される１ｋＷ×４ビットのスキャンパス
構造をもつ測定されるメモリのシリアル出力データに対
する判定結果例におけるシリアルパス／フェイル情報
（ＤＦ０）が、図３に示す１ｋＷ×４ビットの測定され
るメモリのパラレル出力データに対する判定結果例にお
けるＤＦ０〜ＤＦ３の４ビットのパス／フェイル情報と
同様の信号に変換され、Ｄ０〜Ｄ３のビットフェイル信
号として出力することになる。
【００２０】
【実施例】つぎに、この発明による実施例の構成図を図
８に示す。図８の１Ａはピンフェイル信号を入力とし、
ビットフェイル信号ＤＦ０〜ＤＦｎとして出力するピン
セレクタ回路、２はビットフェイル信号ＤＦ０〜ＤＦｎ
を入力とし、同じくビットフェイル信号Ｄ０〜Ｄｎを出
力とするシリアル／パラレル変換回路、１Ｂはビットフ
ェイル信号Ｄ０〜Ｄｎを入力とし、それらを図示を省略
したアルゴリズミックパターンジェネレータ等のアドレ
ス・データ発生器からのアドレスにより、リアルタイム
に記憶するフェイルマップメモリ回路である。
８に示す。図８の１Ａはピンフェイル信号を入力とし、
ビットフェイル信号ＤＦ０〜ＤＦｎとして出力するピン
セレクタ回路、２はビットフェイル信号ＤＦ０〜ＤＦｎ
を入力とし、同じくビットフェイル信号Ｄ０〜Ｄｎを出
力とするシリアル／パラレル変換回路、１Ｂはビットフ
ェイル信号Ｄ０〜Ｄｎを入力とし、それらを図示を省略
したアルゴリズミックパターンジェネレータ等のアドレ
ス・データ発生器からのアドレスにより、リアルタイム
に記憶するフェイルマップメモリ回路である。
【００２１】シリアル／パラレル変換回路２は図１のシ
リアル／パラレル変換回路１Ｃに相当するものであり、
２ａ〜２ｆの各回路ブロックにより構成される。２ａは
入力されるビットフェイル信号ＤＦ０〜ＤＦｎをラッチ
するラッチ回路、２ｂは測定されるメモリのシリアル出
力データに対する判定結果をフェイルマップに取ろうと
するシリアルモードの場合に、シリアルパス／フェイル
情報をシリアル入力とし、測定されるメモリのデータビ
ット数分だけシフトして、パラレルデータ信号をＰ０〜
Ｐｎとして出力するシフトレジスタである。
リアル／パラレル変換回路１Ｃに相当するものであり、
２ａ〜２ｆの各回路ブロックにより構成される。２ａは
入力されるビットフェイル信号ＤＦ０〜ＤＦｎをラッチ
するラッチ回路、２ｂは測定されるメモリのシリアル出
力データに対する判定結果をフェイルマップに取ろうと
するシリアルモードの場合に、シリアルパス／フェイル
情報をシリアル入力とし、測定されるメモリのデータビ
ット数分だけシフトして、パラレルデータ信号をＰ０〜
Ｐｎとして出力するシフトレジスタである。
【００２２】２ｃはシフトレジスタ２ｂの出力Ｐ０〜Ｐ
ｎを入力とし、それらのビット位置を入れかえ、ビット
フェイル信号Ｂ０〜Ｂｎとして出力するビットセレク
タ、２ｄはラッチ回路２ａより出力されるビットフェイ
ル信号と、ビットセレクタ２ｃより出力されるビットフ
ェイル信号Ｂ０〜Ｂｎとをシリアルモードか否かにより
選択し、ビットフェイル信号ＤＳ０〜ＤＳｎとして出力
する２ｔｏ１セレクタである。
ｎを入力とし、それらのビット位置を入れかえ、ビット
フェイル信号Ｂ０〜Ｂｎとして出力するビットセレク
タ、２ｄはラッチ回路２ａより出力されるビットフェイ
ル信号と、ビットセレクタ２ｃより出力されるビットフ
ェイル信号Ｂ０〜Ｂｎとをシリアルモードか否かにより
選択し、ビットフェイル信号ＤＳ０〜ＤＳｎとして出力
する２ｔｏ１セレクタである。
【００２３】２ｅは２ｔｏ１セレクタ２ｄから出力され
るビットフェイル信号ＤＳ０〜ＤＳｎをラッチし、ビッ
トフェイル信号Ｄ０、Ｄｎとして、フェイルマップメモ
リ回路１Ｂに出力するラッチ回路、２ｆはシフトレジス
タ２ｂに加えるシフトクロックとラッチ回路２ｅに加え
るラッチクロック及びフェイルマップメモリ回路１Ｂへ
のＷＥ制御クロックを発生するためのクロック制御回路
である。ピンセレクタ回路１Ａおよびフェイルマップメ
モリ回路１Ｂは、図２に示したものと同じである。
るビットフェイル信号ＤＳ０〜ＤＳｎをラッチし、ビッ
トフェイル信号Ｄ０、Ｄｎとして、フェイルマップメモ
リ回路１Ｂに出力するラッチ回路、２ｆはシフトレジス
タ２ｂに加えるシフトクロックとラッチ回路２ｅに加え
るラッチクロック及びフェイルマップメモリ回路１Ｂへ
のＷＥ制御クロックを発生するためのクロック制御回路
である。ピンセレクタ回路１Ａおよびフェイルマップメ
モリ回路１Ｂは、図２に示したものと同じである。
【００２４】次に、この発明によるシリアル／パラレル
変換回路の動作を図８を参照して説明する。図８で、測
定されるメモリのデータ出力がパラレル出力である場
合、ピンセレクタ回路１Ａから入力されるビットフェイ
ル信号ＤＦ０〜ＤＦｎを、ラッチ回路２ａで通常にテス
トレートクロックに同期したクロックによりラッチす
る。
変換回路の動作を図８を参照して説明する。図８で、測
定されるメモリのデータ出力がパラレル出力である場
合、ピンセレクタ回路１Ａから入力されるビットフェイ
ル信号ＤＦ０〜ＤＦｎを、ラッチ回路２ａで通常にテス
トレートクロックに同期したクロックによりラッチす
る。
【００２５】ラッチ回路２ａの出力は２ｔｏ１セレクタ
２ｄに入力され、２ｔｏ１セレクタ２ｄには、セレクト
信号であるシリアルモード信号が入力していないため、
ラッチ回路２ａからの入力がそのまま選択され、ビット
フェイル信号ＤＳ０〜ＤＳｎとして出力される。ビット
フェイル信号ＤＳ０〜ＤＳｎはラッチ回路２ｅに入力さ
れ、クロック制御回路２ｆより通常のテストレートクロ
ックに同調したクロックとして出力されるラッチクロッ
クによってラッチされ、フェイルマップメモリ回路１Ｂ
のビットフェイル信号Ｄ０〜Ｄｎとして出力する。
２ｄに入力され、２ｔｏ１セレクタ２ｄには、セレクト
信号であるシリアルモード信号が入力していないため、
ラッチ回路２ａからの入力がそのまま選択され、ビット
フェイル信号ＤＳ０〜ＤＳｎとして出力される。ビット
フェイル信号ＤＳ０〜ＤＳｎはラッチ回路２ｅに入力さ
れ、クロック制御回路２ｆより通常のテストレートクロ
ックに同調したクロックとして出力されるラッチクロッ
クによってラッチされ、フェイルマップメモリ回路１Ｂ
のビットフェイル信号Ｄ０〜Ｄｎとして出力する。
【００２６】測定されるメモリのデータ出力がシリアル
出力である場合、ピンセレクタ回路１Ａからのシリアル
パス／フェイル信号はＤＦ０としてラッチ回路２ａに入
力され、通常のテストレートクロックに同期したテスト
レートクロックによってラッチされる。ラッチ回路２ａ
におけるＤＦ０入力に対する出力は、シフトレジスタ２
ｂのシリアル入力端子に入力される。
出力である場合、ピンセレクタ回路１Ａからのシリアル
パス／フェイル信号はＤＦ０としてラッチ回路２ａに入
力され、通常のテストレートクロックに同期したテスト
レートクロックによってラッチされる。ラッチ回路２ａ
におけるＤＦ０入力に対する出力は、シフトレジスタ２
ｂのシリアル入力端子に入力される。
【００２７】シフトレジスタ２ｂは、図示を省略したア
ドレス・データ発生器よりシリアルデータ発生中を表す
シフトモード信号を入力し、シフト動作を行うモードと
なり、テストレートクロックに同期したクロックのうち
シリアルモードで、かつシフトモード信号が入力してい
る間のみ、クロック制御回路２ｆより出力されるシフト
クロックにより、入力されるシリアルのパス／フェイル
情報をシフトし、格納していく。
ドレス・データ発生器よりシリアルデータ発生中を表す
シフトモード信号を入力し、シフト動作を行うモードと
なり、テストレートクロックに同期したクロックのうち
シリアルモードで、かつシフトモード信号が入力してい
る間のみ、クロック制御回路２ｆより出力されるシフト
クロックにより、入力されるシリアルのパス／フェイル
情報をシフトし、格納していく。
【００２８】そして、測定されるメモリのデータビット
分数のパス／フェイル情報を格納し、Ｐ０〜Ｐｎとして
パラレルに出力する。シフトレジスタ２ｂから出力され
るパラレルパス／フェイル情報Ｐ０〜Ｐｎは、ビットセ
レクタ２ｃに入力される。ビットセレクタ２ｃは、入力
されるＰ０〜Ｐｎ信号の（ｎ＋１）ビットのビット配列
を任意のビット配列に並びかえることができる。
分数のパス／フェイル情報を格納し、Ｐ０〜Ｐｎとして
パラレルに出力する。シフトレジスタ２ｂから出力され
るパラレルパス／フェイル情報Ｐ０〜Ｐｎは、ビットセ
レクタ２ｃに入力される。ビットセレクタ２ｃは、入力
されるＰ０〜Ｐｎ信号の（ｎ＋１）ビットのビット配列
を任意のビット配列に並びかえることができる。
【００２９】これにより、シリアルなパス／フェイル信
号のビットシーケンスが任意に、もしくは、測定される
メモリのデータビット幅が（ｎ＋１）ビットより小さい
場合でも、常にＢ０には、データビット０（ＤＡＴＡ
０）のパス／フェイル情報、Ｂ１にはデータビット１
（ＤＡＴＡ１）のパス／フェイル情報と言うように、Ｂ
０側から順次対応するデータビットのパス／フェイル情
報がつまる形で、ビットフェイル信号Ｂ０〜Ｂｎが出力
される。
号のビットシーケンスが任意に、もしくは、測定される
メモリのデータビット幅が（ｎ＋１）ビットより小さい
場合でも、常にＢ０には、データビット０（ＤＡＴＡ
０）のパス／フェイル情報、Ｂ１にはデータビット１
（ＤＡＴＡ１）のパス／フェイル情報と言うように、Ｂ
０側から順次対応するデータビットのパス／フェイル情
報がつまる形で、ビットフェイル信号Ｂ０〜Ｂｎが出力
される。
【００３０】２ｔｏ１セレクタ２ｄは、セレクト信号で
あるシリアルモードが設定されているので、ビットセレ
クタ２ｃの出力Ｂ０〜Ｂｎが選択され、そのままビット
フェイル信号ＤＳ０〜ＤＳｎとして出力される。ビット
フェイル信号ＤＳ０〜ＤＳｎは、ラッチ回路２ｅに入力
され、クロック制御回路２ｆよりシフトレジスタ２ｂに
格納されるデータビット数分のパス／フェイル情報う
ち、最後尾のパス／フェイル情報を格納するときのシフ
トクロックを遅延したクロックをラッチクロックとし
て、ラッチする。ラッチ回路２ｅは、ビットフェイル信
号Ｄ０〜Ｄｎをフェイルマップメモリ回路１Ｂに出力す
る。
あるシリアルモードが設定されているので、ビットセレ
クタ２ｃの出力Ｂ０〜Ｂｎが選択され、そのままビット
フェイル信号ＤＳ０〜ＤＳｎとして出力される。ビット
フェイル信号ＤＳ０〜ＤＳｎは、ラッチ回路２ｅに入力
され、クロック制御回路２ｆよりシフトレジスタ２ｂに
格納されるデータビット数分のパス／フェイル情報う
ち、最後尾のパス／フェイル情報を格納するときのシフ
トクロックを遅延したクロックをラッチクロックとし
て、ラッチする。ラッチ回路２ｅは、ビットフェイル信
号Ｄ０〜Ｄｎをフェイルマップメモリ回路１Ｂに出力す
る。
【００３１】クロック制御回路２ｆは、ラッチクロック
と同様に、シリアルモードか否かによって、出力クロッ
クを切り換え、ラッチクロックと同じクロックをＷＥ制
御クロックとして、フェイルマップメモリ回路１Ｂに出
力する。
と同様に、シリアルモードか否かによって、出力クロッ
クを切り換え、ラッチクロックと同じクロックをＷＥ制
御クロックとして、フェイルマップメモリ回路１Ｂに出
力する。
【００３２】
【発明の効果】この発明によれば、ピンセレクタ回路
と、フェイルマップメモリ回路との間にシリアルパラレ
ル変換回路を搭載しているので、測定されるメモリのデ
ータ出力がシリアル出力であった場合でも、その判定結
果をリアルタイムに、かつ、データビットごとのフェイ
ルマップとして取得する事ができ、高速な不良解析を行
うことができる。
と、フェイルマップメモリ回路との間にシリアルパラレ
ル変換回路を搭載しているので、測定されるメモリのデ
ータ出力がシリアル出力であった場合でも、その判定結
果をリアルタイムに、かつ、データビットごとのフェイ
ルマップとして取得する事ができ、高速な不良解析を行
うことができる。
【図１】この発明によるフェイルメモリの構成図であ
る。
る。
【図２】従来技術のフェイルメモリの構成図である。
【図３】測定されるメモリのパラレル出力データに対す
る判定結果例である。
る判定結果例である。
【図４】図３におけるフェイルマップである。
【図５】スキャンパス構造を持つメモリのシリアル出力
データに対する判定結果例である。
データに対する判定結果例である。
【図６】図５におけるフェイルマップである。
【図７】シリアル／パラレル変換回路１Ｃの作用説明図
である。
である。
【図８】この発明による実施例の構成図である。
１Ａ ピンセレクタ回路 １Ｂ フェイルマップメモリ回路 １Ｃ シリアル／パラレル変換回路 ２ａ・２ｅ ラッチ回路 ２ｂ シフトレジスタ ２ｃ ビットセレクタ ２ｄ ２ｔｏ１セレクタ ２ｆ クロック制御回路
Claims (2)
- 【請求項１】 １ピンごとのリアルタイムパス／フェイ
ル情報である全テスタピン数分のピンフェイル信号のう
ちの任意のピンフェイル信号を、ＤＦ０〜ＤＦｎのうち
の任意のビットフェイル信号に接続するためのピンセレ
クタ回路(1A)と、 ピンセレクタ回路(1A)の出力を入力とし、ピンセレクタ
回路(1A)の出力がパラレルの時はそのまま出力し、ピン
セレクタ回路(1A)の出力がシリアルの時はシリアル／パ
ラレル変換して出力するシリアル／パラレル変換回路(1
C)と、 シリアル／パラレル変換回路(1C)の出力を入力とするフ
ェイルマップメモリ回路(1B)を備えることを特徴とする
フェイルメモリ。 - 【請求項２】 シリアル／パラレル変換回路(1C)は、第
１のラッチ回路(2a)とシフトレジスタ(2b)とビットセレ
クタ(2c)と２ｔｏ１セレクタ(2d)と第２のラッチ回路(2
e)とクロック制御回路(2f)を備え、第１のラッチ回路(2
a)の出力は１対１で２ｔｏ１セレクタ(2d)に接続すると
ともに、１ビットがシフトレジスタ(2b)に接続し、シフ
トレジスタ(2b)の出力は並列にビットセレクタ(2c)に接
続し、ビットセレクタ(2c)の出力は１対１で２ｔｏ１セ
レクタ(2d)に接続し、ピンセレクタ回路(1a)の出力がシ
リアルのとき、２ｔｏ１セレクタ(2d)とクロック制御回
路(2f)はシリアルモードになり、第１のラッチ回路(2a)
の出力がシフトレジスタ(2b)に入力してクロック制御回
路(2f)のシフトクロックにより順次シフトし、パラレル
にビットセレクタ(2c)に入力し、２ｔｏ１セレクタ(2d)
はビットセレクタ(2c)の出力を選択して第２のラッチ回
路(2e)に出力する事を特徴とする請求項１に記載のフェ
イルメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316146A JP3070305B2 (ja) | 1992-10-30 | 1992-10-30 | フェイルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316146A JP3070305B2 (ja) | 1992-10-30 | 1992-10-30 | フェイルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06148278A JPH06148278A (ja) | 1994-05-27 |
| JP3070305B2 true JP3070305B2 (ja) | 2000-07-31 |
Family
ID=18073785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316146A Expired - Lifetime JP3070305B2 (ja) | 1992-10-30 | 1992-10-30 | フェイルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070305B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188597A (ja) * | 1996-12-19 | 1998-07-21 | Advantest Corp | メモリ試験装置 |
| US6536005B1 (en) * | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
| KR20070090142A (ko) * | 2004-12-07 | 2007-09-05 | 주식회사 아도반테스토 | 시험 장치 |
-
1992
- 1992-10-30 JP JP4316146A patent/JP3070305B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06148278A (ja) | 1994-05-27 |
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