KR100239739B1 - 반도체 메모리 시험방법 및 그 방법의 실시장치 - Google Patents

반도체 메모리 시험방법 및 그 방법의 실시장치 Download PDF

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Abstract

불량해석메모리의 기억내용을 원활하게 판독할 수 있는 반도체 메모리 시험방법 및 장치를 제공한다. 복수의 시험패턴발생기(2)로부터 발생되는 시퀀스 데이터를 제1인터리브회로(71)의 인터리브동작에 의해 피시험 메모리(6)에 기록하고, 시험결과를 제2인터리브회로(72)의 인터리브동작에 의해 판독하여 복수의 논리비교기(4)에 나누어 인가하고, 시험결과와 기대치 데이타를 비교하여 그 비교결과가 페일일 경우에 페일데이타를 포함하는 인터리브사이클의 데이타를 복수의 불량해석메모리(5)에 나누어 저장함에 있어서, 상기 논리비교기(4)로부터 페일데이타에 기초해서 페일마크신호를 발생시키고, 이 페일마크신호를 페일신호와 대응시켜 불량해석메모리(5)에 저장하고, 시험종료후, 불량해석메모리(5)로부터 페일마크신호를 판독하여 페일이 발생한 데이타사이클을 특정한다.

Description

반도체 메모리 시험방법 및 그 방법의 실시장치
우선, 종래의 이 종류의 반도체 메모리 시험장치의 기본구성의 일례에 관하여 도 12를 참조하여 간단히 설명한다. 이 반도체 메모리 시험장치는 타이밍발생기(1), 시험패턴발생기(2), 파형정형기(3), 논리비교기(4) 및 불량해석메모리(5)에 의해 구성되고, 피시험 메모리(6)의 시험을 실시한다. 시험패턴발생기(2)는 타이밍발생기(1)에서 공급되는 기준 클럭(CK)에 응답하여 피시험 메모리(6)에 공급되는 어드레스신호(ADS), 시험데이타신호(PD) 및 제어신호(CS)와 논리비교기(4) 및 불량해석메모리(5)에 공급되는 기대치 데이타신호(ED)를 발생한다. 이것의 신호(데이타)는 우선 파형정형기(3)에 입력되고, 여기서 피시험 메모리(6)의 시험에 필요한 파형으로 정형된 후 피시험 메모리(6)에 인가된다.
피시험 메모리(6)는 제어신호(CS)의 인가에 의해 시험데이타신호의 기록 또는 판독이 제어된다. 즉, 기록용의 제어신호(CS)가 인가됨에 따라 어드레스신호(ADS)에 의해 지정된 피시험 메모리(6)의 어드레스에 시험데이타신호가 순차적으로 기록되고, 또한 판독용의 제어신호(CS)가 인가됨에 따라 어드레스신호(ADS)에 의해 지정된 피시험 메모리(6)의 어드레스로부터 기록된 시험데이타신호가 순차적으로 판독된다. 피시험 메모리(6)로부터 판독된 판독데이타신호(RD)는 논리비교기(4)에 부여되고, 여기서 시험패턴발생기(2)로부터 출력할 수 있는 기대치 데이타신호(ED)와 비교되고, 비교결과인 양자의 일치 또는 불일치에 의해 피시험 메모리(6)의 불량의 판정을 행한다.
이 반도체 메모리 시험장치에 사용되고 있는 불량해석메모리(5)는 피시험 메모리(6)의 판정결과가 페일이었던 사이클에 관한 시험패턴발생기(2)의 출력인 시퀀스데이타, 즉, 어드레스신호(ADS), 시험데이타신호(PD) 및 기대치 데이타신호(ED)와 페일이 발생한 피시험 메모리(6)의 데이타출력핀의 상태를 나타낸 페일정보를 저장하는 것이다. 시험종료후, 이 불량해석메모리(5)의 기억내용을 판독하여 조사함에 따라 피시험 메모리(6)의 페일해석을 행한다.
상술한 종래의 반도체 메모리 시험장치에 있어서는 피시험 메모리(6)에 대하여 1대의 시험패턴발생기(2)로부터 발생한 어드레스신호(ADS), 시험데이타신호(PD) 및 제어신호(CS)를 전압을 인가하고, 피시험 메모리(6)의 페일데이타는 1대의 불량해석메모리(5)에 저장되어 있다. 그 때문에 피시험 메모리(6)의 불량판정결과가 페일이었던 사이클의 시퀀스데이타 및 페일정보를 불량해석메모리(5)에 저장하는 경우, 불량판정결과가 페일이었던 사이클만을 저장하는 것만으로 좋다. 한편, 불량해석일 때의 불량해석메모리(5)의 기억내용의 판독은 불량해석메모리(5)의 초기 어드레스로부터 기억내용을 순차적으로 판독 함에 따라 페일이 발생한 순서로 데이타를 판독할 수 있다.
그런데, 반도체 메모리의 시험에 있어서는 피시험 메모리(6)의 페일수를 카운트하여 카운트수가 규정치에 도달할 때까지 불량해석메모리(5)에 페일데이타를 저장하고, 카운트수가 이 규정치에 도달하면 그 이상의 페일데이타의 저장은 정지하는 불량해석메모리(5)의 사용법을 취하고 있는 경우가 종종 있다. 이 경우에 사용되는 반도체 메모리 시험장치의 기본구성의 일례를 도 13을 참조하여 간단히 설명한다.
도시된 것과 같이, 도 12에 나타낸 구성의 반도체 메모리 시험장치에 있어서, 논리비교기(4)의 출력측에 피시험 메모리(6)의 각 데이타출력핀의 페일의 합계수(OR 회로의 출력)를 카운트하는 카운터(7)와 페일수의 규정치를 미리 저장한 레지스터(8)와 이 페일수의 규정치와 카운터(7)의 계수치를 비교하는 비교회로(9)와 불량해석메모리(5)로의 페일데이타의 기록을 제어하는 메모리제어회로(10)를 부가한 구성을 가지고 있다. 카운터(7)의 계수치가 페일수규정치보다 크게 되면 비교회로(9)는 메모리제어회로(10)에 기록금지신호를 출력하고, 불량해석메모리(5)에 대한 그 이후의 페일데이타의 기록을 금지한다.
상술한 구성의 반도체 메모리 시험장치를 사용하여 고속반도체 메모리를 시험하기 위해서는 시험패턴발생기(2)를 고속으로 동작시켜 어드레스신호(ADS), 시험데이타신호(PD), 및 제어신호(CS)를 고속으로 발생시킬 필요가 있지만, 시험패턴발생기(2)의 고속화에는 자연적인 한계가 있다. 따라서, 상술한 반도체 메모리 시험장치에서는 시험패턴발생기(2)의 동작속도가 전체의 시험속도를 제한하고 있어, 시험패턴발생기(2)의 동작속도를 넘는 고속반도체 메모리를 시험하는 것은 할 수 없다. 이 때문에 고속반도체 메모리의 시험에는 복수의 시험패턴발생기(2)를 설치하고 이들 시험패턴발생기를 인터리브동작시켜, 결과적으로 시험패턴을 고속으로 발생시키는 반도체 메모리 시험장치가 사용되고 있다.
다음에 인터리브동작을 행하는 반도체 메모리 시험장치의 기본구성의 일례에 관한 도 14를 참조하여 간단히 설명한다. 도시한 것처럼, 타이밍발생기(1), 시험패턴발생기(2), 파형정형기(3), 논리비교기(4) 및 불량해석메모리(5)를 각각 n 대(1, 2,···n, 단 n은 2이상의 정수)씩 설치하고, 거기에 피시험 메모리(6)의 입력측에 제1의 인터리브회로(71)를 출력측에 제2의 인터리브회로(72)를 각각 설치하여 n 대의 파형정형기(1, 2,···n)의 출력데이타신호(입력1, 입력2,···입력n)를 제1의 인터리브회로(71)를 통해 피시험 메모리(6)에 인가하여 피시험메모리(6)로부터 판독된 판독데이타신호를 제2의 인터리브회로(72)를 통해 n 대의 논리비교기(1, 2,···n)에 나누어 출력하도록 구성한 것이다.
이와 같이 n 대의 시험패턴발생기(1, 2,···n)와 n 대의 불량해석메모리(1,2,···n)를 설치하여 n 웨이의 인터리브동작을 실행하면, 피시험 메모리(6)에는 시험패턴발생기의 수의 수배, 즉 n 배의 속도로 시퀀스데이타(어드레스신호(ADS), 시험데이타신호(PD) 및 제어신호(CS))를 인가할 수 있다.
도 15는 피시험 메모리(6)에 전압을 인가하기 위한 n 대의 시험패턴발생기(1, 2,···n)에서 동시에 발생되는 입력데이타신호(입력1, 입력2,···입력n)의 일례를 표시한다. 이들 입력데이타신호(입력1, 입력2,···입력n)는 인터리브동작의 제1사이클에 있어서, n 대의 시험패턴발생기(1, 2,···n)에서 각각 1개씩의 n 개의 직렬의 입력데이타(입력데이타1, 입력데이타2,···입력데이타n)로 되고, 1대의 시험패턴발생기의 동작속도의 n배의 동작속도로 이들 입력데이타(입력데이타1, 입력데이타2,···입력데이타n)의 순서적으로 제1의 인터리브회로(71)에 공급된다. 또한 인터리브동작의 제2사이클에 있어서는 n 대의 시험패턴발생기(1, 2,···n)에서 직렬의 n 개의 입력데이타(입력데이타(n+1), 입력데이타(n+2),···입력데이타2n)로서, 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 이들 입력데이타(입력데이타(n+1), 입력데이타(n+2),···입력데이타2n)의 순서적으로 제1의 인터리브회로(71)에 공급된다. 이하, 후속하는 인터리브동작에 있어서, n 대의 시험패턴발생기(1, 2,···n)에서 발생되는 입력데이타(입력데이타(2n+1)) 이후의 직렬의 n 개의 입력데이타에 관해서도 마찬가지로 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 제1의 인터리브회로(71)에 공급된다.
제1의 인터리브회로(71)에 공급된 제1의 n 개의 입력데이타(입력데이타1 내지 입력데이타n)는 함께 이들 입력데이타(입력데이타1, 입력데이타2,···입력데이타n)의 순서적으로 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 제1의 인터리브회로(71)로부터 판독되고 피시험 메모리(6)에 인가된다.
제1의 인터리브회로(71)에 공급된 제2의 n 개의 입력데이타(입력데이타(n+1)∼ 입력데이타2n)도 마찬가지로 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 이들 입력데이타(입력데이타(n+1), 입력데이타(n+2),···입력데이타2n)의 순서적으로 제1의 인터리브회로(71)로부터 판독되고, 피시험 메모리(6)에 인가된다.
이하, 후속하는 각 사이클에 있어서, n 대의 시험패턴발생기(1, 2,···n)에서 발생되는 입력데이타(입력데이타(2n+1)) 이후의 각 n 개의 입력데이타에 관한 것도 마찬가지로 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 제1의 인터리브회로(71)로 부터 판독되고 피시험 메모리(6)에 인가된다. 이리하여 n 대의 시험패턴발생기(1, 2,···n)에서 동시에 발생되는 입력데이타신호(입력1, 입력2,···입력n)는 도 15의 맨 마지막 줄에 기재된 피시험 메모리인가패턴 입력에 도시된 바와 같이, n 웨이의 인터리브동작에 의해 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 피시험 메모리(6)에 인가되는 것이 된다.
한편, 제1의 인터리브회로(71)를 통해 피시험 메모리(6)에 고속으로 인가된 입력데이타신호(입력1, 입력2,···입력n)에 대한 시험결과는 피시험 메모리(6)로부터 제2의 인터리브회로(72)에 입력데이타신호의 피시험 메모리(6)에 대한 인가의 순서와 동일한 순서적으로 또한 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 판독된다.
도 16은 피시험 메모리(6)로부터 제2의 인터리브회로(72)에 판독되는 시험결과의 출력데이타신호(출력1, 출력2,···출력n)의 일례를 표시한다. 이들 출력데이타신호(출력1, 출력2,···출력n)는 인터리브동작의 제1사이클에 있어서는 n 개의 직렬의 출력데이타(출력데이타1, 출력데이타2,···출력데이타n)로서 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 피시험 메모리(6)로부터 제2의 인터리브회로(72)에 판독순서와 동일한 순서적으로 판독되고, n 대의 논리비교기(1, 2,···n)에 나누어져 공급된다. 또한 인터리브동작의 제2사이클에 있어서는 출력데이타신호는 n 개의 직렬의 출력데이타(출력데이타n+1, 출력데이타n+2,···출력데이타2n)로서 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 피시험 메모리(6)로부터 제2의 인터리브회로(72)로 판독순서와 동일한 순서적으로 판독되고, n 대의 논리비교기(1, 2,···n)에 나누어져 공급된다. 이하, 마찬가지로 하여 인터리브동작의 제3 사이클 이후에서도, 각 n개의 직렬의 출력데이타(출력데이타2n+1,···)가 1대의 시험패턴발생기의 동작속도의 n 배의 동작속도로 피시험 메모리(6)로부터 제2의 인터리브회로(72)로 판독순서와 동일한 순서적으로 판독되고, n 대의 논리비교기(1, 2,···n)에 나누어져 공급된다.
이들 논리비교기(1, 2,···n)에서는 제2의 인터리브회로(72)로부터 공급되는 시험결과의 출력데이타신호(출력1, 출력2,···출력n)와 대응하는 시험패턴발생기(1, 2,···n)에서 각각 공급되는 기대치 데이터신호(ED1, ED2,···EDn)를 각각 비교하고 이들 비교결과는 대응하는 n 대의 불량해석메모리(1,2,···n)에 저장된다. 이들 불량해석메모리(1,2,···n)에의 비교결과의 저장 순서는 도 16의 제1행에 기재된 피시험 메모리판독데이타 "출력"에 표시된 순서이고, 이 비교결과의 저장은 n 대의 불량해석메모리(1, 2,···n )에 대하여 각 사이클마다 동시에 행해진다.
상술한 것과 같이 구성된 n 웨이의 인터리브 동작을 행하는 반도체 메모리 시험장치에 있어서는 n 대의 시험패턴발생기(1, 2,···n)와 n 대의 불량해석메모리(1, 2,···n)를 사용하고 있다. 도 15에 나타낸 것과 같은 인터리브·패턴 발생시에는 1개의 피시험 메모리(6)의 비교시험결과인 판독출력데이타신호(출력1, 출력2,···출력n)는 도 16에 도시한 바와같이 n 대의 불량해석메모리(1,2,···n)에 분산되어 저장된다. 상술한 것과 같이 n 대의 불량해석메모리(1,2,···n)에 대한 데이타의 저장은 각 인터리브사이클의 n 개의 데이타신호에 관한 각 불량해석메모리에 대하여 동시에 행해진다. 따라서, 논리비교기(1, 2,···n) 에서의 논리비교의 결과 각 인터리브사이클의 n 개의 데이타의 내의 1개의 데이타에 페일이 존재하면, 이 페일데이타는 불량해석메모리에 저장할 필요가 있지만, 상술한 바와같이 각 인터리브사이클의 n 개의 데이타를 한번에 n 대의 불량해석메모리에 나누어 저장하기 때문에 페일이 존재하지 않은 동일사이클의 다른 데이타도 불량해석메모리에 페일이 아닌 의미의 데이타로서 저장되는 것이 된다.
도 17은 페일이 발생한 데이타가 검출된 결과 제1 내지 제9의 각 인터리브사이클의 n 개의 데이타가 한번에 n 대의 불량해석메모리(1,2,···n)에 분산저장된 경우에 각 불량해석메모리의 데이타저장상태의 일례를 표시한다. 도면에 있어서 사선으로 나타낸 블럭은 페일이 검출된 데이타를 표시한다. 따라서, 도 17은 제1사이클의 n 개의 데이타(1-1, 2-1, 3-1,···n-1)에 있어서는 n 번째의 데이타(n-1)에 페일이 존재하고, 제2사이클의 n 개의 데이타(1-2, 2-2, 3-2,···n-2)에 있어서는 첫번째의 데이타(1-2)와 3번째의 데이타(3-2)에 페일이 존재하고, 제3사이클의 n 개의 데이타(1-3, 2-3, 3-3,···n-3)에 있어서는 첫번째의 데이타(1-3)에 페일이 존재하고, 이하 마찬가지로 하여 제9사이클의 n 개의 데이타(1-9, 2-9, 3-9,···n-9)에 있어서는 n 번째의 데이타(n-9)에 페일이 존재하는 것을 나타내고 있다. 그러나, 각 인터리브사이클의 n 개의 데이타가 전부 저장되어 있기 때문에 이대로는 실제로 페일이 발생한 데이타가 속하는 인터리브사이클이 어떤 사이클인가를 특정할 수 없다.
더우기,불량해석메모리는 페일수를 카운트하여 카운트 수가 규정치에 도달할 때까지 데이타를 저장하는 사용법이 있지만, n 개의 데이타를 한번에 n 대의 불량해석메모리(1, 2,···n)에 분산하여 저장하기 때문에 불량해석메모리에 저장되는 데이타수가 페일수의 규정치보다도 +1 데이타사이클 내지 +(n-1)데이타사이클분을 초과하는 결점이 생긴다.
또, 인터리브동작의 각 사이클(인터리브사이클)은 n 개의 데이타로 구성되어 있기 때문에 이하의 설명에서는 인터리브동작의 각 사이클은 인터리브사이클로 표현하고, n 개의 데이타에 있어서는 데이타사이클로 표현하기로 한다.
(발명의 개시)
본 발명의 목적은 상술한 종래 기술의 문제점을 해결한 반도체 메모리 시험방법 및 그 방법을 실시하는 장치를 제공하는 것이다.
본 발명의 제1 실시태양에 의하면, 복수의 시험패턴발생기로부터 발생되는 시험데이타신호를 제1의 인터리브회로의 인터리브동작에 의해 피시험 메모리에 기록하고, 이 피시험 메모리로부터 시험결과의 데이타를 제2의 인터리브회로의 인터리브동작에 의해 판독하고 복수의 논리비교기에 나누어 전압을 인가하고 이들 논리비교기에 있어서 시험결과의 데이타와 상기 시험패턴발생기로부터 공급되는 기대치 데이타를 비교하여 그 비교결과가 페일일 경우에 페일데이타를 포함하는 인터리브사이클의 데이타를 복수의 불량해석메모리에 나누어 저장하도록 하는 반도체 메모리의 시험방법에 있어서, 상기 복수의 논리비교기로부터 페일데이타와 동시에 페일의 발생을 나타낸 페일마크신호를 발생시키고, 이 페일마크신호를 페일데이타와 대응시켜 상기 복수의 불량해석메모리에 저장하고, 피시험 메모리의 시험종료후에 상기 불량해석메모리에서 페일마크신호를 순차적으로 판독하여 페일이 발생한 데이타사이클을 특정하도록 하는 반도체 메모리 시험방법이 제공된다.
바람직한 실시예에 있어서는 상기 인터리브동작은 4 웨이(way), 8 웨이 또는 16 웨이의 인터리브동작이다.
본 발명의 제2의 실시태양에 의하면, 복수의 시험패턴발생기로부터 발생되는 시험데이타신호를 제1의 인터리브회로의 인터리브동작에 의해 피시험 메모리에 기록하고, 이 피시험 메모리로부터 시험결과의 데이타를 제2의 인터리브회로를 통해 인터리브동작에 의해 판독하고 복수의 논리비교기에 나누어 인가하고, 이들 논리비교기에 있어서 시험결과의 데이타와 상기 시험패턴발생기로부터 공급되는 기대치 데이타를 비교하여 그 비교결과가 페일일 경우에 페일데이타를 포함하는 인터리브사이클의 데이타를 복수의 불량해석메모리에 나누어 저장하도록 하는 반도체 메모리 시험장치에 있어서, 상기 복수의 논리비교기에 상기 페일데이타에 따라서 페일이 발생한 것을 나타낸 페일마크신호를 발생하는 회로를 설치하여 상기 복수의 불량해석메모리에 대응하는 논리비교기로부터 발생되는 페일마크신호를 상기 페일데이타와 대응시켜 저장하는 저장영역을 설치한 반도체 메모리 시험장치가 제공된다.
본 발명의 제3의 실시태양에 의하면, 상기 반도체 메모리 시험장치에 있어서 상기 페일마크신호를 계수하여 계수치의 하위 비트를 출력하는 페일카운터와 페일수의 규정치가 저장되고, 또한 그 하위 비트를 출력하는 규정치저장레지스터와 상기 페일카운터의 하위 비트출력과 상기 규정치저장레지스터의 하위 비트출력을 가산하는 가산기와 상기 가산기의 가산결과에 정수를 가산한 가산결과의 하위 비트를 출력하는 정수 가산회로 및 상기 가산기의 하위 비트출력과 상기 정수가산회로의 하위 비트출력이 인가되고, 또한 상기 규정치저장레지스터의 하위 비트에 의해 상기 가산기의 출력 또는 상기 정수가산회로의 출력을 변화하는 멀티플렉서를 설치한 반도체 메모리 시험장치가 제공된다.
바람직한 실시예에 있어서는 상기 페일카운터는 상기페일마크신호를 계수하여 이 계수치의 하위2비트를 출력하고, 상기 규정치저장레지스터는 상기 페일수 규정치의 최하위 비트 및 하위2비트를 출력하고, 상기 가산기는 상기 페일카운터의 하위2비트 출력과 상기 규정치저장레지스터의 하위2비트 출력을 가산하여 이 가산결과의 하위2비트를 출력하고, 상기정수가산회로는 상기 가산기의 하위2비트 출력에 2를 가산하고, 상기 멀티플렉서는 상기 가산기의 하위2비트출력과 상기 정수가산회로의 하위2비트 출력이 인가되고, 상기 규정치저장레지스터의 최하위 비트 출력에 의해 상기 가산기의 가산결과 또는 상기 정수가산회로의 가산결과를 변환하여 출력한다.
바람직한 다른 실시예에 있어서는 상기 페일카운터는 상기 페일마크신호를 계수하여 이계수치의 하위3비트를 출력하고, 상기 규정치저장레지스터는 상기 페일수규정치의 하위2비트 및 하위3비트를 출력하고, 상기 가산기는 상기 페일카운터의 하위3비트 출력과 상기 규정치저장레지스터의 하위3비트 출력을 가산하여 이 가산결과의 하위3비트를 출력하고, 상기 정수가산회로는 상기 가산기의 하위3비트출력에 2를 가산하는 회로, 4를 가산하는 회로 및 6을 가산하는 회로의 3개의 회로로 구성되고, 상기 멀티플렉서는 상기 가산기의 하위3비트출력과 상기 정수가산회로의 7가지의 회로의 각각의 하위3비트출력이 인가되고, 상기 규정치저장레지스터의 하위2비트출력에 의해 상기 가산기의 가산결과 또는 상기 정수가산회로의 가산결과를 변환하여 출력한다.
바람직한 또 다른 실시예에 있어서는 상기 페일카운터는 상기 페일마크신호를 계수하여 이 계수치의 하위4비트를 출력하고, 상기 규정치저장레지스터는 상기 페일수 규정치의 하위3비트 및 하위4비트를 출력하고, 상기 가산기는 상기 페일카운터의 하위4비트출력과 상기 규정치저장레지스터의 하위4비트출력을 가산하여 이 가산결과의 하위4비트를 출력하고, 상기 정수가산회로는 상기 가산기의 하위4비트출력에 2를 가산하는 회로, 4를 가산하는 회로, 6을 가산하는 회로, 8를 가산하는 회로, A를 가산하는 회로, C를 가산하는 회로 및 E를 가산하는 회로의 7개의 회로로 구성되고, 상기 멀티플렉서는 상기 가산기의 하위4비트출력과 상기 정수가산회로의 7개의 회로의 각각의 각 하위4비트출력이 인가되고, 상기 규정치저장레지스터의 하위3비트출력에 의해 상기 가산기의 가산결과 또는 상기 정수가산회로의 가산결과를 변환하여 출력한다.
본 발명은 RAM(임의 접근 메모리), ROM(판독전용 메모리), 전하결합소자(CCD)메모리 등과 같은 반도체 메모리를 시험하는 방법 및 그 방법을 실시하는 장치에 관련되고 특히, 반도체 메모리의 시험결과(용량판정결과)를 기억하는 불량 해석메모리의 기억내용인 불량(이하, 페일(FAIL)이라고도 칭한다)의 내역을 원활하게 판독할 수 있는 반도체 메모리 시험방법 및 그 방법을 실시하는 장치에 관한 것이다.
도 1은 본 발명에 의한 반도체 메모리 시험장치의 제1의 실시예의 논리비교기 및 불량해석메모리부분을 나타낸 블럭도,
도 2는 본 발명을 적용한 반도체 메모리 시험장치의 n 대의 불량해석메모리의 데이타저장상태의 일례를 개념적으로 도시하는 도면,
도 3은 본 발명에 의한 반도체 메모리 시험장치의 제2의 실시예에 있어서, 4 웨이의 인터리브동작시에 사용되는 초과수연산회로를 나타낸 블럭도,
도 4는 도 3의 초과수연산회로에 있어서의 입출력데이타를 도시하는 도면,
도 5는 본 발명에 의한 반도체 메모리 시험장치의 제2의 실시예에 있어서, 8웨이의 인터리브동작시에 사용되는 초과수연산회로를 나타낸 블럭도,
도 6은 도 5의 초과수연산회로에 있어서의 입출력데이타를 도시하는 도면,
도 7은 본 발명에 의한 반도체 메모리 시험장치의 제2의 실시예에 있어서, 16 웨이의 인터리브동작시에 사용되는 초과수연산회로를 나타낸 블럭도,
도 8은 도 7의 초과수연산회로에 있어서의 입출력데이타를 도시하는 도면,
도 9는 도 7의 초과수연산회로에 있어서의 입출력데이타를 도시하는 도면,
도 10은 도 7의 초과수연산회로에 있어서의 입출력데이타를 도시하는 도면,
도 11은 도 7의 초과수연산회로에 있어서의 입출력데이타를 도시하는 도면,
도 12는 종래의 반도체 메모리 시험장치의 기본구성의 일례를 나타낸 블럭도,
도 13은 종래의 반도체 메모리 시험장치에 있어서의 페일수의 계수 및 비교를 행하는 회로의 일례를 나타낸 블럭도,
도 14는 인터리브동작을 행하는 종래의 반도체 메모리 시험장치의 기본구성의 일례를 나타낸 블럭도,
도 15는 도 14의 종래의 반도체 메모리 시험장치에 있어서의 시험데이타의 기록타이밍을 설명하기 위한 도,
도 16는 도 14의 종래의 반도체 메모리 시험장치에 있어서의 시험데이타의 판독 타이밍을 설명하기 위한 도면,
도 17은 종래의 반도체 메모리 시험장치의 n 대의 불량해석메모리의 데이타저장상태의 일례를 개념적으로 도시하는 도면이다.
(발명을 실시하기 위한 최선의 형태)
이하, 본 발명의 실시예에 관한 첨부도면을 참조하여 상세히 설명한다.
우선, 도 1을 참조하여 본 발명에 의한 반도체 메모리 시험방법 및 장치의 제1의 실시예에 관해 설명한다. 본 발명은 도 14에 표시된 바와같은 종래의 인터리브동작을 행하는 반도체 메모리 시험장치를 그 전제조건으로 하고 있고, 본 발명은 특히 그 불량해석메모리(5)에 적용되므로 도 1에 있어서는 불량해석메모리 및 이것에 관련하는 회로 및 장치만을 표시한다. 또한 도 1에 있어서, 논리비교기(41)는 도 14에 표시된 반도체 메모리 시험장치에 있어서의 n 대의 논리비교기(4)중의 1대를 대표적으로 나타내고, 불량해석메모리(51)도, 마찬가지로 n 대의 불량해석메모리(5)중의 1대를 대표적으로 표시한다.
논리비교기(41)에는 피시험 메모리(6)로부터 제2의 인터리브회로(72)(도14참조)를 통해 판독된 시험결과의 출력데이타신호가 공급되고, 또한 대응하는 시험패턴발생기(21)로부터 기대치 데이타신호(기대치 데이타 1)가 공급된다. 이들 신호는 논리비교기(41)에 비교되고, 비교결과가 페일이면 페일데이타(1)가 논리비교기(41)로부터 출력되고 대응하는 불량해석메모리(51)에 저장된다. 본 발명에 있어서 논리비교기(41)는 보통과 같이 피시험 메모리(6)로부터 판독된 시험결과의 출력데이타신호와 시험패턴발생기(21)로부터의 기대치 데이타 신호를 비교하여 페일데이타를 출력함과 동시에 페일데이타에 따라서 페일이 발생한 것을 나타낸 페일마크신호를 발생하는 회로를 구비하고 있고, 따라서, 페일데이타를 출력할 뿐만아니라, 페일마크신호를 출력하도록 구성되어 있다.
불량해석메모리(51)는 이 불량해석메모리(51)로의 페일데이타의 저장 또는 판독를 제어하는 메모리제어회로(512)와 메모리영역(513)으로 구성되어 있고, 메모리영역(513)은 페일데이타 1을 저장하는 메모리영역과 페일마크신호를 저장하는 메모리영역을 가진다. 이것의 영역을 개념적으로 표시하면 도 2와 같다.
도 2에 있어서, 메모리영역(513)은 도 1에 나타낸 불량해석메모리(51)의 메모리영역을 나타내고, 메모리영역(523)은 불량해석메모리(52)(도시하지 않음)의 메모리영역을 나타내고, 이하 마찬가지로 메모리영역(5n3)은 불량해석메모리(5n)(도시하지않음)의 메모리영역을 표시한다. 이들 메모리영역(513내지 5n3)의 4각형의 블럭안에 기재된 부호 1-1 내지 n-9 는 좌측의 기호가 불량해석메모리를 표시하고, 우측의 기호가 데이타사이클을 표시한다. 도면에서 용이하게 이해할 수 있는 것과 같이, 좌측의 기호「1」은 불량해석메모리(51)을 표시하고, 좌측의 기호「2」는 불량해석메모리(52)를 표시하며 이하 마찬가지로 하여 좌측의 기호「n」은 불량해석메모리(5n)을 나타낸다. 또한 우측의 기호「1」은 제1인터리브사이클을 표시하고, 우측의 기호「2」는 제2 인터리브사이클을 표시하며, 이하 마찬가지로 하여 우측의 기호「9」는 제9 인터리브사이클을 나타낸다. 이 예에서는 각 인터리브사이클은 n 개의 데이타사이클로 이루어져, 제1 내지 제9의 인터리브사이클에 걸쳐 데이타신호가 피시험 메모리에 인가되는 것으로 한다. 따라서, 도 2는 각 인터리브사이클의 n 개의 데이타사이클분의 데이타를 한번에 n 대의 불량해석메모리(51내지 5n)에 저장한 경우의, 각 불량해석메모리에 분산저장된 데이타의 일례를 표시한다.
이들 메모리영역(513내지 5n3)에는 상기 기호에 의해서 표시되는 각 인터리브사이클의 n 개의 데이타사이클의 페일데이타를 저장하는 메모리영역과 또한 대응하여 페일마크신호를 저장하는 메모리영역이 있지만, 도 2에 있어서는 이 페일마크신호를 저장하는 메모리영역은 설명의 편의상, 도면의 좌측에 일괄해서 개별적으로 표시한다. 이 일괄 표시한 페일마크신호 메모리영역의 가장 좌측의 제1의 세로방향열의 블럭(제1페일마크)은 메모리영역(513)에 속하는 페일마크신호 메모리영역을 나타내고, 좌측에서 2번째의 제2의 세로방향열의 블럭(제2페일마크)은 메모리영역(523)에 속하는 페일마크신호 메모리영역을 나타내며, 이하 마찬가지로 하여 가장 우측의 제 n의 세로방향열의 블럭(제 n 페일마크)은 메모리영역(5n3)에 속하는 페일마크신호 메모리영역을 기억시킨다.
도 2에 있어서, 사선으로 나타낸 블럭은 페일이 검출된 데이타사이클을 표시한다. 따라서, 도 2는 제1 인터리브 사이클의 n 개의 데이타사이클(1-1, 2-1, 3-1,···n-1)에 있어서는 n 번째의 데이타사이클(n-1)에 페일이 존재하고, 제2 인터리브사이클의 n 개의 데이타사이클(1-2, 2-2, 3-2,···n-2)에 있어서는 첫번째의 데이타사이클(1-2)와 3번째의 데이타사이클(3-2)에 페일이 존재하고, 제3인터리브사이클의 n 개의 데이타사이클(1-3, 2-3, 3-3,···n-3)에 있어서는 첫번째의 데이타사이클(1-3)에 페일이 존재하고, 이하 마찬가지로하여 제9인터리브사이클의 n 개의 데이타사이클(1-9, 2-9, 3-9,···n-9)에 있어서는 n 번째의 데이타사이클(n-9)에 페일이 존재하는 것을 표시하고 있다. 또한 좌측의 페일마크신호 메모리영역에 있어서「1」이라고 기재되어 있는 블럭은 페일이 존재하는 것을 표시하고 있고, 따라서, 페일마크신호 메모리영역의「1」과 각 메모리영역(513내지 5n3)에 있어서 사선으로 표시되어 있는 데이타사이클과 대응하고 있다.
피시험 메모리(6)의 시험종료 후, 페일데이타가 저장된 n 대의 불량해석메모리(5)의 기억내용을 조사함에 의해 피시험 메모리(6)의 페일해석을 행한다. 이 페일해석에 있어서는 n 대의 불량해석메모리(5)의 각각의 메모리영역(513내지 5n3)중의 페일마크신호 메모리영역만을 순차적으로 주사하여 도 2의 좌측에 일괄해서 표시한 것과 같은 양태로 n 대의 불량해석메모리(5)로부터 페일마크신호를 판독하고, 이들 페일마크신호를 외부 메모리에 기억시킨다. 판독된 페일마크신호중의 값「1」은 대응하는 데이타사이클에 페일이 존재하는 것을 표시하고 있다. 따라서, 페일마크신호의 판독에 있어서, 값「1」을 출력한 데이타사이클만을 n 대의 불량해석메모리(5)로부터 순차적으로 판독하여 외부 메모리에 기억시키면, 도 2의 우측에 표시되는 것과 같은 판독데이타를 얻을 수 있다.
즉, n 대의 불량해석메모리(5)로부터 페일데이타가 저장된 데이타사이클만을 판독할 수 있다.
이와 같이, 본 발명에 의하면, 페일마크신호를 사용함에 의해 n 대의 불량해석메모리(5)에 한번에 저장된 n 개의 데이타사이클분의 데이타의 안에서 페일이 발생한 데이타사이클의 입력데이타만을 발생순으로 변환하여 판독할 수 있다.
다음에 도 3를 참조하여 본 발명에 의한 반도체 메모리 시험방법 및 장치의 제2의 실시예에 관해 설명한다. 이 제2의 실시예는 피시험 메모리의 페일수를 카운트하여 카운트수가 규정치에 도달할 때까지 불량해석메모리에 페일데이타를 저장하고, 카운트수가 이 규정치에 도달하면 그 이상의 페일데이타의 저장은 정지하는 불량해석메모리의 사용법을 취하고 있는 반도체 메모리 시험방법 및 장치에 본 발명을 적용한 경우를 표시한다.
상술한 바와같이 본 발명은 도 14에 표시된 것과 같은 종래의 인터리브동작을 행하는 반도체 메모리 시험장치를 그 전제조건으로 하고 있고, 본 발명은 특히 피시험 메모리(6)의 페일수의 카운트에 관련한 회로 또는 장치부분에 적용되므로 도 3에는 본 발명을 적용한 부분의 기본구성만을 표시한다.
도 3은 4 웨이의 인터리브동작을 실행하는 경우에 페일수의 규정치보다도 초과(오버런; overrun)한 페일해석메모리로의 입력데이타의 수를 산출하기 위해서 사용되는 초과수연산회로를 표시한다. 4 웨이의 인터리브동작을 실행하는 반도체 메모리 시험장치에 있어서는 페일수의 규정치 및 페일마크신호의 카운트수의 각각 하위2비트와 페일수의 규정치의 최하위 비트를 사용하여 이 초과수를 구할 수 있다.
예시한 초과수연산회로는 페일수의 규정치를 저장하는 규정치저장레지스터(20), 페일수를 계수하는 페일카운터(21), 페일수규정치의 하위2비트와 카운트수의 하위2비트가 입력되고 가산연산을 행하는 가산기(22), 가산기(22)의 가산결과에 2를 가산하여 출력하는 정수가산회로(23), 가산기(22)의 가산결과 A와 이 가산결과 A에 2를 가산한 정수가산회로(23)의 가산결과 B(=A+2)가 입력됨과 동시에 규정치저장레지스터(20)에 저장된 페일수규정치의 최하위 비트가 입력되고, 이 규정치의 최하위 비트가 "0" 인 경우에는 가산결과 A를 출력하고, 이 규정치의 최하위 비트가 "1" 인 경우에는 가산결과 B를 출력하는 멀티플렉서(24)로 구성되어 있다.
다음에 상기 구성의 초과수연산회로의 동작에 관해 설명한다. 규정치저장레지스터(20) 및 페일카운터(21)로부터 페일수 규정치의 하위2비트 및 카운트수의 하위2비트가 가산기(22)에 입력되어 가산된다. 도 4 에 도시한 바와 같이 페일수 규정치의 하위2비트는 "0", "1", "10", "11"이고, 카운터(21)로부터의 하위2비트는 각 사이클 "0", "1", "10", "11" 이므로, 이것의 가산결과 A는 도 4에 나타낸 것으로 된다. 또한 이 가산결과 A에 2를 가산한 결과 B는 도 4에 나타낸 것으로 된다. 상술한 것과 같이, 멀티플렉서(24)는 페일수규정치의 최하위 비트가 0인 경우에 가산결과 A를 선택하여 페일수규정치의 최하위 비트가 1인 경우에 가산결과 B를 선택출력하는 것이므로, 도 4의 오버런수의 란에 도시한 바와 같이 멀티플렉서(24)로부터 페일수의 규정치보다도 초과한 페일해석메모리로 입력데이타의 수(오버런수)가 출력되게 된다.
페일카운터(21)에 의해 페일이 발생한 것을 나타낸 페일마크신호를 카운트하여 이 카운트수가 규정치 이상으로 됐을 경우에 불량해석메모리로 페일데이타의 저장을 정지하는 것이므로, 상기 제1의 실시예에서 설명한 바와 같이, 페일마크신호를 사용하여 4대의 불량해석메모리에 저장된 제1 내지 제4 의 각각 4 데이타 사이클분의 데이타내에서 페일이 발생한 데이타사이클의 입력데이타만을 발생순서적으로 변환하여 판독하고, 그 후 페일마크신호의 카운트수와 규정치를 연산처리함에 의해, 규정치를 초과한 데이타사이클을 구할 수 있다. 그리고 변환된 입력데이타로부터 규정치를 초과한 데이타사이클을 제외함에 따라, 유효한 데이타를 판독할 수 있다.
도 5는 8 웨이의 인터리브동작을 실행하는 경우에 페일수의 규정치보다도 초과한 페일해석메모리로 입력데이타의 수를 산출하기 위해서 사용되는 초과수연산회로를 표시한다. 8 웨이의 인터리브동작을 실행하는 반도체 메모리 시험장치에 있어서는 페일수의 규정치의 하위3비트 및 하위2비트와 페일마크신호의 카운트수의 하위3비트를 사용하여 이 초과수를 구할 수 있다.
예시한 초과수연산회로는 페일수의 규정치를 저장하는 규정치저장레지스터(20), 페일수를 계수하는 페일카운터(21), 페일수규정치의 하위3비트와 카운트수의 하위3비트가 입력되고 가산연산을 행하여 가산결과의 하위3비트를 출력하는 가산기(22), 가산기(22)의 가산결과(하위3비트)에 3개가 다른 정수(이 예에로서는 2,4,6)를 각각 가산하여 출력하는 3개의 정수가산회로(231, 232, 233), 및 가산기(22)의 가산결과 A 및 이 가산결과 A에 2,4,6 을 각각 가산한 3개의 정수가산회로(231, 232, 233)의 가산결과 D(=A+2), C(=A+4), B(=A+6)가 입력됨과 동시에 규정치저장레지스터(20)에 저장된 페일수규정치의 하위2비트가 입력되고, 이 규정치의 하위2비트가"0"인 경우에는 가산결과 A를 출력하고, 하위2비트가 "1"인 경우에는 가산결과 B를 출력하며, 하위2비트가 "10" 인 경우에는 가산결과 C를 출력하고, 하위2비트가 "11" 인 경우에는 가산결과 D를 출력하는 멀티플렉서(24)로 구성되어 있다.
다음에 상기 구성의 초과수연산회로의 동작에 관해 설명한다. 규정치저장레지스터(20) 및 페일카운터(21)로부터 페일수규정치의 하위(3) 비트 및 카운트수의 하위3비트가 가산기(22)에 입력되어 가산된다. 도 4에 도시한 바와 같이 페일수규정치의 하위3비트는 "0" ,"1", "10", "11", "100", "101", "110", "111" 이고, 카운터(21)에서의 하위3비트는 각 사이클에서 "0", "1", "10", "11", "100", "101", "110", "111" 이므로, 이것의 가산결과 A는 도 6에 나타낸 것으로 된다. 또한 이 가산결과 A에 2를 가산한 결과 D, 가산결과 A에 4를 가산한 결과 C및 가산결과 A에 6을 가산한 결과 B는 각각 도 6에 나타낸 것으로 된다. 상술한 것과 같이, 멀티플렉서(24)는 페일수규정치의 하위2비트가"0"인 경우에는 가산결과 A를 출력하고, 하위2비트가 "1" 인 경우에는 가산결과 B를 출력하고, 하위2비트가 "10" 인 경우에는 가산결과 C를 출력하고, 하위2비트가 "11" 인 경우에는 가산결과 D를 선택출력하는 것이므로, 도 6의 오버런수의 란에 도시한 바와 같이 멀티플렉서(24)로부터 페일수의 규정치보다도 초과한 페일해석메모리로 입력데이타의 수(오버런수)가 출력되게 된다.
도 7은 16 웨이의 인터리브동작을 실행하는 경우에 페일수의 규정치보다도 초과한 페일해석메모리에의 입력데이타의 수를 산출하기 위해서 사용되는 초과수연산회로를 표시한다. 16 웨이의 인터리브동작을 실행하는 반도체 메모리 시험장치에 있어서는 페일수의 규정치의 하위4비트 및 하위3비트와 페일마크신호의 카운트수의 하위4비트를 사용하여 이 초과수를 구할 수 있다.
예시한 초과수연산회로는 페일수의 규정치를 저장하는 규정치저장레지스터(20), 페일수를 계수하는 페일카운터(21), 페일수 규정치의 하위4비트와 카운트수의 하위4비트가 입력되고 가산연산을 행하여 가산결과의 하위4비트를 출력하는 가산기(22), 가산기(22)의 가산결과(하위4비트)에 7개의 다른 정수(이 예에서는 2,4,6,8, A(16진수의 디지트), C(16진수의 디지트), E(16진수의 디지트))를 각각 가산하여 출력하는 7개의 정수가산회로(231, 232, 233, 234, 235, 236, 237), 가산기(22)의 가산결과 A 및 이 가산결과 A에 2,4,·6,8, A, C, E를 각각 가산한 7개의 정수가산회로(231, 232, 233, 234, 235, 236, 237)의 가산결과 H(=A+2), G(=A+4), F(=A+6), E(=A+8), D(=A+A), C(=A+C), B(=A+E)가 입력됨과 동시에 규정치저장레지스터(20)에 저장된 페일수규정치의 하위3비트가 입력되고, 이 규정치의 하위3비트가"0" 인 경우에는 가산결과 A를, 하위3비트가 "1" 인 경우에는 가산결과 B를, 하위3비트가 "10" 인 경우에는 가산결과 C를, 하위3비트가 "11" 인 경우에는 가산결과 D를, 하위3비트가 "100" 인 경우에는 가산결과 E를, 하위3비트가 "101" 인 경우에는 가산결과 F를 하위3비트가 "110" 인 경우에는 가산결과 G를 그리고 하위3비트가 "111" 인 경우에는 가산결과 H를 각각 선택하여 출력하는 멀티플렉서(24)로 구성되어 있다.
다음에 상기 구성의 초과수연산회로의 동작에 관한 설명한다. 규정치저장레지스터(20) 및 페일카운터(21)로부터 페일수규정치의 하위4비트 및 카운트수의 하위4비트가 가산기(22)에 입력되어 가산된다. 도 8 내지 도 11에 도시한 바와 같이 페일수규정치의 하위4비트는 "0", "1", "10", "11", "100", "101", "110", "111", "1000", "1001", "1010", "1011", "1100", "1101", "1110", "1111" 이고, 카운터(21)에서의 하위4비트는 각 사이클에서 "0", "1", "10", "11", "100", "101", "110", "111", "1000", "1001", "1010", "1011", "1100", "1101", "1110", "1111" 이므로, 이것의 가산결과 A는 도 8 내지 도 11에 나타낸 것으로 된다. 또한 이 가산결과 A에 2를 가산한 결과 H, 가산결과 A에 4 를 가산한 결과 G, 가산결과 A에 6을 가산한 결과 F, 가산결과 A에 8를 가산한 결과 E, 가산결과 A에 A를 가산한 결과 D, 가산결과 A에 C를 가산한 결과 C 및 가산결과 A에 E를 가산한 결과 B는 각각 도 8 내지 도 11에 나타낸 것으로 된다. 상술한 것과 같이, 멀티플렉서(24)는 페일수규정치의 하위3비트가 "0"인 경우에는 가산결과 A를, 하위3비트가 "1"인 경우에는 가산결과 B를, 하위3비트가 "10"인 경우에는 가산결과 C를, 하위3비트가 "11"인 경우에는 가산결과 D를, 하위3비트가 "100"인 경우에는 가산결과 E를, 하위3비트가 "101"인 경우에는 가산결과 F를, 하위3비트가 "110" 인 경우에는 가산결과 G를, 그리고 하위3비트가 "111"인 경우에는 가산결과 H를 각각 선택출력하는 것이므로 도 8 내지 도 11의 오버런수의 란에 도시한 바와 같이 멀티플렉서(24)로부터 페일수의 규정치보다도 초과한 페일해석메모리로의 입력데이타의 수(오버런수)가 출력되게 된다.
이상의 설명에서 명백하듯이, 본 발명에 의하면, n 대의 불량해석메모리(5)에 한번에 저장된 n 개의 데이타사이클분의 데이타내에서 페일마크신호에 의해서 지시된 페일이 발생한 데이타사이클의 입력데이타만을 발생순서적으로 변환하여 판독할 수 있다. 따라서, n 대의 불량해석메모리(5)로부터 페일데이타가 저장된 데이타사이클만을 판독할 수 있다.
또한, 본 발명에 의하면, 회로구성의 간단한 초과수연산회로를 설치하였기 때문에 페일수의 규정치를 넘어서 불량해석메모리에 저장된 초과 데이타사이클의 수(오버런수)를 구할 수 있고, 상기 변환되어 판독된 페일입력데이타로부터 이 구한 초과 데이타사이클수를 제외함에 따라 유효한 데이타를 판독할 수 있다.
본 발명을 적용하면, 반도체 메모리의 시험결과를 기억하는 불량해석메모리의 기억내용인 페일의 내역을 원활하게 판독할 수 있다.

Claims (8)

  1. 복수의 시험패턴발생기로부터 발생되는 시험데이타신호를 제1의 인터리브회로의 인터리브동작에 의해 피시험 메모리에 기록하고, 그 피시험 메모리로부터 시험결과의 데이타를 제2의 인터리브회로의 인터리브동작에 의해 판독하여 복수의 논리비교기에 나누어 인가하고, 이들 논리비교기에 있어서 시험결과의 데이타와 상기 시험패턴발생기로부터 공급되는 기대치 데이타를 비교하여 그 비교결과가 페일일 경우에 페일데이타를 포함하는 인터리브사이클의 데이타를 복수의 불량해석메모리에 나누어 저장하도록 하는 반도체 메모리의 시험방법에 있어서,
    상기 복수의 논리비교기로부터 페일데이타와 동시에 페일의 발생을 나타낸 페일마크신호를 발생시키고, 그 페일마크신호를 페일데이타와 대응시켜 상기 복수의 불량해석메모리에 저장하고, 피시험 메모리의 시험종료후에 상기 불량해석메모리로부터 페일마크신호를 순차적으로 판독하여 페일이 발생한 데이타사이클을 특정하도록 하는 것을 특징으로 하는 반도체 메모리 시험방법.
  2. 제 1 항에 있어서, 상기 인터리브동작은 4 웨이, 8 웨이 또는 16 웨이의 인터리브동작인 것을 특징으로 하는 반도체 메모리 시험방법.
  3. 복수의 시험패턴발생기로부터 발생되는 시험데이타신호를 제1의 인터리브회로의 인터리브동작에 의해 피시험 메모리에 기록하고, 그 피시험 메모리로부터 시험결과의 데이타를 제2의 인터리브회로의 인터리브동작에 의해 판독하여 복수의 논리비교기에 나누어 인가하고, 이들 논리비교기에 있어서 시험결과의 데이타와 상기 시험패턴발생기로부터 공급되는 기대치 데이타를 비교하여 그 비교결과가 페일일 경우에 페일데이타를 포함하는 인터리브사이클의 데이타를 복수의 불량해석메모리에 나누어 저장하도록 하는 반도체 메모리 시험장치에 있어서,
    상기 복수의 논리비교기에는 상기페일데이타에 기초해서 페일이 발생한 것을 나타낸 페일마크신호를 발생하는 회로가 되어 있고,
    상기 복수의 불량해석메모리는 대응하는 논리비교기로부터 발생되는 페일마크신호를 상기 페일데이타와 대응시켜 저장하는 저장영역을 가지는 것을 특징으로 하는 반도체 메모리 시험장치.
  4. 제 3 항에 있어서, 상기 인터리브동작은 4 웨이, 8 웨이 또는 16 웨이의 인터리브동작인 것을 특징으로 하는 반도체 메모리 시험장치.
  5. 제 3 항에 있어서, 상기 페일마크신호를 계수하여 계수치의 하위 비트를 출력하는 페일카운터;
    페일수의 규정치가 저장되고, 또한 그 하위 비트를 출력하는 규정치저장레지스터;
    상기 페일카운터의 하위 비트출력과 상기 규정치저장레지스터의 하위 비트출력을 가산하는 가산기;
    상기 가산기의 가산결과에 정수를 가산하여 그 가산결과의 하위 비트를 출력하는 정수가산회로; 및
    상기 가산기의 하위 비트출력 및 상기 정수가산회로의 하위 비트출력이 인가되고, 상기 규정치저장레지스터의 하위 비트에 의해 상기 가산기의 출력 또는 상기 정수가산회로의 출력을 변환하여 출력하는 멀티플렉서를 더욱 포함하는 것을 특징으로 하는 반도체 메모리 시험장치.
  6. 제 5 항에 있어서, 상기 페일카운터는 상기 페일마크신호를 계수하여 그 계수치의 하위2비트를 출력하고,
    상기 규정치저장레지스터는 상기 페일수규정치의 최하위 비트 및 하위2비트를 출력하고,
    상기 가산기는 상기 페일카운터의 하위2비트출력과 상기 규정치저장레지스터의 하위2비트출력을 가산하여 그 가산결과의 하위2비트를 출력하고,
    상기 정수가산회로는 상기 가산기의 하위2비트출력에 2를 가산하고,
    상기 멀티플렉서는 상기 가산기의 하위2비트출력 및 상기 정수가산회로의 하위 2비트출력이 인가되고, 상기 규정치저장레지스터의 최하위 비트출력에 의해 상기 가산기의 가산결과 또는 상기정수가산회로의 가산결과를 변환하여 출력하는
    것을 특징으로 하는 반도체 메모리 시험장치.
  7. 제 5 항에 있어서, 상기 페일카운터는 상기 페일마크신호를 계수하여 이 계수치의 하위3비트를 출력하고,
    상기 규정치저장레지스터는 상기 페일수규정치의 하위2비트 및 하위3비트를 출력하고,
    상기 가산기는 상기 페일카운터의 하위3비트출력과 상기 규정치저장레지스터의 하위3비트출력을 가산하여 이 가산결과의 하위3비트를 출력하고,
    상기 정수가산회로는 상기 가산기의 하위3비트출력에 2를 가산하는 회로, 4를 가산하는 회로 및 6을 가산하는 회로의 3개의 회로로 구성되고,
    상기 멀티플렉서는 상기 가산기의 하위3비트출력과 상기 정수가산회로의 3개의 회로의 각각의 하위3비트출력이 인가되고, 상기 규정치저장레지스터의 하위2비트출력에 의해 상기 가산기의 가산결과 또는 상기 정수가산회로의 가산결과를 변환하여 출력하는 것을 특징으로 하는 반도체 메모리 시험장치.
  8. 제 5 항에 있어서, 상기 페일카운터는 상기 페일마크신호를 계수하여 이 계수치의 하위4비트를 출력하고,
    상기 규정치저장레지스터는 상기 페일수규정치의 하위3비트 및 하위4비트를 출력하고,
    상기 가산기는 상기 페일카운터의 하위4비트출력과 상기 규정치저장레지스터의 하위4비트출력을 가산하여 그 가산결과의 하위4비트를 출력하고,
    상기 정수가산회로는 상기 가산기의 하위4비트출력에 2를 가산하는 회로, 4를 가산하는 회로 및 6을 가산하는 회로, 8을 가산하는 회로, A를 가산하는 회로, C를 가산하는 회로 및 E를 가산하는 회로의 7개의 회로로 구성되고,
    상기 멀티플렉서는 상기 가산기의 하위4비트출력과 상기 정수가산회로의 7개의 회로의 각각의 각 하위4비트출력이 인가되고, 상기 규정치저장레지스터의 하위3비트출력에 의해 상기 가산기의 가산결과 또는 상기 정수가산회로의 가산결과를 변환하여 출력하는 것을 특징으로 하는 반도체 메모리 시험장치.
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