JP2822439B2 - 半導体メモリ試験装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ試験装置に関する。

〔従来の技術〕 近年、半導体メモリの大容量化が進行するにつて、試
験のパラレル数が多い程有利なのでパラレル数は増す傾
向にある。

しかし、テスタの休止時間増が問題となり、テスタの
稼働率向上が重要となっている。

第３図は従来の半導体メモリ試験装置の一例のブロッ
ク図、第４図は第３図のブロックの動作を説明するため
の各部動作のタイミング図である。

半導体メモリ試験装置は、テスタ本体１と、その出力
する機能信号S_f1〜S_f4を入力してａの被試験メモリ群5_a
の被試験素子DUT_a1〜DUT_a4に試験信号S_T1〜S_T4を同時に
供給し、次にそれぞれからの検出信号S_D1〜S_D4を受け、
それぞれの試験結果の判定信号S_R1〜S_R4を出力する試験
回路部４と、メモリ群5a〜5cの判定信号S_R1〜S_R4を順次
記憶する判定記憶部3_Aと、その記憶信号S_MAを読出して
冗長性を計算し救済可否を含めて合否を総合判断する冗
長性判断部２とを有している。

第４図に示すように、テスタ本体１が判定記憶部3_Aの
各記憶部TDM_A1〜TDM_A4にそれぞれ被試験素子DUT_a1〜DUT
_a4のビットごとの合否データを書き込んでいるときは、
冗長性判断部２は休止し、逆にそれが記憶信号S_MAを基
に冗長性による被試験素子の救済可否を判断していると
きには、テスタ本体１は判定記憶部3_Aにアクセスできな
いため休止し、これを交互に行っている。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリ試験装置は、テスタの休
止時間が被試験素子のパラレル数と素子１つ当たりの冗
長計算時間に比例するので、試験効率が低いという欠点
があった。

本発明の目的は、試験効率の良い半導体メモリ試験装
置を提供することにある。

〔課題を解決するための手段〕

本発明の半導体メモリ試験装置は、テスタ本体の供給
する複数の機能信号を入力し、複数の被試験素子を有す
る被試験メモリ群にそれぞれ試験信号を供給して、前記
被試験素子から検出信号を受けてそれぞれの試験結果の
判定信号を出力する試験回路部と、前記信号にそれぞれ
対応して記憶する記憶部と、該判定記憶部の記憶信号を
読出して冗長性を計算して合否を総合判断する冗長性判
断部とを含む半導体メモリ試験装置において、前記記憶
部が少なくとも２つの前記被試験メモリ群に対応する複
数の判定記憶部を含んで構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

半導体メモリ試験装置は、テスタ本体１が出力する４
つの機能信号S_f1〜S_f2をそれぞれ入力して、対応するテ
スト信号S_T1〜S_T2を被試験素子DUT_a1〜DUT_a4にそれぞれ
同時に供給し、検出信号S_D1〜S_D4を同時に受ける試験回
路TC₁〜TC₄を有する試験回路部４と、試験回路部４の出
力する判定信号S_R1〜S_R4を被試験メモリ群の代るごとに
交互に記憶する二つの判定記憶部3_A,3_Bを有する記憶部
群３と、判定記憶部3_A,3_Bの記憶データS_MA,S_MBを交互に
読み出して、冗長性を考慮して総合合否判断をする冗長
判断部２とを有している。

第２図は第１図のブロックの動作を説明するための各
部動作のタイミング図である。

最初にａの被試験メモリ群6_aについて試験を行う。

被試験素子DUT_a1〜DUT_a4のそれぞれについてパラレル
試験が行われ、ビットごとの合否の判定信号S_R1〜S_R4が
判定記憶部3_AのTDM_A1〜TDM_A4に対応してそれぞれ書き込
まれる。

次に、ｂの被試験メモリ群5_bに対して試験が行われる
が、それらのビットごとの合否の判定信号S_R1〜S_R4は他
方の判定記憶部3_BのTDM_B1〜TDM_B4にそれぞれ書き込まれ
る。

このとき同時進行的に冗長性判断部２は、前のTDM_A1
〜TDM_A4の記憶信号S_MAを読み出して、冗長計算をａのメ
モリ群5_aの素子について次々行う。

３番目としてＣの被試験メモリ群5_cについて試験が行
われる。

今度のビットごとの判定信号S_R1〜S_R4は再び判定記憶
部3_AのTDM_A1〜TDM_A4に再び書き込まれる。

同時に冗長性判定部２は判定記憶部3_Bの各記憶信号を
基に冗長計算ｂの被試験メモリ群5_bの各素子について行
い、総合判断をする。

以上述べたように、記憶部３の二つの判定記憶部3_Aと
3_Bを交互に使用しながら、被試験メモリ群5_a〜5_c以降の
メモリ群にも同様に続行する。

〔発明の効果〕

以上説明したように本発明は、判定記憶部を複数設
け、一部ずつ使用してテスタ本体と冗長性判断の休止時
間を無くすので、一連の半導体メモリ群の試験時間を短
縮し、コストパフォーマンスを向上する効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のブロックの動作を説明するための各部動作のタイミ
ング図、第３図は従来の半導体メモリ試験装置の一例の
ブロック図、第４図は第３図のブロックの動作を説明す
るための各部動作のタイミング図である。 １……テスタ本体、２……冗長性判断部、３……記憶部
群、3_A,3_B……判定記憶部、４……試験回路部、5_a〜5_c
……ａ〜ｃの被試験メモリ群、DUT_a1〜DUT_a4……被試験
素子、S_D1〜S_D4……検出信号、S_f1〜S_f4……機能信号、
S_MA,S_MB……記憶信号、S_R1,S_R4……判定信号、S_T1〜S_T4
……試験信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】テスタ本体の供給する複数の機能信号を入
   力し、複数の被試験素子を有する被試験メモリ群にそれ
   ぞれ試験信号を供給して、前記被試験素子から検出信号
   を受けてそれぞれの試験結果の判定信号を出力する試験
   回路部と、前記判定信号にそれぞれ対応して記憶する記
   憶部と、該記憶部の記憶信号を読出して冗長性を計算し
   て合否を総合判断する冗長性判断部とを含む半導体メモ
   リ試験装置において、前記記憶部が少なくとも２つの前
   記被試験メモリ群に対応する複数の判定記憶部を含むこ
   とを特徴とする半導体メモリ試験装置。