JPH10148658A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH10148658A JPH10148658A JP8308171A JP30817196A JPH10148658A JP H10148658 A JPH10148658 A JP H10148658A JP 8308171 A JP8308171 A JP 8308171A JP 30817196 A JP30817196 A JP 30817196A JP H10148658 A JPH10148658 A JP H10148658A
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Abstract
(57)【要約】
【課題】 複数のメモリセルアレイによって構成される
メモリの各メモリセルアレイが不良救済ラインによって
救済可能か否かを判定する判定動作を短時間に処理でき
るように構成する。 【解決手段】 メモリセルアレイ毎に不良セルの総数を
計数する総数カウンタの出力側に比較器ＣＭＰを設け、
この比較器において、各メモリセルアレイ毎に計数する
不良セル数の総数が救済の可否を決める限界値を越えた
時点で救済不能と判定し、計数動作を中止させる構成と
した。
メモリの各メモリセルアレイが不良救済ラインによって
救済可能か否かを判定する判定動作を短時間に処理でき
るように構成する。 【解決手段】 メモリセルアレイ毎に不良セルの総数を
計数する総数カウンタの出力側に比較器ＣＭＰを設け、
この比較器において、各メモリセルアレイ毎に計数する
不良セル数の総数が救済の可否を決める限界値を越えた
時点で救済不能と判定し、計数動作を中止させる構成と
した。
Description
【０００１】
【発明の属する技術分野】この発明は例えば半導体集積
回路で構成されるメモリの良否を試験するメモリ試験装
置に関する。
回路で構成されるメモリの良否を試験するメモリ試験装
置に関する。
【０００２】
【従来の技術】図２にメモリ試験装置の概略の構成を示
す。メモリ試験装置はタイミング発生器１１、パターン
発生器１２、波形整形器１３、論理比較器１４、不良解
析メモリ１５、不良救済解析器１６とによって構成され
る。タイミング発生器１１は各種の位相を持つタイミン
グ信号を発生し、そのタイミング信号をパターン発生器
１２、波形整形器１３、論理比較器１４等に与え、各部
の動作タイミングを制御する。
す。メモリ試験装置はタイミング発生器１１、パターン
発生器１２、波形整形器１３、論理比較器１４、不良解
析メモリ１５、不良救済解析器１６とによって構成され
る。タイミング発生器１１は各種の位相を持つタイミン
グ信号を発生し、そのタイミング信号をパターン発生器
１２、波形整形器１３、論理比較器１４等に与え、各部
の動作タイミングを制御する。
【０００３】パターン発生器１２は被試験メモリＭＵＴ
に与える試験パターンデータを生成する。この試験パタ
ーンデータはディジタル信号で出力され、被試験メモリ
ＭＵＴに書込むためのアドレス信号と波形データ、制御
信号等を含んで出力される。ディジタルの試験パターン
データは波形整形器１３に与えられ、この波形整形器１
３において、被試験メモリＭＵＴの各端子に与えるアナ
ログ波形を持つ試験パターン信号に整形され、被試験メ
モリＭＵＴに印加される。
に与える試験パターンデータを生成する。この試験パタ
ーンデータはディジタル信号で出力され、被試験メモリ
ＭＵＴに書込むためのアドレス信号と波形データ、制御
信号等を含んで出力される。ディジタルの試験パターン
データは波形整形器１３に与えられ、この波形整形器１
３において、被試験メモリＭＵＴの各端子に与えるアナ
ログ波形を持つ試験パターン信号に整形され、被試験メ
モリＭＵＴに印加される。
【０００４】被試験メモリＭＵＴに書込まれた試験パタ
ーン信号は読出されて論理比較器１４に入力される。論
理比較器１４では被試験メモリＭＵＴから読出した出力
データとパターン発生器１２が出力する期待値データと
を比較し、不一致の発生を検出する。不良解析メモリ１
５は論理比較器１４が不一致を検出する毎に、その不一
致が検出されたアドレスの不良セル位置に不良を表わす
例えば「１」論理のフェイル信号を記憶する。
ーン信号は読出されて論理比較器１４に入力される。論
理比較器１４では被試験メモリＭＵＴから読出した出力
データとパターン発生器１２が出力する期待値データと
を比較し、不一致の発生を検出する。不良解析メモリ１
５は論理比較器１４が不一致を検出する毎に、その不一
致が検出されたアドレスの不良セル位置に不良を表わす
例えば「１」論理のフェイル信号を記憶する。
【０００５】不良救済解析器１６は試験の終了後に不良
解析メモリ１５に書込まれたフェイルデータを読み出
し、被試験メモリＭＵＴが不良救済が可能か否かを判定
する。図３に不良救済ラインを具備したリダンダンシ構
成のメモリの内部構造を示す。図示するＭ１，Ｍ２…Ｍ
Ｉ…はそれぞれメモリセルアレイを示す。このメモリセ
ルアレイＭ１，Ｍ２…ＭＩ…は一つの半導体チップに数
１０〜数１００個形成され、これらのメモリセルアレイ
Ｍ１，Ｍ２…ＭＩ…が相互に接続されて大容量のメモリ
が構成される。
解析メモリ１５に書込まれたフェイルデータを読み出
し、被試験メモリＭＵＴが不良救済が可能か否かを判定
する。図３に不良救済ラインを具備したリダンダンシ構
成のメモリの内部構造を示す。図示するＭ１，Ｍ２…Ｍ
Ｉ…はそれぞれメモリセルアレイを示す。このメモリセ
ルアレイＭ１，Ｍ２…ＭＩ…は一つの半導体チップに数
１０〜数１００個形成され、これらのメモリセルアレイ
Ｍ１，Ｍ２…ＭＩ…が相互に接続されて大容量のメモリ
が構成される。
【０００６】各メモリセルアレイＭ１，Ｍ２…ＭＩ…の
周縁に不良救済ラインＳＲとＳＣとが形成される。図２
の例では各メモリセルアレイＭ１，Ｍ２…ＭＩ…のそれ
ぞれに行アドレス方向ＲＯと列アドレス方向ＣＯに２本
ずつ不良救済ラインを形成した場合を示す。不良の救済
は各メモリセルアレイＭ１，Ｍ２…毎に行なわれる。図
４を用いて不良救済解析器１６における不良救済解析方
法について説明する。図３ではメモリセルアレイＭ１を
対象として説明する。不良救済解析器１６には列アドレ
ス線上の行アドレス毎の不良セルの数を計数する列フェ
イルカウンタＣＦＣと、行アドレス線上の列アドレス毎
の不良セルの数を計数する行フェイルカウンタＲＦＣ
と、メモリセルアレイＭ１内の不良セルの総数を計数す
る総数カウンタＴＦＣとが設けられる。
周縁に不良救済ラインＳＲとＳＣとが形成される。図２
の例では各メモリセルアレイＭ１，Ｍ２…ＭＩ…のそれ
ぞれに行アドレス方向ＲＯと列アドレス方向ＣＯに２本
ずつ不良救済ラインを形成した場合を示す。不良の救済
は各メモリセルアレイＭ１，Ｍ２…毎に行なわれる。図
４を用いて不良救済解析器１６における不良救済解析方
法について説明する。図３ではメモリセルアレイＭ１を
対象として説明する。不良救済解析器１６には列アドレ
ス線上の行アドレス毎の不良セルの数を計数する列フェ
イルカウンタＣＦＣと、行アドレス線上の列アドレス毎
の不良セルの数を計数する行フェイルカウンタＲＦＣ
と、メモリセルアレイＭ１内の不良セルの総数を計数す
る総数カウンタＴＦＣとが設けられる。
【０００７】不良救済の可否を判定する第１段階とし
て、メモリセルアレイＭ１内の不良セルの総数を計数
し、その不良セルの総数が不良救済ライン上のセル数よ
り大きければ救済不能と判定する作業を行なう。図５に
不良解析メモリ１５と不良救済解析器１６の概略の構成
を示す。不良解析メモリ１５にはアドレスフォーマッタ
１５Ａと読出アドレス発生器１５Ｂと、これらアドレス
フォーマッタ１５Ａと読出アドレス発生器１５Ｂから出
力されるアドレス信号の何れか一方を選択するマルチプ
レクサ１５Ｃと、入力端子ＦＤに１論理のフェイル信号
が入力される毎に１論理のフェイルデータを記憶するメ
モリ１５Ｄと、フェイルデータにより書込信号を生成す
るゲート１５Ｅとによって構成される。
て、メモリセルアレイＭ１内の不良セルの総数を計数
し、その不良セルの総数が不良救済ライン上のセル数よ
り大きければ救済不能と判定する作業を行なう。図５に
不良解析メモリ１５と不良救済解析器１６の概略の構成
を示す。不良解析メモリ１５にはアドレスフォーマッタ
１５Ａと読出アドレス発生器１５Ｂと、これらアドレス
フォーマッタ１５Ａと読出アドレス発生器１５Ｂから出
力されるアドレス信号の何れか一方を選択するマルチプ
レクサ１５Ｃと、入力端子ＦＤに１論理のフェイル信号
が入力される毎に１論理のフェイルデータを記憶するメ
モリ１５Ｄと、フェイルデータにより書込信号を生成す
るゲート１５Ｅとによって構成される。
【０００８】被試験メモリＭＵＴを試験している状態で
は入力端子ＸＹにパターン発生器１２からアドレス信号
が与えられ、このアドレス信号がアドレスフォーマッタ
１５Ａに与えられる。アドレスフォーマッタ１５Ａはパ
ターン発生器１２から出力されるアドレス信号の中のメ
モリ１５Ｄで必要とするビット配列のアドレス信号に並
べ変え、そのアドレス信号をメモリ１５Ｄに与える。従
って、試験中は被試験メモリＭＵＴと同一のアドレス信
号がメモリ１５Ｄに与えられ、被試験メモリＭＵＴで発
生したフェイルがメモリ１５Ｄの同一アドレスに書込ま
れる。
は入力端子ＸＹにパターン発生器１２からアドレス信号
が与えられ、このアドレス信号がアドレスフォーマッタ
１５Ａに与えられる。アドレスフォーマッタ１５Ａはパ
ターン発生器１２から出力されるアドレス信号の中のメ
モリ１５Ｄで必要とするビット配列のアドレス信号に並
べ変え、そのアドレス信号をメモリ１５Ｄに与える。従
って、試験中は被試験メモリＭＵＴと同一のアドレス信
号がメモリ１５Ｄに与えられ、被試験メモリＭＵＴで発
生したフェイルがメモリ１５Ｄの同一アドレスに書込ま
れる。
【０００９】入力端子ＦＤには図２に示した論理比較器
１４が不一致を検出する毎に出力される１論理のフェイ
ルデータが入力され、ゲート１５Ｅの一方の入力端子に
供給される。ゲート１５Ｅの他方の入力端子には書込指
令信号ＷＲＩＴＥが与えられる。従って、ゲート１５Ｅ
は論理比較器１４がＨ論理のフェイルデータを出力する
毎に、書込指令信号ＷＲＩＴＥを出力し、メモリ１５Ｄ
の書込端子ＷＥに書込指令信号を与える。
１４が不一致を検出する毎に出力される１論理のフェイ
ルデータが入力され、ゲート１５Ｅの一方の入力端子に
供給される。ゲート１５Ｅの他方の入力端子には書込指
令信号ＷＲＩＴＥが与えられる。従って、ゲート１５Ｅ
は論理比較器１４がＨ論理のフェイルデータを出力する
毎に、書込指令信号ＷＲＩＴＥを出力し、メモリ１５Ｄ
の書込端子ＷＥに書込指令信号を与える。
【００１０】試験終了後に、読出アドレス発生器１５Ｂ
が起動される。マルチプレクサ１５Ｃは読出アドレス発
生器１５Ｂを選択し、読出アドレスをメモリ１５Ｄに与
え、メモリ１５Ｄが例えば行アドレス線ＲＯ方向に読出
される。不良解析メモリ１５から読出されたフェイルデ
ータは不良救済解析器１６に入力される。不良救済解析
器１６には行アドレス線毎に不良セル数を計数する行フ
ェイルカウンタＲＦＣと、列アドレス線毎に不良セル数
を計数する列フェイルカウンタＣＦＣと、不良セルの総
数を計数する総数カウンタＴＦＣと、行アドレス発生器
ＲＡＰと列アドレス発生器ＣＡＰとが設けられる。
が起動される。マルチプレクサ１５Ｃは読出アドレス発
生器１５Ｂを選択し、読出アドレスをメモリ１５Ｄに与
え、メモリ１５Ｄが例えば行アドレス線ＲＯ方向に読出
される。不良解析メモリ１５から読出されたフェイルデ
ータは不良救済解析器１６に入力される。不良救済解析
器１６には行アドレス線毎に不良セル数を計数する行フ
ェイルカウンタＲＦＣと、列アドレス線毎に不良セル数
を計数する列フェイルカウンタＣＦＣと、不良セルの総
数を計数する総数カウンタＴＦＣと、行アドレス発生器
ＲＡＰと列アドレス発生器ＣＡＰとが設けられる。
【００１１】フェイルカウンタＲＦＣとＣＦＣは行アド
レス発生器ＲＡＰと列アドレス発生器ＣＡＰが出力する
行アドレスと列アドレスによってアクセスされる。これ
ら行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰは
不良解析メモリ１５に設けた読出アドレス発生器１５Ｂ
と同期して動作し、これら行アドレス発生器ＲＡＰと列
アドレス発生器ＣＡＰが出力する行アドレス信号と列ア
ドレス信号によってフェイルカウンタＲＦＣとＣＦＣ及
び総数カウンタＴＦＣに各メモリセルアレイＭ１，Ｍ
２，Ｍ３…毎の行線と列線上の不良セル数と、各メモリ
セルアレイＭ１，Ｍ２，Ｍ３…毎の不良セル総数をアド
レス毎に仕分けして計数する。尚、この例では列アドレ
ス発生器ＣＡＰは行アドレス発生器ＲＡＰが１列分の行
アドレスを発生する毎に桁上げ検出器ＣＳＬで桁上げを
検出し、その桁上げ検出信号により列アドレスを１ずつ
歩進させるように構成した場合を示す。
レス発生器ＲＡＰと列アドレス発生器ＣＡＰが出力する
行アドレスと列アドレスによってアクセスされる。これ
ら行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰは
不良解析メモリ１５に設けた読出アドレス発生器１５Ｂ
と同期して動作し、これら行アドレス発生器ＲＡＰと列
アドレス発生器ＣＡＰが出力する行アドレス信号と列ア
ドレス信号によってフェイルカウンタＲＦＣとＣＦＣ及
び総数カウンタＴＦＣに各メモリセルアレイＭ１，Ｍ
２，Ｍ３…毎の行線と列線上の不良セル数と、各メモリ
セルアレイＭ１，Ｍ２，Ｍ３…毎の不良セル総数をアド
レス毎に仕分けして計数する。尚、この例では列アドレ
ス発生器ＣＡＰは行アドレス発生器ＲＡＰが１列分の行
アドレスを発生する毎に桁上げ検出器ＣＳＬで桁上げを
検出し、その桁上げ検出信号により列アドレスを１ずつ
歩進させるように構成した場合を示す。
【００１２】ＴＦＣアドレスフォーマッタＦ−ＴＦＣは
行及び列アドレス発生器ＲＡＰとＣＡＰが出力する行線
アドレス及び列線アドレスがメモリセルアレイＭ１，Ｍ
２，Ｍ３…の各領域に出入りする毎（行線アドレス及び
列線アドレスは各メモリセルアレイＭ１，Ｍ２…を横断
してアクセスされる）に各メモリセルアレイＭ１，Ｍ
２，Ｍ３…を表わすメモリセルアレイアドレスを発生す
る。このメモリセルアレイアドレスを総数カウンタＴＦ
Ｃに与える。総数カウンタＴＦＣは各メモリセルアレイ
Ｍ１，Ｍ２，Ｍ３…毎の不良セル総数を計数すると共
に、ＲＦＣアドレスフォーマッタＦ−ＲＦＣと、ＣＦＣ
アドレスフォーマッタＦ−ＣＦＣにメモリセルアレイア
ドレスを与え、各メモリセルアレイＭ１，Ｍ２，Ｍ３…
毎に仕分けして各行線アドレスと、列線アドレス上の不
良セル数を計数する。
行及び列アドレス発生器ＲＡＰとＣＡＰが出力する行線
アドレス及び列線アドレスがメモリセルアレイＭ１，Ｍ
２，Ｍ３…の各領域に出入りする毎（行線アドレス及び
列線アドレスは各メモリセルアレイＭ１，Ｍ２…を横断
してアクセスされる）に各メモリセルアレイＭ１，Ｍ
２，Ｍ３…を表わすメモリセルアレイアドレスを発生す
る。このメモリセルアレイアドレスを総数カウンタＴＦ
Ｃに与える。総数カウンタＴＦＣは各メモリセルアレイ
Ｍ１，Ｍ２，Ｍ３…毎の不良セル総数を計数すると共
に、ＲＦＣアドレスフォーマッタＦ−ＲＦＣと、ＣＦＣ
アドレスフォーマッタＦ−ＣＦＣにメモリセルアレイア
ドレスを与え、各メモリセルアレイＭ１，Ｍ２，Ｍ３…
毎に仕分けして各行線アドレスと、列線アドレス上の不
良セル数を計数する。
【００１３】各カウンタＲＦＣ、ＣＦＣ、ＴＦＣはメモ
リＭＥと加算回路ＡＤＤとによって構成され、メモリＭ
Ｅは各与えられたアドレス毎に不良セル数を積算する動
作を実行する。つまり同一アドレスで発生したフェイル
データを積算し、その積算値を各アドレス毎に記憶す
る。
リＭＥと加算回路ＡＤＤとによって構成され、メモリＭ
Ｅは各与えられたアドレス毎に不良セル数を積算する動
作を実行する。つまり同一アドレスで発生したフェイル
データを積算し、その積算値を各アドレス毎に記憶す
る。
【００１４】
【発明が解決しようとする課題】不良救済解析器１６で
は、各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎に行アド
レス線上の不良セル数、列アドレス線上の不良セル数及
び各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の不良セル
の総数を計数し、救済の可否を判定している。この処理
はメモリセルアレイＭ１，Ｍ２，Ｍ３…の数が増えるに
従って時間が掛る欠点がある。
は、各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎に行アド
レス線上の不良セル数、列アドレス線上の不良セル数及
び各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の不良セル
の総数を計数し、救済の可否を判定している。この処理
はメモリセルアレイＭ１，Ｍ２，Ｍ３…の数が増えるに
従って時間が掛る欠点がある。
【００１５】つまり、各メモリセルアレイＭ１，Ｍ２，
Ｍ３…の不良セル数の計数が完了する時点には時間的な
ズレがある。例えばメモリセルアレイＭ１の不良セル数
が行線方向及び列線方向の何れの方向にも全て計数され
て終了しているにも係わらず、最終のメモリセルアレイ
ＭＮは未だ計数動作が一度も実行されていない状況が発
生する。従って全てのメモリセルアレイＭ１，Ｍ２，Ｍ
３…の不良セル数が計数し終るまでに時間が掛り、その
計数結果を参照し、各メモリセルアレイＭ１，Ｍ２，Ｍ
３…毎に計数した不良セルの総数が不良救済ラインＳＲ
とＳＣによって救済可能な範囲内であるか否かを照合
し、判定結果を出力するまでに時間が掛る欠点がある。
このように従来は全てのメモリセルアレイＭ１，Ｍ２，
Ｍ３…毎に不良セル数を計数し、その計数結果を全て救
済可能な限界値と照合して判定を下しているため、判定
結果が出されるまでに時間が掛る欠点がある。
Ｍ３…の不良セル数の計数が完了する時点には時間的な
ズレがある。例えばメモリセルアレイＭ１の不良セル数
が行線方向及び列線方向の何れの方向にも全て計数され
て終了しているにも係わらず、最終のメモリセルアレイ
ＭＮは未だ計数動作が一度も実行されていない状況が発
生する。従って全てのメモリセルアレイＭ１，Ｍ２，Ｍ
３…の不良セル数が計数し終るまでに時間が掛り、その
計数結果を参照し、各メモリセルアレイＭ１，Ｍ２，Ｍ
３…毎に計数した不良セルの総数が不良救済ラインＳＲ
とＳＣによって救済可能な範囲内であるか否かを照合
し、判定結果を出力するまでに時間が掛る欠点がある。
このように従来は全てのメモリセルアレイＭ１，Ｍ２，
Ｍ３…毎に不良セル数を計数し、その計数結果を全て救
済可能な限界値と照合して判定を下しているため、判定
結果が出されるまでに時間が掛る欠点がある。
【００１６】この発明の目的は救済可能か否かの判定、
特に救済不能な場合の判定を短時間に済すことができる
メモリ試験装置を提供しようとするものである。
特に救済不能な場合の判定を短時間に済すことができる
メモリ試験装置を提供しようとするものである。
【００１７】
【課題を解決するための手段】この発明では、不良救済
解析器を具備したメモリ試験装置において、総数カウン
タＴＦＣの出力側に比較器を設け、この比較器におい
て、総数カウンタの係数毎に計数中のメモリセルアレイ
の救済の可否を決定する限界値と総数カウンタＴＦＣと
の計数値を比較し、総数カウンタの計数値が限界値を越
えた時点で救済解析動作を中止させ、救済不能と判定す
るように構成したものである。
解析器を具備したメモリ試験装置において、総数カウン
タＴＦＣの出力側に比較器を設け、この比較器におい
て、総数カウンタの係数毎に計数中のメモリセルアレイ
の救済の可否を決定する限界値と総数カウンタＴＦＣと
の計数値を比較し、総数カウンタの計数値が限界値を越
えた時点で救済解析動作を中止させ、救済不能と判定す
るように構成したものである。
【００１８】従って、この発明によれば被試験メモリを
構成するメモリセルアレイの数が多数存在しても、各メ
モリセルアレイ毎に計数している不良セルの総数が限界
値を越えればその時点で救済不能と判定し、各メモリセ
ルアレイ毎に不良セル数を計数している途中の状態でも
計数動作を終了するから、無駄な計数動作を実行しなく
て済む。よって全体の処理速度を向上させることができ
る利点が得られる。
構成するメモリセルアレイの数が多数存在しても、各メ
モリセルアレイ毎に計数している不良セルの総数が限界
値を越えればその時点で救済不能と判定し、各メモリセ
ルアレイ毎に不良セル数を計数している途中の状態でも
計数動作を終了するから、無駄な計数動作を実行しなく
て済む。よって全体の処理速度を向上させることができ
る利点が得られる。
【００１９】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図５と対応する部分には同一符号を付して示す。こ
の発明では不良救済解析器１６の特に総数カウンタＴＦ
Ｃの出力側に比較器ＣＭＰを設ける。この比較器ＣＭＰ
の他方の入力端子に設定器ＲＧから救済可能な可否を決
める限界値ＭＡＸを入力する。
す。図５と対応する部分には同一符号を付して示す。こ
の発明では不良救済解析器１６の特に総数カウンタＴＦ
Ｃの出力側に比較器ＣＭＰを設ける。この比較器ＣＭＰ
の他方の入力端子に設定器ＲＧから救済可能な可否を決
める限界値ＭＡＸを入力する。
【００２０】救済可能な可否を決める限界値ＭＡＸは下
記の式で求められる。 ＭＡＸ＝ＲＡ×ＳＣ＋ＣＡ×ＳＲ−ＳＲ×ＳＣ ＲＡ：救済対象メモリセルアレイの行方向のアドレス数 ＣＡ：救済対象メモリセルアレイの列方向のアドレス数 ＳＲ：救済対象メモリセルアレイに沿って設けた行方向
のアドレス数 ＳＣ：救済対象メモリセルアレイに沿って設けた列方向
のアドレス数 従って、この発明の構成によれば総数カウンタＴＦＣに
計数される各メモリセルアレイＭ１，Ｍ２，Ｍ３…ＭＩ
…ＭＮの各不良セルの総数がどのメモリセルアレイＭ
１，Ｍ２，Ｍ３…の何れで限界値ＭＡＸを越えても比較
器ＣＭＰは出力端子Ｔ−ＣＭＰに例えば１論理を出力
し、この出力信号によって救済不能と判定し、その判定
結果を出力した時点で不良救済解析動作を終了する。
記の式で求められる。 ＭＡＸ＝ＲＡ×ＳＣ＋ＣＡ×ＳＲ−ＳＲ×ＳＣ ＲＡ：救済対象メモリセルアレイの行方向のアドレス数 ＣＡ：救済対象メモリセルアレイの列方向のアドレス数 ＳＲ：救済対象メモリセルアレイに沿って設けた行方向
のアドレス数 ＳＣ：救済対象メモリセルアレイに沿って設けた列方向
のアドレス数 従って、この発明の構成によれば総数カウンタＴＦＣに
計数される各メモリセルアレイＭ１，Ｍ２，Ｍ３…ＭＩ
…ＭＮの各不良セルの総数がどのメモリセルアレイＭ
１，Ｍ２，Ｍ３…の何れで限界値ＭＡＸを越えても比較
器ＣＭＰは出力端子Ｔ−ＣＭＰに例えば１論理を出力
し、この出力信号によって救済不能と判定し、その判定
結果を出力した時点で不良救済解析動作を終了する。
【００２１】
【発明の効果】上述したように、この発明では総数カウ
ンタＴＦＣで計数される各メモリセルアレイＭ１，Ｍ
２，Ｍ３…の不良セル数の総数を比較器ＣＭＰでリアル
タイムに比較し、救済可否の限界値ＭＡＸと比較し、一
つのメモリセルアレイＭ１，Ｍ２，Ｍ３…の何れでも限
界値ＭＡＸを越えれば救済不能と判定するから、例えば
計数開始側のメモリセルアレイＭ１で不良セルの数が限
界値ＭＡＸを越えれば最も短い時間で判定処理を終了す
ることができる。救済可能なメモリの場合を除いて、救
済不能のメモリセルアレイの分布が先頭のメモリセルア
レイＭ１から最終のメモリセルアレイＭＮの間に均一に
分布するものとすると、全体の処理に要する時間は従来
の約１／２の時間に短縮することができる。
ンタＴＦＣで計数される各メモリセルアレイＭ１，Ｍ
２，Ｍ３…の不良セル数の総数を比較器ＣＭＰでリアル
タイムに比較し、救済可否の限界値ＭＡＸと比較し、一
つのメモリセルアレイＭ１，Ｍ２，Ｍ３…の何れでも限
界値ＭＡＸを越えれば救済不能と判定するから、例えば
計数開始側のメモリセルアレイＭ１で不良セルの数が限
界値ＭＡＸを越えれば最も短い時間で判定処理を終了す
ることができる。救済可能なメモリの場合を除いて、救
済不能のメモリセルアレイの分布が先頭のメモリセルア
レイＭ１から最終のメモリセルアレイＭＮの間に均一に
分布するものとすると、全体の処理に要する時間は従来
の約１／２の時間に短縮することができる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】メモリ試験装置の概容を説明するためのブロッ
ク図。
ク図。
【図３】被試験メモリの内部構造を説明するための図。
【図４】不良救済判定方法を説明するための図。
【図５】従来の不良救済解析器の構成を説明するための
ブロック図。
ブロック図。
１１ タイミング発生器 １２ パターン発生器 １３ 波形整形器 １４ 論理比較器 １５ 不良解析メモリ １６ 不良救済解析器 ＭＵＴ 被試験メモリ Ｍ１，Ｍ２，Ｍ３ メモリセルアレイ ＳＲ，ＳＣ 不良救済ライン ＲＦＣ 行フェイルカウンタ ＣＦＣ 列フェイルカウンタ ＴＦＣ 総数カウンタ ＣＭＰ 比較器 ＲＧ 設定器 ＭＡＸ 救済可否を決定する限界値
Claims (2)
- 【請求項１】 不良救済ラインを具備したリダンダンシ
構成のメモリを試験し、その不良セル数を計数して不良
救済の可否を判定するメモリ試験装置において、 不良セルの総数を計数するカウンタの計数値を比較器に
与え、比較器において不良救済の可否を決定する限界値
と比較し、計数動作中においても上記カウンタの計数値
が上記限界値を越えた状態で計数動作を停止させ、救済
不能と判定することを特徴とするメモリ試験装置。 - 【請求項２】 請求項１記載のメモリ試験装置におい
て、不良セルの総数をメモリセルアレイ毎に計数し、不
良セルの総数が計数されたメモリセルアレイの中で、各
メモリセルアレイに規定した救済の可否を決定する限界
値を越えたメモリセルアレイを検出した時点で計数動作
を停止させ救済不能と判定することを特徴とするメモリ
試験装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30817196A JP3547065B2 (ja) | 1996-11-19 | 1996-11-19 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30817196A JP3547065B2 (ja) | 1996-11-19 | 1996-11-19 | メモリ試験装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10148658A true JPH10148658A (ja) | 1998-06-02 |
| JP3547065B2 JP3547065B2 (ja) | 2004-07-28 |
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ID=17977765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30817196A Expired - Fee Related JP3547065B2 (ja) | 1996-11-19 | 1996-11-19 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3547065B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002033708A1 (fr) * | 2000-10-19 | 2002-04-25 | Advantest Corporation | Procede de traitement -par analyse- de la reparation de defauts de memoire et appareil d'essai de memoire mettant en oeuvre ce procede |
| WO2002037503A1 (fr) * | 2000-11-02 | 2002-05-10 | Hitachi, Ltd. | Memoire a semi-conducteur, procede pour tester une memoire a semi-conducteur et procede de fabrication de memoires a semi-conducteur |
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-
1996
- 1996-11-19 JP JP30817196A patent/JP3547065B2/ja not_active Expired - Fee Related
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| US6829181B1 (en) | 2000-11-02 | 2004-12-07 | Renesas Technology Corp. | Semiconductor memory, method of testing semiconductor memory, and method of manufacturing semiconductor memory |
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| Publication number | Publication date |
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| JP3547065B2 (ja) | 2004-07-28 |
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