JP4601119B2 - メモリ試験方法・メモリ試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は例えばフラッシュメモリと呼ばれるブロック機能を具備したメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
書き換え可能な読み出し専用メモリであるＰＲＯＭの中で、電気的に全ビットの内容（ブロック単位でも可能）を消し、その内容を書き換えることができるメモリをフラッシュメモリと称している。このフラッシュメモリは図４に示すようにＭビットを１ページとし、Ｎページを１ブロックとして取り扱い、全ビットは元よりブロック単位で記憶内容を消し、内容を書き換えることを可能とするブロック機能を持っている。一般にＭビット＝５１２乃至２０４８ビット、Ｎページ＝１６ページとされる場合が多い。
【０００３】
このフラッシュメモリも従来は一般的なメモリをテストするメモリ試験装置を利用してテストを実行している。図５に普通一般に使われているメモリ試験装置の概要を示す。
図中１００は主制御器、２００はメインフレームと呼ばれているテスタ本体、３００は被試験メモリＭＵＴをメインフレーム２００に電気的に接続するテストヘッドを示す。主制御器１００は例えばワークステーション程度の規模を具備したコンピュータシステムによって構築され、テストプログラム１０１に記載されたテスト条件をメインフレーム２００に設けたパターン発生器ＰＧとタイミング発生器ＴＧに転送して初期設定を施し、この初期設定条件に従ってパターン発生器ＰＧとタイミング発生器ＴＧを制御し、被試験メモリＭＵＴをテストする。
【０００４】
つまり、メインフレーム２００にはパターンデータを発生するパターン発生器ＰＧと、各種のタイミングクロックを発生させるタイミング発生器ＴＧと、パターン発生器ＰＧが出力するパターンデータと、タイミング発生器ＴＧが出力するタイミング信号とによって信号波形の立上り、立下りのタイミングが規定された実波形を持つ試験パターン信号を生成する波形フォーマッタＦＣと、波形フォーマッタＦＣから出力される多チャンネルの試験パターン信号をテストヘッド３００に伝送するドライバ群ＤＲと、被試験メモリＭＵＴが出力する読出応答出力信号が正規のＬ論理レベル及びＨ論理レベルを持っているか否かを判定する電圧比較器群ＶＣＰと、電圧比較器群ＶＣＰの判定結果が良である場合に、その判定結果とパターン発生器ＰＧが出力する期待値パターンとを比較する論理比較器ＬＯＣと、論理比較器ＬＯＣの比較結果を記憶する不良解析メモリＡＦＭとによって構成される。
【０００５】
不良解析メモリＡＦＭはよく知られているように、被試験メモリＭＵＴと同等乃至はそれ以上の記憶容量を持つメモリによって構成され、被試験メモリＭＵＴの全ビットの良否判定結果を格納する。
従って、従来はフラッシュメモリを試験した場合も全ビットの良否判定結果を不良解析メモリＡＦＭに格納し、不良解析メモリＡＦＭに与えるアドレス信号に従って各ブロックを識別し、各ブロック毎に不良セルの数を計数し、救済が可能か否か等の救済処理等に利用している。
【０００６】
図６に一般的なフラッシュメモリを構成する半導体チップの救済構造を示す。チップＣＨＰ内にはメモリ形成部Ａ１、Ａ２と、スペアカラム形成部Ｂ１、Ｂ２と、スペアブロック形成部Ｃ１、Ｃ２とが形成される。メモリ形成部Ａ１にはこの例ではブロックＮＯ．１〜ＮＯ．５１２が形成され、他方のメモリ形成部Ａ２にはブロックＮＯ．５１３〜ＮＯ．１０２４を形成した場合を示す。図６ではメモリ形成部をＡ１、Ａ２の２個形成した場合を示すが、その数は任意に採られる。
【０００７】
スペアカラム形成部Ｂ１にはメモリ形成部Ａ１のカラムアドレス線上の不良セルを救済するためのスペアカラムセル列ＳＣが形成される。この例では４本のスペアカラムセル列ＳＣを形成した場合を示す。スペアカラム形成部Ｂ２にはメモリ形成部Ａ２のカラムアドレス線上の不良セルを救済するためのスペアカラムセル列ＳＣが形成される。これらのスペアカラムセル列ＳＣをメモリ形成部Ａ１及びＡ２に形成したセル列と置き換えることにより不良セルの救済を行う。
【０００８】
スペアブロック形成部Ｃ１とＣ２にはそれぞれに複数のスペアブロックＳＢが形成され、これら複数のスペアブロックＳＢをメモリ形成部Ａ１とＡ２内の不良ブロックに置き換えることにより、不良ブロックの救済を行う。
フラッシュメモリの試験はブロック単位に行われる。例えばブロックＮＯ．１をローアドレスによってアクセスし、ブロックＮＯ．１のメモリセルをカラムアドレス方向にアクセスして、書込みと読み出しが行われ期待値と比較される。例えばＮＡＮＤ型のフラッシュメモリの場合は「０」論理を書込み、この「０」論理が正常に書き込まれているか否かにより不良セルの検出を行なっている。つまり、ＮＡＮＤ型フラッシュメモリは無書込状態で「１」論理を出力する性質を具備している。書込みと読み出しは例えば６ビットずつ同時に行われる。
【０００９】
【発明が解決しようとする課題】
上述したように、従来のメモリ試験装置は被試験メモリと同等のアドレス構造を持つ不良解析メモリＡＦＭに不良セルのアドレスを記憶させ、試験終了後にその記憶を解析してスペアカラムセル列ＳＣと、スペアブロックＳＢの個数の範囲で救済が可能か否かを判定するから、その解析に時間が掛かる欠点がある。
更に、フラッシュメモリでは不揮発性メモリの特性上当初は書込み及び読み出しが不能であったセルでも書込みと、読み出しを繰り返す間に正常なセルに変移する場合がある。このためにメモリの内部に書込みが正常に行われたか否かを判定する機能と、正常に書込みが行われない場合は再書込みを行う機能とが付加されている。再書込みの回数は最大で６回程度に制限されているが、この再書込みを行っている時間は長い。このためにフラッシュメモリの試験に要する時間は不良セルの数に比例して試験に要する時間が長くなる大きな欠点がある。
【００１０】
この発明の目的は不良救済が可能か否かを試験中に判定してしまうメモリ試験方法と、メモリ試験装置を提供すること、及びフラッシュメモリのような不揮発性メモリの試験時間を短縮することができるメモリ試験方法と、メモリ試験装置を提供することにある。
【００１１】
【課題を解決するための手段】
この発明の請求項１では、ブロック機能を具備したメモリの各ブロックを構成するセルに所定の論理が正常に書き込めたか否かを試験し、不良セルを検出するメモリ試験方法において、各ブロック内の不良セルの数が所定個に達した時点でその試験中のブロックをスペアブロックによって救済すると判定し、そのブロックの試験を中止するメモリ試験装置を提案する。
【００１２】
この発明の請求項２では、請求項１記載のメモリ試験方法において、試験中のブロックがスペアブロックによって救済すると判定された時点で、試験対象ブロックを次のブロックに移すメモリ試験方法を提案する。
この発明の請求項３では、請求項１記載のメモリ試験方法において、同時に複数のメモリを試験している状態で試験中のブロックがスペアブロックによって救済すると判定された場合は、そのメモリのブロックの試験を中断し、他のメモリの試験が次のブロックに移るのと同期して次のブロックの試験を開始するメモリ試験方法を提案する。
【００１３】
この発明の請求項４では、ブロック機能を具備したメモリの各ブロックを構成するセルに所定の論理が正常に書き込めたか否かを試験し、不良セルを検出するメモリ試験方法において、同一アドレスライン上の不良セルの数が所定個に達した場合は、その後に試験する他のブロックではそのアドレスライン上のセルの試験をマスクするメモリ試験方法を提案する。
この発明の請求項５では、請求項１乃至３記載のメモリ試験方法の何れかにおいて、スペアブロックによって救済すると判定されたブロックの数が予め定めた許容値を越えた場合は、その試験中のメモリの試験はその時点で修了するメモリ試験方法を提案する。
【００１４】
この発明の請求項６では、Ａ、ブロック機能を具備したメモリの各ブロックを構成する各メモリセルに所定の論理が正常に書き込めたか否かを試験するメモリ試験装置において、
Ｂ、各ブロック内において所定数の不良セルが存在することを検出してそのブロックをバッドブロックと判定し、記憶するバッドブロック検出記憶手段と、
Ｃ、同一アドレスライン上に所定数の不良セルが存在することを検出してそのアドレスラインをバッドアドレスラインと判定し、記憶するバッドアドレスライン検出記憶手段と、
Ｄ、バッドブロック検出記憶手段が試験中のブロックをバッドブロックと判定した時点で、その試験中のブロックの試験を中断させると共に、バッドアドレスライン検出記憶手段がバッドアドレスラインを検出した時点で、その後に試験を行う他のブロックの試験では検出されたバッドアドレスライン上のセルに強制書込信号を書込み、そのセルを試験の対象から除外する制御を行うマスク制御手段と、
を付加した構成としたメモリ試験装置を提案する。
【００１５】
この発明の請求項７では、Ａ、請求項６記載のメモリ試験装置において、
Ｂ、バッドブロック検出記憶手段に所定個のバッドブロックが記憶されたことを検出すると、そのバッドブロックを発生したメモリをバッドメモリと判定するバッドメモリ検出手段と、
Ｃ、このバッドメモリ検出手段が試験中のメモリをバッドメモリと判定した時点から、そのメモリに対する試験を停止させるマスク制御手段と、
を付加した構成としたメモリ試験装置を提案する。
【００１６】
【作用】
この発明の請求項１で提案するメモリ試験方法によれば試験中のブロックにおいて不良セルの数が例えばスペアカラムセル列の本数より多く検出された場合は、そのブロックはスペアブロックに置換して救済すると判定する。従ってそのブロックの試験はその時点からは行う必要が無く、特に請求項２で提案するメモリ試験方法に従えば次のブロックの試験に移ることができる。この結果、試験終了後に不良救済が可能か否かを判定しなくてよく、また試験に要する時間を短縮することができる利点が得られる。
【００１７】
この発明の請求項３で提案するメモリ試験方法によれば同時に複数のフラッシュメモリを試験している場合に、あるフラッシュメモリでスペアブロックに置換して救済することが決定された場合は、そのフラッシュメモリのそのブロックに関する試験はその時点で中断し、他のフラッシュメモリの試験が次のブロックに移る際に、これと同期して中断していたフラッシュメモリの試験も再開させる。
従って、不良セルの数が多いフラッシュメモリの試験に要する時間に対して、比較的不良セルの数が少ない他のフラッシュメモリの試験時間を遅らせてしまう不都合を回避することができる。
【００１８】
この発明の請求項４で提案するメモリ試験方法によれば、同一アドレスライン上（カラムアドレスライン）に所定値以上（スペアブロックの数以上）の不良セルが検出された場合は、この不良セルが存在するカラムアドレスをスペアカラムセル列で救済するものと判定し、更にその後に試験を行うブロックではこのカラムアドレスライン上のセルに関しては試験をマスクさせ試験の対象から外して試験を行わせる。この結果、同一カラムアドレスライン上に多くの不良セルが存在した場合に、所定個の不良セルを計数するまでは時間が掛かっても、それ以後はその不良カラムアドレスライン上の不良セルは試験の対象から外されるため、結果的には試験時間を短縮することができる。
【００１９】
この発明の請求項５で提案するメモリ試験方法によればスペアブロックを使った救済が予め定めた許容値を越えた場合は、そのフラッシュメモリの試験を停止させ、不良メモリとして処理する。従って、不良セルの数が多いメモリの試験のために他のメモリの試験時間が長くなってしまう不都合が解消される。
【００２０】
【発明の実施の形態】
図１にこの発明による請求項６及び７で提案するメモリ試験装置の一実施例を示す。この発明においては図５に示した通常のメモリ試験装置の構成にバッドブロック検出記憶手段２０２と、バッドアドレスライン検出記憶手段２０３と、バッドメモリ検出記憶手段２０４と、マスク制御手段２０５とを設けた構成を特徴とするものである。
【００２１】
バッドブロック検出記憶手段２０２は論理比較器ＬＯＣが出力する不良検出信号ＦＣを計数し、ブロック機能を具備したメモリの各ブロックにおいて、試験中のブロックで検出される不良セルの個数が所定の個数（図６に示したスペアカラムセル列ＳＣの本数＋１）に達した時点で、このブロックをバッドブロックと判定し、このブロックを図６で説明したスペアブロックＳＢで救済するものとし、その後はこのブロックの試験を中断させる。この試験の中断はマスク制御手段２０５が行う。
【００２２】
バッドアドレスライン検出記憶手段２０３は同一アドレスライン（カラムアドレスライン）上で発生する不良セルの数を計数し、不良セルの数が図６に示したスペアブロックの数に＋１した数に達した時点でバッドアドレスラインと判定する。バッドアドレスラインが検出されると、そのバッドアドレスラインはスペアカラムセル列ＳＣで救済するものとするからその後に試験を行う他のブロックではそのバッドアドレスライン上のセルに対しては試験を行わずにマスクする。その結果としてバッドアドレスライン上に連続して不良セルが存在した場合でも、バッドアドレスラインと判定した後は、そのバッドアドレスライン上の不良セルに関しては試験を行わないから、試験時間が長くなる不都合を回避することができる。
【００２３】
バッドメモリ検出記憶手段２０４はバッドブロック検出記憶手段２０２でバッドブロックを検出する毎にそのバッドブロックの個数を計数し、その計数値が予め定めた許容値（スペアブロックの数に全ブロック数の数％を加えた数値）に達した時点でその試験中のメモリをバッドメモリと判定し、不良品として処理を行う。従って、バッドメモリと判定した時点以後は、このメモリに関しては試験を停止する。
【００２４】
以上により、この発明の特徴とするメモリ試験方法及びメモリ試験装置の構成動作の概要が理解されるところであるが、以下に各部の構成及びその動作を詳細に説明する。
図２にその詳細構造の一例を示す。バッドブロック検出記憶手段２０２は被試験メモリＭＵＴのカラムアドレスと同一のビット長を持つレジスタＦＣＭと、このレジスタＦＣＭから読み出されるフェイルを検出するフェイル検出器ＦＣＤと、フェイル検出器ＦＣＤがフェイルを検出する毎にそのフェイルの数を計数するフェイルカウンタＦＣＣＯＮと、このフェイルカウンタＦＣＣＯＮに計数されるフェイル数と第１レジスタＲＧ１に設定した値とを比較する第１比較器ＣＰ１と、第１比較器ＣＰ１がフェイルカウンタＦＣＣＯＮの計数値が第１レジスタＲＧ１に設定した値に等しくなったことを検出すると、試験中のブロックと同じアドレスにバッドブロックを表わす、例えば「１」論理を記憶するバッドブロックメモリＢＢＭとによって構成することができる。
【００２５】
被試験メモリＭＵＴにはパターン発生器ＰＧから試験パターン信号ＴＰとアドレス信号ＡＤＲとが与えられ、例えばＮＡＮＤ型フラッシュメモリの場合であれば試験対象ブロック内の全てのメモリセルに「０」論理を書きこむ。被試験メモリＭＵＴはローアドレスによりブロックが選択され、各ブロック内はカラムアドレス方向に１アドレスずつアクセスされて読み出しが行われる。つまり、被試験メモリＭＵＴではローアドレスライン上の各セルの記憶をカラムアドレス方向に読み出しが行われる。尚、ローアドレスラインＲＯＬＩＮとカラムアドレスラインＣＯＬＩＮの配置の一例を図３に示す。
【００２６】
被試験メモリＭＵＴに与えられるアドレス信号ＡＤＲの中からカラムアドレス信号をカラムアドレス選択器２０６で取り出し、そのカラムアドレス信号でレジスタＦＣＭの各アドレスをアクセスし論理比較器ＬＯＣから出力される論理比較結果を記憶する。論理比較器ＬＯＣは被試験メモリＭＵＴから読み出される応答出力と、期待値とが不一致の場合に不良を表わす「１」論理を出力する。従ってレジスタＦＣＭのアドレス（被試験メモリＭＵＴのカラムアドレスと一致している）に「１」論理が書きこまれると、そのカラムアドレスのセルが不良であることが解る。尚、図２ではレジスタＦＣＭを１本しか記載していないが、現実には例えば６本程度のレジスタが設けられ、一度に６本のローアドレスライン上のセル列を試験する。
【００２７】
カラムアドレスの最終アドレスまで不良データの取り込みが進むと、その時点でレジスタＦＣＭに取り込んだフェイルデータはバッドアドレスライン検出記憶手段２０３を構成する積算レジスタＦＣＳＭに各ビット毎に対応させて転送すると共に、各レジスタＦＣＭの各アドレスを読み出し、レジスタＦＣＭに取り込んだフェイルデータをフェイル検出器ＦＣＤに出力する。フェイル検出器ＦＣＤはレジスタＦＣＭから「１」論理が出力される毎にその「１」論理をフェイルカウンタＦＣＣＯＮに入力し、フェイルカウンタＦＣＣＯＮにフェイルの個数を計数させる。
【００２８】
フェイルカウンタＦＣＣＯＮに計数されている計数値は第１レジスタＲＧ１に設定した数値と第１比較器ＣＰ１で比較される。第１レジスタＲＧ１にはスペアカラムセル列ＳＣの本数に＋１した値が設定される。従って、図６に示したようにスペアカラムセル列ＳＣが４本であった場合には第１レジスタＲＧ１には「５」が設定される。
フェイルカウンタＦＣＣＯＮの計数値が「５」に達すると、第１比較器ＣＰ１は例えば「１」論理を出力し、バッドブロックメモリＢＢＭにバッドブロックであることを表わす「１」論理を書き込む。バッドブロックメモリＢＢＭには被試験メモリＭＵＴに与えられるローアドレス信号がローアドレス選択器２０７から入力されており、被試験メモリＭＵＴと同一のブロックがアクセスされる。従って、バッドブロックメモリＢＢＭは被試験メモリＭＵＴで試験されるブロックと同一アドレスがアクセスされ、バッドブロックと判定されたブロックと対応するアドレスに「１」論理が書きこまれ、バッドブロックの記憶が行われる。
【００２９】
バッドブロックメモリＢＢＭにバッドブロックを表わす「１」論理が書き込まれると、その情報がマスク制御手段２０５に伝えられ、その時点で試験中のブロックに関してはマスクが掛けられ、そのブロックの試験は終了される被試験メモリＭＵＴが１個の場合はパターン発生器ＰＧは次のブロックの試験にジャンプする。また同時に多数のメモリを試験している場合は、バッドブロックが検出されたメモリだけ、そのブロックの試験を中断し、この中断している間に他のメモリの試験は継続される。
【００３０】
レジスタＦＣＭの読み出しが終了すると、レジスタＦＣＭの内容はリセットされ、次に指定されるローアドレスラインＲＯＬＩＮ上の各セルの記憶を読み出し、比較判定が行われる。
ブロック内の全てのローアドレスライン上のセルの記憶が読み出され、その良否の判定結果がレジスタＦＣＭに取り込まれ、その間にバッドブロックと判定されなければ、試験は次のブロックに移る。
【００３１】
ここでバッドアドレスライン検出記憶手段２０３では積算レジスタＦＣＳＭは、各カラムアドレスラインＣＯＬＩＮ上の不良セルの合計を積算する。この積算が行われる毎に積算レジスタＦＣＳＭは読み出しが行われ、各カラムアドレスラインＣＯＬＩＮ上の不良セル数を第２比較器ＣＰ２に印加する。
第２比較器ＣＰ２は第２レジスタＲＧ２に設定した例えばスペアブロックＳＢの数に＋１した値（この例では「５」とする）と各カラムアドレスライン上の不良セルの数とを比較し、カラムアドレスラインＣＯＬＩＮ上の不良セルの数が第２レジスタＲＧ２に設定した数値「５」に達すると、そのカラムアドレスラインをバッドアドレスラインと判定し、このバッドアドレスラインをバッドアドレスラインメモリＰＭに記憶する。この記憶によりバッドアドレスラインはスペアカラムセル列ＳＣで救済するものとして記憶される。
【００３２】
バッドアドレスラインメモリＰＭはバッドアドレスラインの情報をこの例ではカラムアドレスとして記憶し、その後に被試験メモリＭＵＴにバッドアドレスラインと判定したと同じカラムアドレスが印加される毎にセレクタＳＬを制御し、バッドアドレスライン上のセルにはレジスタＲＧ４に記憶した強制書込信号を書き込む。強制書込信号とはＮＡＮＤ型フラッシュメモリの場合「１」論理の書き込み信号がそれに該当し、「１」論理を書き込むことにより、フラッシュメモリの内部ではセルが不良であっても書き込みが正常に行われたと判定し、再書き込み動作を繰り返すことなく次の動作が実行される。従って、今後に試験されるブロックにおいてバッドアドレスライン上のセルが不良であってもその都度再書き込みが行われずに書き込みが完了したとみなされて、直ちに読み出しが実行され、試験が継続されるから試験時間を短縮することができる。
【００３３】
バッドメモリ検出記憶手段２０４はバッドブロックメモリＢＢＭに記憶したバッドブロックの数を計数するバッドブロックカウンタＢＢＣと、第３レジスタＲＧ３と、第３比較器ＣＰ３とによって構成される。
第３レジスタＲＧ３にはスペアブロックＳＢの数に被試験メモリＭＵＴのメモリ形成部Ａ１、Ａ２（図６参照）に形成したブロック数の数％を加えた数値を設定する。スペアブロックＳＢの数を「４」ブロックの数を５１２とし、その数の２％とすると第３レジスタには「４＋１０」が設定される。
【００３４】
バッドブロックの数が４個であればこれらのバッドブロックはスペアブロックＳＢで救済可能である。更に、４本のスペアカラムセル列ＳＣで救済できるバッドブロックも存在するものとすれば最大で４個のバッドブロックを救済することができる。更に救済が不能なバッドブロックが存在しても、そのバッドブロックをマスクして利用する使用方法が取られることから、許容値は必ずしも救済可能な数値に一致するものでない。
【００３５】
バッドブロックカウンタＢＢＣが許容値を越えるバッドブロックの数を計数すると、第３比較器ＣＰ３はこの試験中のメモリをバッドメモリと判定してマスク制御信号を出力し、このマスク制御信号によってマスク制御手段２０５はパターン発生器ＰＧ及び論理比較器ＬＯＣ等にマスク信号を出力し、バッドメモリに対する試験を停止させる。従って、１個のメモリを試験する試験装置の場合はその時点で試験が中止され、不良のメモリに対していつまでも試験を続ける状態から開放される。更に、同時に複数のメモリを試験するメモリ試験装置の場合は、他の被試験メモリの試験は継続され、不良セルの数が多いメモリのために試験時間が長く掛かることを回避することができる。
【００３６】
【発明の効果】
以上説明したように、この発明によれば試験中に救済処理の判定を下すから救済処理方法を試験終了後に解析する必要がない。然も、不良セルの数が多い被試験メモリに対してはバッドブロックと判定した時点或いはバッドアドレスラインと判定した時点からは、そのバッドブロック及びバッドアドレスライン上のセルの試験を実質的に行わない試験方法を採るから、不良セルに出会う毎に再書込みを行う動作を少なくすることができる。この結果、試験に要する時間を短縮することができる利点が得られ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図１】この発明によるメモリ試験装置の一実施例を説明するためのブロック図。
【図２】この発明の要部の構成を説明するためのブロック図。
【図３】この発明によるメモリ試験装置で試験を行う被試験メモリのローアドレスラインとカラムアドレスラインの配置の一例を説明するための図。
【図４】従来のメモリ試験装置を説明するためのブロック図。
【図５】ブロック機能を具備したメモリの概要を説明するための図。
【図６】ブロック機能を具備したメモリの救済構造を説明するための図。
【符号の説明】
１００ 主制御器
２００ メインフレーム
２０１ テストバス
２０２ バッドブロック検出記憶手段
２０３ バッドアドレスライン検出記憶手段
２０４ バッドメモリ検出記憶手段
２０５ マスク制御手段
２０６ カラムアドレス選択器
２０７ ローアドレス選択器

Claims (2)

1. ブロック機能を具備したメモリの各ブロックを構成するセルに所定の論理が正常に書き込めたか否かを試験し、不良セルを検出するメモリ試験方法において、
   各ローアドレスライン上の不良セルの数がスペアカラムセル列数＋１個に達した時点でその試験中のローアドレスラインをスペアブロックによって救済すると判定し、そのローアドレスラインの試験を中止し、
   試験中のローアドレスライン上がスペアブロックによって救済すると判定された時点で、試験対象ローアドレスラインを次のローアドレスラインに移し、
   同時に複数のメモリを試験している状態で試験中の或るメモリのローアドレスラインがスペアブロックによって救済すると判定された場合は、そのメモリはそのローアドレスラインの試験を中断し、他のメモリの試験が次のローアドレスラインに移るのと同期して次のローアドレスラインの試験を開始し、
   同一カラムアドレスライン上の不良セルの数がスペアブロック数＋１個に達した場合は、その後に試験する他のローアドレスラインではそのカラムアドレスライン上のセルの試験をマスクし、
   スペアブロックによって救済すると判定されたローアドレスラインの数が予め定めた許容値を越えた場合は、その試験中のメモリの試験はその時点で終了することを特徴とするメモリ試験方法。
2. Ａ、ブロック機能を具備したメモリの各ブロックを構成する各メモリセルに所定の論理が正常に書き込めたか否かを試験するメモリ試験装置において、
   Ｂ、各ローアドレスライン内においてスペアカラムセル列数＋１個の不良セルが存在することを検出してそのローアドレスラインをバッドブロックと判定し、記憶するバッドブロック検出記憶手段と、
   Ｃ、同一カラムアドレスライン上にスペアブロック数＋１の不良セルが存在することを検出してそのカラムアドレスラインをバッドアドレスラインと判定し、記憶するバッドアドレスライン検出記憶手段と、
   Ｄ、上記バッドブロック検出記憶手段が試験中のローアドレスラインをバッドブロックと判定した時点で、その試験中のローアドレスラインの試験を中断させると共に、上記バッドアドレスライン検出記憶手段がバッドアドレスラインを検出した時点で、その後に試験を行う他のローアドレスラインの試験では検出されたバッドアドレスライン上のセルに強制書込信号を書込み、そのセルを試験の対象から除外する制御を行うマスク制御手段と
   Ｅ、上記バッドブロック検出記憶手段に所定個のバッドブロックが記憶されたことを検出すると、そのバッドブロックを発生したメモリをバッドメモリと判定するバッドメモリ検出手段と、
   Ｆ、このバッドメモリ検出手段が試験中のメモリをバッドメモリと判定した時点から、そのメモリに対する試験を停止させるマスク制御手段と、
   を付加した構成としたことを特徴とするメモリ試験装置。

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