JP3547065B2 - メモリ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は例えば半導体集積回路で構成されるメモリの良否を試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
図２にメモリ試験装置の概略の構成を示す。メモリ試験装置はタイミング発生器１１、パターン発生器１２、波形整形器１３、論理比較器１４、不良解析メモリ１５、不良救済解析器１６とによって構成される。
タイミング発生器１１は各種の位相を持つタイミング信号を発生し、そのタイミング信号をパターン発生器１２、波形整形器１３、論理比較器１４等に与え、各部の動作タイミングを制御する。
【０００３】
パターン発生器１２は被試験メモリＭＵＴに与える試験パターンデータを生成する。この試験パターンデータはディジタル信号で出力され、被試験メモリＭＵＴに書込むためのアドレス信号と波形データ、制御信号等を含んで出力される。ディジタルの試験パターンデータは波形整形器１３に与えられ、この波形整形器１３において、被試験メモリＭＵＴの各端子に与えるアナログ波形を持つ試験パターン信号に整形され、被試験メモリＭＵＴに印加される。
【０００４】
被試験メモリＭＵＴに書込まれた試験パターン信号は読出されて論理比較器１４に入力される。論理比較器１４では被試験メモリＭＵＴから読出した出力データとパターン発生器１２が出力する期待値データとを比較し、不一致の発生を検出する。
不良解析メモリ１５は論理比較器１４が不一致を検出する毎に、その不一致が検出されたアドレスの不良セル位置に不良を表わす例えば「１」論理のフェイル信号を記憶する。
【０００５】
不良救済解析器１６は試験の終了後に不良解析メモリ１５に書込まれたフェイルデータを読み出し、被試験メモリＭＵＴが不良救済が可能か否かを判定する。図３に不良救済ラインを具備したリダンダンシ構成のメモリの内部構造を示す。図示するＭ１，Ｍ２…ＭＩ…はそれぞれメモリセルアレイを示す。このメモリセルアレイＭ１，Ｍ２…ＭＩ…は一つの半導体チップに数１０〜数１００個形成され、これらのメモリセルアレイＭ１，Ｍ２…ＭＩ…が相互に接続されて大容量のメモリが構成される。
【０００６】
各メモリセルアレイＭ１，Ｍ２…ＭＩ…の周縁に不良救済ラインＳＲとＳＣとが形成される。図２の例では各メモリセルアレイＭ１，Ｍ２…ＭＩ…のそれぞれに行アドレス方向ＲＯと列アドレス方向ＣＯに２本ずつ不良救済ラインを形成した場合を示す。
不良の救済は各メモリセルアレイＭ１，Ｍ２…毎に行なわれる。図４を用いて不良救済解析器１６における不良救済解析方法について説明する。図３ではメモリセルアレイＭ１を対象として説明する。不良救済解析器１６には列アドレス線上の行アドレス毎の不良セルの数を計数する列フェイルカウンタＣＦＣと、行アドレス線上の列アドレス毎の不良セルの数を計数する行フェイルカウンタＲＦＣと、メモリセルアレイＭ１内の不良セルの総数を計数する総数カウンタＴＦＣとが設けられる。
【０００７】
不良救済の可否を判定する第１段階として、メモリセルアレイＭ１内の不良セルの総数を計数し、その不良セルの総数が不良救済ライン上のセル数より大きければ救済不能と判定する作業を行なう。
図５に不良解析メモリ１５と不良救済解析器１６の概略の構成を示す。不良解析メモリ１５にはアドレスフォーマッタ１５Ａと読出アドレス発生器１５Ｂと、これらアドレスフォーマッタ１５Ａと読出アドレス発生器１５Ｂから出力されるアドレス信号の何れか一方を選択するマルチプレクサ１５Ｃと、入力端子ＦＤに１論理のフェイル信号が入力される毎に１論理のフェイルデータを記憶するメモリ１５Ｄと、フェイルデータにより書込信号を生成するゲート１５Ｅとによって構成される。
【０００８】
被試験メモリＭＵＴを試験している状態では入力端子ＸＹにパターン発生器１２からアドレス信号が与えられ、このアドレス信号がアドレスフォーマッタ１５Ａに与えられる。アドレスフォーマッタ１５Ａはパターン発生器１２から出力されるアドレス信号の中のメモリ１５Ｄで必要とするビット配列のアドレス信号に並べ変え、そのアドレス信号をメモリ１５Ｄに与える。従って、試験中は被試験メモリＭＵＴと同一のアドレス信号がメモリ１５Ｄに与えられ、被試験メモリＭＵＴで発生したフェイルがメモリ１５Ｄの同一アドレスに書込まれる。
【０００９】
入力端子ＦＤには図２に示した論理比較器１４が不一致を検出する毎に出力される１論理のフェイルデータが入力され、ゲート１５Ｅの一方の入力端子に供給される。ゲート１５Ｅの他方の入力端子には書込指令信号ＷＲＩＴＥが与えられる。従って、ゲート１５Ｅは論理比較器１４がＨ論理のフェイルデータを出力する毎に、書込指令信号ＷＲＩＴＥを出力し、メモリ１５Ｄの書込端子ＷＥに書込指令信号を与える。
【００１０】
試験終了後に、読出アドレス発生器１５Ｂが起動される。マルチプレクサ１５Ｃは読出アドレス発生器１５Ｂを選択し、読出アドレスをメモリ１５Ｄに与え、メモリ１５Ｄが例えば行アドレス線ＲＯ方向に読出される。
不良解析メモリ１５から読出されたフェイルデータは不良救済解析器１６に入力される。不良救済解析器１６には行アドレス線毎に不良セル数を計数する行フェイルカウンタＲＦＣと、列アドレス線毎に不良セル数を計数する列フェイルカウンタＣＦＣと、不良セルの総数を計数する総数カウンタＴＦＣと、行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰとが設けられる。
【００１１】
フェイルカウンタＲＦＣとＣＦＣは行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰが出力する行アドレスと列アドレスによってアクセスされる。これら行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰは不良解析メモリ１５に設けた読出アドレス発生器１５Ｂと同期して動作し、これら行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰが出力する行アドレス信号と列アドレス信号によってフェイルカウンタＲＦＣとＣＦＣは各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の行線と列線上の不良セル数をアドレス毎に仕分けして計数し、総数カウンタＴＦＣは各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の不良セル総数を計数する。尚、この例では列アドレス発生器ＣＡＰは行アドレス発生器ＲＡＰが１列分の行アドレスを発生する毎に桁上げ検出器ＣＳＬで桁上げを検出し、その桁上げ検出信号により列アドレスを１ずつ歩進させるように構成した場合を示す。
【００１２】
ＴＦＣアドレスフォーマッタＦ−ＴＦＣは行及び列アドレス発生器ＲＡＰとＣＡＰが出力する行線アドレス及び列線アドレスがメモリセルアレイＭ１，Ｍ２，Ｍ３…の各領域に出入りする毎（行線アドレス及び列線アドレスは各メモリセルアレイＭ１，Ｍ２…を横断してアクセスされる）に各メモリセルアレイＭ１，Ｍ２，Ｍ３…を表わすメモリセルアレイアドレスを発生する。このメモリセルアレイアドレスを総数カウンタＴＦＣに与える。総数カウンタＴＦＣは各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の不良セル総数を計数すると共に、ＲＦＣアドレスフォーマッタＦ−ＲＦＣと、ＣＦＣアドレスフォーマッタＦ−ＣＦＣにメモリセルアレイアドレスを与え、各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎に仕分けして各行線アドレスと、列線アドレス上の不良セル数を計数する。
【００１３】
各カウンタＲＦＣ、ＣＦＣ、ＴＦＣはメモリＭＥと加算回路ＡＤＤとによって構成され、メモリＭＥは各与えられたアドレス毎に不良セル数を積算する動作を実行する。つまり同一アドレスで発生したフェイルデータを積算し、その積算値を各アドレス毎に記憶する。
【００１４】
【発明が解決しようとする課題】
不良救済解析器１６では、各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎に行アドレス線上の不良セル数、列アドレス線上の不良セル数及び各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の不良セルの総数を計数し、救済の可否を判定している。この処理はメモリセルアレイＭ１，Ｍ２，Ｍ３…の数が増えるに従って時間が掛る欠点がある。
【００１５】
つまり、各メモリセルアレイＭ１，Ｍ２，Ｍ３…の不良セル数の計数が完了する時点には時間的なズレがある。例えばメモリセルアレイＭ１の不良セル数が行線方向及び列線方向の何れの方向にも全て計数されて終了しているにも係わらず、最終のメモリセルアレイＭＮは未だ計数動作が一度も実行されていない状況が発生する。従って全てのメモリセルアレイＭ１，Ｍ２，Ｍ３…の不良セル数が計数し終るまでに時間が掛り、その計数結果を参照し、各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎に計数した不良セルの総数が不良救済ラインＳＲとＳＣによって救済可能な範囲内であるか否かを照合し、判定結果を出力するまでに時間が掛る欠点がある。このように従来は全てのメモリセルアレイＭ１，Ｍ２，Ｍ３…毎に不良セル数を計数し、その計数結果を全て救済可能な限界値と照合して判定を下しているため、判定結果が出されるまでに時間が掛る欠点がある。
【００１６】
この発明の目的は救済可能か否かの判定、特に救済不能な場合の判定を短時間に済すことができるメモリ試験装置を提供しようとするものである。
【００１７】
【課題を解決するための手段】
この発明では、不良救済解析器を具備したメモリ試験装置において、総数カウンタＴＦＣの出力側に比較器を設け、この比較器において、総数カウンタの係数毎に計数中のメモリセルアレイの救済の可否を決定する限界値と総数カウンタＴＦＣとの計数値を比較し、総数カウンタの計数値が限界値を越えた時点で救済解析動作を中止させ、救済不能と判定するように構成したものである。
【００１８】
従って、この発明によれば被試験メモリを構成するメモリセルアレイの数が多数存在しても、各メモリセルアレイ毎に計数している不良セルの総数が限界値を越えればその時点で救済不能と判定し、各メモリセルアレイ毎に不良セル数を計数している途中の状態でも計数動作を終了するから、無駄な計数動作を実行しなくて済む。よって全体の処理速度を向上させることができる利点が得られる。
【００１９】
【発明の実施の形態】
図１にこの発明の一実施例を示す。図５と対応する部分には同一符号を付して示す。この発明では不良救済解析器１６の特に総数カウンタＴＦＣの出力側に比較器ＣＭＰを設ける。この比較器ＣＭＰの他方の入力端子に設定器ＲＧから救済可能な可否を決める限界値ＭＡＸを入力する。
【００２０】
救済可能な可否を決める限界値ＭＡＸは下記の式で求められる。
ＭＡＸ＝ＲＡ×ＳＣ＋ＣＡ×ＳＲ−ＳＲ×ＳＣ
ＲＡ：救済対象メモリセルアレイの行方向のアドレス数
ＣＡ：救済対象メモリセルアレイの列方向のアドレス数
ＳＲ：救済対象メモリセルアレイに沿って設けた行方向のアドレス数
ＳＣ：救済対象メモリセルアレイに沿って設けた列方向のアドレス数
従って、この発明の構成によれば総数カウンタＴＦＣに計数される各メモリセルアレイＭ１，Ｍ２，Ｍ３…ＭＩ…ＭＮの各不良セルの総数がどのメモリセルアレイＭ１，Ｍ２，Ｍ３…の何れで限界値ＭＡＸを越えても比較器ＣＭＰは出力端子Ｔ−ＣＭＰに例えば１論理を出力し、この出力信号によって救済不能と判定し、その判定結果を出力した時点で不良救済解析動作を終了する。
【００２１】
【発明の効果】
上述したように、この発明では総数カウンタＴＦＣで計数される各メモリセルアレイＭ１，Ｍ２，Ｍ３…の不良セル数の総数を比較器ＣＭＰでリアルタイムに比較し、救済可否の限界値ＭＡＸと比較し、一つのメモリセルアレイＭ１，Ｍ２，Ｍ３…の何れでも限界値ＭＡＸを越えれば救済不能と判定するから、例えば計数開始側のメモリセルアレイＭ１で不良セルの数が限界値ＭＡＸを越えれば最も短い時間で判定処理を終了することができる。救済可能なメモリの場合を除いて、救済不能のメモリセルアレイの分布が先頭のメモリセルアレイＭ１から最終のメモリセルアレイＭＮの間に均一に分布するものとすると、全体の処理に要する時間は従来の約１／２の時間に短縮することができる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】メモリ試験装置の概容を説明するためのブロック図。
【図３】被試験メモリの内部構造を説明するための図。
【図４】不良救済判定方法を説明するための図。
【図５】従来の不良救済解析器の構成を説明するためのブロック図。
【符号の説明】
１１ タイミング発生器
１２ パターン発生器
１３ 波形整形器
１４ 論理比較器
１５ 不良解析メモリ
１６ 不良救済解析器
ＭＵＴ 被試験メモリ
Ｍ１，Ｍ２，Ｍ３ メモリセルアレイ
ＳＲ，ＳＣ 不良救済ライン
ＲＦＣ 行フェイルカウンタ
ＣＦＣ 列フェイルカウンタ
ＴＦＣ 総数カウンタ
ＣＭＰ 比較器
ＲＧ 設定器
ＭＡＸ 救済可否を決定する限界値
【発明の属する技術分野】
この発明は例えば半導体集積回路で構成されるメモリの良否を試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
図２にメモリ試験装置の概略の構成を示す。メモリ試験装置はタイミング発生器１１、パターン発生器１２、波形整形器１３、論理比較器１４、不良解析メモリ１５、不良救済解析器１６とによって構成される。
タイミング発生器１１は各種の位相を持つタイミング信号を発生し、そのタイミング信号をパターン発生器１２、波形整形器１３、論理比較器１４等に与え、各部の動作タイミングを制御する。
【０００３】
パターン発生器１２は被試験メモリＭＵＴに与える試験パターンデータを生成する。この試験パターンデータはディジタル信号で出力され、被試験メモリＭＵＴに書込むためのアドレス信号と波形データ、制御信号等を含んで出力される。ディジタルの試験パターンデータは波形整形器１３に与えられ、この波形整形器１３において、被試験メモリＭＵＴの各端子に与えるアナログ波形を持つ試験パターン信号に整形され、被試験メモリＭＵＴに印加される。
【０００４】
被試験メモリＭＵＴに書込まれた試験パターン信号は読出されて論理比較器１４に入力される。論理比較器１４では被試験メモリＭＵＴから読出した出力データとパターン発生器１２が出力する期待値データとを比較し、不一致の発生を検出する。
不良解析メモリ１５は論理比較器１４が不一致を検出する毎に、その不一致が検出されたアドレスの不良セル位置に不良を表わす例えば「１」論理のフェイル信号を記憶する。
【０００５】
不良救済解析器１６は試験の終了後に不良解析メモリ１５に書込まれたフェイルデータを読み出し、被試験メモリＭＵＴが不良救済が可能か否かを判定する。図３に不良救済ラインを具備したリダンダンシ構成のメモリの内部構造を示す。図示するＭ１，Ｍ２…ＭＩ…はそれぞれメモリセルアレイを示す。このメモリセルアレイＭ１，Ｍ２…ＭＩ…は一つの半導体チップに数１０〜数１００個形成され、これらのメモリセルアレイＭ１，Ｍ２…ＭＩ…が相互に接続されて大容量のメモリが構成される。
【０００６】
各メモリセルアレイＭ１，Ｍ２…ＭＩ…の周縁に不良救済ラインＳＲとＳＣとが形成される。図２の例では各メモリセルアレイＭ１，Ｍ２…ＭＩ…のそれぞれに行アドレス方向ＲＯと列アドレス方向ＣＯに２本ずつ不良救済ラインを形成した場合を示す。
不良の救済は各メモリセルアレイＭ１，Ｍ２…毎に行なわれる。図４を用いて不良救済解析器１６における不良救済解析方法について説明する。図３ではメモリセルアレイＭ１を対象として説明する。不良救済解析器１６には列アドレス線上の行アドレス毎の不良セルの数を計数する列フェイルカウンタＣＦＣと、行アドレス線上の列アドレス毎の不良セルの数を計数する行フェイルカウンタＲＦＣと、メモリセルアレイＭ１内の不良セルの総数を計数する総数カウンタＴＦＣとが設けられる。
【０００７】
不良救済の可否を判定する第１段階として、メモリセルアレイＭ１内の不良セルの総数を計数し、その不良セルの総数が不良救済ライン上のセル数より大きければ救済不能と判定する作業を行なう。
図５に不良解析メモリ１５と不良救済解析器１６の概略の構成を示す。不良解析メモリ１５にはアドレスフォーマッタ１５Ａと読出アドレス発生器１５Ｂと、これらアドレスフォーマッタ１５Ａと読出アドレス発生器１５Ｂから出力されるアドレス信号の何れか一方を選択するマルチプレクサ１５Ｃと、入力端子ＦＤに１論理のフェイル信号が入力される毎に１論理のフェイルデータを記憶するメモリ１５Ｄと、フェイルデータにより書込信号を生成するゲート１５Ｅとによって構成される。
【０００８】
被試験メモリＭＵＴを試験している状態では入力端子ＸＹにパターン発生器１２からアドレス信号が与えられ、このアドレス信号がアドレスフォーマッタ１５Ａに与えられる。アドレスフォーマッタ１５Ａはパターン発生器１２から出力されるアドレス信号の中のメモリ１５Ｄで必要とするビット配列のアドレス信号に並べ変え、そのアドレス信号をメモリ１５Ｄに与える。従って、試験中は被試験メモリＭＵＴと同一のアドレス信号がメモリ１５Ｄに与えられ、被試験メモリＭＵＴで発生したフェイルがメモリ１５Ｄの同一アドレスに書込まれる。
【０００９】
入力端子ＦＤには図２に示した論理比較器１４が不一致を検出する毎に出力される１論理のフェイルデータが入力され、ゲート１５Ｅの一方の入力端子に供給される。ゲート１５Ｅの他方の入力端子には書込指令信号ＷＲＩＴＥが与えられる。従って、ゲート１５Ｅは論理比較器１４がＨ論理のフェイルデータを出力する毎に、書込指令信号ＷＲＩＴＥを出力し、メモリ１５Ｄの書込端子ＷＥに書込指令信号を与える。
【００１０】
試験終了後に、読出アドレス発生器１５Ｂが起動される。マルチプレクサ１５Ｃは読出アドレス発生器１５Ｂを選択し、読出アドレスをメモリ１５Ｄに与え、メモリ１５Ｄが例えば行アドレス線ＲＯ方向に読出される。
不良解析メモリ１５から読出されたフェイルデータは不良救済解析器１６に入力される。不良救済解析器１６には行アドレス線毎に不良セル数を計数する行フェイルカウンタＲＦＣと、列アドレス線毎に不良セル数を計数する列フェイルカウンタＣＦＣと、不良セルの総数を計数する総数カウンタＴＦＣと、行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰとが設けられる。
【００１１】
フェイルカウンタＲＦＣとＣＦＣは行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰが出力する行アドレスと列アドレスによってアクセスされる。これら行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰは不良解析メモリ１５に設けた読出アドレス発生器１５Ｂと同期して動作し、これら行アドレス発生器ＲＡＰと列アドレス発生器ＣＡＰが出力する行アドレス信号と列アドレス信号によってフェイルカウンタＲＦＣとＣＦＣは各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の行線と列線上の不良セル数をアドレス毎に仕分けして計数し、総数カウンタＴＦＣは各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の不良セル総数を計数する。尚、この例では列アドレス発生器ＣＡＰは行アドレス発生器ＲＡＰが１列分の行アドレスを発生する毎に桁上げ検出器ＣＳＬで桁上げを検出し、その桁上げ検出信号により列アドレスを１ずつ歩進させるように構成した場合を示す。
【００１２】
ＴＦＣアドレスフォーマッタＦ−ＴＦＣは行及び列アドレス発生器ＲＡＰとＣＡＰが出力する行線アドレス及び列線アドレスがメモリセルアレイＭ１，Ｍ２，Ｍ３…の各領域に出入りする毎（行線アドレス及び列線アドレスは各メモリセルアレイＭ１，Ｍ２…を横断してアクセスされる）に各メモリセルアレイＭ１，Ｍ２，Ｍ３…を表わすメモリセルアレイアドレスを発生する。このメモリセルアレイアドレスを総数カウンタＴＦＣに与える。総数カウンタＴＦＣは各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の不良セル総数を計数すると共に、ＲＦＣアドレスフォーマッタＦ−ＲＦＣと、ＣＦＣアドレスフォーマッタＦ−ＣＦＣにメモリセルアレイアドレスを与え、各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎に仕分けして各行線アドレスと、列線アドレス上の不良セル数を計数する。
【００１３】
各カウンタＲＦＣ、ＣＦＣ、ＴＦＣはメモリＭＥと加算回路ＡＤＤとによって構成され、メモリＭＥは各与えられたアドレス毎に不良セル数を積算する動作を実行する。つまり同一アドレスで発生したフェイルデータを積算し、その積算値を各アドレス毎に記憶する。
【００１４】
【発明が解決しようとする課題】
不良救済解析器１６では、各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎に行アドレス線上の不良セル数、列アドレス線上の不良セル数及び各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎の不良セルの総数を計数し、救済の可否を判定している。この処理はメモリセルアレイＭ１，Ｍ２，Ｍ３…の数が増えるに従って時間が掛る欠点がある。
【００１５】
つまり、各メモリセルアレイＭ１，Ｍ２，Ｍ３…の不良セル数の計数が完了する時点には時間的なズレがある。例えばメモリセルアレイＭ１の不良セル数が行線方向及び列線方向の何れの方向にも全て計数されて終了しているにも係わらず、最終のメモリセルアレイＭＮは未だ計数動作が一度も実行されていない状況が発生する。従って全てのメモリセルアレイＭ１，Ｍ２，Ｍ３…の不良セル数が計数し終るまでに時間が掛り、その計数結果を参照し、各メモリセルアレイＭ１，Ｍ２，Ｍ３…毎に計数した不良セルの総数が不良救済ラインＳＲとＳＣによって救済可能な範囲内であるか否かを照合し、判定結果を出力するまでに時間が掛る欠点がある。このように従来は全てのメモリセルアレイＭ１，Ｍ２，Ｍ３…毎に不良セル数を計数し、その計数結果を全て救済可能な限界値と照合して判定を下しているため、判定結果が出されるまでに時間が掛る欠点がある。
【００１６】
この発明の目的は救済可能か否かの判定、特に救済不能な場合の判定を短時間に済すことができるメモリ試験装置を提供しようとするものである。
【００１７】
【課題を解決するための手段】
この発明では、不良救済解析器を具備したメモリ試験装置において、総数カウンタＴＦＣの出力側に比較器を設け、この比較器において、総数カウンタの係数毎に計数中のメモリセルアレイの救済の可否を決定する限界値と総数カウンタＴＦＣとの計数値を比較し、総数カウンタの計数値が限界値を越えた時点で救済解析動作を中止させ、救済不能と判定するように構成したものである。
【００１８】
従って、この発明によれば被試験メモリを構成するメモリセルアレイの数が多数存在しても、各メモリセルアレイ毎に計数している不良セルの総数が限界値を越えればその時点で救済不能と判定し、各メモリセルアレイ毎に不良セル数を計数している途中の状態でも計数動作を終了するから、無駄な計数動作を実行しなくて済む。よって全体の処理速度を向上させることができる利点が得られる。
【００１９】
【発明の実施の形態】
図１にこの発明の一実施例を示す。図５と対応する部分には同一符号を付して示す。この発明では不良救済解析器１６の特に総数カウンタＴＦＣの出力側に比較器ＣＭＰを設ける。この比較器ＣＭＰの他方の入力端子に設定器ＲＧから救済可能な可否を決める限界値ＭＡＸを入力する。
【００２０】
救済可能な可否を決める限界値ＭＡＸは下記の式で求められる。
ＭＡＸ＝ＲＡ×ＳＣ＋ＣＡ×ＳＲ−ＳＲ×ＳＣ
ＲＡ：救済対象メモリセルアレイの行方向のアドレス数
ＣＡ：救済対象メモリセルアレイの列方向のアドレス数
ＳＲ：救済対象メモリセルアレイに沿って設けた行方向のアドレス数
ＳＣ：救済対象メモリセルアレイに沿って設けた列方向のアドレス数
従って、この発明の構成によれば総数カウンタＴＦＣに計数される各メモリセルアレイＭ１，Ｍ２，Ｍ３…ＭＩ…ＭＮの各不良セルの総数がどのメモリセルアレイＭ１，Ｍ２，Ｍ３…の何れで限界値ＭＡＸを越えても比較器ＣＭＰは出力端子Ｔ−ＣＭＰに例えば１論理を出力し、この出力信号によって救済不能と判定し、その判定結果を出力した時点で不良救済解析動作を終了する。
【００２１】
【発明の効果】
上述したように、この発明では総数カウンタＴＦＣで計数される各メモリセルアレイＭ１，Ｍ２，Ｍ３…の不良セル数の総数を比較器ＣＭＰでリアルタイムに比較し、救済可否の限界値ＭＡＸと比較し、一つのメモリセルアレイＭ１，Ｍ２，Ｍ３…の何れでも限界値ＭＡＸを越えれば救済不能と判定するから、例えば計数開始側のメモリセルアレイＭ１で不良セルの数が限界値ＭＡＸを越えれば最も短い時間で判定処理を終了することができる。救済可能なメモリの場合を除いて、救済不能のメモリセルアレイの分布が先頭のメモリセルアレイＭ１から最終のメモリセルアレイＭＮの間に均一に分布するものとすると、全体の処理に要する時間は従来の約１／２の時間に短縮することができる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】メモリ試験装置の概容を説明するためのブロック図。
【図３】被試験メモリの内部構造を説明するための図。
【図４】不良救済判定方法を説明するための図。
【図５】従来の不良救済解析器の構成を説明するためのブロック図。
【符号の説明】
１１ タイミング発生器
１２ パターン発生器
１３ 波形整形器
１４ 論理比較器
１５ 不良解析メモリ
１６ 不良救済解析器
ＭＵＴ 被試験メモリ
Ｍ１，Ｍ２，Ｍ３ メモリセルアレイ
ＳＲ，ＳＣ 不良救済ライン
ＲＦＣ 行フェイルカウンタ
ＣＦＣ 列フェイルカウンタ
ＴＦＣ 総数カウンタ
ＣＭＰ 比較器
ＲＧ 設定器
ＭＡＸ 救済可否を決定する限界値
Claims (1)
- 不良救済ラインを具備したリダンダンシ構成のメモリを試験し、その不良セル数を計数して不良救済の可否を判定するメモリ試験装置において、
不良セルの総数をメモリセルアレイ毎に計数し、不良セルの総数が計数されたメモリセルアレイの中で、各メモリセルアレイに規定した救済の可否を決定する限界値を越えたメモリセルアレイを検出した時点で計数動作を停止させ救済不能と判定することを特徴とするメモリ試験装置。
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| JPH10148658A JPH10148658A (ja) | 1998-06-02 |
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| JP30817196A Expired - Fee Related JP3547065B2 (ja) | 1996-11-19 | 1996-11-19 | メモリ試験装置 |
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