JP3519563B2 - 半導体記憶装置の試験方法およびその試験装置およびその試験システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、リダンダンシ技
術が採用されている半導体記憶装置の試験方法と、その
試験装置およびその試験システムとに関する。

【０００２】

【従来の技術】現在、半導体記憶装置のほとんどには、
リダンダンシ技術が採用されている。良品の取得数を向
上させるためである。リダンダンシ技術は、メインのセ
ルアレイの不良メモリセルおよび不良ロウ／カラムを、
スペアのロウ／カラムに置き換える技術である。これに
より、不良を含む半導体記憶装置は救済され、半導体記
憶装置の製造歩留りは向上する。

【０００３】リダンダンシ技術が採用されている半導体
記憶装置の試験には、直流（DC）特性試験、機能（FNC
）試験、リダンダンシ（R/D ）解析の３つの項目があ
る。ＤＣ特性試験では、半導体記憶装置のＤＣ特性をチ
ェックする。FNC 試験では、半導体記憶装置の機能をチ
ェックする。R/D 解析では、FNC 試験の結果から、メイ
ンのメモリセルアレイの不良箇所を特定し、特定された
不良なメモリセル、およびロウ／カラムを、置換プログ
ラムに従って、スペアのロウ／カラムに置き換える演算
を行う。

【０００４】図２０は、従来のメモリテスタのブロック
図である。

【０００５】図２０に示すように、メモリテスタは、メ
モリテスタ本体１００、メモリテスタ本体１００を操作
する操作端末１０１、ウェーハが装着されるテストステ
ーション１５０から構成される。メモリテスタ本体１０
０は、ＣＰＵ１０２と、ＯＳであるテストプログラム(T
EST PRG.) 、および置き換え演算に使用する置換プログ
ラム(R/D PRG.)を記憶するメインメモリ１０３と、試験
パターン(1) 、(2) 、期待値(3) を出力するＤＣ特性／
機能試験器１０４、期待値(3) と、図示せぬＤＵＴから
の応答信号(4) とを比較し、応答信号(4) が正常である
か否かを判定し、判定情報(5) をＣＰＵに伝える判定器
１０５と、試験中、ＤＵＴに異常が認められたとき、そ
の異常発生情報(6) を記憶するフェイルメモリ１０７と
から構成される。図中、参照符号(9) は、ＣＰＵ１０２
からの制御情報である。

【０００６】まず、上記メモリテスタは、テストプログ
ラム(TEST PRG.) に従って、ＤＣ特性試験およびFNC 試
験を、ＤＵＴに対して行う。試験中、ＤＵＴに異常が認
められると、フェイルメモリ１０７には、異常発生情報
(6) が記憶される。

【０００７】ＤＣ特性試験およびFNC 試験が終了した
ら、テストプログラム(TEST PRG.) に従って、R/D 解析
を行う。リダンダンシ解析では、まず、異常発生情報
(6) のうち、メインのメモリセルアレイの不良を示す情
報(7) をフェイルメモリ１０７から、読み出す。ＣＰＵ
１０２の図示せぬ演算器は、読み出された情報(7) を、
置換プログラム(R/D PRG.)に従って解析し、スペアのロ
ウ／カラムに置き換える演算を行う。演算結果（置き換
え情報:RPLC DATA.)は、リダンダンシ工程のとき、レー
ザーブロワーによって、どのヒューズをブローするかの
情報に使用される。そのため、演算結果は、操作端末１
０１により、フロッピディスクなどに記憶／保存され
る。

【０００８】図２０に示すメモリテスタは、ＤＣ特性試
験、FNC 試験、R/D 解析の３つの項目を、それぞれシリ
アルに行う。テストプログラムに従った動作が、１つの
ＣＰＵ１０２によって実行されるためである。

【０００９】ところで、メモリキャパシティが増加する
と、メモリセル数は増加すると同時に、メモリセルは微
細になる。また、内部配線の多層構造化が進み、製造プ
ロセスは、より複雑になる。このため、図２１に示すよ
うに、不良となるメモリセル数は、急激に増加してい
る。増加する不良メモリセルを、確実に救済するため、
図２２に示すように、スペアロウ／カラム数も増加して
いる。

【００１０】また、メモリキャパシティが増加すると、
メモリセルの数だけでなく、ロウ／カラムデコーダなど
のメモリ周辺回路の数も増えるため、ＤＵＴ一つ当たり
の試験時間は増加する。

【００１１】図２３は、ＤＵＴ一つ当たりの総試験時間
と、メモリキャパシティとの関係を示す図である。図２
４は、ウェーハ一枚当たりの総試験時間と、メモリキャ
パシティとの関係を示す図である。なお、図２４におい
ては、ウェーハ一枚当たりの総試験時間を、４つのＤＵ
Ｔの試験時間のトータル時間と仮定している（実際に
は、ウェーハ一枚に８０〜１３０個程度のＤＵＴが存在
する。しかし、全てのＤＵＴを図示できないため、４つ
のＤＵＴに圧縮して示している）。

【００１２】図２３に示すように、１ＭＤＲＡＭから４
ＭＤＲＡＭへ進展したときには、ＤＵＴ一つ当たりの試
験時間の増加は、さほど問題ではない。しかし、４ＭＤ
ＲＡＭから１６ＭＤＲＡＭへ進展したときには、総試験
時間が、１ＭＤＲＡＭに比べて、ほぼ倍増する。このた
め、スループットの低下が問題となる。そこで、図２４
に示すように、マルチプロービングと呼ばれる技術を導
入し、総試験時間の短縮が図られる。マルチプロービン
グとは、複数のＤＵＴを同時に試験する方法である。図
２４の１６ＭＤＲＡＭの欄には、二つのＤＵＴを同時に
試験したときが示されている。マルチプロービングは、
ＤＵＴを一つずつ試験するシングルプロービングに比べ
（図２４のＩ線を参照）、総試験時間を半分に短縮す
る。マルチプロービングは、６４ＭＤＲＡＭへ進展した
ときにもある程度有効である。しかし、２５６ＭＤＲＡ
Ｍへ進展したときには、II線に示すように、総試験時間
は、１６ＭＤＲＡＭに比べて、倍増する。このため、２
５６ＭＤＲＡＭの量産期には、マルチプロービングの拡
大が図られる、と考えられる。マルチプロービングの拡
大とは、同時に試験するＤＵＴの数を増やすことであ
る。例えば３２個同時試験を、６４個同時試験とする、
などである。これにより、総試験時間は、再び減少す
る。

【００１３】しかし、マルチプロービングの究極は、ウ
ェーハ上のＤＵＴの全てを、同時に試験することであ
る。マルチプロービングの究極では、例えば図２４の２
５６Ｍ以降のように、もはや同時に試験できるＤＵＴが
無くなる。このため、マルチプロービングは、究極を迎
えると、ウェーハ一枚当たりの総試験時間を短縮する効
果は無くなる。このため、ウェーハ一枚当たりの総試験
時間は、ＤＵＴ１個当たりの総試験時間に依存して増え
続けるようになる。

【００１４】マルチプロービングが究極を迎えた後、ス
ループットを改善するには、単純にメモリテスタの台数
を増加させ、生産ラインの単位時間当たりの処理能力を
向上させれば良い。

【００１５】しかし、この策は、高額なメモリテスタを
大量に購入する必要性、および生産ラインの改造／新設
など、設備投資の負担が大きい。このような設備投資
は、半導体記憶装置一つ当たりの製造コストを、大きく
増加させる。

【００１６】さらに、近時、ＤＵＴのＤＣ特性試験およ
びFNC 試験とR/D 解析とを互いに分離する、という新し
い試験方法が示唆されている。この示唆は、例えば超Ｌ
ＳＩ製造・試験装置ガイドブック １９９６年版，工業
調査会発行，１９９５年１２月４日発行，“メモリ用テ
スタ” Tsunehiro Satou et al. ｐ１５２左欄第３０行
〜右欄第１２行にある。

【００１７】図２５は、R/D 解析を、ＤＣ特性試験およ
びFNC 試験から分離した、メモリテスタの一例を示すブ
ロック図である。図２６は、図２に示す装置の、ウェー
ハ一枚当たりの総試験時間と、メモリキャパシティとの
関係を示す図である。なお、図２５においては、図２０
と同一の部分には同一の参照符号を付す。また、図２６
においては、図２４と同様に、ウェーハ一枚当たりの総
試験時間を、４つのＤＵＴの試験時間のトータル時間と
仮定する。

【００１８】図２６の１ＭＤＲＡＭの欄に示すように、
ＤＵＴ１のＤＣ特性試験、FNC 試験を行った後、R/D 解
析を、R/D 解析専用の装置に行わせる。そのため、図２
５に示すメモリテスタのＣＰＵ１０２は、メインのメモ
リセルアレイの不良を示す情報(7) をフェイルメモリ１
０５から読み出し、読み出した情報(7) を、R/D 解析専
用の装置１５１に転送する。装置１５１は、転送された
情報(8) を置換プログラム（R/D PRG.）に従って解析
し、スペアロウ／カラムに置き換える演算を行う。この
R/D 解析が行われている間に、図２５に示すメモリテス
タは、次のＤＵＴ２のＤＣ特性試験、FNC 試験を行う。
装置１５１による演算結果(RPLC DATA.)は、ＣＰＵ１０
２に戻される。

【００１９】このような試験方法によれば、図２６に示
すように、ＤＵＴ１の試験項目のうち、R/D 解析を、Ｄ
ＵＴ２の試験にオーバラップさせることができる。同様
に、ＤＵＴ２のR/D 解析は、ＤＵＴ３の試験にオーバラ
ップされる。このように、総試験時間は、III 線に示す
技術（図２４により説明した技術）に比べ、オーバラッ
プ時間の合計時間分、短縮できる。

【００２０】また、図２６に示すように、R/D 解析時間
は、メモリキャパシティの増加に伴い、急激に増え続け
ている。不良メモリセル数の増加と、スペアロウ／カラ
ムの増加とに伴って、救済の解を求める演算が複雑化し
ているためである。この試験方法は、R/D 解析の時間が
延びるほど、総試験時間の短縮効果が高まるという、特
徴を持つ。

【００２１】しかしながら、この試験方法では、最後の
ＤＵＴのR/D 解析が、ＤＵＴの試験時間とオーバラップ
されない。このため、最後のＤＵＴのR/D 解析時間は、
そのまま、ウェーハ一枚当たりの総試験時間に加算され
る。

【００２２】また、この試験方法では、マルチプロービ
ングが究極を迎え、ウェーハ上のＤＵＴの全てが同時に
試験されるようになったとき、総試験時間の短縮効果
は、全く無くなってしまう。オーバラップ時間が無くな
るためである。この現象は、例えば図２６の２５６Ｍ以
降に示されている。つまり、この試験方法による効果
は、マルチプロービングが究極を迎えた時に消滅する。
そして、ウェーハ一枚当たり総試験時間は、マルチプロ
ービングと同様に、ＤＵＴ１個当たりの試験時間に依存
して増え続ける。

【００２３】

【発明が解決しようとする課題】この発明は、上記の事
情に鑑み為されたもので、その目的は、ウェーハ一枚当
たりの総試験時間を、より短縮できる半導体記憶装置の
試験方法と、その試験方法を実行する試験装置／試験シ
ステムを提供することにある。

【００２４】また、他の目的は、究極のマルチプロービ
ングと併用したとき、ウェーハ一枚当たりの総試験時間
を、さらに短縮できる半導体記憶装置の試験方法と、そ
の試験方法を実行する試験装置／試験システムを提供す
ることにある。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る半導体記憶装置の試験方法では、半
導体記憶装置の少なくともメモリセルアレイの異常な部
分を検出する第１の機能試験を行う工程と、前記半導体
記憶装置の直流特性を検出する直流特性試験、および前
記第１の機能試験と異なった第２の機能試験を行う工
程、この工程とパラレルに、前記第１の機能試験の結果
に基いて前記メモリセルアレイの異常な部分の位置を特
定し、この特定した異常な部分を、スペアのロウ／カラ
ムに置き換える置換演算処理を行う工程とを具備するこ
とを特徴とする。

【００２６】上記請求項１に係る半導体記憶装置の試験
方法によれば、機能試験が、メモリセルアレイの機能試
験（第１の機能試験、以下機能試験（FNC1））と、他の
機能試験、例えばロウ／カラムデコーダなどのメモリ周
辺回路の試験（第２の機能試験、以下機能試験（FNC
2））との、２つに分けられている。従来、これらの機
能試験は、一回の機能試験において混在する。混在して
いる機能試験を、請求項１に係る試験方法では、上記機
能試験（FNC1）と上記機能試験（FNC2）とに分離し、ま
ず、試験の対象となっている半導体記憶装置（以下、Ｄ
ＵＴ）に対し、上記機能試験（FNC1）を行う。この後、
上記機能試験（FNC1）の結果に基いて、上記ＤＵＴの置
換演算処理（リダンダンシ解析）を行う、これとパラレ
ルに、上記ＤＵＴに対して直流特性試験および機能試験
（FNC2）を行う。つまり、ＤＵＴの置換演算処理を行っ
ている間に、このＤＵＴの直流特性試験および機能試験
（FNC2）を行うものである。このため、ＤＵＴの置換演
算処理は、このＤＵＴの直流特性試験および機能試験
（FNC2）の試験時間にオーバーラップされる。このた
め、ＤＵＴ一つ当たりの総試験時間を短縮することがで
きる。

【００２７】また、ＤＵＴの置換演算処理は、次に試験
するＤＵＴの試験時間に、オーバーラップされない。こ
のため、最後のＤＵＴの置換演算処理は、ウェーハ一枚
当たりの総試験時間に加算されない。したがって、ウェ
ーハ一枚当たりの総試験時間は、ＤＵＴの置換演算処理
を、次のＤＵＴの試験中に行う方法よりも短縮できる。

【００２８】また、請求項２に係る試験方法では、請求
項１に係る試験方法において、前記第１の機能試験、前
記直流特性試験、前記第２の機能試験、並びに前記直流
特性試験および前記第２の機能試験とパラレルに行われ
る前記置換演算処理を、ウェーハに形成された半導体記
憶装置の複数に対し、パラレルに行うことを特徴とす
る。

【００２９】上記請求項２に係る試験方法によれば、請
求項１に係る試験方法を、ウェーハに形成された半導体
記憶装置の複数に対し、パラレルに行う。即ち、マルチ
プロービング方式であるので、ウェーハ一枚当たりの総
試験時間を、さらに短縮することができる。

【００３０】また、請求項３に係る試験方法では、請求
項１に係る試験方法において、前記第１の機能試験、前
記直流特性試験、前記第２の機能試験、並びに前記直流
特性試験および前記第２の機能試験とパラレルに行われ
る前記置換演算処理を、ウェーハに形成された半導体記
憶装置の全てに対し、パラレルに行うことを特徴とす
る。

【００３１】上記請求項３に係る試験方法によれば、請
求項１に係る試験方法を、ウェーハに形成された半導体
記憶装置の全てに対し、パラレルに行う。即ち、究極の
マルチプロービング方式であるので、ウェーハ一枚当た
りの総試験時間は、最も短くなる。また、従来の試験方
法では、マルチプロービングが究極を迎えたとき、総試
験時間を短縮する効果が消滅していたが、請求項３に係
る試験方法では、置換演算処理に要する時間の分、総試
験時間を短縮する。しかも、この総試験時間を短縮する
効果は、マルチプロービングが究極を迎えても飽和せ
ず、置換演算処理に要する時間が延びるにつれ、高まっ
ていく。

【００３２】また、請求項４に係る試験方法では、請求
項１に係る試験方法において、前記メモリセルアレイの
異常な部分の位置を特定する前に、前記半導体記憶装置
が救済可能か否かを判定する工程をさらに具備し、救済
可能な前記半導体記憶装置のみ、前記直流特性試験、前
記第２の機能試験、および前記置換演算処理を行うこと
を特徴とする。

【００３３】上記請求項４に係る試験方法によれば、救
済可能な半導体記憶装置のみ、直流特性試験、第２の機
能試験、および置換演算処理を行うので、無用な直流特
性試験、第２の機能試験、置換演算処理を行わずに済
む。このため、ＤＵＴ一つ当たりの試験時間を短縮でき
る。

【００３４】また、請求項５に係る試験方法では、請求
項４に係る試験方法において、前記半導体記憶装置が救
済可能か否かは、不良なアドレスの数が、所定のリミッ
ト値を越えるかによって判定することを特徴とする。

【００３５】上記請求項５によれば、不良なアドレスの
数をカウントするだけで、半導体記憶装置が救済可能か
否かを判定できる。このような判定方法は、複雑な処理
を必要とせず、例えば高速に行うことができる。

【００３６】上記目的を達成するために、請求項６に係
る半導体記憶装置の試験装置では、直流特性試験パター
ンおよび機能試験パターンを発生する試験パターン発生
器と、半導体記憶装置のメモリセルアレイの異常発生情
報を記憶する第１のメモリと、テストシーケンスを記憶
する第２のメモリと、前記半導体記憶装置のメモリセル
アレイの異常発生情報を記憶する第３のメモリと、前記
メモリセルアレイの異常な部分をスペアのロウ／カラム
に置き換える置換演算処理アルゴリズムを記憶する第４
のメモリと、前記第４のメモリに記憶された前記置換演
算アルゴリズムに従って、前記メモリセルアレイの異常
な部分をスペアのロウ／カラムに置き換える置換演算を
行う演算器と、前記第２のメモリに記憶された前記テス
トシーケンスに従って、（ａ）前記半導体記憶装置の少
なくともメモリセルアレイの異常な部分を検出する第１
の機能試験を前記試験パターン発生器に実行させ、前記
第１の機能試験中に異常が認められたとき、前記第１の
メモリおよび前記第３のメモリに記憶させる第１の処
理、（ｂ）前記第１の処理が終了した時、前記半導体記
憶装置の直流特性を検出する直流特性試験および前記第
１の機能試験と異なった第２の機能試験を前記試験パタ
ーン発生器に実行させ、この処理とパラレルに、前記メ
モリセルアレイの異常な部分をスペアのロウ／カラムに
置き換える置換演算処理を前記演算器に実行させる第２
の処理、を行うプロセッサとを具備することを特徴とす
る。

【００３７】上記請求項６に係る試験装置によれば、請
求項１に係る試験方法を実行する、試験装置の一つの構
成を提供できる。

【００３８】また、上記請求項７に係る試験装置では、
請求項６に係る試験装置において、前記第１、第２の処
理を、ウェーハに形成された半導体記憶装置の複数に対
し、パラレルに実行することを特徴とする。

【００３９】上記請求項７に係る試験装置によれば、請
求項２に係る試験方法を実行する、試験装置の一つの構
成を提供できる。

【００４０】また、請求項８に係る試験装置では、請求
項６に係る試験装置において、前記第１、第２の処理
を、ウェーハに形成された半導体記憶装置の全てに対
し、パラレルに実行することを特徴とする。

【００４１】上記請求項８に係る試験装置によれば、請
求項３に係る試験方法を実行する、試験装置の一つの構
成を提供できる。

【００４２】上記目的を達成するために、請求項９に係
る半導体記憶装置の試験システムでは、直流特性試験パ
ターンおよび機能試験パターンを発生する試験パターン
発生器と、半導体記憶装置のメモリセルアレイの異常発
生情報を記憶する第１のメモリと、テストシーケンスを
記憶する第２のメモリと、前記半導体記憶装置のメモリ
セルアレイの異常発生情報を記憶する第３のメモリと、
前記メモリセルアレイの異常な部分をスペアのロウ／カ
ラムに置き換える置換演算処理アルゴリズムを記憶する
第４のメモリと、前記第４のメモリに記憶された前記置
換演算アルゴリズムに従って、前記メモリセルアレイの
異常な部分をスペアのロウ／カラムに置き換える置換演
算を行う演算器と、前記第２のメモリに記憶された前記
テストシーケンスに従って、（ａ）前記半導体記憶装置
の少なくともメモリセルアレイの異常な部分を検出する
第１の機能試験を前記試験パターン発生器に実行させ、
前記第１の機能試験中に異常が認められたとき、その異
常発生情報を前記第１のメモリおよび前記第３のメモリ
に記憶させる第１の処理、および（ｂ）前記第１の処理
が終了した後、前記半導体記憶装置の直流特性を検出す
る直流特性試験および前記第１の機能試験と異なる第２
の機能試験を前記試験パターン発生器に実行させ、この
処理とパラレルに、前記メモリセルアレイの異常な部分
をスペアのロウ／カラムに置き換える置換演算処理を前
記演算器に実行させる第２の処理を行うプロセッサとを
含む試験装置と、前記試験装置を操作する操作装置と、
前記試験装置からの試験パターンを前記半導体記憶装置
に伝え、前記半導体記憶装置からの応答信号を前記試験
装置に伝えるテストステーションと、前記試験装置に含
まれる前記演算器の置換演算処理の結果に基いて、前記
半導体記憶装置に置き換え情報をプログラムするプログ
ラム装置とを具備することを特徴とする。

【００４３】上記請求項９に係る試験システムによれ
ば、請求項１に係る試験方法を実行する、試験システム
の一つの構成を提供できる。

【００４４】また、請求項１０に係る試験システムで
は、請求項９に係る試験システムにおいて、前記第１、
第２の処理を、ウェーハに形成された前記半導体記憶装
置の複数に対し、パラレルに実行することを特徴とす
る。

【００４５】上記請求項１０に係る試験システムによれ
ば、請求項２に係る試験方法を実行する、試験システム
の一つの構成を提供できる。

【００４６】また、請求項１１に係る試験システムで
は、請求項９に係る試験システムにおいて、前記第１、
第２の処理を、ウェーハに形成された半導体記憶装置の
全てに対し、パラレルに実行することを特徴とする。

【００４７】上記請求項１１に係る試験システムによれ
ば、請求項３に係る試験方法を実効する、試験システム
の一つの構成を提供できる。上記目的を達成するため
に、請求項１２に係る半導体記憶装置の試験装置では、
試験の対象となっている半導体記憶装置に対して与える
直流特性試験パターンおよび機能試験パターンを発生す
る直流特性／機能試験装置と、置換演算処理アルゴリズ
ムを記憶する第１のメモリ、前記半導体記憶装置のメモ
リセルアレイの異常発生情報を記憶する第２のメモリ、
および前記半導体記憶装置のメモリセルアレイの異常な
部分を、スペアのロウ／カラムに置き換える置換演算を
行う演算回路とを含む救済判定処理装置と、前記直流特
性／機能試験装置に、前記メモリセルアレイの異常な部
分を検出する第１の機能試験を実行させた後、前記救済
判定処理装置に、前記置換演算を実行させ、この置換演
算の実行とパラレルに、前記直流特性／機能試験装置
に、直流特性試験および前記第１の機能試験と異なった
第２の機能試験を実行させる制御装置とを具備すること
を特徴とする。

【００４８】上記請求項１２に係る試験装置によれば、
請求項１に係る試験方法を実行する、試験装置の他の構
成を提供できる。

【００４９】請求項１に係る試験方法を実行することが
できる。

【００５０】また、請求項１３に係る試験装置では、請
求項１２に係る試験装置において、前記試験の対象とな
っている半導体記憶装置が救済可能か否かを判定する判
定処理装置を、さらに具備することを特徴とする。

【００５１】上記請求項１３に係る試験装置によれば、
請求項４に係る試験方法を実行する、試験装置の一つの
構成を提供できる。

【００５２】また、請求項１４に係る試験装置では、請
求項１３に係る試験装置において、前記判定処理装置
は、不良なアドレスの数のリミット値を保持するリミッ
ト値保持回路と、前記試験の対象となっている半導体記
憶装置の不良なアドレス数をカウントするカウント回路
と、前記リミット値と、前記カウント回路のカウント値
とを比較し、前記試験の対象となっている半導体記憶装
置の不良なアドレスの数が救済可能な範囲か否かを判定
する比較回路とを含むことを特徴とする。

【００５３】上記請求項１４に係る試験装置によれば、
請求項５に係る試験方法を実行する、試験装置の一つの
構成を提供できる。

【００５４】また、請求項１５に係る試験装置では、請
求項１４に係る試験装置において、前記救済判定処理装
置には、前記第１のメモリ、前記第２のメモリ、および
前記演算回路がそれぞれ複数設けられ、前記不良アドレ
ス数超過判定処理装置には、前記カウント回路、および
前記比較回路がそれぞれ複数設けられていることを特徴
とする。

【００５５】上記請求項１５に係る試験装置によれば、
請求項４および請求項５に係る試験方法を、複数の半導
体記憶装置に対してパラレルに実行する、試験装置の一
つの構成を提供できる。

【００５６】

【発明の実施の形態】以下、この発明を、実施の形態に
より説明する。

【００５７】図１は、この発明の第１の実施の形態に係
るメモリテスタのブロック図である。

【００５８】図１に示すように、メモリテスタは、メモ
リテスタ本体１００、メモリテスタを操作する操作端末
１０１、ウェーハが装着されるテストステーション１５
０から構成される。メモリテスタ本体１００は、ＣＰＵ
１０２と、ＯＳおよびテストプログラム(TEST PRG.) を
記憶するメインメモリ１０３と、試験パターン(1) 、
(2) 、期待値(3) を出力するＤＣ特性／機能試験器１０
４と、期待値(3) と、図示せぬＤＵＴからの応答信号
(4) とを比較し、応答信号(4) が正常であるか否かを判
定し、判定情報(5) をＣＰＵに伝える判定器１０５と、
試験中、ＤＵＴに異常が認められたとき、その異常発生
情報(6) を記憶するフェイルメモリ（Ｉ）１０７とを有
する。さらに、リダンダンシ（R/D ）解析を行うリダン
ダンシ解析処理器１０６を有する。リダンダンシ解析処
理器１０６は、置き換え演算に使用する置換プログラム
(R/D PRG.)を記憶するメモリ３０２と、試験中、ＤＵＴ
のメモリセルアレイに異常が認められたとき、その異常
発生情報(7) を記憶するフェイルメモリ（II）３０４
と、異常発生情報(7) を、置換プログラムに従って解析
し、スペアロウ／カラムに置き換える演算を行う演算器
３０６とを含む。図中、参照符号(9) は、ＣＰＵ１０２
からの制御情報である。

【００５９】テストプログラム(TEST PRG.) に含まれて
いる機能（FNC ）試験の各試験項目は、メモリセルアレ
イの試験（FNC1）と、他の試験、例えばロウ／カラムデ
コーダなどのメモリ周辺回路の試験（FNC2）との、２つ
に分けられている。また、試験FNC1試験が終了すると、
ＤＣ特性試験およびFNC2試験を開始させるとともに、R/
D 解析を、これらの試験とパラレルに開始させるコマン
ドを含んでいる。このようなテストプログラムは、フロ
ッピディスクなどに格納されており、操作端末１０１、
ＣＰＵ１０２を介して、メインメモリ１０３に転送さ
れ、ここに記憶される。

【００６０】第１の実施の形態に係るメモリテスタの動
作を説明する。

【００６１】まず、テストプログラム(TEST PRG.) に従
って、FNC1試験を、ＤＵＴに対して行う。FNC1試験中、
ＤＵＴに異常が認められると、フェイルメモリ（II）３
０４には、メインのメモリセルアレイの異常を示す異常
発生情報(7) が記憶される。情報(7) は、フェイルメモ
リ（II）３０４に記憶させるとともに、フェイルメモリ
（Ｉ）１０７に記憶させる。

【００６２】次に、テストプログラム(TEST PRG.) に従
って、ＤＣ特性試験およびFNC2試験を、ＤＵＴに対して
行う。これとパラレルに、メインのメモリセルアレイの
不良を示す情報(7) を、フェイルメモリ（II）３０４か
ら、演算器３０６に読み出す。演算器は、読み出された
情報(7) を、置換プログラム(R/D PRG.)に従って解析
し、スペアロウ／カラムに置き換える演算を行う。演算
結果（置き換え情報:RPLC DATA.)は、リダンダンシ工程
のとき、レーザーブロワー２００によって、どのヒュー
ズをブローするかの情報に使用される。そのため、演算
結果は、レーザーブロワー２００に転送される。あるい
は、従来のように操作端末１０１により、フロッピディ
スクなどに記憶／保存されても良い。

【００６３】演算器３０６が演算を行っている間、ＤＣ
特性試験およびFNC2試験は、ＤＵＴに対して行われてい
る。

【００６４】図１に示すメモリテスタは、FNC1試験を行
った後、ＤＣ特性試験およびFNC2試験と、R/D 解析とを
パラレルに行うことができる。リダンダンシ解析処理器
１０６を、有しているためである。

【００６５】図２は、第１の実施の形態に係るメモリテ
スタによる、ウェーハ一枚当たりの総試験時間と、メモ
リキャパシティとの関係を示す図である。なお、図２に
おいては、ウェーハ一枚当たりの総試験時間を、４つの
ＤＵＴの試験時間のトータル時間と仮定している（実際
には、ウェーハ一枚に８０〜１３０個程度のＤＵＴが存
在する。しかし、全てのＤＵＴを図示できないため、４
つのＤＵＴに圧縮して示している）。

【００６６】第１の実施の形態に係るメモリテスタが行
う試験方法によれば、図２に示すように、ＤＵＴ１の試
験項目のうち、R/D 解析を、ＤＵＴ１のＤＣ特性試験お
よびFNC2試験にオーバラップさせることができる。同様
に、ＤＵＴ２のR/D 解析は、ＤＵＴ２のＤＣ特性試験お
よびFNC2試験にオーバラップされる。このように、総試
験時間は、III 線に示す従来技術（図２４により説明し
た技術）に比べ、R/D解析時間の合計時間分短縮でき
る。さらに、IV線に示す従来技術（図２６により説明し
た技術）に比べ、最後のＤＵＴのR/D 解析時間分、短縮
できる。

【００６７】また、上記試験方法は、マルチプロービン
グが究極を迎え、ウェーハ上のＤＵＴの全てが同時に試
験されるようになったときでも、総試験時間の短縮の効
果は、無くなることはない。図２の２５６Ｍ以降に示さ
れているように、R/D 解析時間の分、総試験時間は短縮
される。この効果は、リダンダンシ解析時間が延びるに
つれ、高まっていく。

【００６８】このように、上記試験方法は、マルチプロ
ービングが究極を迎えても、総試験時間を短縮する効果
は飽和しないという、効果がある。この効果により、上
記試験方法は、ウェーハ上のＤＵＴの全てを同時に試験
する、究極のマルチプロービング方式と併用されること
が、特に好ましい。

【００６９】図３は、この発明の第２の実施の形態に係
るメモリテスタと半導体ウェーハとの関係を示す斜視
図、図４は、この発明の第２の実施の形態に係るメモリ
テスタのブロック図、図５は、救済判定処理装置のブロ
ック図、図６は、救済判定処理回路のブロック図、図７
は、この発明の第２の実施の形態に係る半導体記憶装置
の試験フローを示す流れ図である。

【００７０】まず、図３に示すように、テスタ１００
は、テストステーション１５０に接続されている。テス
トステーション１５０は、半導体ウェーハ１６０に形成
された，例えばダイナミック型ＲＡＭなどが集積された
半導体記憶装置（ＤＲＡＭ）チップ１７０に、テスタ１
００から出力された試験パターンを供給する。また、テ
スタ１００に、チップ１７０から出力された応答信号を
供給する。

【００７１】図４に示すように、テスタ１００は、図３
に示すチップ１７０を試験するＤＣ特性／機能試験器１
０４と、ＤＵＴの救済が可能であるか否かを判定する救
済判定処理装置１０６と、ＤＣ特性／機能試験に対する
ＤＵＴの応答信号と期待値とを比較してＤＣ特性／機能
試験の結果を判定する試験結果判定処理装置１０８と、
メモリテスタ１００を動作させるためのテストプログラ
ム(TEST PRG.) 、判定処理装置１０６、１０８により得
られた判定結果、および判定処理装置１０６により得ら
れた置換データ(RPLC DATA) などを記憶しておくメイン
メモリ１１０と、判定処理装置１０６、１０８による判
定結果に基いて最終の結果を判定する最終判定処理装置
１１２と、上記各装置ブロックをテストプログラムに従
って制御する制御装置１０２とを含んでいる。

【００７２】図５に示すように、メモリテスタ１００が
有する救済判定処理装置１０６は、救済判定処理回路３
００を有する。処理回路３００は、テストプログラム(T
ESTPRG.) に従って制御装置１０２により制御される。

【００７３】図６に示すように、救済判定処理回路３０
０は、置換プログラム(R/D PRG.)などを記憶しておく救
済判定処理アルゴリズム用メモリ３０２と、機能試験に
より特定されたＤＵＴの不良なアドレスを記憶しておく
不良アドレス用メモリ３０４と、不良なアドレスを置換
プログラムに従ってスペアのロウ／カラムに置換する演
算と、この演算結果に基いて、ＤＵＴの救済が可能か否
かを判定する救済判定処理演算回路３０６と、処理回路
３００を、メモリテスタ内部信号バスに接続するための
インターフェース回路３１０とを含んでいる。これらの
各回路ブロックはそれぞれ、テストプログラムに従っ
て、制御装置１０２により制御される。

【００７４】以下、図７に示す試験フローを参照しなが
ら、図４に示すメモリテスタの動作について説明する。

【００７５】まず、テストプログラム(TEST PRG.) をテ
スタ１００のメインメモリ１１０に、置換プログラム(R
/D PRG.)を救済判定処理アルゴリズム用メモリ３０２に
それぞれロードする。テストプログラムおよび置換プロ
グラムはそれぞれ、試験する半導体装置ごとに揃えられ
ている。そして、それぞれフロッピディスクなどの記憶
媒体に保存されている。

【００７６】次いで、図７のステップ１に示すように、
ＤＣ特性／機能試験器１０４を用いて、機能試験のう
ち、ＤＵＴの救済判定に必要な機能試験を行う（ＤＵＴ
に施す機能試験項目のうち、少なくともＤＵＴの救済判
定に必要な項目を試験する：FNC1）。この機能試験（FN
C1）の試験パターンおよび期待値に関する制御用データ
は、テストプログラム(TEST PRG.) に含まれている。こ
の機能試験（FNC1）の一つの例は、不良なアドレスを特
定する機能試験である。具体的には、データを、図示せ
ぬ半導体記憶装置（ＤＵＴ）に各アドレスごとに書き込
み、書き込まれたデータを読み出してみる。書き込まれ
たデータと違ったデータが出力されれば、そのアドレス
は不良である、と特定される。これにより不良なアドレ
スが特定され、ＤＵＴの救済判定に必要な情報が得られ
る。得られた不良なアドレスの情報は、不良アドレス用
メモリ３０４および試験結果判定処理装置１０８に書き
込まれる。このような機能試験を、ＤＵＴの全てのアド
レスに対して行う。

【００７７】機能試験が終了したら、ステップ２に示す
ように、ＤＣ特性試験（DC）、残りの機能試験（機能試
験項目のうち、残りの項目：FNC2）および救済判定処理
（R/D ）の並列処理の準備をし、そして、並列処理を開
始する。

【００７８】まず、ステップ３に示すように、試験器１
０４を用いて、ＤＣ特性試験（DC）と、残りの機能試験
（FNC2）とを行う。このＤＣ特性試験（DC）の試験パタ
ーンおよび期待値に関する制御用データ、並びに残りの
機能試験（FNC2）の試験パターンおよび期待値に関する
制御用データは、テストプログラムに含まれている。

【００７９】このステップ３と並列して、ステップ４に
示すように、救済判定処理装置１０６を用いて、救済判
定処理（R/D ）を行う。この救済判定処理では、ステッ
プ１で特定され、そして、メモリ３０４に記憶された不
良なアドレスを、メモリ３０２に記憶されている置換プ
ログラム(R/D PRG.)に従って、スペアのロウ／カラムに
置換し、置換データ(RPLC DATA) を生成する。この置換
演算は、救済判定処理演算回路３０６を用いて行われ
る。また、演算回路３０６は、置換結果に基いて、ＤＵ
Ｔの救済が可能か否かの判定結果を同時に下す。

【００８０】ステップ３およびステップ４の処理がとも
に終了したら、ステップ５に示すように、最終判定処理
装置１１２を用いて、最終の判定を行う。この最終の判
定は、試験結果判定処理装置１０８により得られた、Ｄ
ＵＴがパスか否かの判定結果と、救済判定処理装置１０
６により得られた、ＤＵＴの救済が可能か否かの判定結
果とに基いて下される。

【００８１】次いで、ステップ６において、最終の判定
結果が、フェイルおよび救済が不可能のいずれかを一つ
でも含むならば（ＮＯ）、そのＤＵＴは不良と判断され
る。一方、最終の判定結果が、パス、かつ救済が可能の
双方を含むならば（ＹＥＳ）、そのＤＵＴは、ステップ
７に進められる。

【００８２】次に、ステップ７に示すように、救済装置
２００を用いて、救済処理を行う。救済装置２００は、
救済判定処理装置１０６で得られた置換データ(RPLC DA
TA)に従って、最終の判定結果が、パス、かつ救済が可
能の双方を含むＤＵＴに対して、救済処理を行う。

【００８３】救済装置２００の一つの例はレーザーブロ
ワーである。レーザーブロワーは、ＤＵＴのリダンダン
シ回路の中に含まれているヒューズを、置換データに従
ってブローし、置換データをＤＵＴにプログラムしてい
く。

【００８４】救済装置２００の他の例はプログラムライ
タである。プログラムライタは、ＤＵＴのリダンダンシ
回路の中に含まれているＰＲＯＭ、あるいはＥＥＰＲＯ
Ｍに、置換データに従って情報を書き込み、置換データ
をＤＵＴにプログラムしていく。

【００８５】救済処理以降については、公知の試験フロ
ーに従って行われる。

【００８６】このような第２の実施の形態に係るメモリ
テスタによれば、図７に示すように、救済判定処理（R/
D ）を、ＤＣ特性試験（DC）および残りの機能試験（FN
C2）と並列して行える。このため、救済判定処理（R/D
）に要する時間を、ＤＣ特性試験（DC）および残りの
機能試験（FNC2）に要する時間の中に含ませることがで
きる。したがって、救済判定処理（R/D ）に要する時間
は、見掛上、ゼロとなり、第１の実施の形態に係るメモ
リテスタと同様に、総試験時間を、図２４、図２６に示
した従来の試験方法に比べて短縮でき、スループットを
向上できる。

【００８７】また、救済判定処理（R/D ）に要する時間
が、見掛上、無くなるために、メモリテスタ一台の単位
時間当たりの処理能力が向上する。このため、生産ライ
ンの単位時間当たりの処理能力は、メモリテスタの台数
を増やさなくても向上する。よって、高額なメモリテス
タを大量に購入する必要性、および生産ラインの改造、
もしくは新設する必要性など、設備投資の負担を従来よ
りも軽くできる。

【００８８】このように、第２の実施の形態に係るメモ
リテスタにおいても、半導体記憶装置チップ一つ当たり
の製造コストを大きく増加させることなく、スループッ
トを向上させることができる。

【００８９】なお、第２の実施の形態に係るメモリテス
タは、以下に説明する試験フローのように動作させるこ
とも可能である。

【００９０】図８は、第１の変形例に係る試験フローを
示す流れ図である。

【００９１】図８に示す試験フローが、図７に示す試験
フローと異なっているところは、ステップ１に示すよう
に全ての機能試験（ＤＵＴに施す機能試験項目のうち、
全ての項目：FNC1＋FNC2＝FNC ）を行った後に、ステッ
プ３に示すＤＣ特性試験（DC）と、ステップ４に示す救
済判定処理（R/D ）とを並列に処理させることである。

【００９２】第２の実施の形態に係るメモリテスタを、
図８に示す試験フローで動作させるときには、機能試験
とＤＣ特性試験との手順が、図８に示す試験フローのよ
うに変更されるように、テストプログラムを変更すれば
良い。

【００９３】図８に示す試験フローによっても、救済判
定処理（R/D ）を、ＤＣ特性試験（DC）と並列して行う
ので、図７に示す試験フローと同様に、半導体記憶装置
チップ１７０一つにかかる製造コスト大きく増加させる
ことなく、スループットを向上できる。

【００９４】図９は、第２の変形例に係る試験フローを
示す流れ図である。

【００９５】図９に示す試験フローが、図７に示す試験
フローと異なっているところは、ステップ３Ａに示すよ
うに、ＤＣ特性試験（DC）を行った後、ステップ３Ｂに
示すように、試験結果判定処理装置１０８により得られ
た判定結果に基いて、パスか否かを判定し、パスしたＤ
ＵＴのみを、次のステップ３Ｃに進めることである。さ
らにステップ３Ｃに示すように、残りの機能試験（FNC
2）を行った後、ステップ３Ｄに示すように、試験結果
判定処理装置１０８により得られた判定結果に基いて、
パスか否かを判定し、パスしたＤＵＴのみを、次のステ
ップ５に進めることである。

【００９６】第２の実施の形態に係るメモリテスタを、
図９に示す試験フローで動作させるときにも、手順が、
図９に示す試験フローのように変更されるように、テス
トプログラムを変更するだけで良い。

【００９７】図９に示す試験フローでは、特にステップ
３Ｂに示すようにＤＣ特性試験（DC）にパスしたＤＵＴ
のみを、次のステップ３Ｃに示す残りの機能試験（FNC
2）に進めるために、無駄な、残りの機能試験（FNC2）
を行わずに済ませることができる。よって、図８に示す
試験フローよりも、さらにスループットが向上する。

【００９８】図１０は、第３の変形例に係る試験フロー
を示す流れ図である。

【００９９】図１０に示す試験フローが、図８に示す試
験フローと異なっているところは、ステップ１Ａに示す
ように、全ての機能試験（FNC ）を行った後、ステップ
１Ｂに示すように、試験結果判定処理装置１０８により
得られた判定結果に基いて、パスか否かを判定し、パス
したＤＵＴのみを、次のステップ２に進めることであ
る。さらにステップ３Ａに示すように、ＤＣ特性試験
（DC）を行った後、ステップ３Ｂに示すように、試験結
果判定処理装置１０８により得られた判定結果に基い
て、パスか否かを判定し、パスしたＤＵＴのみを、次の
ステップ５に進めることである。

【０１００】第２の実施の形態に係るメモリテスタを、
図１０に示す試験フローで動作させるときには、手順
が、図１０に示す試験フローのように変更されるよう
に、テストプログラムを変更すれば良い。

【０１０１】図１０に示す試験フローでは、特にステッ
プ１Ｂに示すように全ての機能試験（FNC ）にパスした
ＤＵＴのみが、ステップ２に進むために、無駄な、ＤＣ
特性試験（DC）と、無駄な、救済判定処理（R/D ）が行
われずに済む。よって、図８に示す試験フローよりも、
さらにスループットが向上する。

【０１０２】次に、この発明の第３の実施の形態に係る
メモリテスタについて説明する。

【０１０３】図１１は、この発明の第３の実施の形態に
係るメモリテスタのブロック図、図１２は救済判定処理
装置のブロック図、図１３は救済判定処理回路のブロッ
ク図、図１４および図１５はそれぞれ、試験フローを示
す流れ図である。

【０１０４】この第３の実施の形態に係るメモリテスタ
は、救済判定処理（R/D ）を、ＤＣ特性試験（DC）、あ
るいはＤＣ特性試験（DC）および残りの機能試験（FNC
2）と並列に行うだけでなく、複数のＤＵＴで救済判定
処理（R/D ）を並列に行うことにより、ＤＵＴ一つ当た
りの救済判定処理（R/D ）に要する時間を、さらに短縮
させようとするものである。

【０１０５】図１１に示すように、第３の実施の形態に
係るメモリテスタの装置ブロックは、第１の実施の形態
に係るメモリテスタの装置ブロックとほぼ同様である。
特に異なるところは、救済判定処理装置１０６の構成で
ある。

【０１０６】図１２に示すように、第３の実施の形態に
係るメモリテスタが有する救済判定処理装置１０６は、
複数の救済判定処理回路３００を有する。これら処理回
路３００はそれぞれ、テストプログラム(TEST PRG.) に
従って制御装置１０２により制御される。

【０１０７】図１３に示すように、救済判定処理回路３
００はそれぞれ、置換プログラム(R/D PRG.)などを記憶
しておく救済判定処理アルゴリズム用メモリ３０２と、
機能試験により特定されたＤＵＴの不良なアドレスを記
憶しておく不良アドレス用メモリ３０４と、不良なアド
レスを置換プログラム(R/D PRG.)に従ってスペアの行お
よび列に置換する演算、およびこの演算結果に基いて、
ＤＵＴの救済が可能か否かを判定する救済判定処理演算
回路３０６と、処理回路３００が、どのＤＵＴの救済判
定処理を行っているのかを明確にするために、ＤＵＴの
番号を記憶しておくレジスタ３０８と、処理回路３００
を、メモリテスタ内部信号バスに接続するためのインタ
ーフェース回路３１０とを含んでいる。これらの各回路
ブロックはそれぞれ、テストプログラム(TEST PRG.) に
従って、制御装置１０２により制御される。

【０１０８】以下、図１４および図１５に示す試験フロ
ーを参照しながら、第３の実施の形態に係るメモリテス
タの動作について説明する。

【０１０９】まず、テストプログラム(TEST PRG.) をメ
モリテスタ１００のメインメモリ１１０に、置換プログ
ラム(R/D PRG.)を各救済判定処理回路３００の救済判定
処理アルゴリズム用メモリ３０２にそれぞれロードす
る。

【０１１０】次いで、図１４のステップ１に示すよう
に、ＤＣ特性／機能試験器１０４を用いて、機能試験
（FNC1）のうち、ＤＵＴの救済が必要か否かを調べる項
目を含む機能試験（FNC1´）を行う。この機能試験（FN
C1´）の試験パターンおよび期待値に関する制御用デー
タは、テストプログラムに含まれている。この機能試験
（FNC1´）の一つの例は、図示せぬ半導体記憶装置チッ
プ（ＤＵＴ）のメモリセルアレイに、異常なメモリセル
が含まれているか否かを判断する試験である。より具体
的には、全てのメモリセルに同じデータを書き込み、読
み出すことである。そして、ＤＵＴから、一つでも異な
ったデータが出力されれば、そのＤＵＴは救済が必要で
ある、と判断される。このような救済が必要か否かの判
定結果は、試験結果判定処理装置１０８により得られ
る。

【０１１１】次いで、ステップ２に示すように、試験結
果判定処理装置１０８により得られた判定結果に基い
て、救済が必要か否かを判定する。救済が必要ならば
（ＹＥＳ）、ステップ３に進む。

【０１１２】ステップ３では、救済が必要である、と判
定されたＤＵＴを、救済判定処理回路３００の一つに割
り当てる。割り当てられたＤＵＴの番号は、レジスタ３
０８に記憶される。この後、ステップ４に進む。

【０１１３】また、ステップ２において、救済が不要な
らば（ＮＯ）、ステップ４に直接に進む。

【０１１４】ステップ４では、救済が必要か否かの判定
処理が、試験の対象になっているチップの全てで終了し
たか否かを判断する。終了していなければ（ＮＯ）、次
に試験するＤＵＴについて、ステップ１からステップ４
までの処理を同様に行う。一方、終了ならば（ＹＥ
Ｓ）、ステップ５に進む。

【０１１５】ステップ５において、ＤＵＴが救済判定処
理回路３００に割り当てられているか否かを判断する。
割り当てられていれば（ＹＥＳ）、ステップ６に進む。

【０１１６】ステップ６では、ＤＣ特性／機能試験器１
０４を用いて、機能試験（FNC1）のうち、ＤＵＴの不良
アドレスを特定する項目を含む機能試験（FNC1''）を行
う。この機能試験（FNC1''）は、図７のステップ１で行
われている試験と同様の試験でも良い。この機能試験
（FNC1''）により得られた不良なアドレスの情報は、ス
テップ７において、不良アドレス用メモリ３０４および
試験結果判定処理装置１０８に書きまれる。このような
機能試験を、ＤＵＴの全てのアドレスに対して行う。こ
の後、ステップ８に進む。

【０１１７】また、ステップ５において、割り当てられ
ていなければ（ＮＯ）、ステップ８に直接に進む。

【０１１８】ステップ８では、不良なアドレスを特定す
る処理が、試験の対象になっているチップの全てで終了
したか否かを判断する。終了していなければ（ＮＯ）、
次に試験するＤＵＴについて、ステップ５からステップ
８までの処理を同様に行う。一方、終了ならば（ＹＥ
Ｓ）、図１５に示すステップ９に進む。

【０１１９】図１５のステップ９に示すように、ＤＣ特
性試験（DC）、残りの機能試験（FNC2）および救済判定
処理（R/D ）の並列処理の準備をし、そして、並列処理
を開始する。

【０１２０】まず、ステップ１０に示すように、試験器
１０４を用いて、試験の対象になっているチップの全て
に対してＤＣ特性試験（R/D ）と、残りの機能試験（FN
C2）とを行う。

【０１２１】このステップ１０と並列して、ステップ１
１に示すように、救済判定処理装置１０６を用いて、救
済が必要なチップの全てに対して、救済判定処理（R/D
）を行う。この救済判定処理（R/D ）では、ステップ
６で特定され、ステップ７でメモリ３０４に記憶された
不良なアドレスを、メモリ３０２に記憶されている置換
プログラム(R/D DATA)に従って、スペアのロウ／カラム
に置換し、置換データ(RPLC DATA) を生成する。この置
換演算は、救済判定処理演算回路３０６を用いて行われ
る。また、演算回路３０６は、置換結果に基いて、ＤＵ
Ｔの救済が可能か否かの判定結果を同時に下す。

【０１２２】ステップ１０およびステップ１１の処理が
ともに終了したら、ステップ１２に示すように、最終判
定処理装置１１２を用いて、最終の判定を行う。この最
終の判定は、試験結果判定処理装置１０８により得られ
た、ＤＵＴがパスか否かの判定結果と、各救済判定処理
回路３００ごとにより得られた、ＤＵＴの救済が可能か
否かの判定結果とに基いて下される。

【０１２３】次いで、ステップ１３において、最終の判
定結果が、フェイルおよび救済が不可能のいずれかを一
つでも含むならば（ＮＯ）、そのＤＵＴは不良と判断さ
れる。一方、最終の判定結果が、パス、かつ救済が可能
の双方を含むならば（ＹＥＳ）、そのＤＵＴは、ステッ
プ１４に進められる。

【０１２４】ステップ１４では、ＤＵＴが救済判定処理
を行ったか否かを判断する。行われていなければ（Ｎ
Ｏ）、そのＤＵＴを良品と判断する。行っていれば、そ
のＤＵＴは、ステップ１５に進められる。

【０１２５】ステップ１５では、救済装置２００を用い
て、救済処理が行われる。救済装置２００は、各救済判
定処理回路３００ごとに得られた置換データ(RPLC DAT
A) に従って、最終の判定結果が、パス、かつ救済が可
能の双方を含むＤＵＴに対して、救済処理を行う。

【０１２６】救済処理以降については、公知の試験フロ
ーに従って行われる。

【０１２７】このような第３の実施の形態に係るメモリ
テスタによれば、図７に示した試験フローとほぼ同様
に、試験を行える。このため、第１、第２の実施の形態
に係るメモリテスタと同様に、半導体記憶装置チップ一
つあたりの製造コストを大きく増加させずに、スループ
ットを向上させることができる、という効果を得ること
ができる。

【０１２８】また、救済判定処理装置１０６が、複数の
救済判定処理回路３００を有していることにより、救済
判定処理（R/D ）を、救済が必要なチップの複数でパラ
レルに行うことができる。このため、救済判定処理（R/
D ）に要する時間を、救済判定処理をシリアルに行う場
合よりも、さらに短縮することができる。

【０１２９】なお、この第３の実施の形態に係るメモリ
テスタについても、第２の実施の形態に係るメモリテス
タと同様に、図８、図９、図１０それぞれに示したよう
な試験フローのように動作させることが可能である。

【０１３０】次に、この発明の第４の実施の形態に係る
メモリテスタについて説明する。

【０１３１】図１６は、この発明の第４の実施の形態に
係るメモリテスタのブロック図、図１７は不良アドレス
数超過判定処理装置のブロック図、図１８および図１９
はそれぞれ、試験フローを示す流れ図である。

【０１３２】この第４の実施の形態に係るメモリテスタ
は、救済判定処理を、ＤＣ特性試験（DC）、あるいはＤ
Ｃ特性試験（DC）および残りの機能試験（FNC2）と並列
に行うだけでなく、試験開始前に、予め、不良なアドレ
スが膨大過ぎるチップを、救済が不可能なチップとして
スクリーニングし、ＤＣ特性試験（DC）および機能試験
（FNC ）の、全体の時間を短縮させようとするものであ
る。

【０１３３】図１６に示すように、この第４の実施の形
態に係るメモリテスタが、第３の実施の形態に係るメモ
リテスタと異なるところは、不良アドレス数超過判定処
理装置４００を、さらに具備することである。

【０１３４】図１７に示すように、超過判定処理装置４
００は、不良なアドレス数のリミット値を保持するリミ
ット値保持回路４０２と、各ＤＵＴごとに、不良なアド
レス数をカウントする、複数の不良アドレス数カウント
回路４０４と、各カウント回路４０４ごとに設けられ、
カウント回路４０４それぞれから得られたカウント値と
保持回路４０２に保持されたリミット値とを比較し、救
済が可能か否かの判定結果を出力する比較回路４０６
と、比較回路４０６それぞれから得られた判定結果を保
持する判定結果保持回路４０８とを含んでいる。これら
の各回路ブロックはそれぞれ、テストプログラム(TEST
PRG.) に従って、制御装置１０２により制御される。

【０１３５】以下、図１８および図１９に示す試験フロ
ーを参照しながら、第４の実施の形態に係るメモリテス
タの動作について説明する。

【０１３６】まず、テストプログラム(TEST PRG.) をメ
モリテスタ１００のメインメモリ１１０に、置換プログ
ラム(R/D PRG.)を各救済判定処理回路３００の救済判定
処理アルゴリズム用メモリ３０２に、リミット値をリミ
ット値保持回路４０２にそれぞれロードする。

【０１３７】次いで、試験の対象になっているチップを
それぞれ、不良アドレス数カウント回路４０４に割り当
てる。

【０１３８】次いで、試験の対象になっているチップの
全てに対して、ＤＣ特性／機能試験器１０４を用いて、
機能試験（FNC1）のうち、不良なアドレスの数を抽出す
るための機能試験（FNC1* ）を行う。この機能試験（FN
C1* ）の一つ例は、チップの中の全てのメモリセルに同
じデータを書き込み、書き込まれたデータを全てのメモ
リセルから読み出してみる、という試験である。

【０１３９】次いで、図１８のステップ１に示すよう
に、不良アドレス数カウント回路４０４を用いて、不良
なアドレスの数をカウントする。不良なアドレスの数
は、上記の機能試験により、違ったデータが出力された
回数を数えることでカウントすることができる。この不
良なアドレスのカウントは、試験の対象になっているチ
ップの全てに対して行われる。

【０１４０】不良なアドレスの数のカウントが終了した
ら、ステップ２に示すように、比較回路４０６を用い
て、不良なアドレス数のカウント値と、リミット値とを
比較して、カウント値が、リミット値を越えたか否かを
判断する。カウント値がリミット値を越えたならば（Ｙ
ＥＳ）、そのＤＵＴは不良と判断される。また、カウン
ト値がリミット値を越えなければ（ＮＯ）、ステップ３
に進む。このステップ２に示す処理は、不良なアドレス
の数が膨大過ぎ、客観的に救済が不可能なチップを、ス
クリーニングする処理である。そして、判定結果は、判
定結果保持回路４０８に記憶される。記憶された判定結
果は、制御データとして、制御装置１０２などに送られ
る。

【０１４１】ステップ３では、ステップ２に示す処理
が、試験の対象になっているチップの全てで終了したか
否かを判断する。終了していなければ（ＮＯ）、次に試
験するＤＵＴについて、ステップ１からステップ３まで
の処理を同様に行う。一方、終了ならば（ＹＥＳ）、ス
テップ４に進む。

【０１４２】次いで、ステップ４に示すように、ＤＣ特
性／機能試験器１０４を用いて、機能試験（FNC1）のう
ち、ＤＵＴの救済が必要か否かを調べる機能試験（FNC
1' ）を行う。なお、このＤＵＴの救済が必要か否かの
判断には、ステップ１の試験結果が用いられて良い。

【０１４３】以下、ステップ５〜図１９のステップ１８
に示すように、図１４のステップ２〜図１５のステップ
１５に示した処理と同様の処理が行われる。

【０１４４】このような第４の実施の形態に係るメモリ
テスタによれば、図７に示した試験フローとほぼ同様
に、試験を行える。このため、第１、第２、第３の実施
の形態に係るメモリテスタと同様に、半導体記憶装置チ
ップ一つあたりの製造コストを大きく増加させずに、ス
ループットを向上させることができる、という効果を得
ることができる。

【０１４５】また、第３の実施の形態に係るメモリテス
タと同様に、救済判定処理装置１０６が、複数の救済判
定処理回路３００を有していることにより、救済判定処
理（R/D ）を、救済が必要なチップの複数でパラレルに
行うことができる。このため、救済判定処理（R/D ）に
要する時間を、救済判定処理（R/D ）をシリアルに行う
場合よりも、さらに短縮することができる。さらに、救
済判定処理回路３００が、第３の実施の形態より少なく
て済む。

【０１４６】さらに、第４の実施の形態に係るメモリテ
スタでは、不良アドレス数超過判定装置４００をさらに
有していることにより、不良なアドレスの数が膨大過
ぎ、客観的に救済は不可能なチップを、スクリーニング
することができる。このため、実際に試験が行われるチ
ップの数を、試験の対象になっているチップの数よりも
少なくすることができる。このため、特にＤＣ特性試験
（DC）および残りの機能試験（FNC2）に要する時間を、
第３の実施の形態に係るメモリテスタよりも、さらに短
縮することができる。

【０１４７】なお、上記各実施の形態に係るメモリテス
タはそれぞれ、次のように変形することが可能である。

【０１４８】上記図１、図４、図１１および図１６に示
したメモリテスタは、一つのテストステーション１５０
に接続されたシングルテストステーション型であるが、
これを複数のテストステーションに接続されたマルチテ
ストステーション型にしても良い。

【０１４９】また、ＤＣ特性試験／機能試験、並びに不
良なアドレスの救済判定処理装置１０６および超過判定
処理装置４００への入力を、複数のチップで同時に行う
ようにしても良い。

【０１５０】置換プログラム(R/D PRG.)を記憶するため
の救済判定処理アルゴリズム用メモリ３０２は、ＲＡ
Ｍ、高速ＲＡＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯ
Ｍのいずれかで構成される他、置換プログラム(R/D PR
G.)をハードとして内蔵したＲＯＭで構成されても良
い。

【０１５１】また、不良なアドレスの置き換えは、スペ
アのロウ／カラム毎に置き換える他、複数のスペアのロ
ウ／カラムを含むブロック単位で置換されるようにして
も良い。

【０１５２】

【発明の効果】以上説明したように、この発明によれ
ば、ウェーハ一枚当たりの総試験時間を、より短縮でき
る半導体記憶装置の試験方法と、その試験方法を実行す
る試験装置／試験システムを提供できる。また、究極の
マルチプロービングと併用したとき、ウェーハ一枚当た
りの総試験時間を、さらに短縮できる半導体記憶装置の
試験方法と、その試験方法を実行する試験装置／試験シ
ステムを提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係るメモ
リテスタのブロック図。

【図２】図２は第１の実施の形態に係るメモリテスタの
ウェーハ一枚当たりの総試験時間とメモリキャパシティ
との関係を示す図。

【図３】図３はこの発明の第２の実施の形態に係るメモ
リテスタと半導体ウェーハとの関係を示す斜視図。

【図４】図４はこの発明の第２の実施の形態に係るメモ
リテスタのブロック図。

【図５】図５は救済判定処理装置のブロック図。

【図６】図６は救済判定処理回路のブロック図。

【図７】図７はこの発明の第２の実施の形態に係るメモ
リテスタによる試験フローを示す流れ図。

【図８】図８は第１の変形例に係る試験フローを示す流
れ図。

【図９】図９は第２の変形例に係る試験フローを示す流
れ図。

【図１０】図10は第３の変形例に係る試験フローを示す
流れ図。

【図１１】図11はこの発明の第３の実施の形態に係るメ
モリテスタのブロック図。

【図１２】図12は救済判定処理装置のブロック図。

【図１３】図13は救済判定処理回路のブロック図。

【図１４】図14はこの発明の第３の実施の形態に係るメ
モリテスタによる試験フローを示す流れ図。

【図１５】図15はこの発明の第３の実施の形態に係るメ
モリテスタによる試験フローを示す流れ図。

【図１６】図16はこの発明の第４の実施の形態に係るメ
モリテスタのブロック図。

【図１７】図17は不良アドレス数超過判定処理装置のブ
ロック図。

【図１８】図18はこの発明の第４の実施の形態に係るメ
モリテスタによる試験フローを示す流れ図。

【図１９】図19はこの発明の第４の実施の形態に係るメ
モリテスタによる試験フローを示す流れ図。

【図２０】図20は従来のメモリテスタのブロック図。

【図２１】図21は不良メモリセルとメモリキャパシティ
との関係を示す図。

【図２２】図22はスペアのロウ／カラムの数とメモリキ
ャパシティとの関係を示す図。

【図２３】図23はDUT 一つ当たりの試験時間とメモリキ
ャパシティとの関係を示す図。

【図２４】図24は従来のウェーハ一枚当たりの総試験時
間とメモリキャパシティとの関係を示す図。

【図２５】図25は従来のメモリテスタのブロック図。

【図２６】図26は従来のウェーハ一枚当たりの総試験時
間とメモリキャパシティとの関係を示す図。

【符号の説明】

１００…メモリテスタ本体、 １０１…操作端末、 １０２…ＣＰＵ（制御装置）、 １０３…メインメモリ、 １０４…ＤＣ特性／機能試験器、 １０５…判定器、 １０６…リダンダンシ解析処理器（救済判定処理装
置）、 １０７…フェイルメモリ、 １０８…試験結果判定処理装置、 １１０…メインメモリ、 １１２…最終判定処理装置、 １５０…テストステーション、 １６０…ウェーハ、 １７０…ＤＲＡＭチップ、 ２００…レーザーブロワー（救済装置）、 ３０２…メモリ、 ３０４…フェイルメモリ、 ３０６…演算器、 ３０８…レジスタ、 ３１０…インターフェース回路、 ４００…不良アドレス数超過判定処理装置、 ４０２…リミット値保持回路、 ４０４…不良アドレス数カウント回路、 ４０６…比較回路、 ４０８…判定結果保持回路。

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 半導体記憶装置の少なくともメモリセル
   アレイの異常な部分を検出する第１の機能試験を行う工
   程と、 前記半導体記憶装置の直流特性を検出する直流特性試
   験、および前記第１の機能試験と異なった第２の機能試
   験を行う工程、この工程とパラレルに、前記第１の機能
   試験の結果に基いて前記メモリセルアレイの異常な部分
   の位置を特定し、この特定した異常な部分を、スペアの
   ロウ／カラムに置き換える置換演算処理を行う工程とを
   具備することを特徴とする半導体記憶装置の試験方法。
2. 【請求項２】 前記第１の機能試験、前記直流特性試
   験、前記第２の機能試験、並びに前記直流特性試験およ
   び前記第２の機能試験とパラレルに行われる前記置換演
   算処理を、ウェーハに形成された半導体記憶装置の複数
   に対し、パラレルに行うことを特徴とする請求項１に記
   載の半導体記憶装置の試験方法。
3. 【請求項３】 前記第１の機能試験、前記直流特性試
   験、前記第２の機能試験、並びに前記直流特性試験およ
   び前記第２の機能試験とパラレルに行われる前記置換演
   算処理を、ウェーハに形成された半導体記憶装置の全て
   に対し、パラレルに行うことを特徴とする請求項１に記
   載の半導体記憶装置の試験方法。
4. 【請求項４】 前記メモリセルアレイの異常な部分の位
   置を特定する前に、前記半導体記憶装置が救済可能か否
   かを判定する工程をさらに具備し、 救済可能な前記半導体記憶装置のみ、前記直流特性試
   験、前記第２の機能試験、および前記置換演算処理を行
   うことを特徴とする請求項１に記載の半導体記憶装置の
   試験方法。
5. 【請求項５】 前記半導体記憶装置が救済可能か否か
   は、不良なアドレスの数が、所定のリミット値を越える
   かによって判定することを特徴とする請求項４に記載の
   半導体記憶装置の試験方法。
6. 【請求項６】 直流特性試験パターンおよび機能試験パ
   ターンを発生する試験パターン発生器と、 半導体記憶装置のメモリセルアレイの異常発生情報を記
   憶する第１のメモリと、 テストシーケンスを記憶する第２のメモリと、 前記半導体記憶装置のメモリセルアレイの異常発生情報
   を記憶する第３のメモリと、 前記メモリセルアレイの異常な部分をスペアのロウ／カ
   ラムに置き換える置換演算処理アルゴリズムを記憶する
   第４のメモリと、 前記第４のメモリに記憶された前記置換演算アルゴリズ
   ムに従って、前記メモリセルアレイの異常な部分をスペ
   アのロウ／カラムに置き換える置換演算を行う演算器
   と、 前記第２のメモリに記憶された前記テストシーケンスに
   従って、 （ａ）前記半導体記憶装置の少なくともメモリセルアレ
   イの異常な部分を検出する第１の機能試験を前記試験パ
   ターン発生器に実行させ、前記第１の機能試験中に異常
   が認められたとき、前記第１のメモリおよび前記第３の
   メモリに記憶させる第１の処理、 （ｂ）前記第１の処理が終了した時、前記半導体記憶装
   置の直流特性を検出する直流特性試験および前記第１の
   機能試験と異なった第２の機能試験を前記試験パターン
   発生器に実行させ、この処理とパラレルに、前記メモリ
   セルアレイの異常な部分をスペアのロウ／カラムに置き
   換える置換演算処理を前記演算器に実行させる第２の処
   理、を行うプロセッサとを具備することを特徴とする半
   導体記憶装置の試験装置。
7. 【請求項７】 前記第１、第２の処理を、ウェーハに形
   成された半導体記憶装置の複数に対し、パラレルに実行
   することを特徴とする請求項６に記載の半導体記憶装置
   の試験装置。
8. 【請求項８】 前記第１、第２の処理を、ウェーハに形
   成された半導体記憶装置の全てに対し、パラレルに実行
   することを特徴とする請求項６に記載の半導体記憶装置
   の試験装置。
9. 【請求項９】 直流特性試験パターンおよび機能試験パ
   ターンを発生する試験パターン発生器と、半導体記憶装
   置のメモリセルアレイの異常発生情報を記憶する第１の
   メモリと、テストシーケンスを記憶する第２のメモリ
   と、前記半導体記憶装置のメモリセルアレイの異常発生
   情報を記憶する第３のメモリと、前記メモリセルアレイ
   の異常な部分をスペアのロウ／カラムに置き換える置換
   演算処理アルゴリズムを記憶する第４のメモリと、前記
   第４のメモリに記憶された前記置換演算アルゴリズムに
   従って、前記メモリセルアレイの異常な部分をスペアの
   ロウ／カラムに置き換える置換演算を行う演算器と、前
   記第２のメモリに記憶された前記テストシーケンスに従
   って、（ａ）前記半導体記憶装置の少なくともメモリセ
   ルアレイの異常な部分を検出する第１の機能試験を前記
   試験パターン発生器に実行させ、前記第１の機能試験中
   に異常が認められたとき、その異常発生情報を前記第１
   のメモリおよび前記第３のメモリに記憶させる第１の処
   理、および（ｂ）前記第１の処理が終了した後、前記半
   導体記憶装置の直流特性を検出する直流特性試験および
   前記第１の機能試験と異なる第２の機能試験を前記試験
   パターン発生器に実行させ、この処理とパラレルに、前
   記メモリセルアレイの異常な部分をスペアのロウ／カラ
   ムに置き換える置換演算処理を前記演算器に実行させる
   第２の処理を行うプロセッサとを含む試験装置と、 前記試験装置を操作する操作装置と、 前記試験装置からの試験パターンを前記半導体記憶装置
   に伝え、前記半導体記憶装置からの応答信号を前記試験
   装置に伝えるテストステーションと、 前記試験装置に含まれる前記演算器の置換演算処理の結
   果に基いて、前記半導体記憶装置に置き換え情報をプロ
   グラムするプログラム装置とを具備することを特徴とす
   る半導体記憶装置の試験システム。
10. 【請求項１０】 前記第１、第２の処理を、ウェーハに
    形成された前記半導体記憶装置の複数に対し、パラレル
    に実行することを特徴とする請求項９に記載の半導体記
    憶装置の試験システム。
11. 【請求項１１】 前記第１、第２の処理を、ウェーハに
    形成された半導体記憶装置の全てに対し、パラレルに実
    行することを特徴とする請求項９に記載の半導体記憶装
    置の試験システム。
12. 【請求項１２】 試験の対象となっている半導体記憶装
    置に対して与える直流特性試験パターンおよび機能試験
    パターンを発生する直流特性／機能試験装置と、 置換演算処理アルゴリズムを記憶する第１のメモリ、前
    記半導体記憶装置のメモリセルアレイの異常発生情報を
    記憶する第２のメモリ、および前記半導体記憶装置のメ
    モリセルアレイの異常な部分を、スペアのロウ／カラム
    に置き換える置換演算を行う演算回路とを含む救済判定
    処理装置と、 前記直流特性／機能試験装置に、前記メモリセルアレイ
    の異常な部分を検出する第１の機能試験を実行させた
    後、前記救済判定処理装置に、前記置換演算を実行さ
    せ、この置換演算の実行とパラレルに、前記直流特性／
    機能試験装置に、直流特性試験および前記第１の機能試
    験と異なった第２の機能試験を実行させる制御装置とを
    具備することを特徴とする半導体記憶装置の試験装置。
13. 【請求項１３】 前記試験の対象となっている半導体記
    憶装置が救済可能か否かを判定する判定処理装置を、さ
    らに具備することを特徴とする請求項１２に記載の半導
    体記憶装置の試験装置。
14. 【請求項１４】 前記判定処理装置は、不良なアドレス
    の数のリミット値を保持するリミット値保持回路と、 前記試験の対象となっている半導体記憶装置の不良なア
    ドレス数をカウントするカウント回路と、 前記リミット値と、前記カウント回路のカウント値とを
    比較し、前記試験の対象となっている半導体記憶装置の
    不良なアドレスの数が救済可能な範囲か否かを判定する
    比較回路とを含むことを特徴とする請求項１３に記載の
    半導体記憶装置の試験装置。
15. 【請求項１５】 前記救済判定処理装置には、前記第１
    のメモリ、前記第２のメモリ、および前記演算回路がそ
    れぞれ複数設けられ、 前記不良アドレス数超過判定処理装置には、前記カウン
    ト回路、および前記比較回路がそれぞれ複数設けられて
    いることを特徴とする請求項１４に記載の半導体記憶装
    置の試験装置。
16. 【請求項１６】 半導体記憶装置の少なくともメモリセ
    ルアレイの異常な部分を検出する第１の機能試験を行う
    工程と、 前記半導体記憶装置の少なくとも直流特性を検出する直
    流特性試験、および前記第１の機能試験と異なる第２の
    機能試験を行う工程、この工程とパラレルに、 前記第１
    の機能試験の結果に基いて前記メモリセルアレイの異常
    な部分の位置を特定し、この特定した異常な部分を、ス
    ペアのロウ／カラムに置き換える置換演算処理を行う工
    程と、 前記置換演算処理により得られた不具合アドレスをスペ
    アのロウ／カラムに置き換える工程と を具備することを
    特徴とする半導体記憶装置の試験方法。
17. 【請求項１７】 前記請求項１６で複数の半導体記憶装
    置に対してパラレルに実施することを特徴とする半導体
    記憶装置の試験方法。