TWI409820B - Semiconductor Test System with Self - Test for Memory Repair Analysis - Google Patents

Description

具記憶體修補分析自我檢測之半導體測試系統

本發明關係於一種半導體測試系統，尤指一種適用於檢測記憶體積體電路晶片且兼具記憶體修補分析模組自我檢測之半導體測試系統。

隨著技術不斷的發展，記憶體的種類、及容量也不斷地被開發出，如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體(Flash Memory)、雙倍資料速率動態隨機存取記憶體(Double Data Rate DRAM,DDR DRAM)或含記憶體之系統單晶片(SOC)等。而記憶體容量也呈倍數的發展，習知之4Mb或16Mb DRAM現已擴展為GB之DDR RAM。

據此，當記憶體之容量愈來愈大時，不可避免地在半導體製造上產生錯誤的記憶體胞室(Memory Cell或稱記憶體位元Memory Bit)的機率也愈來愈高，且因損壞之記憶體數量增加會使得良品產率降低。因此，記憶體的測試扮演極為重要角色，而其中測試的機台設備佔有絕對重要的部分。其中，設備機台的故障或異常往往會造成相當大的成本損失。況且，在很多情況下故障或異常的發生，機台或設備本身並不會主動通報或告知，並且也難以回朔故障或異常的起始點，常常導致嚴重的回收事件，其不僅損失無謂的成本更影響商譽。

然而，因記憶體除了具有正常所需成列成行之記憶體區域，同時留有備用電路(Redundancy Circuit)(或稱備用胞室Redundancy Cell)，其主要利用雷射修補(Laser Fuse)之技術來改變電路路徑，以取代換置在正常區域內損壞的記憶體胞室，達到提昇產出良率(Yield)之目的。因此，在進行雷射修補之前有一相當重要的步驟便是記憶體修補分析(Memory Repair Analysis,MRA)之技術。也就是將測試後取得缺陷之記憶體位元位置加以計算、分析並研判為是否可修補，若可修補應如何替代修補等有用之資料，以供進行後續之修補過程。據此，記憶體修補分析裝置在整個記憶體測試製程中佔有相當重要且不可或缺的部份。

雖然，全球各大半導體測試設備的廠商均各自擁有其機台自我檢測的技術，惟其均為設備整體的檢測，其中包括機台各部零件、各子系統等逐一檢測，其往往耗費相當多的時間及成本。以目前現有技術而言仍未見有可快速、準確、有效檢測、並且可適用於所有廠商所生產之記憶體檢測設備的記憶體修補分析裝置的系統或方法。

本發明為一種具記憶體修補分析自我檢測之半導體測試系統，包括：一記憶體修補解析裝置、一缺陷解析記憶體、以及一自測控制器。其中，記憶體修補解析裝置用以執行一特定之修補解析運算以產生一組欲修補之位址資料。亦即，記憶體修補解析裝置主要用途是將測試取得缺陷之記憶體位元位置進行計算、分析並研判為是否可修補、若可修補應如何替代修補等有用之資料，以供進行後續之修補過程。

另外，缺陷解析記憶體係包括有一缺陷位址記憶體用以儲存具有缺陷位元之位址資料、及一修補位址記憶體。然而，於正常運行記憶體檢測時，缺陷解析記憶體主要用於儲存被測試記憶體之全位元良好與否的檢測結果。換言之，於運行例行記憶體檢測工作時，缺陷解析記憶體儲存有經檢測後之被測試記憶體的缺陷位元之位址資料，用以供上述記憶體修補解析裝置來判斷是否可進行修補及如何進行修補等處理。

此外，自測控制器分別電性連接至缺陷解析記憶體、及記憶體修補解析裝置。其中，自測控制器控制先將外部提供之一組模擬缺陷位元位址存入缺陷位址記憶體內，並控制將外部提供之一組模擬修補位址存入修補位址記憶體內。而其中模擬修補位址係指當記憶體修補解析裝置對應模擬缺陷位元位址執行其特定之修補解析運算後所應產生之特定正解。接著，自測控制器繼而控制記憶體修補解析裝置針對缺陷位址記憶體內的模擬缺陷位元位址進行其上述特定之修補解析運算並產生一組欲修補之位址資料。再且，自測控制器進而將該組算得之欲修補之位址資料與存於缺陷解析記憶體內之修補位址記憶體內之模擬修補位址進行比對。因此，本發明俾能於檢測待測記憶體晶片作業之前，先自我檢測記憶體修補解析裝置、及缺陷解析記憶體是否正常。

再者，本發明之自測控制器將欲修補之位址資料與缺陷解析記憶體之模擬修補位址比對不符合時，輸出對應之警示訊號。當然，若比對結果為符合的情況下，亦可輸出一正常訊號。而警示訊號可以是一聲光電之警示訊號，也可以是一比對結果旗標。另外，本發明之模擬修補位址可包括有八個缺陷行位址、及二個缺陷列位址，惟其亦可因機台設備不同、欲測試之記憶體規格不同、或其他特殊需求而變更模擬修補位址之缺陷行列數量。

較佳的是，本發明可更包括有一中央伺服器並透過一網路與自測控制器電性連接。其中，模擬缺陷位元位址、與模擬修補位址係由中央伺服器透過網路以提供給自測控制器。據此，本發明可擴充至由中央伺服器進行多機台的管理及紀錄。再且，本發明可更包括有一記憶模組以電性連接至自測控制器，而自測控制器將自網路獲取之模擬缺陷位元位址、與模擬修補位址儲存於記憶模組內。此外，記憶模組又可提供儲存比對結果。

同時，本發明之記憶體修補解析裝置可包括有一緩衝儲存區、一缺陷計算單元、及一運算單元。其中，運算單元主要用以控制緩衝儲存區、及缺陷計算單元之存取、及運作。而緩衝儲存區係用以暫存自缺陷解析記憶體取得之模擬缺陷位元位址。此外，於運行例行記憶體檢測工作時，則用以暫存經檢測後之被測試記憶體的缺陷位元資訊。另外，缺陷計算單元係用以進行運算分析是否可修補、若可修補應如何替代修補等。其中，自測控制器係先將模擬缺陷位元位址儲存至緩衝儲存區內，而運算單元控制缺陷計算單元針對緩衝儲存區內之模擬缺陷位元位址進行上述特定之修補解析運算。

請參閱圖1，圖1係本發明具記憶體修補分析自我檢測之半導體測試系統一較佳實施例之系統架構圖。圖中顯示有一缺陷解析記憶體3(Analysis Fail Memory,以下簡稱AFM記憶體)，係包括有一缺陷位址記憶體31(Fail Address Memory)用以儲存對應於一記憶晶片內具有缺陷位元之位址資料(fail bit address information)、及一修補位址記憶體32(Repair Address Memory)。也就是說，半導體測試系統於運行例行之記憶體檢測工作時，其被測試記憶體晶片(圖中未示)之全位元良好與否的檢測結果會儲存於AFM記憶體3之缺陷位址記憶體31內。亦即，AFM記憶體3主要用於儲存經檢測後之被測試記憶體內的缺陷單元數或缺陷區塊數等相關資訊，以用來提供判斷被測試記憶體是否可進行修補的處理。

另外，圖中另顯示有一記憶體修補解析裝置4(Memory Repair Analysis Device,以下簡稱MRA裝置)，其主要用以執行一特定之修補解析運算以產生一組欲修補之位址資料R(repair line address information)。亦即，將記憶體經測試後取得之缺陷位元之位址資料進行計算、分析並研判為是否可修補、若可修補應如何替代修補等有用之資料，以供進行後續之修補過程。

然而，MRA裝置4包括有一緩衝儲存區41(Fail Buffer Memory)、一缺陷計算單元42(Fail Count Unit)、及一運算單元43(Control Unit)。其中，運算單元43係用以控制緩衝儲存區41、及缺陷計算單元42已進行如存取、運算、或比對等工作。而緩衝儲存區41係用以暫存自AFM記憶體3取得之缺陷位址記憶體31或修補位址記憶體32之相關資訊，或於測試設備進行例行之記憶體檢測工作時用以暫存經檢測後之缺陷位元之位址資料等缺陷記憶體的相關資訊。此外，缺陷計算單元42係用以進行運算分析是否可修補、若可修補應如何替代修補等。

再者，圖中另顯示有一自測控制器2，其分別電性連接至AFM記憶體3、及MRA裝置4。另外，本實施例包括有一中央伺服器6係透過一網路I與自測控制器2電性連接。其中，中央伺服器6內儲存有對應於多台不同規格之測試機台之測試程式，並提供紀錄管理測試結果。當欲進行記憶體修補分析自我檢測時，僅需於半導體測試系統之任何目錄或特定目錄下輸入指令(如advan_mra_diag)，自測控制器2會自動至中央伺服器6下載測試程式至半導體測試系統內的特定目錄(如/export/home/asx/diag/td_mra_check)，自動執行並會依半導體測試系統之規格的不同執行其對應的程式，且執行結果會同時儲存於機台內部之記憶模組5、及中央伺服器6內，以方便監控管理。

其中，記憶模組5以電性連接至該自測控制器2。當中央伺服器6下載程式且儲存於記憶模組5內，自測控制器2並同時啟動執行後，以產生一組模擬缺陷位元位址310、與一組模擬修補位址320以提供給自測控制器2。在本實施例中，其是先經編碼程式化成一個電子檔案再徑自測控制器2接收後執行解碼以分別獲得上述之模擬缺陷位元位址310(simulated fail address)、與模擬修補位址(simulated repair line address)320。當然，也可以透過其他手段，如自中央伺服器6下載一已壓縮之電子檔再經自測控制器2接收後執行解壓縮。抑或，以不同檔案直接下載。

接著，自測控制器2控制將模擬缺陷位元位址310存入AFM記憶體3之缺陷位址記憶體31內。而模擬缺陷位元位址310係指一模擬經檢測後之記憶體的相關資訊，其包括有複數個模擬缺陷的位元位址。另外，自測控制器2又控制將一組模擬修補位址320存入AFM記憶體3之修補位址記憶體32內。該組模擬修補位址320係指當MRA裝置4對應該組模擬缺陷位元位址310執行其特定之修補解析運算後所應產生之特定正解。亦即，在正常情況下，MRA裝置4並未有任何異常時，該組模擬缺陷位元位址310經MRA裝置4解析運算後將會產生與模擬修補位址320一致之結果。

其中，上述特定之修補解析運算係指MRA裝置4內部已預先設定之規則(rule)，其可能因產品規格、製程或機台限制、客戶要求、良率標準等相關因素來制定其規則。然後，自測控制器2再將該組模擬缺陷位元位址310儲存至MRA裝置4之緩衝儲存區41內。再且，自測控制器2繼而控制MRA裝置4之運算單元43控制缺陷計算單元42針對緩衝儲存區41內之該組模擬缺陷位元位址310進行上述特定之修補解析運算並產生該組欲修補之位址資料R。然後，自測控制器2進而將該組欲修補之位址資料R與AFM記憶體3之修補位址記憶體32內之該組模擬修補位址320進行比對。倘若，比對不符合時，便於顯示器7輸出對應之警示訊號。當然，若比對結果為符合的情況下，亦可輸出一正常訊號。而警示訊號可以是一聲光電之警示訊號，也可以是一比對結果旗標。

請參閱圖2A、及圖2B，圖2A係本發明具記憶體修補分析自我檢測之半導體測試系統一較佳實施例之記憶體位元資訊區塊及修補線段之示意圖。圖2B係本發明一較佳實施例之缺陷計算單元之示意圖。一般常見記憶體晶片的半導體測試系統會同時有多個待測裝置(Device Under Test,以下簡稱DUT，圖中未示)，每個DUT可進行一個記憶體晶片之測試。而在本實施例中，每一個待測之記憶體晶片在MRA裝置4之缺陷計算單元42運行時會被區分為八個區塊(block)81,82,83,84,85,86,87,88，其包括在X軸方向區分為四份，Y軸方向區分為兩份。

然而，在本實施例中，前述模擬缺陷位元位址310包括有X軸方向之八個缺陷位元，及Y軸方向之四個缺陷位元。據此，在MRA裝置4無異常情況下，每一個記憶體晶片會被解析出八個缺陷行位址(Row Fail Address)、及二個缺陷列位址(Column Fail Address)，亦即八條垂直修補線段及兩條水平修補線段，亦如圖2A所示記憶體位元區塊8。然而，又如圖2B所示，以區塊81為例其包括有一垂直向解析儲存器431、水平向解析儲存器432，解析出的缺陷行位址便暫存於垂直向解析儲存器431，解析出的缺陷列位址便暫存於水平向解析儲存器432。然後全部解析完畢，再與模擬修補位址320進行比對。

請參閱圖3，圖3係本發明具記憶體修補分析自我檢測之半導體測試系統一較佳實施例之流程圖。首先，半導體測試系統至中央伺服器6下載測試程式並儲存至記憶模組5內(步驟A)，接著自測控制器2自動執行測試程式(步驟B)。執行後，自測控制器2將模擬缺陷位元位址310存入缺陷位址記憶體31內，並將模擬修補位址320存入修補位址記憶體32內(步驟C)。再來，自測控制器2再將模擬缺陷位元位址310儲存至MRA裝置4之緩衝儲存區41內(步驟D)。然後，MRA裝置4之運算單元43控制缺陷計算單元42針對緩衝儲存區41內之該組模擬缺陷位元位址310進行上述特定之修補解析運算並產生該組欲修補之位址資料R(步驟E)。再且，自測控制器2將該組欲修補之位址資料R與AFM記憶體3之修補位址記憶體32內之該組模擬修補位址320進行比對(步驟F)。比對符合，輸出正常訊號至顯示器(步驟G)。比對不符合，輸出警示訊號至顯示器(步驟H)。

請參閱圖4A，圖4A係本發明第二實施例之流程圖。本發明第二實施例與上述實施例主要差別在於，自測控制器2控制僅將模擬缺陷位元位址310存入AFM記憶體3之缺陷位址記憶體31內，而模擬修補位址320仍儲存於記憶模組5內。屆時，進行比對時，自測控制器2將產生之該組欲修補之位址資料R與儲存記憶模組5內之該組模擬修補位址320進行比對。

其中，第二實施例主要流程如下，自測控制器2將模擬缺陷位元位址310存入AFM記憶體3之缺陷位址記憶體31內(步驟C1)。接著，再將模擬缺陷位元位址310儲存至MRA裝置4之緩衝儲存區41內(步驟D1)。然後，MRA裝置4針對模擬缺陷位元位址310進行特定之修補解析運算並產生欲修補之位址資料R(步驟E1)。再來，欲修補之位址資料R與記憶模組5內之該組模擬修補位址320進行(步驟F1)。

請參閱圖4B，圖4B係本發明第三實施例之流程圖。本發明第三實施例與上前述實施例主要差別在於，本發明第三實施例中將模擬缺陷位元位址310、及模擬修補位址320皆直接儲存於MRA裝置4中。且運算解析後，於MRA裝置4內直接進行比對。

其中，第三實施例主要流程如下，首先自測控制器2控制分別將一組模擬缺陷位元位址310、及一組模擬修補位址320存入AFM記憶體3之缺陷位址記憶體31內、及修補位址記憶體32內(步驟C2)。接著，自測控制器2再將該組模擬缺陷位元位址310、及該組模擬修補位址320儲存至MRA裝置4之緩衝儲存區41內(步驟D2)。然後，MRA裝置4針對模擬缺陷位元位址310進行特定之修補解析運算並產生欲修補之位址資料R(步驟E2)。再來，經運算解析後所產生之欲修補之位址資料R直接與緩衝儲存區41內之該組模擬修補位址320進行比對(步驟F2)。

上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。

2．．．自測控制器

3．．．缺陷解析記憶體

31．．．缺陷位址記憶體

310．．．模擬缺陷位元位址

32．．．修補位址記憶體

320．．．模擬修補位址

4．．．記憶體修補解析裝置

41．．．緩衝儲存區

42．．．缺陷計算單元

43．．．運算單元

431．．．垂直向解析儲存器

432．．．水平向解析儲存器

5．．．記憶模組

6．．．中央伺服器

7．．．顯示器

8．．．記憶體位元區塊

I．．．網路

R．．．欲修補之位址資料

81,82,83,84,85,86,87,88．．．區塊

A,B,C,C1,C2,D,D1,D2,E,E1,E2,F,F1,F2,G,H．．．步驟

圖1係本發明一較佳實施例之系統架構圖。

圖2A係本發明一較佳實施例之記憶體位元資訊區塊及修補線段之示意圖。

圖2B係本發明一較佳實施例之缺陷計算單元之示意圖。

圖3係本發明一較佳實施例之流程圖。

圖4A係本發明第二實施例之流程圖。

圖4B係本發明第三實施例之流程圖。

2．．．自測控制器

3．．．缺陷解析記憶體

31．．．缺陷位址記憶體

310．．．模擬缺陷位元位址

32．．．修補位址記憶體

320．．．模擬修補位址

4．．．記憶體修補解析裝置

41．．．緩衝儲存區

42．．．缺陷計算單元

43．．．運算單元

5．．．記憶模組

6．．．中央伺服器

7．．．顯示器

I．．．網路

R．．．欲修補之位址資料

Claims (6)

1. 一種具記憶體修補分析自我檢測之半導體測試系統，包括：一記憶體修補解析裝置，用以執行一特定之修補解析運算以產生一組欲修補之位址資料；一缺陷解析記憶體，係包括有一缺陷位址記憶體用以儲存具有缺陷位元之位址資料、及一修補位址記憶體；以及一自測控制器，分別電性連接至該缺陷解析記憶體、及該記憶體修補解析裝置，其中，該自測控制器控制將一組模擬缺陷位元位址存入該缺陷位址記憶體內，該自測控制器並控制將一組模擬修補位址存入該修補位址記憶體內，該組模擬修補位址係指當該記憶體修補解析裝置對應該組模擬缺陷位元位址執行上述特定之修補解析運算後所應產生之特定正解，該自測控制器繼而控制該記憶體修補解析裝置針對該缺陷位址記憶體內的該組模擬缺陷位元位址進行上述特定之修補解析運算並產生該組欲修補之位址資料，該自測控制器進而將該組欲修補之位址資料與該修補位址記憶體內之該組模擬修補位址進行比對，並輸出比對結果之一訊號。
2. 如申請專利範圍第1項所述具記憶體修補分析模組自我檢測之半導體測試系統，其中，該自測控制器將該組欲修補之位址資料與該缺陷解析記憶體之該修補位址記憶 體之該組模擬修補位址比對不符合時，便輸出對應之警示訊號。
3. 如申請專利範圍第1項所述具記憶體修補分析自我檢測之半導體測試系統，其更包括有一中央伺服器係透過一網路與該自測控制器電性連接，其中，該組模擬缺陷位元位址、與該組模擬修補位址係由該中央伺服器透過該網路以提供給該自測控制器。
4. 如申請專利範圍第1項所述具記憶體修補分析自我檢測之半導體測試系統，其更包括有一記憶體以電性連接至該自測控制器，該自測控制器將自網路獲取之該組模擬缺陷位元位址、與該組模擬修補位址儲存於該記憶體內。
5. 如申請專利範圍第1項所述具記憶體修補分析自我檢測之半導體測試系統，其中，該記憶體修補解析裝置包括有一緩衝儲存區、一缺陷計算單元、及一運算單元，其中，該自測控制器係先將該組模擬缺陷位元位址儲存至該緩衝儲存區內，該運算單元控制該缺陷計算單元針對該緩衝儲存區內之該組模擬缺陷位元位址進行上述特定之修補解析運算。
6. 如申請專利範圍第1項所述具記憶體修補分析自我檢測之半導體測試系統，其中，該組模擬修補位址包括有八個缺陷行位址、及二個缺陷列位址。