JP3558252B2

JP3558252B2 - 半導体メモリ試験装置

Info

Publication number: JP3558252B2
Application number: JP30702697A
Authority: JP
Inventors: 嘉津彦高野; 新哉佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-11-10
Filing date: 1997-11-10
Publication date: 2004-08-25
Anticipated expiration: 2017-11-10
Also published as: KR100319512B1; US6374378B1; DE19851861A1; TW434561B; DE19851861B4; KR19990045167A; JPH11144495A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体メモリに試験パターンを与える論理比較試験において、不一致が発生した不良メモリセルの情報を不良解析メモリに記憶させる半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
図２に従来のメモリ試験装置全体の基本構成を示す。メモリ試験装置はタイミング発生器１１，パターン発生器１２，不良解析メモリ１６，波形整形器１３，論理比較器１５により構成され、被試験メモリ１４の試験を行う。
タイミング発生器１１で発生する基準クロックに従ってパターン発生器１２は被試験メモリ１４に与えるアドレス信号ＡＤＲ，試験データＤＡＴ，制御信号ＣＯＮＴを出力する。
【０００３】
これらの信号ＡＤＲ，ＤＡＴ，ＣＯＮＴは波形整形器１３に与えられ、ここで試験に必要な波形に整形して被試験メモリ１４に印加される。被試験メモリ１４は、制御信号ＣＯＮＴによって、試験データＤＡＴの書込み、読み出しの制御が行われている。被試験メモリ１４から読み出された試験データＲＤＡＴは論理比較器１５に与えられ、ここでパターン発生器１２から出力される期待値データＰＤＡＴと読み出しデータＲＤＡＴとが比較され、その一致、不一致により被試験メモリ１４の良否判定を行う。不一致のときは、不良解析メモリ１６にフェイル・データが格納される。
【０００４】
図３に従来の不良解析メモリ１６の概略の構成を示す。不良解析メモリ１６はアドレス選択部１６Ａと、メモリコントロール部１６Ｂと、メモリ部１６Ｃとによって構成される。メモリ部１６Ｃはアドレス選択部１６Ａからの下位アドレス信号によってアクセスされる。アドレス選択部１６Ａはパターン発生器１２から発生されたアドレス信号ＡＤＲを任意に選択できるようになっており、上位アドレス信号はメモリコントロール部１６Ｂへ、下位アドレス信号はメモリ部１６Ｃへ供給され、メモリコントロール部１６Ｂは論理比較器１５からのフェイルデータＦＬＡによってメモリ部１６Ｃに書込み信号を与え、メモリ部１６Ｃのセルに被試験メモリ１４の不良情報を格納する。試験終了後、メモリ部１６Ｃの内容を調べることにより、被試験メモリ１４の不良アドレスの解析を行う。
【０００５】
近年メモリＩＣは、大容量化、高集積化などがますます進んできている。それに伴い、１個のメモリＩＣ内に１つでも不良セルが存在すると、そのＩＣ全体を不良品としてしまう方式では、生産性（歩留まり）が上がらなくなってしまう。そのため、メモリＩＣの不良セルを救済するためにメモリＩＣは内部に冗長構成を持つようになっている。
【０００６】
冗長構成とは、メモリＩＣ内に予め予備セルを持たせておき、不良セルがある場合はメモリＩＣの製造プロセスの途中でその不良セルを予備セルに置き換え、そのメモリＩＣ全体としては良品とすることにより、生産性を上げるものである。半導体試験装置において、不良セルを検出し、予備セルに置き換えるための救済解析を求める際に不良解析メモリ１６が使用される。
【０００７】
図４Ａにデータ（Ｉ／Ｏ）幅が４ビット、ワード数（アドレス深さ）が４の被試験メモリ１４の内部構成例を示す。一般にメモリＩＣはアドレスデコーダ１４Ａと、主メモリセルアレイ１４Ｂと、予備セル１４Ｃとを具備して構成され、外部からアドレスデコーダ１４Ａに入力されるアドレス信号ＡＤＲに従って、主メモリセルアレイ１４ＢのアドレスＡＤＲ１，ＡＤＲ２，ＡＤＲ３，ＡＤＲ４がアクセスされ、各メモリセルＭＣＬに書込み、読み出しが行われる。
【０００８】
不良解析メモリ１６を用いての救済解析の結果、図４Ｂに示すように不良セルＦＬＭＣＬが存在していることが分かった場合、この情報をもとに図４Ｃのように、不良アドレスのメモリセルＭＣＬを予備セル１４Ｃで置き換え、不良品を良品化する。この置き換えは、専用のリペア装置（レーザー・トリマまたは電気ヒューズ方式など）を用いて行われる。
【０００９】
救済解析を行うため、被試験メモリ１４のすべてのフェイル・データ（不良セルＦＬＭＣＬを表すデータ）を不良解析メモリ１６に取り込むと容量も大きくなり、それらのデータを用いて行う解析の時間も長くなる。図４Ａに示すメモリの内部構成では、予備セル１４Ｃは各データ（Ｉ／Ｏ）にまたがるライン構造を取っている。そのため、１ワード中のＩ／Ｏ方向に１つでも不良セルＦＬＭＣＬが存在した場合、１ワード分のＩ／Ｏを一括して予備セル１４Ｃに置き換える必要がある。救済解析用の情報として必要なのは、各ワードに不良セルＦＬＭＣＬが存在するかどうかなので、Ｉ／Ｏ方向のすべてのフェイル・データをＯＲゲートで論理和をとって１ビットに圧縮しても、救済解析用の情報として必要十分である。こうすることで、フェイル・データも小さくなり、解析時間も短くなる。フェイル・データのＩ／Ｏ方向の論理和をとり、新しいフェイル・データとすることをフェイル・データＩ／Ｏ圧縮と呼ぶ。
【００１０】
図５及び図６に従来の不良解析メモリ１６に設けられたフェイル・データ圧縮機能の概念を示す。図５に示す例では４個の被試験メモリを試験する場合を示す。このため４台の論理比較器１５Ａ〜１５Ｄから４個の被試験メモリ（図５及び図６には特に図示しない）を試験した論理比較結果がフェイル・データＦＬＡ〜ＦＬＤとして出力される。
【００１１】
これらのフェイル・データＦＬＡ〜ＦＬＤは各不良解析メモリ１６に設けられたフェイル・データ圧縮ビット位置設定手段２０に入力され、このフェイル・データ圧縮ビット位置設定手段２０において多ビットのフェイル・データＦＬＡ〜ＦＬＤを１ビットのフェイル・データに圧縮し、その圧縮したフェイル・データをメモリ部１６Ｃに書き込む構成とされる。
【００１２】
フェイル・データ圧縮ビット位置設定手段２０の構成を図６に示す。フェイル・データ圧縮ビット位置設定手段２０にはフェイル・データＦＬ０〜ＦＬ３のビット数に対応した数のビット位置設定手段２１Ａ〜２１Ｄを有し、各ビット位置設定手段２１Ａ〜２１Ｄに設けたビット位置設定レジスタ２２Ａ〜２２Ｄに設定するデータによって圧縮モードと非圧縮モード及び圧縮モードにおいて出力するビット位置の設定を行うことができるように構成されている。
【００１３】
つまり、図６に示すようにビット位置設定手段２１Ａに設けたビット位置設定レジスタ２２Ａに“１，１，１，１”を設定し、他のビット位置設定レジスタ２２Ｂ〜２２Ｄに“０，０，０，０”を設定した場合は、圧縮モードでその圧縮したフェイル・データを第１ビットＣＦＬ０に出力する状態に設定される。一方、ビット位置設定レジスタ２２Ａに“０，０，０，１”を設定し、ビット位置設定レジスタ２２Ｂに“０，０，１，０”を設定し、ビット位置設定レジスタ２２Ｃに“０，１，０，０”を設定し、ビット位置設定レジスタ２２Ｄに“１，０，０，０”を設定すると、各フェイル・データＦＬ０，ＦＬ１，ＦＬ２，ＦＬ３はそれぞれフェイル・データＦＬ０はビット位置ＣＦＬ０に出力され、フェイル・データＦＬ１はビット位置ＣＦＬ１に出力され、フェイル・データＦＬ２はビット位置ＣＦＬ２に出力され、フェイル・データＦＬ３はビット位置ＣＦＬ３に出力される。つまり、圧縮せずにメモリ部１６Ｃに書き込まれる。
【００１４】
このようにして従来は、各不良解析メモリ１６にフェイル・データ圧縮ビット位置設定手段２０を設け、各不良解析メモリ１６ごとに圧縮モードと非圧縮モードで動作するように構成されている。
【００１５】
【発明が解決しようとする課題】
例として不良解析メモリ１６のメモリ部１６Ｃのデータ幅を４ビット、アドレス深さを１６アドレスの場合で説明する。図７に示すように、メモリの救済解析に必要なフェイル・データをＩ／Ｏ圧縮して不良解析メモリ１６に取り込む場合、フェイル・データをＩ／Ｏ圧縮することで使用するメモリ容量が削減されるので、余った容量Ｍ１，Ｍ２，Ｍ３をアドレス方向に連結してより深いアドレス深さの被試験メモリのフェイル情報を格納することができる。しかしながら、被試験メモリ１４のアドレス深さが不良解析メモリ１６のメモリ部１６Ｃのアドレス深さより少ない場合、メモリ部１６Ｃには未使用部分が発生する欠点がある。
【００１６】
その状況を以下に説明する。半導体メモリ試験装置では同じ種類の複数の被試験メモリ１４を同時に測定する場合が多い。これを同測と呼んでいる。４つの被試験メモリ１４の同測時、図４で示したものと同じ被試験メモリ１４の救済解析用フェイル・データを取り込む場合について図５に示す。従来より不良解析メモリ１６のデータ幅は、測定する被試験メモリ１４の圧縮前のデータ（Ｉ／Ｏ）幅と同じ大きさに採り、圧縮しないフェイル・データも記憶できる構成をとっている。従って、被試験メモリ１４の圧縮前のデータ（Ｉ／Ｏ）幅が４ビットのため、データ幅が４ビットのメモリ部１６Ｃがそれぞれの被試験メモリ１４に対して必要となる。救済解析用フェイル・データを取り込む際は、各アドレスでデータ（Ｉ／Ｏ）を１ビットに圧縮して使用するため、残りの３ビット×４ワードの分のメモリ部１６Ｃにはフェイル情報が格納されない。余ったメモリ部１６Ｃに他の被試験メモリ１４のフェイル・データを割り付けることができないため、被試験メモリ１４間でメモリ部１６Ｃを共用化することができない。そのため救済解析に必要なフェイル・データを格納する分のメモリ部１６Ｃの容量以外、同測個数×（圧縮前のデータ幅−圧縮後のデータ幅）分の不良解析メモリのメモリ部１６Ｃが無駄になる。被試験メモリ１４のデータ幅と、圧縮後のデータ幅の差が大きくなると、より多くの不良解析メモリが使用されない状態になる。
【００１７】
今後、ＤＲＡＭ等の半導体メモリにおいて、データ転送の高速性を確保するためにデバイスの動作周波数の高速化と共にデータ幅の増大が予想される。なおかつ、多様な冗長構成のメモリを試験するため、フェイル・データＩ／Ｏ圧縮を行う場合も多くなる。またメモリＩＣ１個当たりの試験に掛かるコストを抑えるため、半導体メモリ試験装置の１台当たりの同測個数も増加の一途をたどっている。同測数が増加するに従って、それにあわせて不良解析メモリ部の数を増加させていたのでは、半導体メモリ試験装置が大きく高価なものになりすぎてしまう。
【００１８】
この発明の目的は、圧縮されたフェイル・データを記憶する場合に、無駄なメモリセル（未使用となるメモリセル）が発生しない不良解析メモリの構成を提案するものである。
【００１９】
【課題を解決するための手段】
複数の被試験メモリに試験パターンを与え、この試験パターンを各被試験メモリに一時記憶させると共に、その記憶を読み出し、その読み出した出力データと期待値パターンとを論理比較器にて比較し、不一致が発生したことによって被試験メモリの不良メモリセルを検出し、その不良メモリセルの情報を各被試験メモリに対応して設けた不良解析メモリの各不良発生アドレスにそれぞれ記憶させ、被試験メモリが救済可能か否かを判定する半導体メモリ試験装置において、
各アドレスに被試験メモリの数に対応する数のビットのメモリセルを具備した不良解析メモリを設け、各ビットのメモリセルに対して複数の被試験メモリを対応させ、各被試験メモリの不良発生を各ビットのメモリセルに圧縮して記憶させるように構成した半導体メモリ試験装置を提案する。
【００２０】
この発明の構成によれば、圧縮されたフェイル・データを記憶させる限りでは被試験メモリの数に対応する数のビット幅を持つメモリ部を用意すれば、そのメモリ部を余すことなく使用してフェイル・データを記憶し、救済可能か否かを解析することができる。従って、この発明によれば不良解析メモリの容量を小さくすることができ、装置全体のコスト低減が可能となる。
【００２１】
【発明の実施の形態】
図１にこの発明による半導体メモリ試験装置に用いる不良解析メモリ１６の構成を示す。この発明では不良解析メモリ１６にフェイル・データ圧縮ビット位置設定手段を複数設ける。図１に示す例では２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの４個のフェイル・データ圧縮部を設け、更にこれら各フェイル・データ圧縮ビット位置設定手段２０Ａ〜２０Ｄの後段にフェイル・データマルチプレックサ部３０を設ける。
【００２２】
フェイル・データ圧縮ビット位置設定手段２０Ａ〜２０Ｄはそれぞれ図５に示したフェイル・データ圧縮ビット位置設定手段２０の構成と同じ構成を有し、それぞれにおいてフェイル・データの圧縮と、ビット位置を任意のビット位置ＣＦＬ０〜ＣＦＬ３に設定できる構成とされる。従って、図１の例ではフェイル・データ圧縮ビット位置設定手段２０Ａにおいて、フェイル・データＦＬＡを圧縮すると共に、その圧縮したフェイル・データをビット位置ＣＦＬ０に出力するように設定した場合を示す。このビット位置の設定は図６に示したビット位置設定レジスタ２２Ａに“１，１，１，１”を設定して実現される。
【００２３】
フェイル・データ圧縮ビット位置設定手段２０Ｂではフェイル・データＦＬＢを圧縮し、更にその圧縮したフェイル・データをビット位置ＣＦＬ１に出力するように設定した場合を示す。フェイル・データ圧縮ビット位置設定手段２０Ｃではフェイル・データＦＬＣを圧縮すると共に、その圧縮したフェイル・データをビット位置ＣＦＬ２に出力するように設定した場合を示す。フェイル・データ圧縮ビット位置設定手段２０Ｄではフェイル・データＦＬＤを圧縮すると共に、その圧縮したフェイル・データをビット位置ＣＦＬ３に出力するように設定した場合を示す。
【００２４】
各フェイル・データ圧縮ビット位置設定手段２０Ａ〜２０Ｄから出力されたフェイル・データは、フェイル・データマルチプレックサ部３０に入力され、制御信号ＣＭＢを“１”論理とすることによりフェイル・データ圧縮ビット位置設定手段２０Ａ〜２０Ｄで圧縮処理した全ての出力がメモリ部１６Ｃに供給され、メモリ部１６Ｃの各ビット位置ＣＦＬ０，ＣＦＬ１，ＣＦＬ２，ＣＦＬ３のそれぞれに書き込まれる。
【００２５】
フェイル・データマルチプレックサ部３０に入力する制御信号ＣＭＢを“０”論理に設定すると、フェイル・データ圧縮ビット位置設定手段２０Ｂ〜２０Ｄの出力はメモリ部１６Ｃに供給されることが阻止される。従って、この場合はフェイル・データ圧縮ビット位置設定手段２０Ａが単独でメモリ部１６Ｃを使用することができ、フェイル・データを圧縮することなく記憶させることができる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば多数のメモリを試験する場合には各被試験メモリのフェイル・データを圧縮し、その圧縮したフェイル・データを不良解析メモリ１６内のメモリ部１６Ｃが持つビット位置に割り付けて記憶することができるから、多数の被試験メモリに対して１台の不良解析メモリ１６でフェイル・データを記憶し、救済可能か否かを解析することができる。
【００２７】
また、１個のメモリを試験する場合には、フェイル・データを圧縮することなく記憶し、不良セルの位置等を知り、不良の発生原因を解明する等に利用できる。よって、１台の不良解析メモリを有効に利用することができるから、装置の大型化及び高価格化を阻止できる利点が得られる。
【図面の簡単な説明】
【図１】この発明の要部の構成を説明するためのブロック図。
【図２】半導体メモリ試験装置の概要を説明するためのブロック図。
【図３】半導体メモリ試験装置に用いられる不良解析メモリの構成を説明するためのブロック図。
【図４】半導体メモリの内部構造を説明するためのブロック図。
【図５】従来の多数同測時のフェイル・データの圧縮と不良解析メモリへのフェイル・データの書込みの方法を説明するためのブロック図。
【図６】図５に示したフェイル・データ圧縮ビット位置設定手段の内部構成を説明するためのブロック図。
【図７】従来のフェイル・データ圧縮方法を説明するための図。
【符号の説明】
１１タイミング発生器
１２パターン発生器
１３波形整形器
１４被試験メモリ
１５論理比較器
１６不良解析メモリ
１６Ｃメモリ部
２０，２０Ａ〜２０Ｄフェイル・データ圧縮ビット位置設定手段
３０フェイル・データマルチプレックサ部

Claims

複数の被試験メモリに試験パターンを与え、この試験パターンを各被試験メモリに一時記憶させると共に、その記憶を読み出し、その読み出した出力データと期待値パターンとを論理比較器にて比較し、不一致が発生したことによって上記被試験メモリの不良メモリセルを検出し、その不良メモリセルの情報を各被試験メモリに対応して設けた不良解析メモリの各不良発生アドレスにそれぞれ記憶させ、被試験メモリが救済可能か否かを判定する半導体メモリ試験装置において、
上記複数の被試験メモリの各試験結果として得られる多ビットのフェイル・データを上記複数の被試験メモリ毎に任意のビット位置の１ビットのフェイル・データに圧縮するフェイル・データ圧縮ビット位置設定手段と、上記複数の被試験メモリ毎に得られた１ビットのフェイル・データを１台の不良解析メモリのメモリ部が受け持つ各ビットの位置に割り付けて記憶させる状態と、所定の被試験メモリのフェイル・データの全てのビットを不良解析メモリに記憶させた状態とに切替るフェイル・データマルチプレクサ部とを設けた構成としたことを特徴とする半導体メモリ試験装置。