JP3516748B2 - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
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- JP3516748B2 JP3516748B2 JP31419494A JP31419494A JP3516748B2 JP 3516748 B2 JP3516748 B2 JP 3516748B2 JP 31419494 A JP31419494 A JP 31419494A JP 31419494 A JP31419494 A JP 31419494A JP 3516748 B2 JP3516748 B2 JP 3516748B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56004—Pattern generation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5602—Interface to device under test
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不良解析メモリ専用の
アドレス選択部を持った半導体メモリ試験装置に関する
ものである。 【０００２】 【従来の技術】図４に従来の半導体メモリ試験装置全体
の基本構成を示す。半導体メモリ試験装置は、基準クロ
ックを発生するタイミング発生器１１と、被試験メモリ
に与えるアドレス信号、試験データ信号、制御信号を出
力するパターン発生器１２と、パターン発生器１２から
出力した信号を、被試験メモリ１０に印加する、試験に
必要な波形に整形する波形整形器１３と、制御信号によ
って、試験データの書き込み、読みだしが制御される被
試験メモリ１０と、被試験メモリ１０から読み出された
出力データと、パターン発生器１２から出力された期待
値データとを比較し、その一致、不一致により被試験メ
モリ１０の良否判定を行う論理比較器１４と、論理比較
器１４のフェイル（不一致）出力と、パターン発生器１
２のアドレス信号によってフェイル情報を格納する不良
解析メモリ１５とで構成される。 【０００３】被試験メモリ１０がＲＯＭ（Read Only Me
mory）の場合、タイミング発生器１１で発生する基準ク
ロックに従って、パターン発生器１２は被試験メモリ１
０に与えるアドレス信号及び制御信号を出力する。これ
らの信号は、波形整形器１３に与えられ、ここで試験に
必要な波形に整形して被試験メモリ１０に印加される。
被試験メモリ１０は、制御信号によって、読みだしの制
御が行われる。被試験メモリ１０から読み出された出力
データは、論理比較器１４に与えられ、ここでパターン
発生器１２から出力される期待値データと比較され、そ
の一致、不一致により被試験メモリ１０の良否判定を行
う。論理比較器１４の出力であるフェイル情報は、不良
解析メモリ１５に与えられ、パターン発生器１２から出
力したアドレスにフェイル情報が格納される。 【０００４】図５に不良解析メモリ１５とパターン発生
器１２に含まれているパターンメモリ１２２との関係を
示す。不良解析メモリ１５及びパターンメモリ１２２
は、アドレス選択部１２１からのアドレス信号によって
アドレス指定され、アドレス選択部１２１は、パターン
発生器１２０から発生されたアドレス信号を任意に選択
できるようになっている。不良解析メモリ１５は、アド
レス選択部１２１のアドレス信号と論理比較器１４から
のフェイル信号によって、指定される不良解析メモリ１
５内のセルに不良情報を格納する。試験終了後、この不
良解析メモリ１５の内容を調べることにより被試験メモ
リ１０の不良アドレスを解析できる。パターンメモリ１
２２は、アドレス選択部１２１からのアドレス信号によ
って指定されるメモリセルに格納されている期待値デー
タを、パターン発生器１２０に期待値パターンとして出
力する。パターン発生器１２０は、期待値パターンを期
待値として論理比較器１４に出力する。 【０００５】 【発明が解決しようとする課題】図３（ａ）及び（ｂ）
に示すように、ＤＲＡＭ（Dynamic Random Access Memo
ry）及びＳＲＡＭ（Static Random Access Memory ）に
おいて内蔵されている冗長構造は、ＲＯＭにおいても内
蔵されているものがある。ここで冗長構造とは、図３
（ｂ）に示すように、不良セルが発生した場合、あらか
じめ用意していた予備セル（スペアロウ、スペアカラ
ム）に置き換え、不良チップから良品のチップに救済
（リペア）できる構造をいう。予備セルを置き換える場
合は、不良セルのみ置き換えるのではなく、１ブロック
の１ロウ又は１カラムごと置き換えを行う。つまり、不
良でないセルも置き換えられる。このため、例えば、冗
長構造のＲＯＭを救済するための不良解析を行うときに
は、どこに不良セルがあるのかを調べるのではなく、不
良セルがどのブロックのロウアドレス、カラムアドレス
に含まれるかを調べる。よって、ＲＯＭのフェイル情報
を全アドレス分不良解析メモリ１５に格納する必要はな
く、図３（ｃ）に示すように、ロウアドレスまたはカラ
ムアドレスを圧縮した形でフェイル情報を不良解析メモ
リ１５に格納する。 【０００６】アドレスを圧縮するためには、不良解析メ
モリ１５に、パターン発生器１２０からアドレス選択部
１２１を通して印加されるアドレス信号の下位アドレス
を切り捨てる必要がある。下位アドレスを切り捨てる場
合、具体的には、下位アドレスをアドレス選択部１２１
で選択しないようにすればよい。しかし、図５に示す従
来の回路では、不良解析メモリ１５のアドレス選択部１
２１が、パターンメモリ１２２のアドレス選択部１２１
と共用されているため、パターン発生器１２０から不良
解析メモリ１５及びパターンメモリ１２２へ供給するア
ドレスは同じになる。ここで、期待値パターンを発生す
るためには、パターンメモリ１２２に被試験メモリ１０
の全アドレスを与える必要があり、被試験メモリ１０で
あるＲＯＭに印加するアドレスをロウまたはカラム方向
に圧縮するため、下位アドレスを切り捨てて不良解析メ
モリ１５にアドレスを印加することができない。 【０００７】図５に示す従来の回路では、被試験メモリ
１０であるＲＯＭの全アドレスについて、不良解析メモ
リ１５にフェイル情報を書き込む。このため、不良解析
においてフェイル情報を読み出すのに、ＲＯＭの全アド
レス分の読みだしを行うために読みだし時間がかかり、
不良解析時間が長くなってしまう。また、フェイル情報
を圧縮できないためフェイルメモリの容量が大きくなっ
てしまう。本発明は、不良解析メモリ１５にアドレスを
ロウまたはカラム方向に圧縮して印加できるような回路
を実現することを目的としている。 【０００８】 【課題を解決するための手段】上記目的を達成するため
に、本発明の不良解析メモリ１５及びパターンメモリ１
２２に印加するアドレス回路構成において、次のように
構成する。パターン発生器１２０から発生されたアドレ
ス信号を独立して任意に選択でき、論理比較器１４から
のフェイル信号によって、不良解析メモリ１５に不良情
報を格納するため、アドレス指定する不良解析メモリ用
アドレス選択部１２４を設ける。また、パターン発生器
１２０から発生されたアドレス信号を独立して任意に選
択でき、パターンメモリ１２２から期待値パターンを発
生するため、アドレス指定するパターンメモリ用アドレ
ス選択部１２３を設ける。 【０００９】 【作用】上記のように構成された回路においては、不良
解析メモリ１５にフェイル情報を圧縮して取り込めるよ
うになり、不良解析メモリからのフェイル情報の読みだ
し時間が短くなり、その結果として、不良解析時間が短
くなり、不良解析の高速化が計れる。また、不良解析メ
モリ１５の被試験メモリ１０当たりの必要容量が圧縮さ
れた分少なくなり、従来の回路構成よりも多数個の被試
験メモリ１０の不良情報を格納できる。 【００１０】 【実施例】図１に本発明の実施例を示す。本発明は、ア
ドレス選択部を不良解析メモリ用とパターンメモリ用と
に分離して２つ持つことを特徴とする。つまり、本発明
は、パターン発生器１２０から発生されたアドレス信号
を独立して任意に選択でき、論理比較器１４からのフェ
イル信号によって、不良解析メモリ１５に不良情報を格
納するため、アドレス指定する不良解析メモリ用アドレ
ス選択部１２４と、パターン発生器１２０から発生され
たアドレス信号を独立して任意に選択でき、パターンメ
モリ１２２から期待値パターンを発生するため、アドレ
ス指定するパターンメモリ用アドレス選択部１２３とで
構成される。 【００１１】以上のようにパターンメモリ用アドレス選
択部１２３と、不良解析メモリ用アドレス選択部１２４
とで別々のアドレス選択データを設定できるようにし、
従来の回路ではできなかった、パターンメモリ１２２と
不良解析メモリ１５への別々のアドレス割り付けができ
るようになった。これによって、冗長構造を内蔵したメ
モリ試験時に、ロウまたはカラム方向に圧縮したアドレ
スを不良解析メモリ１５に印加することができる。 【００１２】図２にアドレスデータ下位４ビットを圧縮
した一例を示す。この例において、パターンメモリ１２
２はアドレス毎のデータを期待値パターンとしてパター
ン発生器１２０に送り、パターン発生器１２０からの期
待値データと、被試験メモリ１０からの出力データとを
論理比較器１４で比較し、不一致の場合はアドレス毎に
フェイル信号を不良解析メモリ１５に出力する。不良解
析メモリ１５には、ブロック毎のロウまたはカラム方向
に圧縮されたアドレスが印加され、そのブロックで不良
セルがあった場合、圧縮されたアドレスに論理“１”を
格納する。論理“１”を格納した圧縮されたアドレス
は、試験中、論理“０”に書き換えられることはなく、
その圧縮されたアドレスが不良ロウまたは不良カラムで
あることを示す。 【００１３】本発明の回路構成により、フェイル情報を
圧縮して取り込めるようになり、不良解析メモリ１５か
らのフェイル情報の読みだし時間が短くなり、その結果
として、不良解析時間が短くなり、不良解析の高速化が
計れる。また、不良解析メモリ１５の被試験メモリ１０
当たりの必要容量が圧縮された分少なくなり、従来の回
路構成よりも多数個の被試験メモリ１０の不良情報を格
納できる。図２の実施例においては、下位４ビットを圧
縮しているため、不良解析のための不良解析メモリ１５
の読みだし時間が従来の１／１６に短縮され、不良解析
メモリ１５の被試験メモリ１０当たりの必要容量が従来
の１／１６に縮小できる。 【００１４】 【発明の効果】本発明は、以上説明したように構成され
ているので、不良解析メモリ１５にアドレスをロウまた
はカラム方向に圧縮して印加でき、フェイル情報を圧縮
して取り込めるようになり、不良解析メモリ１５からの
フェイル情報の読みだし時間が短くなり、その結果とし
て、不良解析時間が短くなり、不良解析の高速化が計れ
る。また、不良解析メモリ１５の被試験メモリ１０当た
りの必要容量が圧縮された分少なくなり、従来の回路構
成よりも多数個の被試験メモリ１０の不良情報を格納で
きる。
アドレス選択部を持った半導体メモリ試験装置に関する
ものである。 【０００２】 【従来の技術】図４に従来の半導体メモリ試験装置全体
の基本構成を示す。半導体メモリ試験装置は、基準クロ
ックを発生するタイミング発生器１１と、被試験メモリ
に与えるアドレス信号、試験データ信号、制御信号を出
力するパターン発生器１２と、パターン発生器１２から
出力した信号を、被試験メモリ１０に印加する、試験に
必要な波形に整形する波形整形器１３と、制御信号によ
って、試験データの書き込み、読みだしが制御される被
試験メモリ１０と、被試験メモリ１０から読み出された
出力データと、パターン発生器１２から出力された期待
値データとを比較し、その一致、不一致により被試験メ
モリ１０の良否判定を行う論理比較器１４と、論理比較
器１４のフェイル（不一致）出力と、パターン発生器１
２のアドレス信号によってフェイル情報を格納する不良
解析メモリ１５とで構成される。 【０００３】被試験メモリ１０がＲＯＭ（Read Only Me
mory）の場合、タイミング発生器１１で発生する基準ク
ロックに従って、パターン発生器１２は被試験メモリ１
０に与えるアドレス信号及び制御信号を出力する。これ
らの信号は、波形整形器１３に与えられ、ここで試験に
必要な波形に整形して被試験メモリ１０に印加される。
被試験メモリ１０は、制御信号によって、読みだしの制
御が行われる。被試験メモリ１０から読み出された出力
データは、論理比較器１４に与えられ、ここでパターン
発生器１２から出力される期待値データと比較され、そ
の一致、不一致により被試験メモリ１０の良否判定を行
う。論理比較器１４の出力であるフェイル情報は、不良
解析メモリ１５に与えられ、パターン発生器１２から出
力したアドレスにフェイル情報が格納される。 【０００４】図５に不良解析メモリ１５とパターン発生
器１２に含まれているパターンメモリ１２２との関係を
示す。不良解析メモリ１５及びパターンメモリ１２２
は、アドレス選択部１２１からのアドレス信号によって
アドレス指定され、アドレス選択部１２１は、パターン
発生器１２０から発生されたアドレス信号を任意に選択
できるようになっている。不良解析メモリ１５は、アド
レス選択部１２１のアドレス信号と論理比較器１４から
のフェイル信号によって、指定される不良解析メモリ１
５内のセルに不良情報を格納する。試験終了後、この不
良解析メモリ１５の内容を調べることにより被試験メモ
リ１０の不良アドレスを解析できる。パターンメモリ１
２２は、アドレス選択部１２１からのアドレス信号によ
って指定されるメモリセルに格納されている期待値デー
タを、パターン発生器１２０に期待値パターンとして出
力する。パターン発生器１２０は、期待値パターンを期
待値として論理比較器１４に出力する。 【０００５】 【発明が解決しようとする課題】図３（ａ）及び（ｂ）
に示すように、ＤＲＡＭ（Dynamic Random Access Memo
ry）及びＳＲＡＭ（Static Random Access Memory ）に
おいて内蔵されている冗長構造は、ＲＯＭにおいても内
蔵されているものがある。ここで冗長構造とは、図３
（ｂ）に示すように、不良セルが発生した場合、あらか
じめ用意していた予備セル（スペアロウ、スペアカラ
ム）に置き換え、不良チップから良品のチップに救済
（リペア）できる構造をいう。予備セルを置き換える場
合は、不良セルのみ置き換えるのではなく、１ブロック
の１ロウ又は１カラムごと置き換えを行う。つまり、不
良でないセルも置き換えられる。このため、例えば、冗
長構造のＲＯＭを救済するための不良解析を行うときに
は、どこに不良セルがあるのかを調べるのではなく、不
良セルがどのブロックのロウアドレス、カラムアドレス
に含まれるかを調べる。よって、ＲＯＭのフェイル情報
を全アドレス分不良解析メモリ１５に格納する必要はな
く、図３（ｃ）に示すように、ロウアドレスまたはカラ
ムアドレスを圧縮した形でフェイル情報を不良解析メモ
リ１５に格納する。 【０００６】アドレスを圧縮するためには、不良解析メ
モリ１５に、パターン発生器１２０からアドレス選択部
１２１を通して印加されるアドレス信号の下位アドレス
を切り捨てる必要がある。下位アドレスを切り捨てる場
合、具体的には、下位アドレスをアドレス選択部１２１
で選択しないようにすればよい。しかし、図５に示す従
来の回路では、不良解析メモリ１５のアドレス選択部１
２１が、パターンメモリ１２２のアドレス選択部１２１
と共用されているため、パターン発生器１２０から不良
解析メモリ１５及びパターンメモリ１２２へ供給するア
ドレスは同じになる。ここで、期待値パターンを発生す
るためには、パターンメモリ１２２に被試験メモリ１０
の全アドレスを与える必要があり、被試験メモリ１０で
あるＲＯＭに印加するアドレスをロウまたはカラム方向
に圧縮するため、下位アドレスを切り捨てて不良解析メ
モリ１５にアドレスを印加することができない。 【０００７】図５に示す従来の回路では、被試験メモリ
１０であるＲＯＭの全アドレスについて、不良解析メモ
リ１５にフェイル情報を書き込む。このため、不良解析
においてフェイル情報を読み出すのに、ＲＯＭの全アド
レス分の読みだしを行うために読みだし時間がかかり、
不良解析時間が長くなってしまう。また、フェイル情報
を圧縮できないためフェイルメモリの容量が大きくなっ
てしまう。本発明は、不良解析メモリ１５にアドレスを
ロウまたはカラム方向に圧縮して印加できるような回路
を実現することを目的としている。 【０００８】 【課題を解決するための手段】上記目的を達成するため
に、本発明の不良解析メモリ１５及びパターンメモリ１
２２に印加するアドレス回路構成において、次のように
構成する。パターン発生器１２０から発生されたアドレ
ス信号を独立して任意に選択でき、論理比較器１４から
のフェイル信号によって、不良解析メモリ１５に不良情
報を格納するため、アドレス指定する不良解析メモリ用
アドレス選択部１２４を設ける。また、パターン発生器
１２０から発生されたアドレス信号を独立して任意に選
択でき、パターンメモリ１２２から期待値パターンを発
生するため、アドレス指定するパターンメモリ用アドレ
ス選択部１２３を設ける。 【０００９】 【作用】上記のように構成された回路においては、不良
解析メモリ１５にフェイル情報を圧縮して取り込めるよ
うになり、不良解析メモリからのフェイル情報の読みだ
し時間が短くなり、その結果として、不良解析時間が短
くなり、不良解析の高速化が計れる。また、不良解析メ
モリ１５の被試験メモリ１０当たりの必要容量が圧縮さ
れた分少なくなり、従来の回路構成よりも多数個の被試
験メモリ１０の不良情報を格納できる。 【００１０】 【実施例】図１に本発明の実施例を示す。本発明は、ア
ドレス選択部を不良解析メモリ用とパターンメモリ用と
に分離して２つ持つことを特徴とする。つまり、本発明
は、パターン発生器１２０から発生されたアドレス信号
を独立して任意に選択でき、論理比較器１４からのフェ
イル信号によって、不良解析メモリ１５に不良情報を格
納するため、アドレス指定する不良解析メモリ用アドレ
ス選択部１２４と、パターン発生器１２０から発生され
たアドレス信号を独立して任意に選択でき、パターンメ
モリ１２２から期待値パターンを発生するため、アドレ
ス指定するパターンメモリ用アドレス選択部１２３とで
構成される。 【００１１】以上のようにパターンメモリ用アドレス選
択部１２３と、不良解析メモリ用アドレス選択部１２４
とで別々のアドレス選択データを設定できるようにし、
従来の回路ではできなかった、パターンメモリ１２２と
不良解析メモリ１５への別々のアドレス割り付けができ
るようになった。これによって、冗長構造を内蔵したメ
モリ試験時に、ロウまたはカラム方向に圧縮したアドレ
スを不良解析メモリ１５に印加することができる。 【００１２】図２にアドレスデータ下位４ビットを圧縮
した一例を示す。この例において、パターンメモリ１２
２はアドレス毎のデータを期待値パターンとしてパター
ン発生器１２０に送り、パターン発生器１２０からの期
待値データと、被試験メモリ１０からの出力データとを
論理比較器１４で比較し、不一致の場合はアドレス毎に
フェイル信号を不良解析メモリ１５に出力する。不良解
析メモリ１５には、ブロック毎のロウまたはカラム方向
に圧縮されたアドレスが印加され、そのブロックで不良
セルがあった場合、圧縮されたアドレスに論理“１”を
格納する。論理“１”を格納した圧縮されたアドレス
は、試験中、論理“０”に書き換えられることはなく、
その圧縮されたアドレスが不良ロウまたは不良カラムで
あることを示す。 【００１３】本発明の回路構成により、フェイル情報を
圧縮して取り込めるようになり、不良解析メモリ１５か
らのフェイル情報の読みだし時間が短くなり、その結果
として、不良解析時間が短くなり、不良解析の高速化が
計れる。また、不良解析メモリ１５の被試験メモリ１０
当たりの必要容量が圧縮された分少なくなり、従来の回
路構成よりも多数個の被試験メモリ１０の不良情報を格
納できる。図２の実施例においては、下位４ビットを圧
縮しているため、不良解析のための不良解析メモリ１５
の読みだし時間が従来の１／１６に短縮され、不良解析
メモリ１５の被試験メモリ１０当たりの必要容量が従来
の１／１６に縮小できる。 【００１４】 【発明の効果】本発明は、以上説明したように構成され
ているので、不良解析メモリ１５にアドレスをロウまた
はカラム方向に圧縮して印加でき、フェイル情報を圧縮
して取り込めるようになり、不良解析メモリ１５からの
フェイル情報の読みだし時間が短くなり、その結果とし
て、不良解析時間が短くなり、不良解析の高速化が計れ
る。また、不良解析メモリ１５の被試験メモリ１０当た
りの必要容量が圧縮された分少なくなり、従来の回路構
成よりも多数個の被試験メモリ１０の不良情報を格納で
きる。
【図面の簡単な説明】
【図１】本発明の不良解析メモリ及びパターンメモリに
印加するアドレス回路構成を示すブロック図である。 【図２】本発明の回路構成での一例を示す説明図であ
る。 【図３】冗長構造をもったメモリの不良セルの扱いに関
する説明図である。 【図４】半導体メモリ試験装置の基本構成を示すブロッ
ク図である。 【図５】従来の不良解析メモリ及びパターンメモリに印
加するアドレス回路構成を示すブロック図である。 【符号の説明】 １０ 被試験メモリ １１ タイミング発生器 １２、１２０ パターン発生器 １３ 波形整形器 １４ 論理比較器 １５ 不良解析メモリ １２１ アドレス選択部 １２２ パターンメモリ １２３ パターンメモリ用アドレス選択部 １２４ 不良解析メモリ用アドレス選択部
印加するアドレス回路構成を示すブロック図である。 【図２】本発明の回路構成での一例を示す説明図であ
る。 【図３】冗長構造をもったメモリの不良セルの扱いに関
する説明図である。 【図４】半導体メモリ試験装置の基本構成を示すブロッ
ク図である。 【図５】従来の不良解析メモリ及びパターンメモリに印
加するアドレス回路構成を示すブロック図である。 【符号の説明】 １０ 被試験メモリ １１ タイミング発生器 １２、１２０ パターン発生器 １３ 波形整形器 １４ 論理比較器 １５ 不良解析メモリ １２１ アドレス選択部 １２２ パターンメモリ １２３ パターンメモリ用アドレス選択部 １２４ 不良解析メモリ用アドレス選択部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
G11C 29/00 655
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 不良解析メモリ（１５）及びパターンメ
モリ（１２２）に印加するアドレス回路構成において、 パターン発生器（１２０）から発生されたアドレス信号
を独立して任意に選択でき、論理比較器（１４）からの
フェイル信号によって、不良解析メモリ（１５）に不良
情報を格納するため、アドレス指定する不良解析メモリ
用アドレス選択部（１２４）を設け、 パターン発生器（１２０）から発生されたアドレス信号
を独立して任意に選択でき、パターンメモリ（１２２）
から期待値パターンを発生するため、アドレス指定する
パターンメモリ用アドレス選択部（１２３）を設け、 たことを特徴とする半導体メモリ試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31419494A JP3516748B2 (ja) | 1994-11-24 | 1994-11-24 | 半導体メモリ試験装置 |
| KR1019950042818A KR100199217B1 (ko) | 1994-11-24 | 1995-11-22 | 반도체 메모리 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31419494A JP3516748B2 (ja) | 1994-11-24 | 1994-11-24 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08146098A JPH08146098A (ja) | 1996-06-07 |
| JP3516748B2 true JP3516748B2 (ja) | 2004-04-05 |
Family
ID=18050407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31419494A Expired - Fee Related JP3516748B2 (ja) | 1994-11-24 | 1994-11-24 | 半導体メモリ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3516748B2 (ja) |
| KR (1) | KR100199217B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401532B1 (ko) * | 1996-12-30 | 2003-12-24 | 주식회사 하이닉스반도체 | 웨이퍼의 롱 사이클 테스트 장치 및 방법 |
| US6324666B1 (en) | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
| JP2000030483A (ja) * | 1998-07-15 | 2000-01-28 | Mitsubishi Electric Corp | 大規模メモリ用ｂｉｓｔ回路 |
| KR100567044B1 (ko) * | 1999-01-20 | 2006-04-04 | 주식회사 하이닉스반도체 | 디램의 멀티 로우 컴프레션 테스트장치 |
| JP2001222897A (ja) * | 2000-02-04 | 2001-08-17 | Advantest Corp | 半導体試験装置 |
| KR100579049B1 (ko) | 2004-05-22 | 2006-05-12 | 삼성전자주식회사 | 메모리 테스트 장치 및 이를 수행하는 방법 |
| JP4859402B2 (ja) * | 2005-07-04 | 2012-01-25 | 株式会社アドバンテスト | 試験装置、及び製造方法 |
-
1994
- 1994-11-24 JP JP31419494A patent/JP3516748B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-22 KR KR1019950042818A patent/KR100199217B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08146098A (ja) | 1996-06-07 |
| KR960019322A (ko) | 1996-06-17 |
| KR100199217B1 (ko) | 1999-06-15 |
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